TWI404063B - 記憶體系統及用於記憶體之控制方法 - Google Patents

記憶體系統及用於記憶體之控制方法 Download PDF

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Description

記憶體系統及用於記憶體之控制方法 相關申請案之相互參照
本申請案係主張2008年12月17日所申請之日本專利申請案第2007－324908號的優先權，茲將其完整內容在此列入參考。
發明領域
本發明係有關於一種具有半導體記憶體的系統。
 發明背景
在一半導體記憶體中，一輸出驅動器是根據延滯時間(latency)或者根據時鐘訊號的頻率來改變其之驅動能力，該延滯時間是為自一讀取命令被接收起到讀取資料開始被輸出為止的時鐘週期數目。這輸出驅動器是在日本早期公開專利公告第2004－139718號案中揭露。
本發明的更多優點與新穎特徵將會部份地在後面的說明中陳述，而部份對於熟知此項技術的人仕來說在後面之說明的審視之時或者在藉著本發明的實施來學習之時將會變得顯而易知。
 發明概要
根據本發明之一特徵，一種記憶體系統被提供。該記憶體系統包含：一個包括一依據一第一電源供應電壓來運作之內部電路和一連接到該內部電路且依據一第二電源供 應電壓來運作之記憶體輸入/輸出電路的半導體記憶體，該半導體記憶體與一時鐘訊號同步地運作；一個包括一連接至該記憶體輸入/輸出電路且依據該第二電源供應電壓來運作之控制輸入/輸出電路的第一控制單元，該第一控制單元與該時鐘訊號同步地運作；一個產生該第二電源供應電壓且依據一個電壓調整訊號來改變該第二電源供應電壓的電壓產生單元；一個產生該時鐘訊號且依據一個時鐘調整訊號來改變該時鐘訊號之頻率的時鐘產生單元；及一個由該第一控制單元依據該半導體記憶體之存取狀態來產生該電壓調整訊號與該時鐘調整訊號的第二控制單元。
圖式簡單說明
第1圖顯示一第一實施例；第2圖顯示一第一實施例；第3圖顯示一DRAM的運作模式；第4圖顯示該DRAM的控制方法；第5圖顯示該DRAM的例子；第6圖顯示一輸入緩衝器；第7圖顯示該輸入緩衝器的運作；第8圖顯示該輸入緩衝器的運作；第9圖顯示一輸出緩衝器；第10圖顯示該輸出緩衝器的運作；第11圖顯示該輸出緩衝器的運作；第12圖顯示一個延滯時間計數器；第13圖顯示一個自該DRAM的讀取運作； 第14圖顯示一個自該DRAM的讀取運作；第15圖顯示另一個輸入緩衝器；第16圖顯示一第二實施例；第17圖顯示該DRAM的控制方法；第18圖顯示一第三實施例；第19圖顯示一第四實施例；第20圖顯示一第五實施例；第21圖顯示一電源供應控制器的運作；第22圖顯示一第六實施例；第23圖顯示一第七實施例；第24圖顯示一資料輸入緩衝器；第25圖顯示一電源供應控制器；第26圖顯示該電源供應控制器的運作；及第27圖顯示一第七實施例。
 較佳實施例之詳細說明
在該等圖式中，以粗線顯示的一條訊號線包括數條訊號線。在該等圖式中，連接該粗線之一方塊的一部份包括數個電路。與訊號之標號相同的標號是用來標示傳輸該等訊號的訊號線。在末端具有”z”的訊號表示正邏輯。在前頭具有”/”的訊號表示負邏輯。
第1圖顯示一第一實施例。例如，一個系統裝置SYS是為一可攜帶型裝置(例如，可攜帶型電動遊樂器、行動電話、或其類似)。在第1圖中，通訊功能元件被省略。
該系統裝置SYS包括一電池BAT、一系統控制器SCNT、一電源供應控制器PWRIC、一微控制器MPU、一動態記憶體存取控制器DMAC、一記憶體控制器DRAMC、一記憶體控制器FLASHC、一DRAM(半導體記憶體)、一快閃記憶體FLASH、一USB界面USBIF、一卡界面CARDIF、一液晶控制器LCDC、一液晶顯示器LCD、一輸入/輸出界面I/OIF、一揚聲器SPK、一鍵－輸入裝置KEY、及其類似。該MPU、該DMAC、和該等記憶體控制器DRAMC和FLASHC是由一個晶片構築而成一個系統單晶片SOC。例如，該系統控制器SCNT、該電源供應控制器PWRIC、該DRAM、該快閃記憶體FLASH與該液晶控制器LCDC是各由一單一半導體晶片構築而成。該系統控制器SCNT、該電源供應控制器PWRIC、該DRAM、該快閃記憶體FLASH與該液晶控制器LCDC中至少一者會被安裝在該SOC上。此外，該系統控制器SCNT的功能會藉著該微控制器MPU來達成。
該系統控制器SCNT是經由一個電力管理匯流排(PMBus)來連接到該電源供應控制器PWRIC和該微控制器MPU，例如。該系統控制器SCNT根據該DRAM的存取狀態(該系統裝置SYS的運作狀態)來控制該電源供應控制器PWRIC和該微控制器MPU，俾可最佳地調整該DRAM的電力消耗。該電源供應控制器PWRIC從該電池BAT接收電源供應，而且，依據來自該系統控制器SCNT的指令，把電源供應電壓VDDE和VDDQ供應到該SOC，並且把電源供應電壓VDD和VDDQ供應到該DRAM。該電源供應控制器 PWRIC可以從該系統裝置SYS外部接收外部電源供應。
該電源供應電壓VDDE是為該SOC用的電源供應電壓。該微控制器MPU、該DMAC、和該等記憶體控制器DRAMC和FLASHC是依據該電源供應電壓VDDE來運作。該電源供應電壓VDD是為該DRAM之內部電路用的電源供應電壓。如在第5圖中所示，該DRAM利用該電源供應電壓VDD來產生一個用於運作該內部電路的內部電源供應電壓VII。該電源供應電壓VDDQ是為該記憶體控制器DRAMC之輸入/輸出電路與該DRAM之輸入/輸出電路用的電源供應電壓。該等電源供應電壓VDDE,VDD與VDDQ可以被供應到其他晶片。該電源供應控制器PWRIC可以供應未在圖中顯示的另一個電源供應電壓到該液晶控制器LCDC及其類似，例如。
該MPU、該DMAC、該DRAMC、該記憶體控制器FLASHC、該USD界面USBIF、該卡界面CARDIF、該液晶控制器LCDC和該輸入/輸出界面I/OIF是連接到一個共用匯流排CBus。例如，該微控制器MPU執行一個存放在該DRAM內的程式俾可控制整個系統裝置SYS。例如，該DMAC轉移到該DRAM，在系統裝置SYS的電源啟動時程式與各種參數儲存在該快閃記憶體FLASH內。該DMAC轉移到該快閃記憶體FLASH，在系統裝置SYS的電源關閉時各種參數存放在該DRAM內。該記憶體控制器DRAMC從該微控制器MPU或該DMAC接收一個對該DRAM的存取請求(寫入請求、讀取請求、模式暫存器設定請求、或其類似)，並且存取該 DRAM。該記憶體控制器DRAMC以預定的頻率把一個用於更新該DRAM的更新請求輸出到該DRAM。
該記憶體控制器FLASHC從該微控制器MPU或者該DMAC接收一個對該快閃記憶體FLASH的存取請求(讀取請求、程式規劃請求、抹除請求、或其類似)，並且存取該快閃記憶體FLASH。
當一個具有一USB界面的裝置被連接時，該USD界面USBIF自該已連接裝置輸入資料/把資料輸入到該已連接裝置。當一個具有一卡界面的裝置被連接時，該卡界面CARDIF自該已連接裝置輸入資料/把資料輸出到該已連接裝置。該液晶控制器LCDC把透過共用匯流排CBus供應的影像資料輸出到該液晶顯示器LCD，俾可在該液晶顯示器LCD上顯示影像。該影像資料可以被存放在該DRAM內、或者在一個圖中未示的影像記憶體內。該輸入/輸出界面I/OIF把數位音頻資料轉換成類比音頻資料，例如，並且把該類比音頻資料輸出到該揚聲器SPK。當從該鍵－輸入裝置KEY接收鍵－輸入資訊時，該輸入/輸出界面I/OIF輸出一個鍵輸入的中斷到該MPU。該鍵－輸入裝置KEY具有一個輸入按鈕或者一個觸碰感應器，例如。
第2圖顯示該第一實施例的實質部份。該系統控制器SCNT包括一個判定單元JUDG、一個電源供應設定單元PSET、一個驅動器設定單元DSET、一個延滯時間設定單元LSET及一個頻率設定單元FSET。該判定單元JUDG依據從該MPU輸入之該DRAM的存取狀態來改變每個設定單元 PSET、DSET、LSET與FSET的設定值。該判定單元JUDG會讀取該MPU的暫存器值俾可得到該DRAM的存取狀態。該DRAM的存取狀態，例如，表示該系統裝置SYS之運作所需之對該DRAM之存取的頻率以及資料轉移速率。
依據該電源供應設定單元PSET的設定值HVZ，記憶體控制器DRAMC之輸入/輸出電路CI/O與DRAM之輸入/輸出電路MI/O的電源供應電壓VDDQs被改變。該等輸入/輸出電路CI/O和MI/O是透過記憶體匯流排MBUS來連接。依據該驅動器設定單元DSET的設定值TYPS，該DRAM之輸入/輸出電路MI/O的驅動能力被改變。除了該輸入/輸出電路MI/O之外，該記憶體控制器DRAMC之輸入/輸出電路CI/O的驅動能力會被改變。依據該延滯時間設定單元LSET的設定值LT4Z，供應到該記憶體控制器DRAMC與該DRAM之時鐘訊號CLK的頻率被改變。
根據由該MPU、該DMAC與該記憶體控制器DRAMC所作用之該DRAM的存取狀態，該系統控制器SCNT產生一個電壓調整訊號HVZ、一個驅動器調整訊號TYPZ、一個延滯時間調整訊號LT4Z和一個時鐘調整訊號HFZ，俾可使該DRAM的電力消耗最佳化。
該電源供應控制器PWRIC具有一個用於供應不同之電源供應電壓VDDQ到電源供應線VDDQ的開關單元SWU。該開關單元SWU包括開關SW1和SW2。當一個低位準的設定值HVZ被供應時，該開關SW1被關閉，而該開關SW2被打開。該電源供應控制器PWRIC輸出一個1.2V的電壓，例 如，到該電源供應線VDDQ。當一個高位準的設定值HVZ被供應時，該開關SW1被打開，而該開關SW2被關閉。該電源供應控制器PWRIC輸出1.8的電壓，例如，到該電源供應線VDDQ。
該開關SW1輸出一個相當高的電源供應電壓VDDQ(1.8V)。該開關SW2輸出一個相當低的電源供應電壓VDDQ(1.2V)。該電源供應控制器PWRIC輸出1.0V的電壓到該電源供應線VDDE，及輸出1.8V的電壓到該電源供應線VDD。只要振幅關係被滿足，供應到每條電源供應線VDDQ、VDDE與VDD的電壓不被限制為以上所述的值。
除了在第1圖中所示的元件之外，該系統單晶片SOC包括一個鎖相迴路(PLL)電路，該鎖相迴路電路接收一個外部時鐘訊號ECLK俾可產生一個時鐘訊號CLK。該外部時鐘訊號ECLK會在該系統單晶片SOC之內產生，或者是從一個在一安裝有該系統單晶片SOC之系統板上的振盪電路供應。當一個低位準的設定值HFZ被供應時，該PLL電路輸出一個低頻時鐘訊號CLK(例如，50MHz)，而當一個高位準的設定值HFZ被供應時，輸出一個高頻時鐘訊號CLK(例如，100MHz)。依據由該判定單元JUDG所判定的運作模式，該MPU把一個用於根據該等被設定來改變該輸入/輸出電路MI/O之驅動能力與延滯時間之設定值TYPZ和LT4Z來設定該DRAM之模式暫存器(在第5圖中顯示)的命令訊號輸出到該記憶體控制器DRAMC。
該記憶體控制器DRAMC包括一個命令控制單元 CMDC和一個輸入/輸出電路CI/O，它們是與一時鐘訊號CLK同步地運作。該輸入/輸出電路CI/O透過一個輸出緩衝器(在第2圖中的三角形符號)輸出一個時鐘訊號CLK、一個命令訊號、一個寫入資料訊號或其類似到該DRAM，並且透過該輸入緩衝器(在第2圖中的三角形符號)來從該DRAM接收讀取資料訊號或其類似。該記憶體控制器DRAMC的輸入/輸出電路CI/O與該DRAM的輸入/輸出電路MI/O在接收電源供應電壓VDDQ之時運作。該記憶體控制器DRAMC根據來自該MPU的命令訊號來存取該該DRAM的模式暫存器與記憶體核心。
第3圖顯示該DRAM的運作模式。該DRAM具有五個運作模式MD1至MD5，在其中，電力消耗PWR與存取時間tAC中之至少一者是不同。該電力消耗PWR包括由在第2圖中所示之輸入/輸出電路MI/O之運作所引起之到該記憶體匯流排MBUS的充電/放電電流。該運作模式MD的最後數字越低，電力消耗PWR越大。藉由降低供應到輸入/輸出電路MI/O與CI/O的電源供應電壓VDDQ，該電力消耗PWR是顯著地降低。此外，電力消耗PWR亦是藉由降低時鐘CLK的頻率來被降低。
在該第一實施例中，電源供應電壓VDD是固定不變，而供應到該DRAM之內部電路的內部電源供應電壓VII亦是固定不變。在所有該等運作模式MD1至MD5中，於該DRAM中之時鐘非同步電路的運作時序不被改變，因此該DRAM之由在該等運作模式MD1至MD5中之改變所引起的 故障能夠被防止。於在第5圖中所示之記憶體核心30之運作邊界上的縮減能夠被防止。例如，一運作邊界(operating margin)是為由一感應放大器SA所作用的資料讀取邊界，和一記憶體晶胞MC的資料保持邊界(資料保持時間)。該時鐘非同步電路是為一個置於該等時鐘同步電路之間的組合電路。
當一輸入訊號成該時鐘訊號的建立時間與保持時間具有邊界時，該時鐘同步電路依據在時鐘訊號之頻率上的改變而不故障。因此，在該DRAM中之內部電路(特別是，用於運作該記憶體核心30之週邊控制電路)的運作邊界依據在該等運作模式MD1至MD5上的改變而不縮減。
在第2圖中所示的系統控制器SCNT依據來自該MPU的資訊來確認該DRAM的資料轉移速率。該系統控制器SCNT分別設定設定值HVZ、TYPZ、LT4Z和HFZ給該等設定單元PSET、DSET、LSET和FSET以致於該DRAM的電力消耗是到達資料轉移速率能夠被維持所需的最小值。
該資料轉移速率表示每單位時間寫入資料量與讀取資料量的總計，並且依據該DRAM的存取頻率、時鐘頻率、或者延滯時間來改變。當該系統裝置SYS是為遊戲機時，例如，該運作模式MD1表示一個快速－移動動態圖像是顯示在一LCD上的狀態，或者數個顯示數個動態圖像的視窗是顯示在該LCD上的狀態。該運作模式MD2表示一個緩慢－移動動態圖像是顯示在該LCD上的狀態。該運作模式MD3表示數個靜態影像是重覆地顯示在該LCD上的狀態。該運作 模式MD4表示該LCD之螢幕是依據來自該鍵－輸入裝置KEY之輸入來切換的狀態。該運作模式MD5表示遊戲被暫停的狀態，或者來自該鍵－輸入裝置KEY的輸入是正在等候的狀態。該系統控制器SCNT會決定該等運作模式MD1至MD5。或者，該MPU會通知該系統控制器SCNT表示運作模式MD1至MD5(運作狀態)的資訊。
在該運作模式MD1中，該等設定值HVZ、HFZ、LT4Z和TYPZ是設定成高位準。該電源供應電壓VDDQ是設定成1.8 V，該時鐘訊號CLK的頻率是設定成100 MHZ(時鐘週期tCK為10 ns)，該延滯時間LAT(讀取延滯時間)是設定成”4”，而該等輸入/輸出電路MI/O和CI/O的驅動能力DRV是設定成典型(TYP)。這時，該DRAM的電流消耗IDD(運作電流)是為100 mA，而存取時間tAC是為6 ns。存取時間tAC是為從一時鐘訊號CLK之升緣起直到資料被輸出為止的時間。電力消耗PWR是為180 mW。表示由記憶體控制器DRAMC所作用之資料接收邊界的tAC/tCK是為0.6。該資料接收邊界，例如，表示來自該DRAM之讀取資料之相對於該時鐘訊號CLK之升緣的建立時間，而該值越小，該邊界越大。
在該運作模式MD2中，該設定值HVZ是設定成低位準，而該等設定值HFZ,LT4Z和TYPZ是設定成高位準。該電源供應電壓VDDQ是設定成1.2 V，該時鐘訊號CLK的頻率是設定成100 MHz，該延滯時間LAT是設定成”4”，而該等輸入/輸出電路MI/O和CI/O的驅動能力DRV是設定成典 型(TYP)。這時，該DRAM的消耗電流IDD是為67 mA，而該存取時間tAC是為10 ns。消耗電力PWR是80 mW。由於該電源供應電壓VDDQ是比該運作模式MD1的電源供應電壓低，輸入/輸出電路MI/O和CI/O之電晶體的驅動能力被降低。因此，該資料接收邊界tAC/Tck變成比該運作模式MD1的資料接收邊界低(＝1.0)。
在該運作模式MD3中，該等設定值HVZ和HFZ是設定成低位準，而該等設定值LT4Z和TYPZ是設定成高位準。該電源供應電壓VDDQ是設定成1.2 V，該時鐘訊號CLK的頻率是設定成50 MHz(時鐘週期tCK為20 ns)，該延滯時間LAT是設定成”4”，而該等輸入/輸出電路MI/O和CI/O的驅動能力DRV是設定成典型(TYP)。這時，該DRAM的消耗電流IDD是為60 mA，而該存取時間tAC是為10 ns。消耗電力PWR是為72 mW。由於該時鐘週期tCK是比該運作模式MD2的時鐘週期tCK長，資料接收邊界tAC/tCK是比運作模式MD2的資料接收邊界高(＝0.5)。
在該運作模式MD4中，該等設定值HVZ,HFZ和LT4Z是設定成低位準，而該設定值TYPZ是設定成高位準。該電源供應電壓VDDQ是設定成1.2 V，該時鐘訊號CLK的頻率是設定成50 MHz，該延滯時間LAT是設定成”2”，而該等輸入/輸出電路MI/O和CI/O的驅動能力DRV是設定成典型(TYP)。這時，該DRAM的消耗電流IDD是為50 mA，而該存取時間tAC是為10 ns。在該運作模式MD4中，由於該延滯時間LAT是小，從讀取命令到讀取資料之輸出的時間周 期被縮短。由於記憶體核心30的作動周期是相當地縮減，該消耗電力PWR變成比該運作模式MD3的消耗電力低(＝60 mW)。該資料接收邊界tAC/tCK是為0.5。
在該運作模式MD5中，所有該等設定值HVZ,HFZ,LT4Z和TYPZ是設定成低位準。該電源供應電壓VDDQ是設定成1.2 V，時鐘訊號CLK的頻率是設定成50 MHz，延滯時間LAT是設定成”2”，而該等輸入/輸出電路MI/O和CI/O的驅動能力DRV是設定成強(STG)。這時，該DRAM的消耗電流IDD是為50 mA，而存取時間tAC是為6 ns。由於延滯時間LAT是較低，如同在運作模式MD4中一樣，該消耗電力PWR變成比運作模式MD3的消耗電力低(＝60 mW)。由於該等輸入/輸出電路MI/O和CI/O的驅動能力DRV是設定成強(STG)，該存取時間tAC被縮短，因此，資料接收邊界tAC/tCK變成比運作模式MD3和MD4的資料接收邊界高(＝0.3)。藉由設定該驅動能力DRV成強(STG)，流過一電晶體且依據該低電源供應電壓VDDQ來被降低的電流是被補償。
在該等運作模式MD1至MD5中，該等設定值HVZ,HFZ,LT4Z和TYPZ中之任一者的位準被顛倒，而該DRAM的電力消耗是依據該系統裝置SYS的運作狀態來被最佳化。該運作模式能夠藉由跳過一些運作模式來被設定，像是從MD1到MD5，或者從MD4到MD2般。
第4圖顯示該DRAM的控制方法。在第4圖中所示的控制是藉著包括系統控制器SCNT的硬體，或者藉著一個由該 系統控制器SCNT所執行的程式來達成。該程式是儲存在該系統控制器SCNT的內建ROM(圖中未示)內。當在第4圖中所示的控制是由該MPU達成時，由該MPU所執行的程式是儲存在該快閃記憶體FLASH內。儲存在該快閃記憶體FLASH內的程式在系統裝置SYS的電源開啟時是轉移到在該SOC上的一個工作RAM(圖中未示)或者該DRAM。
每次該MPU內部地通知該系統控制器SCNT該系統裝置SYS的運作狀態(該DRAM的運作模式MD)，在第4圖中所示的流程被執行。或者，每次該系統控制器SCNT讀取(它會隔固定間隔讀取)儲存有該系統裝置SYS之運作狀態(該DRAM的運作模式MD)之該MPU的暫存器，在第4圖中所示的流程是被執行。
在該運作10中，系統控制器SCNT決定該系統裝置SYS是否忙碌(BUSY)。當該系統裝置SYS是忙碌時(當該DRAM被存取時)，這程序前進到運作12。當該系統裝置SYS不忙碌時，由於該系統控制器SCNT把該DRAM的運作模式設定成MD5，該程序前進到運作28。在該運作28中，由於該系統控制器SCNT把該輸入/輸出電路MI/O的驅動能力DRV設定成強(STG)，該設定值TYPZ是設定成低位準。在該運作28之後，該等運作30,32和34是依序執行俾可把運作模式設定成MD5。
在該運作12中，系統控制器SCNT決定該DRAM的運作模式是否應被設定成MD5。當該運作模左是設定成MD5時，該程序前進到運作28。當該運作模式不是設定成MD5 時，該程序前進到運作14俾可把該運作模式設定成MD1。在運作14中，設定值TYPZ是設定成高位準俾可把該輸入/輸出電路MI/O的驅動能力DRV設定成典型(TYP)。
在運作16中，系統控制器SCNT決定該DRAM的運作模式是否應被設定成MD4。當該運作模式是設定成MD4時，程序前進到運作30。在該運作30中，設定值LT4Z是設定成低位準俾可把延滯時間LAT設定成”2”。其後，該等運作32和34是依序地執行俾可把該DRAM的運作模式設定成MD4。當該運作模式不是設定成MD4時，該程序前進到運作18俾可把運作模式設定成MD1至MD3中之任一者。在該運作18中，設定值LT4Z是設定成高位準俾可把該延滯時間LAT設定成”4”。
在運作20中，系統控制器SCNT決定該DRAM的運作模式是否應被設定成MD3。當該運作模式是設定成MD3時，該程序前進到運作32。在該運作32中，設定值HFZ是設定成低位準俾可把該時鐘訊號CLK的頻率設定成50 MHz。其後，該運作34是執行俾可把該DRAM的運作模式設定成MD3。當該運作模式不是設定成MD3時，該程序前進到運作22俾可把運作模式設定成MD1或MD2中之一者。在運作22中，設定值HFZ是設定成高位準俾可把該時鐘訊號CLK的頻率設定成100 MHz。
在該運作24中，系統控制器SCNT決定該DRAM的運作模式是否應被設定成MD2。當該運作模式是設定成MD2時，該程序前進到該運作34。在該運作34中，設定值HFZ 是設定成低位準俾可把該電源供應VDDQ設定成1.2 V。該DRAM的運作模式是設定成MD2至MD5中之任一者。當該運作模式不是設定成MD2時，該程序前進到運作26俾可把該運作模式設定成MD1。在運作26中，設定值HFZ是設定成高位準俾可把該電源供應VDDQ設定成1.8 V。
第5圖顯示該DRAM的例子。在第5圖中的雙矩形符號表示一個外部電極。該外部電極是為，例如，一個在一半導體晶片上的焊墊，或者一個容置有該半導體晶片之封裝體的接腳。與電極之標號相同的標號是用來標示經由外部電極傳輸的訊號。該DRAM是為，例如，一個與時鐘訊號CLK同步運作的SDRAM。
該DRAM包括一個時鐘輸入緩衝器10、一個命令輸入緩衝器12、一個命令解碼器14、一個模式暫存器16、一個核心控制電路18、一個電壓產生電路20、一個位址輸入緩衝器22、一個叢發位址產生電路23、一個延滯時間計數器24、一個資料輸入緩衝器26、一個資料輸出緩衝器28及一個記憶體核心30。該時鐘輸入緩衝器10、該命令輸入緩衝器12、該位址輸入緩衝器22、該資料輸入緩衝器26和該資料輸出緩衝器28對應於，例如，在第2圖中所示的輸入/輸出電路MI/O，而且是在該電源供應電壓VDDQ被供應時運作。
該DRAM具有一個用於週期性地產生一個內部更新請求俾可週期性地以自我更新模式執行更新運作的更新計時器，及一個用於產生一表示要被更新之記憶體晶胞之更新 位址訊號的更新位址計數器(圖中未示)。
該時鐘輸入緩衝器10接收一時鐘訊號並且輸出一個內部時鐘訊號。該內部時鐘訊號ICLK是供應到一個與該時鐘同步運作的電路。該時鐘輸入緩衝器10可以由一個時鐘致能訊號CKE控制。該命令輸入緩衝器12與該內部時鐘訊號ICLK同步地接收一個命令訊號CMD(晶片選擇/CS、列位址選通訊號/RAS、行位址選通訊號/CAS、寫入致能訊號/WE、及其類似)，並且把接收的命令訊號CMD輸出到一命令解碼器14。
該命令解碼器14輸出該命令訊號CMD作為一個用於執行記憶體核心30之存取運作的有源命令訊號ACTZ、一個讀司命令訊號RDZ、一個寫入命令訊號WRZ、一個更新命令訊號REFZ、或者一個用於設定一模式暫存器16的模式暫存器設定命令訊號MRSZ。
該模式暫存器16具有數個暫存器，它們是藉由，例如，與該模式暫存器設定命令訊號MRSZ同步地接收一個列位址訊號RAD來被設定。該DRAM是以一個在一暫存器內設定的運作模式來運作。例如，該模式暫存器16有一延滯時間暫存器、一驅動暫存器、與一叢發暫存器。該延滯時間暫存器存放一個用於設定在第2圖中所示之延滯時間LAT的設定值LT4Z並且把它輸出作為一個延滯時間訊號LT4MZ。該驅動暫存器存放一個用於設定該輸入/輸出電路MI/O之驅動能力DRV的設定值TYPZ並且把它輸出作為一個典型訊號TYPMZ。該叢發暫存器存放一個用於設定叢發 長度BL的設定值。該延滯時間LAT是為自一讀取命令被接收直到讀取資料DQ開始被輸出為止的時鐘週期數目。該叢發長度是為響應於一個讀取命令來從該資料電極DQ輸出之資料訊號之輸出的數目，和響應於一個寫入命令來由該資料電極DQ所接收之資料訊號之輸入的數目。該模式暫存器16把表示該設定叢發長度BL的叢發訊號BL1輸出到該叢發位址產生電路23。
該核心控制電路18是響應於該有源命令訊號ACTZ、該讀取命令訊號RDZ、該寫入命令訊號WRZ、或者該更新命令訊號REFZ來輸出一個用於控制該記憶體核心30之存取運作(讀取運作、寫入運作、或者更新運作)的控制訊號CNT。該控制訊號CNT包括一個用於預先充電一條位元線BL與/BL的時序訊號、一個用於作動一條字線WL的時序訊號、一個用於作動一個感應放大器SA的時序訊號、及其類似。依據該有源命令，由該列位址訊號RAD所選擇的字線WL被作動。依據該讀取命令，資料是從一個由該列位址訊號RAD和該行位址訊號CAD所選擇的記憶體晶胞MC讀取。依據該寫入命令，資料是寫入至一個由該列位址訊號RAD和該行位址訊號CAD所選擇的記憶體晶胞MC內。依據該更新命令，連接至一條由該更新位址訊號所選擇之字線WL的記憶體晶胞MC被更新。
當電源供應電壓VDD(例如，1.8 V)被接收時，該電壓產生電路20產生內部電源供應電壓VII(例如，1.6 V)。該內部電源供應電壓VII是為固定電壓，其不是端視在電源供應 電壓VDD上的變動而定，而且是供應到該輸入/輸出電路MI/O以外的一個電路(內部電路)。例如，該內部電路包括該命令解碼器14、該模式暫存器16、該核心控制電路18、該電壓產生電路20、該延滯時間計數器24與該記憶體核心30。
該位址輸入緩衝器22在一位址電極AD以分時方式(time－division fashion)接收一個列位址訊號RAD和一個行位址訊號CAD俾可選擇一個要被存取的記憶體晶胞MC。該列位址訊號RAD是與一列位址選通訊號/RAS同步地供應俾可選擇一條字線WL。該行位址訊號CAD是與一行位址選通訊號/CAS同步地供應俾可選擇一個位元線對BL和/BL。
在叢發讀取運作或者叢發寫入運作期間依據表示叢發長度BL的叢發訊號BL1，該叢發位址產生電路23在該在位址電極AD接收之行位址CAD(起始位址)之後與該內部時鐘訊號ICLK同步地連續產生行位址。該叢發位址產生電路23把該行位址CAD和該產生的行位址輸出到該行解碼器CDEC作為內部行位址ICADs。例如，當該叢發長度BL是為”4”時，該叢發位址產生電路23在該行位址CAD之後產生三個行位址。
響應於該讀取命令訊號RDZ，該延滯時間計數器24在依據該延滯時間訊號LT4MZ的時序作動一資料輸出時序訊號DOUTZ。該資料輸出時序訊號DOUTZ的作動周期表示該資料輸出緩衝器28的運作周期。
該資料輸入緩衝器26與該內部時鐘訊號ICLK同步地 接收一個要供應到該資料電極DQ(例如，16位元)的寫入資料訊號，並且把接收的資料訊號輸出到該資料匯流排DB。該資料輸出緩衝器28透過該資料匯流排DB接收要從該記憶體晶胞MC讀取的讀取資料，並且在該資料輸出時序訊號DOUTZ的作動期間與該內部時鐘訊號ICLK同步地把該讀取資料輸出到該資料電極DQ。
該記憶體核心30包括，例如，一對列方塊RBLK、一個對應於每個列方塊RBLK的列解碼器RDEC、一個位於該等列方塊RBLK之間的感應放大器區域SAA、一個行解碼器CDEC、一個讀取放大器RA、和一個寫入放大器WA。列方塊RBLK的數目是為四個(4)、八個(8)、或者十六個(16)。該感應放大器區域SAA具有對應於各列方塊RBLK的一個預先充電電路PRE和一個連接開關BT，及由該列方塊RBLK所共享的一個感應放大器SA和一個行開關CSW。該連接開關BT選擇地把每個列方塊RBLK的位元線對BL,/BL連接到該感應放大器SA。
該行解碼器CDEC解碼該行位址訊號CAD俾可選擇位元線對BL,/BL之對應於該資料電極DQ之位元數目的數目。該讀取放大器RA放大互補讀取資料，其在讀取運作期間是要透過一個行開關CSW來輸出。該寫入放大器WA放大互補寫入資料，其在寫入運作期間是要透過該資料匯流排DB來供應，並且把該資料供應到該位元線對BL,/BL。
第6圖顯示一個輸入緩衝器。雖然第6圖表示第5圖的資料輸入緩衝器26，在第5圖中的其他輸入緩衝器10,12和22 是相同的。
該資料輸入緩衝器26包括一個主輸入緩衝器MIN、一個副輸入緩衝器SIN和一個位準移位器LSFT1。該主輸入緩衝器MIN和該副輸入緩衝器SIN是彼此並聯地連接在一輸入節點IN與一輸出節點OUT0之間。該主輸入緩衝器MIN是為一個CMOS反相器，而其之高－位準電源供應電極是連接到一電源供應線VDDQ，且其之低－位準電源供應電極是連接到地電壓VSS。不管一典型訊號TYPMZ的邏輯位準，該主輸入緩衝器MIN運作。
該副輸入緩衝器SIN是為一個由一典型訊號TYPMZ所控制的時鐘CMOS反相器，而其之高－位準電源供應電極是連接到一電源供應線VDDQ，且其之低－位準電源供應電極是連接到一地壓VSS。該CMOS反相器包括一個pMOS電晶體(圓圈符號是置於其之閘極)和一個nMOS電晶體。
該副輸入緩衝器SIN之pMOS電晶體的臨界電壓是與該主輸入緩衝器MIN之pMOS電晶體的臨界電壓相同。該副輸入緩衝器SIN之nMOS電晶體的臨界電壓是與該主輸入緩衝器MIN之nMOS電晶體的臨界電壓相同。然而，該副輸入緩衝器SIN之pMOS電晶體的臨界電壓會比該主輸入緩衝器MIN之pMOS電晶體的臨界電壓低。或者，該副輸入緩衝器SIN之nMOS電晶體的臨界電壓會比該主輸入緩衝器MIN之nMOS電晶體的臨界電壓低。在這形式下，當該副輸入緩衝器SIN運作時，該等輸入緩衝器10,12,22和26的驅動能力是提升。
當接收低位準的典型訊號TYPMZ時該副輸入緩衝器SIN運作、顛倒該輸入訊號IN、並且把顛倒的輸入訊號IN輸出作為一輸出訊號OUT0。當接收高位準的典型訊號TYPZ時該副輸入緩衝器SIN停止運作。當該典型訊號TYPMZ是處於低位準時，該時鐘輸入緩衝器10的驅動能力DRV變成相當高(在第3圖中的STG)。當該典型訊號TYPMZ是處於高位準時，該時鐘輸入緩衝器10的驅動能力DRV變成相當低(在第3圖中的TYP)。
該位準移位器LSFT1把高－位準的輸出訊號OUT0(1.8 V或者1.2 V)變換成一內部電源供應電壓VII(1.6 V)，並且把它輸出到該DRAM的內部電路作為一輸出訊號OUT。特別地，當該電源供應電壓VDDQ是為1.2 V時，該高－位準輸出訊號OUT是設定成1.6 V，因此連接到該輸出電極OUT的該pMOS電晶體，像是一CMOS反相器或其類似般，能夠可靠地關閉而漏電流被消除。
第7圖顯示在第6圖中所示之輸入緩衝器10,12,22和26在運作模式MD1至MD2下的運作。第7圖的VIH表示一個高－位準輸入電壓的最低值，而VIL表示一低－位準輸入電壓的最大值。在該等運作模式MD1至MD2中，時鐘訊號CLK的頻率是為100 MHz。該資料訊號DQ、該位址訊號AD與該命令訊號CMD的最小供應週期是相等於一時鐘訊號CLK的一個週期(10 ns)，如在第13圖中所示。於該等在第6圖中所示的輸入緩衝器12,22和26中，一輸入訊號IN的轉態邊緣間隔TE1是為10 ns。於在第6圖中所示的時鐘輸入緩衝器10中， 該輸入訊號IN(＝時鐘訊號CLK)的轉態邊緣間隔TE1是為5 ns。
在該運作模式MD1中，該電源供應電壓VDDQ是為1.8 V，因此，該輸入緩衝器的驅動能力DRV是高。該輸出訊號OUT0的傾度變得陡急，而該等輸出訊號OUT0和OUT的高位準周期tH和低位準周期tL變得相當大。因此，在該邊緣間隔TE1期間該等周期tH和tL的比率，即，tH/TE1和tL/TE1，其界定該等輸出訊號OUT0和OUT的邏輯位準，變成大(以一個迴轉率增加)。此外，由於該等輸入緩衝器10,12,22和26的傳輸延遲時間是縮減，例如，該資料輸入訊號DQ之建立時間的邊界變成大。
在運作模式MD2中，該電源供應電壓VDDQ是為1.2 V，因此，該輸入緩衝器的驅動能力DRV是比該運作模式MD1的低。該輸出訊號OUT0的傾度變得溫和，而輸出訊號OUT0和OUT的高位準周期tH和低位準周期tL變成相當小。
第8圖顯示在第6圖中所示之輸入緩衝器10,12,22和26在運作模式MD3至MD5下的運作。在該等運作模式MD3至MD5中，時鐘訊號CLK的頻率是為50 MHz。資料訊號DQ、位址訊號AD與命令訊號CMD的最小供應週期是相等於一時鐘訊號CLK的一個週期(20 ns)，如在第13圖中所示。於在第6圖中所示的輸入緩衝器12,22和26中，一輸入訊號IN的轉態邊緣間隔TE2是為20 ns。於在第6圖中所示的時鐘輸入緩衝器10中，該輸入訊號IN(＝時鐘訊號CLK)的轉態邊緣間隔TE2是為10 ns。
在運作模式MD3至MD4中，該典型訊號TYPMZ是處於高位準，而該輸入緩衝器的驅動能力是低。該輸出訊號OUT0的傾度變得溫和，而該等輸出訊號OUT0和OUT的高位準周期tH和低位準周期tL變得相當小。
在運作模式MD5中，該典型訊號TYPMZ是處於低位準，而該輸入緩衝器的驅動能力DRV是高。該輸出訊號OUT0的傾度變得陡急，而該等輸出訊號OUT0和OUT的高位準周期tH和低位準周期tL變得相當大。如同在模式MD1中一樣，該等比率tH/TE1和tL/TE1變得大(以一個迴轉率增加)，而該資料輸入訊號DQ之建立時間的邊界變得大。
第9圖顯示一個資料輸出緩衝器。在第9圖中所示的資料輸出緩衝器28具有一個位準移位器LSFT2、一個主輸出緩衝器MOUT和一個副輸出緩衝器SOUT。該主輸出緩衝器MOUT和該副輸出緩衝器SOUT是彼此並聯連接在一輸入節點DQ0與一輸出節點DQ之間。
該主輸出緩衝器MOUT是為一個三態型輸出緩衝器。該三態型輸出緩衝器具有一個pMOS電晶體和一個nMOS電晶體，它們是分別由一NAND閘與一NOR閘控制，在資料輸出時序訊號DOUTZ的作動期間該NAND閘與該NOR閘是變成有效。該pMOS電晶體的源極是連接到該電源供應線VDDQ。該nMOS電晶體的源極是連接到地電位VSS。該副輸出緩衝器SOUT的結構是與該主輸出緩衝器MOUT的相同。在該副輸出緩衝器SOUT中，於該典型訊號TYPMZ的高－位準周期期間該NAND閘和該NOR閘變成無效，而該輸 出節點進入一個高阻抗狀態。該副輸出緩衝器SOUT在接收一個處於低位準的典型訊號TYPMZ時被作動，並且輸出一個輸入訊號DQ0作為一個輸出訊號DQ。當該典型訊號TYPMZ是處於低位準時，該資料輸出緩衝器28的驅動能力DRV變成相當高(在第3圖中的STG)。當該典型訊號TYPMZ處於低位準時，該資料輸出緩衝器28的驅動能力DRV變成相當低(在第3圖中的TYP)。
該副輸出緩衝器SOUT之pMOS電晶體的臨界電壓是與該主輸入緩衝器MIN之pMOS電晶體的相同。該副輸出緩衝器SOUT之nMOS電晶體的臨界電壓是與該主輸出緩衝器MOUT之nMOS電晶體的相同。然而，該副輸出緩衝器SOUT之pMOS電晶體的臨界電壓會比該主輸出緩衝器MOUT之pMOS電晶體的低。或者，該副輸出緩衝器SOUT之nMOS電晶體的臨界電壓會比該主輸出緩衝器MOUT之nMOS電晶體的低。在這形式下，當該副輸出緩衝器SOUT運作時，該資料輸出緩衝器28的驅動能力是提升。
第10圖顯示在第9圖中所示之資料輸出緩衝器28在運作模式MD1至MD2下的運作。第10圖的VOH表示高－位準輸出電壓的最小值，而VOL表示低－位準輸出電壓的最大值。在該等運作模式MD1至MD2中，時鐘訊號CLK的頻率是為100 MHz。該資料訊號DQ的最小輸出週期是相等於一時鐘訊號CLK的一個週期(10 ns)，如在第13圖中所示，而一輸入訊號DQ0的轉態邊緣間隔TE1是10 ns。
在該運作模式MD1中，電源供應電壓VDDQ是為1.8 V，因此，資料輸出緩衝器28的驅動能力DRV是高。該輸出訊號DQ之轉態邊緣的傾度變得陡急，而資料輸出訊號DQ的高位準周期tH和低位準周期tL變成相當大。在該邊緣間隔TE1期間該等周期tH和tL的比率，即，tH/TE1和tL/TE1，其界定該輸出訊號DQ的邏輯位準，變成大(以一個迴轉率增加)。由於該輸入緩衝器28的傳輸延遲時間是縮減，例如，如在第13圖中所示，該資料輸出訊號DQ的建立時間tS是延長，而存取時間tAC是縮減。
在該運作模式MD2中，電源供應電壓VDDQ是1.2 V，因此，資料輸出緩衝器28的驅動能力DRV是比該運作模式MD1的低。該資料輸出訊號DQ之轉態邊緣的傾度變成溫和，而該資料輸出訊號DQ的高位準周期tH和低位準周期tL變得相當小。
第11圖顯示在第9圖中所示之資料輸出緩衝器28在運作模式MD3至MD5下的運作。在運作模式MD3至MD5中，時鐘訊號CLK的頻率是50 MHz。資料訊號DQ的最小輸出週期是相等於一時鐘訊號CLK的一個週期(20 ns)，如在第13圖中所示。該輸入訊號DQ0的轉態邊緣間隔TE2是20 ns。
在運作模式MD3至MD4中，該典型訊號TYPMZ是處於高位準，而該資料輸出緩衝器28的驅動能力DRV是低。該資料輸出訊號DQ之轉能邊緣的傾度變得溫和，而資料輸出訊號DQ的高－位準周期tH和低－位準周期tL變得相當小。
在運作模式MD5中，該典型訊號TYPMZ是處於低位準，而資料輸出緩衝器28的驅動能力DRV是高。該資料輸 出訊號DQ之轉態邊緣的傾度變得陡急，而資料輸出訊號DQ的高－位準周期tH和低－位準周期tL變得相當大。如同在模式MD1中一樣，該等比率tH/TE1和tL/TE1變得大(以一個迴轉率增加)，資料輸入訊號DQ的建立時間是延長，而存取時間tAC是縮短。
第12圖顯示一個延滯時間計數器。在第12圖中所示的延滯時間計數器24具有一個脈衝產生器PLSG1、三個串聯連接的正反器DFF、一個用於把第一級正反器DFF之輸出端連接到第二級正反器DFF之輸入端的開關SW3、一個用於把第一級正反器DFF之輸出端連接到一輸出節點DOUTZ的開關SW4和一個用於把第三級正反器DFF之輸出端連接到該輸出節點DOUTZ的開關SW5。各個開關SW3至5是為一CMOS傳輸閘(CMOS communication gate)，例如。
該脈衝產生器PLSG1依據該來自該模式暫存器16之表示叢發長度的叢發訊號BL1來延長該讀取命令訊號RDZ的脈衝寬度，並且輸出具有與該叢發長度相同之脈衝數目的讀取命令訊號RDPZ。各個正反器DFF與該內部時鐘訊號ICLK同步地閂鎖一輸入電極的邏輯。當該延滯時間訊號LT4MZ正處於高位準時該等開關SW3和SW5是打開。當該延滯時間訊號LT4MZ正處於低位準時該開關SW4是打開。當該延滯時間LAT是設定成”4”時，該延滯時間計數器24是在一讀取命令訊號RDZ被接收之後三個時鐘輸出該資料輸出時序訊號DOUTZ。當該延滯時間LAT是設定成”2”時，該延滯時間計數器24是在一讀取命令訊號RDZ被接收之後一 個時鐘輸出該資料輸出時序訊號DOUTZ。
第13圖顯示在第5圖中所示之DRAM在運作模式MD1至MD2下的讀取運作。在該等運作模式MD1至MD2中，時鐘訊號CLK的頻率是100 MHz，而該延滯時間LAT是”4”(LT4MZ＝高)。例如，當從主動命令ACTV到讀取命令RD的時間周期必須設定20 ns或更多時，記憶體控制器DRAMC是在該主動命令ACTV之後兩個時鐘供應該讀取命令RD。該叢發長度是設定成”2”。
該命令解碼器14是響應於該讀取命令RD來作動該讀取命令訊號RDZ。由於該延滯時間訊號LT4MZ是處於高位準，該延滯時間計數器24打開該等開關SW3和SW5，並關閉該開關SW4。該延滯時間計數器24是響應於該讀取命令訊號RDZ來連續地作動該等讀取命令訊號RDPZ和RD1Z到RD3Z。該資料輸出時序訊號DOUTZ是在該讀取命令RD之後三個時鐘被作動。雖然該資料輸出時序訊號DOUTZ的作動周期是兩個時鐘週期，為了確保一第二資料輸出周期，該資料輸出緩衝器28把該資料輸出時序訊號DOUTZ的後緣延遲大約5 ns。在該資料輸出時序訊號DOUTZ的作動期間，該讀取資料D0和D1是與該內部時鐘訊號ICLK同步地連續地從該資料電極DQ輸出。該記憶體控制器DRAMC在該讀取命令RD之後與該第四時鐘訊號CLK的升緣同步地接收第一讀取資料D0。
在該運作模式MD1中，由於該電源供應電壓VDDQ是高(1.8 V)，存取時間tAC是相當短。該等輸入緩衝器10,12 和26的運作速度亦是相當快，其未在圖中顯示。在該運作模式MD2中，由於該電源供應電壓VDDQ是低(1.2 V)，該存取時間tAC是相當長。該等輸入緩衝器10,12和26的運作速度亦是相當慢。
第14圖顯示在第5圖中所示之DRAM在運作模式MD3至MD5下的讀取運作。在該等運作模式MD3至MD5中，時鐘訊號CLK的頻率是100 MHz。在該運作模式MD3中，該延滯時間LAT是”4”(LT4MZ＝H)。在該等運作模式MD4至MD5中，延滯時間LAT是”2”(LT4MZ＝L)。由於該時鐘週期是為20 ns，該記憶體控制器DRAMC是在一主動命令ACTV之後一個時鐘供應該讀取命令RD。該叢發長度是設定成”2”。
在該運作模式MD3中，該延滯時間計數器24如同在第13圖中所示的讀取運作中一樣運作，並且是在該讀取命令RD之後三個時鐘作動該資料輸出時序訊號DOUTZ。在該等運作模式MD4至MD5中，延滯時間計數器24關閉該等開關SW3和SW5，並且打開該開關SW4。該資料輸出時序訊號DOUTZ是在該讀取命令RD之後一個時鐘被作動。在運作模式MD4中，由於該資料輸出緩衝器28的驅動能力DRV是低，該存取時間tAC是相當長。由於該等輸入緩衝器10,12和26的驅動能力DRV亦是低，該等輸入緩衝器10,12和26的運作速度是相當慢，其未在圖中顯示。在該運作模式MD5中，由於該資料輸出緩衝器28的驅動能力DRV是高，該存取時間tAC是相當短。由於該等輸入緩衝器10,12和26的驅 動能力DRV亦是高，該等輸入緩衝器10,12和26的運作速度是相當快。
由於該電源供應電壓VDDQ或者該時鐘訊號CLK的頻率是依據該DRAM的存取狀態來作改變，該DRM的電力消耗是最小化。包括連接在記憶體控制器DRAMC與DRAM之間之記憶體匯流排MBUS之充電/放電電力之該DRAM的電力消耗是降低。在該安裝於一可攜帶型裝置上的DRAM中，電池BAT的消耗量是降低，而該可攜帶型裝置的持續運作時間是延長。
供應到該記憶體控制器DRAM之輸入/輸出電路CI/O的電源供應電壓VDDQ是改變，因此該記憶體控制器DRAMC的電力消耗是減低，而該系統裝置SYS的電力消耗是減低。
僅供應到該輸入/輸出電路MI/O的電源供應電壓VDDQ是改變，而供應到該DRAM之內部電路的電源供應電壓VDD未作改變。因此，在一運作模式MD中該內部電路之基於一改變的故障被防止，而電力消耗是減低。
第15圖顯示另一個輸入緩衝器。於在第15圖中所示的輸入緩衝器中，與在第6圖中所示之輸入緩衝器中相同的元件是由相同的標號標示，且說明會被省略。除了時鐘輸入緩衝器10A、命令輸入緩衝器12A、位址輸入緩衝器22A與資料輸入緩衝器26A之外，結構、規格與運作是與在第1至5圖與第7至14圖中所示的那些相同。
在該等輸入緩衝器10A,12A,22A和26A中，一個比較電路COMP與開關SW6和SW7是加入到第6圖的輸入緩衝器 10,12,22和26。開關SW6和SW7中之每一者，例如，是為一個CMOS傳輸閘。該比較電路COMP會被設置俾可由該等輸入緩衝器10A,12A,22A和26A共享。
該比較電路COMP具有一個用於把該電源供應電壓VDDQ與參考電壓VREF作比較的比較器，及一對連接到該比較器之輸出端的反相器。該參考電壓VREF是1.5 V，例如。該參考電壓VREF是由一個設置在該DRAM之內的電壓產生電路產生。該參考電壓VREF會從在第1圖中所示的該電源供應控制器PWRIC供應到該DRAM。
當電源供應電壓VDDQ是比參考電壓VREF高時，該比較電路COMP把一第一運作模式訊號MD1Z設定成高位準。當電源供應電壓VDDQ是相等於或者比參考電壓VREF低時，該比較電路COMP把該第一運作模式訊號MD1Z設定成低位準。處於高位準的第一運作模式訊號MD1Z表示一第一運作模式MD1。
該開關SW6在該運作模式訊號MD1Z處於低位準時(運作模式MD2至MD5)是打開。該開關SW7在該運作模式訊號MD1Z處於高位準時(運作模式MD1)是打開。在電源電壓VDDQ是比內部電源電壓VII低的運作模式MD2至MD5中，一個來自主輸入緩衝器MIN的輸出訊號是透過該位準移位器LSFT1來輸出到該輸出電極OUT。在電源電壓VDDQ是比內部電源電壓VII高的運作模式MD1中，來自該主輸入緩衝器MIN的輸出訊號是直接輸出到該輸出電極OUT，沒有經過該位準移位器LSFT1。該位準移位器LSFT1具有預定 的電力消耗與預定的延遲時間DLY1。在運作模式MD1中，位準移位器LSFT1的運作不是必要的，因此該DRAM的電力消耗是減低。在高速是必要的運作模式MD1中，一輸出訊號是在沒有經過該位準移位器LSFT1之下被輸出，因此輸入緩衝器10A,12A,22A和26A的運作速度是增加。
在該運作模式MD1中，電源供應電壓VDDQ(1.8 V)是比內部電源電壓VII(1.6 V)高。由於該高－位準輸出訊號OUT(1.8 V)可靠地關閉該連接到輸出電極OUT的pMOS電晶體，漏電流不出現。
在第15圖中所示的實施例具有與在第6圖中所示之實施例之效果相同的效果。在電源供應電壓VDDQ是比內部電源供應電壓VII高的運作模式MD1中，來自主輸入緩衝器MIN的輸出訊號是在沒有經過該位準移位器LSFT1之下被輸出，因此該DRAM的電力消耗是減低，而該等輸入緩衝器10A,12A,22A和26A的運作速度是增加。
第16圖顯示一個第二實施例。在該第二實施例中，與在第一實施例中相同的元件是由相同的標號標示，而且說明會被省略。在該第二實施例中，一個頻率偵測單元FDET與一電壓偵測單元VDET是加入到該系統控制器SCNT。
該頻率偵測單元FDET偵測一個頻率在該時鐘訊號CLK的頻率被改變時設定成一預定值。當該運作模式是從MD2改變成MD3時，該頻率偵測單元FDET監視該時鐘訊號CLK的頻率並且在該頻率是設定成50 MHz時輸出一個頻率設定訊號FS到該判定單元JUDG。當該運作模式是從MD3 改變成MD2時，該頻率偵測單元FDET監視該時鐘訊號CLK的頻率並且在該頻率是設定成100 MHz時輸出一個頻率設定訊號FS到該判定單元JUDG。例如，該頻率偵測單元FDET依據兩種類型的頻率來輸出一個具有彼此不同之邏輯位準的頻率設定訊號。每次一頻率被設定，該頻率偵測單元FDET輸出一個具有一脈衝的頻率設定訊號FS。
該電力偵測單元VDET偵測該電源供應電壓VDDQ在該電源供應電壓VDDQ被改變時是設定成一預定值。當該運作模式是從MD1改變成MD2時，該電壓偵測單元VDET監視該電源供應電壓VDDQ並且在該電源供應電壓VDDQ是設定成1.2 V時輸出一個電壓設定訊號VS到該判定單元JUDG。當該運作模式是從MD2改變成MD1時，該電壓偵測單元VDET監視該電源供應電壓VDDQ並且在該電源供應電壓VDDQ是設定成1.8 V時輸出一個電壓設定訊號VS到該判定單元JUDG。例如，該電壓偵測單元VDET依據兩種類型的電源供應電壓VDDQ來輸出一個具有彼此不同之邏輯位準的電壓設定訊號VS。每次電源供應電壓VDDQ被設定，該電壓偵測單元VDET輸出一個具有一脈衝的電壓設定訊號VS。
除了在第2圖中所示的功能之外，該判定單元JUDG具有一個用於輸出一停止訊號STPZ的功能。當該運作模式是從MD2改變成MD3，及從MD3改變成MD2時，該判定單元JUDG作動該停止訊號STPZ直到一頻率設定訊號FS被接收為止，並與該頻率設定訊號FS同步地不作動該停止訊號 STPZ。當該運作模式從MD1改變成MD2，及從MD2改變成MD1時，該判定單元JUDG作動該停止訊號STPZ直到一電壓設定訊號VS被接收為止，並與該電壓設定訊號VS同步地不作動該停止訊號STPZ。
當該停止訊號STPZ正被作動時，該MPU禁止一個用於存取該DRAM的命令訊號被輸出，並且在該停止訊號STPZ被不作動之後重新開始對該DRAM的存取。當該時鐘訊號CLK的頻率未被穩定化時，及當該電源供應電壓VDDQ未被穩定化時，對該DRAM的存取會被防止。該DRAM的故障會被防止。
第17圖顯示該DRAM之由在第16圖中所示之系統控制器SCNT的控制。與在第一實施例中相同的元件是由相同的標號標示，而且說明會被省略。該第二實施例的規格與運作是與在第1圖、和第3至14圖中所示的那些相同。在第17圖中所示的流程中，一運作21是加在該在第4圖中所示之流程中的該運作20與該運作34之間。一運作23被插入取代在第4圖之流程中所示的運作22，而運作36,38和40是加入在該等運作26和34之後。直到該等運作18和30為止的流程是與在第4圖中所示的運作10至16和28相同。
在該第二實施例中，當該電源供應電壓VDDQ是改變時，該系統控制器SCNT等待直到該變更的電源供應電壓VDDQ依據來自電壓偵測單元VDET的電壓設定訊號VS來被穩定化為止。當該時鐘訊號CLK的頻率是改變時，該系統控制器SCNT等待直到該變更的頻率依據該頻率偵測單 元FDET的頻率設定訊號來被穩定化為止。
由於該時鐘訊號CLK的頻率是在運作38中作改變，該系統控制器SCNT在運作21中把一時鐘旗標CFLG設定成”0”(表示50 MHz)，及在運作23中把該時鐘旗標CFLG設定成”1”(表示100 MHz)。在運作26和34中，該系統控制器SCNT作動該停止訊號STPZ。
在該運作36中，系統控制器SCNT依據該電壓偵測單元VDET來偵測該電源供應電壓VDDQ被穩定化成一預定值。在運作38中，為了設定該時鐘訊號CLK的頻率，該系統控制器SCNT端視該時鐘旗標CFLG的值而定來把該設定值HFZ設定成低位準或者高位準。在運作40中，系統控制器SCNT等待直到該時鐘訊號CLK的頻率是依據該頻率偵測單元FDET來被穩定化成一預定值為止。藉由等待直到該頻率被穩定化為止，一個輸入到該DRAM/從該DRAM輸出之訊號的時序規格(AC時序規格)被確保。
當”是”是在運作40中被決定時，該系統控制器SCNT不作動在第16圖中所示的停止訊號STPZ。該MPU重新開始對該DRAM的存取。
該第二實施例具有與該第一實施例之效果相同的效果。在該第二實施例中，當該時鐘訊號CLK的頻率未被穩定化時，且當該電源供應電壓VDDQ未被穩定化時，對該DRAM的存取會被防止。該DRAM的故障被防止，而該電力消耗是減低。
第18圖顯示一個第三實施例。第18圖顯示該DRAM之 由在第2圖中所示之系統控制器SCNT所作用的控制方法。與在其他實施例中相同的元件是由相同的標號標示，而且說明會被省略。該第三實施例的規格和運作是與在第1圖，和第3至14圖中所示的那些相同。該第三實施例之系統裝置SYS的結構是與第16圖的相同。於在第18圖中所示的流程中，該運作38是在第17圖中所示的運作34之後被執行。僅當該電源供應電壓VDDQ是從1.2 V改變成1.8 V時(那就是說，僅當模式改變成MD1時)，在第16圖中所示的判定單元JUDG是端視來自該電壓偵測單元VDET的電壓設定訊號VS而定來不作動該停止訊號STPZ。當該電源供應電壓VDDQ從1.2 V改變成1.8 V時，該MPU與該記憶體控制器DRAMC暫時地停止對該DRAM的存取，而當該電源供應電壓VDDQ從1.8 V改變成1.2 V時，不停止對該DRAM的存取。
當該電源供應電壓VDDQ被降低時，該DRAM之輸入/輸出電路MI/O的運作逐漸變慢，而該輸入/輸出電路MI/O的驅動能力DRV是逐漸降低。因此，該電路的運作邊界從高改變成低。對於記憶體控制器DRAMC的輸入/輸出電路CI/O來說這亦是適用。由於當運作邊界是高時無問題發生，當該電源供應電壓VDDQ從1.8 V改變成1.2 V時不必等待直到該電源供應電壓VDDQ被穩定化成1.2 V為止。當該電源供應電壓VDDQ從1.8 V改變成1.2 V時，該運作模式是迅速地切換。當該運作模式從MD1切換成MD2時，不必要之時間的浪費會被防止，而在它期間的電力消耗會被減低。用於切換運作模式的時間會被縮短，因此該DRAM是 無法被存取的開置周期會被縮減，而該系統裝置SYS的性能被改進。
該第三實施例具有與其他實施例之效果相同的效果。在該第三實施例中，由於用於切換運作模式的時間被縮短，該系統裝置SYS的性能被改進。
第19圖顯示一個第四實施例。第19圖顯示該DRAM之由在第2圖中所示之系統控制器SCNT所作用的控制方法。與在其他實施例中相同的元件是由相同的標號標示，而且詳細說明會被省略。該第四實施例的結構、規格和運作是與在第1圖，和第3至14圖中所示的那些相同。在第19圖中所示的流程中，運作42,44,46和48被插入取代在第17圖中所示的運作36,38和40。
在該運作42中，系統控制器SCNT決定該電源供應電壓VDDQ是否到達一個預定值。當該電源供應電壓VDDQ到達該預定值時，該程序前進到運作44。當該電源供應電壓VDDQ未到達該預定值時，該程序前進到運作46。在運作44中，系統控制器SCNT等待直到該時鐘訊號CLK的頻率被穩定化成該預定值為止。當該頻率到達該預定值時，該電源供應電壓VDDQ與該時鐘訊號CLK的頻率被改變，而該程序結束。
在運作46中，系統控制器SCNT決定該時鐘訊號CLK的頻率是否到達一個預定值。當該頻率到達該預定值時，該程序前進到運作48。當該頻率未到達該預定值時，該程序返回到運作42，而該電源供應電壓VDDQ的值被決定。在 運作48中，系統控制器SCNT等待直到該電源供應電壓VDDQ被穩定化到該預定值為止。在運作48中，系統控制器SCNT等待直到該電源供應電壓VDDQ被穩定化到該預定值為止。當該電源供應電壓VDDQ到達該預定值時，該電源供應電壓VDDQ與該時鐘訊號CLK的頻率被改變，而該程序結束。
該第四實施例具有與其他實施例之效果相同的效果。在該第四實施例中，該電源供應電壓VDDQ與該時鐘訊號CLK的頻率是被交替地重覆判定。由於該電源供應電壓VDDQ和該時鐘訊號CLK的頻率是幾乎同時被判定，用於切換該運作模式MD的時間被縮短。由於用於切換運作模式的時間被縮短，該系統裝置SYS的性能被改進。
第20圖顯示一個第五實施例。第20圖顯示在第2圖或第16圖中所示之電源供應控制器PWRIC的實質部份。與在其他實施例中相同的元件是由相同的標號標示，而且說明會被省略。該第五實施例的結構、規格與運作是與在第1圖至第14圖中所示的那些相同。該第五實施例可以應用到在第15圖至第19圖中所示的實施例。
在該電源供應控制器PWRIC中，一個脈衝產生電路PLSG2和一個開關SW8是加入到在第2圖或第16圖中所示的電源供應控制器PWRIC。當該設定值HVZ是從低位準改變成高位準時，該脈衝產生電路PLSG2產生一個高－位準偵測脈衝HVPZ。該偵測脈衝HVPZ的脈衝寬度是相等於該脈衝產生電路PLSG2之反相器行的延遲時間DLY2。於該偵測 脈衝HVPZ的高－位準周期期間該開關SW8被打開。於該偵測脈衝HVPZ的高－位準周期期間，除了該開關SW1之外，1.8 V的電源供應電壓是經由該開關SW8來供應到該電源供應線VDDQ。該開關SW8暫時輸出相當高的電源供應電壓VDDQ(1.8 V)。
第21圖顯示在第20圖中所示之電源供應控制器PWRIC的運作。開關SW1,SW2和SW8中之每一者的ON周期是由箭頭顯示。當該運作模式是從MD2(或者MD3至MD5)切換到MD1時，系統控制器SCNT把該設定值HVZ從低位準改變成高位準。該偵測脈衝HVPZ是暫時改變到高位準。由於打開該等開關SW1和SW8暫時地升高該電源供應電壓VDDQ的供應能力且該電源供應電壓VDDQ陡急地升高，用於從該等運作模式MD2至MD5中之任一者切換成運作模式MD1的時間變成縮短。
於僅該開關SW1之打開時在電源供應電壓VDDQ上的改變是由在第21圖中的虛線顯示作為一比較例子。當該電源供應電壓VDDQ從1.8 V改變成1.2 V時，該電路的運作邊界是從高改變成低，因此，該電源供應電壓VDDQ不需陡急地降低。
該第五實施例具有與其他實施例之效果相同的效果。在該第五實施例中，由於用於切換該運作模式的時間被縮短，系統裝置SYS的性能被改進。
在以上所述的實施例中，供應到該DRAM之時鐘訊號CLK的頻率和該電源供應電壓VDDQ被調整。然而，供應到 像是偽SRAM、SRAM或者快閃記憶體般之另一個半導體記憶體之輸入/輸出電路之時鐘訊號CLK的頻率和電源供應電壓會被調整。
以上之實施例的DRAM具有一個用於把電源供應電壓VDD(1.8 V)轉換成內部電源供應電壓VII(第一電源供應電壓；1.6 V)的電壓產生電路20。然而，在沒有設置該電壓產生電路20於該DRAM上之下，1.6 V的電源供應電壓VDD會被供應到該DRAM作為第一電源供應電壓。
在第3圖中，根據五個運作模式MD1至MD5，該電源供應電壓VDDQ、該時鐘訊號CLK的頻率、該延滯時間LAT和該輸入/輸出電路MI/O的驅動能力DRV被調整。然而，例如，如同在第22圖中所示的第六實施例中一樣，依據三個運作模式MD1至MD3，該電源供應電壓VDDQ和該時鐘訊號CLK的頻率會被調整。在第22圖中，該延滯時間設定單元LSET的設定值LT4Z在該運作模式MD3中會被設定成低位準。在第22圖中，該驅動器設定單元DSET的設定值TYPZ在運作模式MD2至MD3中會被設定成低位準。
如同在第23圖中所示的第七實施例中一樣，依據四個運作模式MD1至MD4，該電源供應電壓VDDQ、該時鐘訊號的頻率、該延滯時間LAT和該輸入/輸出電路MI/O的驅動能力DRV會被調整。在第23圖中，當該運作模式是從MD2改變成MD1時，該時鐘訊號CLK的頻率是從50 MHz改變成100 MHz，而且，在同一時間，該讀取延滯時間LAT是從”2”改變成”4”。該電源供應電壓VDDQ是在該等運作模式MD2 與MD3之間作改變。該驅動能力DRV是在該等運作模式MD3與MD4之間作改變。
第24圖顯示具有在第23圖中所示之運作模式之DRAM的資料輸入緩衝器10B,12B,22B和26B。該等資料輸入緩衝器10B,12B,22B和26B不把來自在第15圖中所示之比較電路COMP輸出的輸出訊號供應到該等開關SW6和SW7，但把一個延滯時間訊號LT4MA供應到該等開關SW6和SW7，作為一第一運作模式訊號MD1Z。在第24圖中的其他結構是與在第15圖中所示之資料輸入緩衝器10A,12A,22A和26A的相同。僅當該電源供應電壓VDDQ是高(1.8 V)，且該時鐘頻率是高(100 MHz)時，一個輸出訊號OUT是在沒有經過該位準移位器LSFT1之下被輸出。
在該第六實施例中，該資料輸出緩衝器28和該等輸入緩衝器10,12,22和26的驅動能力DRV被切換。然而，例如，僅該資料輸出緩衝器28或者其中一個輸入緩衝器10,12,22和26的驅動能力會被切換。
在第17、18和19圖中，是有一個等待直到該電源供應電壓VDDQ與該時鐘訊號CLK的頻率兩者皆到達一個預定值為止。然而，例如，當該電源供應電壓VDDQ能夠迅速作改變時，是會有一個等待直到僅該時鐘訊號CLK的頻率到達一個預定值為止。當該時鐘訊號CLK的頻率能夠迅速地作改變時，是會有一個等待直到僅該電源供應電壓VDDQ到達一個預定值為止。用於切換運作模式的時間是縮短，而電力消耗是減低。
在第20圖中，當該運作模式是從模式MD2切換成MD1，且該電壓調整訊號HVZ是改變成高位準時，該開關SW8是打開一段預定的時間(DLY2)。然而，例如，如在第25和26圖中所示，一個比較電路COMP和一個正反器是設置在該電源供應控制器PWRIC上而且，當該運作模式是從MD2切換成MD1時，開關SW8會被打開直到該電源供應電壓VDDQ超過該預定電壓為止。該預定電壓是為產生在該電源供應控制器PWRIC之內的參考電壓VREF1(1.7 V)。
一個正反器F/F是與該電壓調整訊號HVZ的升緣同步地設定，並且把該偵測脈衝HVPZ改變成高位準。該正反器F/F是與該比較電路COMP之輸出訊號的升緣同步地設定，並且把該偵測脈衝HVPZ改變成低位準。當該電源供應電壓VDDQ超過該參考電壓VREF1時，該比較電路COMP輸出高位準。
在第19圖中，該電源供應電壓VDDQ與該時鐘訊號CLK的頻率是交替地被判定。然而，例如，如同在第27圖中所示的第七實施例中一樣，該等運作50和52會被執行取代第19圖的運作42,44,46和48。在第27圖的流程中，在該運作38被執行之後，該等運作50和52是由彼此不同的控制單元分別執行。當一個控制單元偵測該時鐘訊號CLK的頻率是設定成一個預定值時，且當另一個控制單元偵測該電源供應電壓VDDQ是設定成一個預定值時，用於切換運作模式的控制是完成。該電源供應電壓VDDQ和該時鐘訊號CLK的頻率是分別被判定，因此用於切換運作模式的時間是縮 短，而該系統裝置SYS的性能是改進。
本發明的例子實施例目前已依據以上的優點來作說明。會察覺到的是，這些例子僅是本發明的例證而已。很多改變和變化對於熟知此項技術的人仕而言會是顯而易見的。
SYS‧‧‧系統裝置
LCDC‧‧‧液晶控制器
BAT‧‧‧電池
LCD‧‧‧液晶顯示器
SCNT‧‧‧系統控制器
I/OIF‧‧‧輸入/輸出界面
PWRIC‧‧‧電源供應控制器
SPK‧‧‧揚聲器
MPU‧‧‧微控制器
KEY‧‧‧鍵－輸入裝置
MC‧‧‧記憶體細胞
SOC‧‧‧單晶片系統
DMAC‧‧‧動態記憶體存取控制器
PMBus‧‧‧電源管理匯流排
DRAMC‧‧‧記憶體控制器
VDDE‧‧‧電源供應電壓
FLASHC‧‧‧記憶體控制器
VDDQ‧‧‧電源供應電壓
DRAM‧‧‧半導體記憶體
VDD‧‧‧電源供應電壓
FLASH‧‧‧快閃記憶體
Ⅶ‧‧‧內部電源供應電壓
USBIF‧‧‧USB界面
CBus‧‧‧共用匯流排
CARDIF‧‧‧卡界面
CKE‧‧‧時鐘致能訊號
CMD‧‧‧命令訊號
/CS‧‧‧晶片選擇訊號
ICLK‧‧‧內部時鐘訊號
/RAS‧‧‧列位址選通訊號
JUDG‧‧‧判定單元
/CAS‧‧‧行位址選通訊號
PSET‧‧‧電源供應設定單元
/WE‧‧‧寫入致能訊號
DSET‧‧‧驅動器設定單元
ACTZ‧‧‧有源命令訊號
LSET‧‧‧延滯時間設定單元
RDZ‧‧‧讀取命令訊號
FSET‧‧‧頻率設定單元
WRZ‧‧‧寫入命令訊號
CI/O‧‧‧輸入/輸出電路
REFZ‧‧‧更新命令訊號
MI/O‧‧‧輸入/輸出電路
MRSZ‧‧‧模式暫存器設定命令訊號
MBUS‧‧‧記憶體匯流排
RAD‧‧‧列位址訊號
CLK‧‧‧時鐘訊號
BL1‧‧‧叢發訊號
HVZ‧‧‧電壓調整訊號
CNT‧‧‧控制訊號
TYPZ‧‧‧驅動器調整訊號
BL‧‧‧位元線
LT4Z‧‧‧延滯時間調整訊號
/BL‧‧‧位元線
HFZ‧‧‧時鐘調整訊號
WL‧‧‧字線
SA‧‧‧感應放大器
SA‧‧‧感應放大器
SWU‧‧‧開關
RBLK‧‧‧列方塊
SW1‧‧‧開關
RDEC‧‧‧列解碼器
SW2‧‧‧開關
SAA‧‧‧感應放大器區域
ECLK‧‧‧外部時鐘訊號
CDEC‧‧‧行解碼器
CMDC‧‧‧命令控制電路
RA‧‧‧讀取放大器
WA‧‧‧寫入放大器
SW7‧‧‧開關
BT‧‧‧連接開關
SW8‧‧‧開關
PRE‧‧‧預先充電電路
COMP‧‧‧比較電路
CSW‧‧‧行開關
MD1Z‧‧‧第一運作模式訊號
MIN‧‧‧主輸入緩衝器
FDET‧‧‧頻率偵測單元
SIN‧‧‧副輸入緩衝器
VDET‧‧‧電壓偵測單元
LSFT1‧‧‧位準移位器
FS‧‧‧頻率設定訊號
LSFT2‧‧‧位準移位器
VS‧‧‧電壓設定訊號
MOUT‧‧‧主輸出緩衝器
STPZ‧‧‧停止訊號
SOUT‧‧‧副輸出緩衝器
CFLG‧‧‧時鐘旗標
IN‧‧‧輸入節點
F/F‧‧‧正反器
DQ0‧‧‧輸入節點
10‧‧‧時鐘輸入緩衝器
OUT0‧‧‧輸出節點
10A‧‧‧時鐘輸入緩衝器
DQ‧‧‧輸出節點
10B‧‧‧資料輸入緩衝器
VSS‧‧‧地電壓
12‧‧‧命令輸入緩衝器
PLSG1‧‧‧脈衝產生器
12A‧‧‧命令輸入緩衝器
DFF‧‧‧正反器
12B‧‧‧資料輸入緩衝器
SW3‧‧‧開關
14‧‧‧命令解馬器
SW4‧‧‧開關
16‧‧‧模式暫存器
SW5‧‧‧開關
18‧‧‧核心控制電路
SW6‧‧‧開關
20‧‧‧電壓產生電路
22‧‧‧位址輸入緩衝器
22A‧‧‧位址輸入緩衝器
22B‧‧‧資料輸入緩衝器
23‧‧‧叢發位址產生電路
24‧‧‧延滯時間計數器
26‧‧‧資料輸入緩衝器
26A‧‧‧資料輸入緩衝器
26B‧‧‧資料輸入緩衝器
28‧‧‧資料輸出緩衝器
30‧‧‧記憶體核心
第1圖顯示一第一實施例；第2圖顯示一第一實施例；第3圖顯示一DRAM的運作模式；第4圖顯示該DRAM的控制方法；第5圖顯示該DRAM的例子；第6圖顯示一輸入緩衝器；第7圖顯示該輸入緩衝器的運作；第8圖顯示該輸入緩衝器的運作；第9圖顯示一輸出緩衝器；第10圖顯示該輸出緩衝器的運作；第11圖顯示該輸出緩衝器的運作；第12圖顯示一個延滯時間計數器；第13圖顯示一個自該DRAM的讀取運作；第14圖顯示一個自該DRAM的讀取運作；第15圖顯示另一個輸入緩衝器；第16圖顯示一第二實施例；第17圖顯示該DRAM的控制方法；第18圖顯示一第三實施例； 第19圖顯示一第四實施例；第20圖顯示一第五實施例；第21圖顯示一電源供應控制器的運作；第22圖顯示一第六實施例；第23圖顯示一第七實施例；第24圖顯示一資料輸入緩衝器；第25圖顯示一電源供應控制器；第26圖顯示該電源供應控制器的運作；及第27圖顯示一第七實施例。
SYS‧‧‧系統裝置
LCDC‧‧‧液晶控制器
SOC‧‧‧系統單晶片
I/OIF‧‧‧輸入/輸出界面
CBus‧‧‧共用匯流排
DRAM‧‧‧半導體記憶體
BAT‧‧‧電池
FLASH‧‧‧快閃記憶體
SCNT‧‧‧系統控制器
LCD‧‧‧液晶顯示器
PMBus‧‧‧電源管理匯流排
SPK‧‧‧揚聲器
PWRIC‧‧‧電源供應控制器
KEY‧‧‧鍵－輸入裝置
MPU‧‧‧微控制器
VDD‧‧‧電源供應電壓
DMAC‧‧‧動態記憶體存取控制器
VDDE‧‧‧電源供應電壓
USBIF‧‧‧USB界面
VDDQ‧‧‧電源供應電壓
CARDIF‧‧‧卡界面
DRAMC‧‧‧記憶體控制器
FLASHC‧‧‧記憶體控制器

Claims (19)

  1. 一種記憶體系統，其包含：一個半導體記憶體，其包括：一個內部電路，其依據一第一電源供應電壓而運作，及一個記憶體輸入/輸出電路，其連接到該內部電路，並依據一第二電源供應電壓而運作，其中該半導體記憶體係以與一個時鐘訊號同步的方式運作；一第一控制單元，其包括一個控制輸入/輸出電路，該控制輸入/輸出電路連接到該記憶體輸入/輸出電路，並依據該第二電源供應電壓而運作，其中該第一控制單元係以與該時鐘訊號同步的方式運作；一個電壓產生單元，其產生該第二電源供應電壓並依據一個電壓調整訊號來改變該第二電源供應電壓；一個時鐘產生單元，其產生該時鐘訊號並依據一個時鐘調整訊號來改變該時鐘訊號的頻率；以及一第二控制單元，其依據由該第一控制單元所提供之該半導體記憶體的一存取狀態而產生該電壓調整訊號和該時鐘調整訊號；其中該記憶體輸入/輸出電路包含：一個輸入緩衝器；設置在該輸入緩衝器與該內部電路之間的一個位準移位器，其將從該輸入緩衝器所輸出的該第二電 源供應電壓之訊號位準轉換成該第一電源供應電壓之訊號位準；及一個切換電路，其依據該第二電源供應電壓與該第一電源供應電壓間之關係而選擇性地將該位準移位器之輸出或該輸入緩衝器之輸出連接至該內部電路。
  2. 如申請專利範圍第1項所述之記憶體系統，其中該半導體記憶體包括數個運作模式，其中該第二控制單元依據該半導體記憶體的該存取狀態而決定一個運作模式，並依據該運作模式而產生該電壓調整訊號與該時鐘調整訊號中之至少一者。
  3. 如申請專利範圍第2項所述之記憶體系統，其中，該等數個運作模式包括下列中之一者：當中該第二電源供應電壓為高且該時鐘訊號之頻率為高的運作模式、當中該第二電源供應電壓為低且該時鐘訊號之頻率為高的運作模式、及當中該第二電源供應電壓為低且該時鐘訊號之頻率為低的運作模式。
  4. 如申請專利範圍第2項所述之記憶體系統，其中該半導體記憶體包含：一個延滯時間暫存器，其設定一個延滯時間，該延滯時間是從接收一個讀取命令起到輸出讀取資料止的時鐘週期之數目，其中，該第一控制單元係依據由該第二控制單元所決定的該運作模式來改變該延滯時間。
  5. 如申請專利範圍第3項所述之記憶體系統，其中，當中該時鐘訊號之頻率為低的該運作模式有一個高延滯時間運作模式與一個低延滯時間運作模式、或一個高驅動能力運作模式與一個低驅動能力運作模式其中任一者。
  6. 如申請專利範圍第2項所述之記憶體系統，其中，該記憶體輸入/輸出電路包括驅動能力有被改變的該輸入緩衝器與一輸出緩衝器中之至少一者，其中，該半導體記憶體包括改變該驅動能力的一個驅動暫存器，並且其中，該第一控制單元依據由該第二控制單元所決定的該運作模式而存取該驅動暫存器以改變該驅動能力。
  7. 如申請專利範圍第6項所述之記憶體系統，其中該輸入緩衝器與該輸出緩衝器中之至少任一者包括並聯連接的數個電晶體，並且其中該等電晶體中之一者是依據該驅動暫存器的一個設定值而運作。
  8. 如申請專利範圍第1項所述之記憶體系統，其中，該第一控制單元與該第二控制單元中之任一者包括一個電壓偵測單元，該電壓偵測單元偵測該第二電源供應電壓何時被設定成一個預定值，且其中，該第一控制單元在該第二電源供應電壓被改變時停止對該半導體記憶體的存取，並在該電壓偵測單元偵測出該第二電源供應電壓被設定成該預定值之後重新開始對該半導體記憶體之存取。
  9. 如申請專利範圍第8項所述之記憶體系統，其中，該電壓偵測單元在該第二電源供應電壓從一第二電壓改變成一第一電壓時偵測出該第二電源供應電壓被設定成該預定值，並且其中，該第一控制單元在該第二電源供應電壓從該第二電壓改變成該第一電壓時停止對該半導體記憶體之存取、在判定出該第二電源供應電壓被設定成該預定值之後重新開始對該半導體記憶體之存取、並在該第二電源供應電壓從該第二電壓改變成該第一電壓時存取該半導體記憶體。
  10. 如申請專利範圍第1項所述之記憶體系統，其中，該第一控制單元與該第二控制單元中之任一者包括一個頻率偵測單元，該頻率偵測單元偵測該頻率何時被設定成一個預定值，並且其中，該第一控制單元在該頻率改變時停止對該半導體記憶體之存取，並在該頻率偵測單元所作之偵測後重新開始對該半導體記憶體之存取。
  11. 一種記憶體系統，其包含：一個半導體記憶體，其包括：一個內部電路，其依據一第一電源供應電壓而運作，及一個記憶體輸入/輸出電路，其連接到該內部電路，並依據一第二電源供應電壓而運作，其中該半導體記憶體係以與一個時鐘訊號 同步的方式運作；一第一控制單元，其包括一個控制輸入/輸出電路，該控制輸入/輸出電路連接到該記憶體輸入/輸出電路，並依據該第二電源供應電壓而運作，其中該第一控制單元係以與該時鐘訊號同步的方式運作；一個電壓產生單元，其產生該第二電源供應電壓並依據一個電壓調整訊號來改變該第二電源供應電壓；一個時鐘產生單元，其產生該時鐘訊號並依據一個時鐘調整訊號來改變該時鐘訊號的頻率；以及一第二控制單元，其依據由該第一控制單元所提供之該半導體記憶體的一存取狀態而產生該電壓調整訊號和該時鐘調整訊號；其中該電壓產生單元包含：一第一產生單元，其輸出具有一第一電壓的該第二電源供應電壓；一第二產生單元，其輸出具有一第二電壓的該第二電源供應電壓；及一第三產生單元，其在該第二電源供應電壓從該第二電壓改變成該第一電壓時暫時性地輸出該第一電壓。
  12. 一種用於控制以與一個時鐘訊號同步的方式運作並包括數個運作模式的半導體記憶體的方法，該方法包含下列步驟：使該半導體記憶體的一個內部電路依據一第一電源供應電壓而運作， 依據一第二電源供應電壓而把一個訊號輸入到該內部電路或從該內部電路輸出，依據該半導體記憶體的一個存取狀態來決定一運作模式，依據所決定的該運作模式來改變該第二電源供應電壓與該時鐘訊號之頻率中之至少一者；將從一個輸入緩衝器所輸出的該第二電源供應電壓之訊號位準轉換成該第一電源供應電壓之訊號位準；以及依據該第二電源供應電壓與該第一電源供應電壓間之關係而選擇性地將設置在該輸入緩衝器與該內部電路之間的一個位準移位器之輸出或該輸入緩衝器之輸出連接至該內部電路。
  13. 如申請專利範圍第12項所述之方法，其中，該等數個運作模式包括下列中之至少一者：當中該第二電源供應電壓為高且該時鐘訊號之頻率為高的運作模式、當中該第二電源供應電壓為低且該時鐘訊號之頻率為高的運作模式、與當中該第二電源供應電壓為低且該時鐘訊號之頻率為低的運作模式。
  14. 如申請專利範圍第12項所述之方法，其包含下列步驟：依據所決定的該運作模式來改變一個延滯時間，其中，該延滯時間是從接收一個讀取命令起到輸出讀取資料止的時鐘週期之數目。
  15. 如申請專利範圍第12項所述之方法，其包含下列步驟： 依據所決定的該運作模式來改變該輸入緩衝器與一個輸出緩衝器中之至少一者的驅動能力。
  16. 如申請專利範圍第12項所述之方法，其包含下列步驟：偵測出該第二電源供應電壓何時被設定成一個預定值；在該第二電源供應電壓被改變時停止對該半導體記憶體之存取；以及在偵測出之後重新開始對該半導體記憶體之存取。
  17. 如申請專利範圍第12項所述之方法，其包含下列步驟：偵測出該第二電源供應電壓何時被設定成一個預定值；在該第二電源供應電壓從一第二電壓改變成一第一電壓時停止對該半導體記憶體之存取；在偵測出該第二電源供應電壓何時被設定成該預定值後重新開始對該半導體記憶體之存取；以及在該第二電源供應電壓從該第一電壓改變成該第二電壓時存取該半導體記憶體。
  18. 如申請專利範圍第12項所述之方法，其包含下列步驟：偵測出該頻率何時被設定成一個預定值；在該頻率改變時停止對該半導體記憶體之存取；以及在偵測出之後重新開始對該半導體記憶體之存取。
  19. 如申請專利範圍第12項所述之控制方法，其包含下列步驟： 在該第二電源供應電壓從一第二電壓改變成一第一電壓時增加該第二電源供應電壓的供應能力。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011048879A (ja) * 2009-08-27 2011-03-10 Renesas Electronics Corp 半導体装置
JP2011142566A (ja) * 2010-01-08 2011-07-21 Elpida Memory Inc 半導体装置
WO2011106056A1 (en) * 2010-02-23 2011-09-01 Rambus Inc. Methods and circuits for dynamically scaling dram power and performance
JP5596143B2 (ja) * 2010-06-29 2014-09-24 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
JP5017443B2 (ja) * 2010-10-29 2012-09-05 株式会社東芝 メモリシステム
JP5655555B2 (ja) * 2010-12-27 2015-01-21 富士通セミコンダクター株式会社 メモリインターフェース回路、メモリインターフェース方法、および電子機器
JP5742508B2 (ja) * 2011-06-27 2015-07-01 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの動作方法
JP2013069359A (ja) * 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びデータ処理システム
US9633654B2 (en) * 2011-12-06 2017-04-25 Intel Corporation Low power voice detection
US9240229B1 (en) 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
JP6003449B2 (ja) * 2012-09-20 2016-10-05 株式会社ソシオネクスト 半導体装置及びメモリの制御方法
EP2819343B1 (en) * 2013-06-25 2016-12-07 Airbus Operations GmbH Inherent power-over-data bus signaling for secure operating mode switching
JP2015036965A (ja) * 2013-08-16 2015-02-23 富士通株式会社 メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置
KR102171261B1 (ko) 2013-12-27 2020-10-28 삼성전자 주식회사 다수의 전압 발생부들을 갖는 메모리 장치
US9148056B2 (en) * 2014-01-08 2015-09-29 Freescale Semiconductor, Inc. Voltage regulation system for integrated circuit
US9711192B2 (en) 2014-11-03 2017-07-18 Samsung Electronics Co., Ltd. Memory device having different data-size access modes for different power modes
KR102337044B1 (ko) * 2015-07-27 2021-12-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP6627346B2 (ja) 2015-09-09 2020-01-08 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法
KR102384962B1 (ko) * 2015-11-27 2022-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치
US9978437B2 (en) * 2015-12-11 2018-05-22 Micron Technology, Inc. Apparatuses and methods for dynamic voltage and frequency switching for dynamic random access memory
US9865317B2 (en) * 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
CN106407533B (zh) * 2016-09-06 2019-11-29 京微齐力(北京)科技有限公司 一种寄存器的综合优化方法
US10068626B2 (en) 2016-10-28 2018-09-04 Integrated Silicon Solution, Inc. Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US10236042B2 (en) 2016-10-28 2019-03-19 Integrated Silicon Solution, Inc. Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10860318B2 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
CN108170370B (zh) * 2016-12-07 2021-01-26 慧荣科技股份有限公司 数据储存装置与数据传输速率控制方法
US10269397B2 (en) * 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
JP6939453B2 (ja) * 2017-11-15 2021-09-22 コニカミノルタ株式会社 複合装置、要求応答方法
JP6954845B2 (ja) * 2018-01-09 2021-10-27 株式会社東海理化電機製作所 レベルシフト装置、及びｉｃ装置
US10622055B2 (en) * 2018-08-21 2020-04-14 Micron Technology, Inc. Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
KR20210042192A (ko) * 2019-10-08 2021-04-19 삼성전자주식회사 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법
JP6974549B1 (ja) * 2020-07-17 2021-12-01 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. メモリ装置およびその入出力バッファ制御方法
CN112333070B (zh) * 2020-11-06 2022-03-15 江阴市立信智能设备有限公司 一种mbus网关中mbus主站的实现方法
US20210151083A1 (en) * 2020-12-23 2021-05-20 Intel Corporation Power control of a memory device in connected standby state

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW353750B (en) * 1996-01-17 1999-03-01 Mitsubishi Electric Corp Synchronous type semiconductor memory
TW499754B (en) * 2000-06-29 2002-08-21 Hitachi Ltd Semiconductor memory device
US7035148B2 (en) * 2002-10-17 2006-04-25 Samusng Electronics Co., Ltd. Output driver capable of controlling slew rate of output signal according to operating frequency information or CAS latency information
US20060262586A1 (en) * 2004-03-05 2006-11-23 Solomon Jeffrey C Memory module with a circuit providing load isolation and memory domain translation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04112312A (ja) * 1990-09-03 1992-04-14 Seiko Epson Corp 電気回路
JP4144913B2 (ja) * 1997-01-20 2008-09-03 富士通株式会社 半導体装置
CN1357890A (zh) * 2000-12-05 2002-07-10 简篇 动态随机存取存储器结构及操作方法
JP2003133938A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 出力回路
US6597603B2 (en) * 2001-11-06 2003-07-22 Atmel Corporation Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories
JP4145565B2 (ja) * 2002-05-17 2008-09-03 株式会社ルネサステクノロジ 半導体装置
GB2421105B (en) * 2003-10-10 2006-08-09 Advanced Risc Mach Ltd Level shifting in a data processing apparatus
JP2006091940A (ja) * 2004-09-21 2006-04-06 Matsushita Electric Ind Co Ltd メモリ制御装置
JP2006094027A (ja) * 2004-09-22 2006-04-06 Fuji Xerox Co Ltd 画像入力装置およびその画像管理方法
US7483327B2 (en) 2006-03-02 2009-01-27 Freescale Semiconductor, Inc. Apparatus and method for adjusting an operating parameter of an integrated circuit
JP4517312B2 (ja) * 2008-07-08 2010-08-04 ソニー株式会社 メモリアクセス制御装置および撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW353750B (en) * 1996-01-17 1999-03-01 Mitsubishi Electric Corp Synchronous type semiconductor memory
TW499754B (en) * 2000-06-29 2002-08-21 Hitachi Ltd Semiconductor memory device
US7035148B2 (en) * 2002-10-17 2006-04-25 Samusng Electronics Co., Ltd. Output driver capable of controlling slew rate of output signal according to operating frequency information or CAS latency information
US20060262586A1 (en) * 2004-03-05 2006-11-23 Solomon Jeffrey C Memory module with a circuit providing load isolation and memory domain translation

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
http://www.hardwaresecrets.com/printpage/Memory-Over clocking/152, June 19, 2005 *
全文 JEDEC DDR SDRAM Specification, JESD79C, March 2003 *

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Publication number Publication date
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