JP2015036965A - メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置 - Google Patents
メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置 Download PDFInfo
- Publication number
- JP2015036965A JP2015036965A JP2013169256A JP2013169256A JP2015036965A JP 2015036965 A JP2015036965 A JP 2015036965A JP 2013169256 A JP2013169256 A JP 2013169256A JP 2013169256 A JP2013169256 A JP 2013169256A JP 2015036965 A JP2015036965 A JP 2015036965A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control information
- clock frequency
- voltage
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000005540 biological transmission Effects 0.000 claims description 43
- 238000012545 processing Methods 0.000 claims description 21
- 238000009529 body temperature measurement Methods 0.000 claims description 6
- 230000008859 change Effects 0.000 description 30
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Power Sources (AREA)
Abstract
Description
以上の各実施例では、情報処理装置の起動後にメモリチューニングを行い、決定した制御情報の設定値を保持していた。しかし、周波数及び電圧の設定に対する制御情報の設定値の変動がなくほぼ固定である場合、情報処理装置の起動毎にチューニングを行わずに、一度決定した制御情報を次の起動時に用いてもよい。
2 メモリモジュール
3 クロック/電圧設定回路
4 クロック供給回路
5 電圧供給回路
6 CPU
7 ハードディスク装置
11 メモリアクセス制御回路
12 データ送受信モジュール
13 メモリチューニング回路
14 設定値保持レジスタ
15 設定レジスタ
16 温度測定部
20 メモリ
Claims (9)
- メモリの制御情報と、前記メモリに供給するクロック周波数とを対応付けて記憶する記憶部と、
前記メモリに供給するクロック周波数の指定を受信し、指定されたクロック周波数に対応する制御情報が前記記憶部に存在するか否かを判定する判定部と、
指定されたクロック周波数に対応する制御情報が前記記憶部に存在しないと前記判定部が判定した場合、指定されたクロック周波数に対応する制御情報を決定する決定部と、
指定されたクロック周波数に対応する制御情報が前記記憶部に存在しないと前記判定部が判定した場合、前記決定部が決定した制御情報に基づき、前記メモリを制御する制御部と
を備えたことを特徴とするメモリ制御装置。 - 前記制御部は、指定されたクロック周波数に対応する制御情報が前記記憶部に存在すると前記判定部が判定した場合、前記記憶部から取得した制御情報に基づき、前記メモリを制御することを特徴とする請求項1に記載のメモリ制御装置。
- 前記判定部は、前記メモリ制御装置の起動時に、所定の種類のクロック周波数及び前記メモリに供給する電圧の組を受信し、
前記決定部は、前記所定の種類のクロック周波数及び電圧の組のそれぞれに対応する制御情報を決定し、前記記憶部に記憶させる
ことを特徴とする請求項1又は2に記載のメモリ制御装置。 - 前記メモリ制御装置はさらに、
前記メモリの温度を計測する温度計測部を備え、
前記記憶部は、前記制御情報と、前記クロック周波数、前記電圧及び前記温度とを対応付けて記憶し、
前記判定部は、指定されたクロック周波数及び前記温度計測部により計測された前記温度に対応する前記制御情報が前記記憶部に存在するか否かを判定し、
前記制御部は、当該制御情報が前記記憶部に存在する場合、当該制御情報を前記記憶部から取得し、当該制御情報が前記記憶部に存在しない場合、指定されたクロック周波数に対応する制御情報として決定された制御情報を前記決定部から取得し、取得した制御情報を基に、前記メモリを制御する
ことを特徴とする請求項1〜3のいずれか1項に記載のメモリ制御装置。 - 前記制御部は、前記メモリに対するデータ送受信を制御することを特徴とする請求項1〜4のいずれか1項に記載のメモリ制御装置。
- 前記制御情報は、前記メモリからの入力信号と基準信号との位相を調整する位相調整情報及びサイクルを調整するサイクル調整情報、並びに、前記メモリの遅延情報であることを特徴とする請求項1〜5のいずれか1項に記載のメモリ制御装置。
- 前記クロック周波数及び前記電圧は、少なくとも、第1設定、前記第1設定よりも前記メモリの処理速度が向上する第2設定、及び前記第1設定よりも消費電力が低い第3設定が存在することを特徴とする請求項1〜6のいずれか1項に記載のメモリ制御装置。
- メモリの制御情報と、前記メモリに供給するクロック周波数とを対応付けて記憶する記憶部を有するメモリ制御装置の制御方法において、
前記メモリ制御装置が有する判定部が、前記メモリに供給するクロック周波数の指定を受信し、指定されたクロック周波数に対応する制御情報が前記記憶部に存在するか否かを判定し、
指定されたクロック周波数に対応する制御情報が前記記憶部に存在しないと前記判定部が判定した場合、前記メモリ制御装置が有する決定部が、指定されたクロック周波数に対応する制御情報を決定し、
指定されたクロック周波数に対応する制御情報が前記記憶部に存在しないと前記判定部が判定した場合、前記メモリ制御装置が有する制御部が、前記決定部が決定した制御情報に基づき、前記メモリを制御する
ことを特徴とするメモリ制御装置の制御方法。 - CPU、メモリ、クロック供給回路及びメモリ制御装置を有する情報処理装置において、
前記クロック供給回路は、前記メモリにクロックを供給し、
前記メモリ制御装置は、
メモリの制御情報と、前記メモリに供給するクロック周波数とを対応付けて記憶する記憶部と、
前記メモリに供給するクロック周波数の指定を受信し、指定されたクロック周波数に対応する制御情報が前記記憶部に存在するか否かを判定する判定部と、
指定されたクロック周波数に対応する制御情報が前記記憶部に存在しないと前記判定部が判定した場合、指定されたクロック周波数に対応する制御情報を決定する決定部と、
指定されたクロック周波数に対応する制御情報が前記記憶部に存在しないと前記判定部が判定した場合、前記決定部が決定した制御情報に基づき、前記メモリを制御する制御部と
を備えたことを特徴とする情報処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013169256A JP2015036965A (ja) | 2013-08-16 | 2013-08-16 | メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置 |
US14/326,759 US20150049571A1 (en) | 2013-08-16 | 2014-07-09 | Memory control device, control method of memory control device, information processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013169256A JP2015036965A (ja) | 2013-08-16 | 2013-08-16 | メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015036965A true JP2015036965A (ja) | 2015-02-23 |
Family
ID=52466745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013169256A Pending JP2015036965A (ja) | 2013-08-16 | 2013-08-16 | メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20150049571A1 (ja) |
JP (1) | JP2015036965A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018097900A (ja) * | 2016-12-08 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその調整方法 |
JP2019079257A (ja) * | 2017-10-24 | 2019-05-23 | 富士通株式会社 | データ送受信システム、データ送受信装置およびデータ送受信システムの制御方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05342085A (ja) * | 1992-06-09 | 1993-12-24 | Mitsubishi Electric Corp | メモリアクセス制御回路 |
JPH07160571A (ja) * | 1993-12-02 | 1995-06-23 | Hitachi Ltd | メモリサイクル切替制御方法及びメモリサイクル切替機能を有する情報処理装置 |
JP2009104721A (ja) * | 2007-10-24 | 2009-05-14 | Nec Electronics Corp | Ddrメモリコントローラ及び半導体装置 |
JP2009146541A (ja) * | 2007-12-17 | 2009-07-02 | Fujitsu Microelectronics Ltd | システム装置およびシステム装置の動作方法 |
JP2010160724A (ja) * | 2009-01-09 | 2010-07-22 | Ricoh Co Ltd | メモリ制御システム、メモリ制御方法、メモリ制御プログラム及び記録媒体 |
US20100211768A1 (en) * | 2009-02-13 | 2010-08-19 | International Business Machines Corporation | System for performing hardware calibration during startup, and method of calibration |
JP2011170516A (ja) * | 2010-02-17 | 2011-09-01 | Elpida Memory Inc | メモリコントローラ、半導体記憶装置およびこれらを備えるメモリシステム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2226991C3 (de) * | 1972-06-02 | 1974-12-05 | Fa. Diehl, 8500 Nuernberg | Ansteuerschaltung für Datenspeicher |
US6513103B1 (en) * | 1997-10-10 | 2003-01-28 | Rambus Inc. | Method and apparatus for adjusting the performance of a synchronous memory system |
US6687184B2 (en) * | 2001-08-28 | 2004-02-03 | Micron Technology, Inc. | Memory device having selectable clock input and method for operating same |
DE10231954B4 (de) * | 2002-07-15 | 2006-03-02 | Infineon Technologies Ag | Schaltungsbaustein mit Zeitsteuerung |
JP2005049970A (ja) * | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体集積回路 |
JP2005332221A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 記憶装置 |
JP2010170597A (ja) * | 2009-01-20 | 2010-08-05 | Elpida Memory Inc | 半導体記憶装置及びそのリードプリアンブル信号の制御方法、並びにデータ伝送システム |
-
2013
- 2013-08-16 JP JP2013169256A patent/JP2015036965A/ja active Pending
-
2014
- 2014-07-09 US US14/326,759 patent/US20150049571A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05342085A (ja) * | 1992-06-09 | 1993-12-24 | Mitsubishi Electric Corp | メモリアクセス制御回路 |
JPH07160571A (ja) * | 1993-12-02 | 1995-06-23 | Hitachi Ltd | メモリサイクル切替制御方法及びメモリサイクル切替機能を有する情報処理装置 |
JP2009104721A (ja) * | 2007-10-24 | 2009-05-14 | Nec Electronics Corp | Ddrメモリコントローラ及び半導体装置 |
JP2009146541A (ja) * | 2007-12-17 | 2009-07-02 | Fujitsu Microelectronics Ltd | システム装置およびシステム装置の動作方法 |
JP2010160724A (ja) * | 2009-01-09 | 2010-07-22 | Ricoh Co Ltd | メモリ制御システム、メモリ制御方法、メモリ制御プログラム及び記録媒体 |
US20100211768A1 (en) * | 2009-02-13 | 2010-08-19 | International Business Machines Corporation | System for performing hardware calibration during startup, and method of calibration |
JP2010186404A (ja) * | 2009-02-13 | 2010-08-26 | Internatl Business Mach Corp <Ibm> | 起動時にハードウェアの調整を行うシステムおよび調整方法 |
JP2011170516A (ja) * | 2010-02-17 | 2011-09-01 | Elpida Memory Inc | メモリコントローラ、半導体記憶装置およびこれらを備えるメモリシステム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018097900A (ja) * | 2016-12-08 | 2018-06-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその調整方法 |
JP2019079257A (ja) * | 2017-10-24 | 2019-05-23 | 富士通株式会社 | データ送受信システム、データ送受信装置およびデータ送受信システムの制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US20150049571A1 (en) | 2015-02-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6965494B2 (ja) | センサデータ検出に基づくインピーダンス補償 | |
US9225343B2 (en) | Electronics device capable of efficient communication between components with asyncronous clocks | |
JP5638110B2 (ja) | 熱制御装置及び方法 | |
US11079831B2 (en) | Control scheme to temporarily raise supply voltage in response to sudden change in current demand | |
JP2014071903A (ja) | データトランザクションによって電力供給を制御するSoC、及びその動作方法 | |
JP2009522688A (ja) | 独立周波数及び/又は電圧で集積回路の構成要素を動作させるシステムならびに方法 | |
JP2011095974A (ja) | 情報処理装置およびメモリ制御方法 | |
WO2012096835A1 (en) | Coordinating performance parameters in multiple circuits | |
US9442560B2 (en) | Memory system minimizing occurrences of storing of operation data in non-volatile storage during power saving mode | |
JP5956090B2 (ja) | 適応型電圧スケーリング(avs)を行うための方法およびavsを行うように構成された集積回路 | |
US9042196B2 (en) | Memory system and method of controlling memory system | |
JP2015036965A (ja) | メモリ制御装置、メモリ制御装置の制御方法及び情報処理装置 | |
US20210004069A1 (en) | Electronic device and method for controlling the same | |
JP2010055419A (ja) | メモリ制御回路およびそのメモリ制御回路を搭載した電子機器 | |
JP2018060321A (ja) | メモリ制御装置、情報処理装置、およびメモリ制御方法 | |
JP2014164471A (ja) | Lsiおよび情報処理システム | |
US9396788B1 (en) | Information processing apparatus and information processing method | |
US8826063B2 (en) | Electronic device with reduced power consumption in external memory | |
US11204593B2 (en) | Control device and adjustment method | |
JP5375187B2 (ja) | 消費電力低減回路および消費電力低減方法 | |
US9690351B2 (en) | Power control system and method thereof | |
US11822418B2 (en) | System and method for power consumption management | |
US20220310150A1 (en) | Electronic apparatus | |
TW201828291A (zh) | 電子裝置及其電源管理方法 | |
JP2007018288A (ja) | 演算処理装置及びその省電力モード切り換え方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160510 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170315 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170411 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170601 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20171107 |