JP2010055419A - メモリ制御回路およびそのメモリ制御回路を搭載した電子機器 - Google Patents

Abstract

【課題】ＮＯＲ型フラッシュメモリの消費電力を低減する技術を提供する。
【解決手段】通常状態とスタンバイ状態とＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）状態との切り替えが可能な半導体記憶装置と、前記半導体記憶装置のデータの読み出しと書込みを実行する演算処理装置とを具備する半導体装置を構成する。前記演算処理装置は、前記半導体記憶装置に対するアクセス要求を出力するＣＰＵコアと、前記半導体記憶装置の状態を制御するメモリ制御部とを含むことが好ましい。そして、前記メモリ制御部は、予め設定された規定時間に、前記半導体記憶装置に対するアクセス要求を受け取らなかったとき、前記半導体記憶装置を前記ＤＰＤ状態に移行させる。
【選択図】図３

Description

本発明は、本発明は、ＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）機能を持つＮＯＲ型フラッシュメモリを制御するメモリ制御回路、および、そのメモリ制御回路を搭載する電子機器に関する。

シンクロナスＤＲＡＭ（ＳＤＲＡＭ）やＮＯＲ型フラッシュメモリなどの半導体記憶装置を備える電子機器（例えば、携帯電話機やＰＤＡなど）が広く普及してきている。そのような電子機器に対する省電力化の要求に伴って、半導体記憶装置の消費電力を低減する技術が知られている（例えば、特許文献１、２参照）。特許文献１（特開２００２−２３０９７０号公報）には、メモリの消費電力を抑えるメモリ制御回路について開示されている。特許文献１に記載の技術では、そのメモリ制御回路は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に対して一定期間アクセスがない場合に、セルフリフレッシュモードへと移行させている。

そのＳＤＲＡＭのセルフリフレッシュモードでは、ＣＰＵが実行するリフレッシュ動作の回数をカウントしている。そして、規定以上のリフレッシュ動作が実行されたとき、一定期間アクセスがないと判断する。その判断に基づいて、ＳＤＲＡＭをセルフリフレッシュ状態へ移行させ、消費電力を抑えている。

また、ＮＯＲ型フラッシュメモリの消費電力を低減する技術が知られている。ＮＯＲ型フラッシュメモリを使用している機器において、そのＮＯＲ型フラッシュメモリには、一般的にＣ、ＰＵが実行するためのプログラムが格納されている。ＣＰＵは、ＮＯＲ型フラッシュメモリから直接プログラムをＲｅａｄする場合と、プログラムを一度ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）へ転送した後、ＲＡＭからＲｅａｄして動作する場合とがある。

ＣＰＵが、ＮＯＲ型フラッシュメモリからプログラムを直接Ｒｅａｄして動作する場合、そのＣＰＵが動作する時には、ＮＯＲ型フラッシュメモリに対するアクセス要求が発生する、換言すると、そのＣＰＵが動作しない場合のみ、そのＣＰＵからのＮＯＲ型フラッシュメモリへのアクセス要求が発生しない。

一方、ＣＰＵが、ＲＡＭからプログラムをＲｅａｄして動作するため、プログラムをＲＡＭへ転送する場合、ＮＯＲ型フラッシュメモリへのＲｅａｄ要求が発生する。その転送が終わって、そのＣＰＵが、ＲＡＭからプログラムをＲｅａｄしている間は、そのＣＰＵからのアクセス要求の頻度が低下する。

ＣＰＵからのアクセス要求がない間、ＮＯＲ型フラッシュメモリは自動的にＳｔａｎｄｂｙ状態という、消費電力を抑える状態となる。このＳｔａｎｄｂｙ状態は、そのＣＰＵからのアクセス要求待ちの状態である。そのため、そのＣＰＵからアクセス要求があった場合、すぐに動作することができる。しかしながら、そのアクセス要求の監視に要する分の電力を消費している。

Ｓｔａｎｄｂｙ状態よりも、さらに消費電力を抑えた機能（以下、ＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）機能と記載する）に関する技術が知られている（例えば、非特許文献１、２参照）。ＤＰＤ機能とは、消費電力を削減するために、ＮＯＲ型フラッシュメモリに備えられている機能である。

図１は、一般的なＣＰＵ１０１と、ＤＰＤ機能を有するＮＯＲ型フラッシュメモリ１０２との接続を示すブロック図である。ＣＰＵ１０１からは、ＮＯＲ型フラッシュメモリ１０２を動作させるための、チップセレクト／ＣＳを伝送する第１信号線１０３、アウトプットイネーブル／ＯＥを伝送する第２信号線１０４、ライトイネーブル／ＷＥを伝送する第３信号線１０５、リセット／Ｒｅｓｅｔを伝送する第４信号線１０６、待機信号Ｗａｉｔを伝送する第５信号線１０７、アドレスアドバンス／ＡＤＶ伝送する第６信号線１０８、クロックＣｌｋを伝送する第７信号線１０９、ディープパワーダウン信号ＤＰＤを伝送する第８信号線１１０といった各信号線、および、Ａｄｄｒｅｓｓバス１１１、Ｄａｔａバス１１２の信号線が接続されている。ＮＯＲ型フラッシュメモリ１０２をＤＰＤ状態にするためには、第８信号線１１０に、Ｈｉｇｈレベルのディープパワーダウン信号ＤＰＤを供給する。なお、ＮＯＲ型フラッシュメモリ１０２が、Ｌｏｗレベルのディープパワーダウン信号ＤＰＤに応答してＤＰＤ状態になる場合には、Ｌｏｗレベルのディープパワーダウン信号ＤＰＤを供給する。

ＣＰＵ１０１からＮＯＲ型フラッシュメモリ１０２へのＲｅａｄやＷｒｉｔｅの要求（以下、ＣＰＵ１０１からのアクセス要求とする）が一定期間なくなると、ＮＯＲ型フラッシュメモリ１０２の消費電力を削減するために、ＮＯＲ型フラッシュメモリ１０２をＳｔａｎｄｂｙ状態からＤＰＤ状態へと移行させることを特徴とする。加えて、ＮＯＲ型フラッシュメモリ１０２がＤＰＤ状態中にＣＰＵ１０１からのアクセス要求があった場合は、ＣＰＵ１０１がアクセスを開始する前に、メモリ制御回路がＮＯＲ型フラッシュメモリ１０２をＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行させることを特徴とする。

このＤＰＤ機能は、ＮＯＲ型フラッシュメモリ１０２が自動的にＤＰＤ状態に変化するのではなく、外部からのディープパワーダウン信号ＤＰＤを伝送する第８信号線１１０によって制御される。

ＮＯＲ型フラッシュメモリ１０２が、ＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行するのには、時間がかかるため、ＣＰＵ１０１からのアクセス要求に、即座に応じられない。仮に、ＣＰＵ１０１の動作と関係なく、自動的にＮＯＲ型フラッシュメモリ１０２がＤＰＤ状態へ変化すると、ＣＰＵ１０１はＮＯＲ型フラッシュメモリ１０２がＤＰＤ状態中にアクセス要求をする可能性がある。ＤＰＤ状態中にＣＰＵ１０１からのアクセス要求があった場合、ＮＯＲ型フラッシュメモリ１０２はアクセス要求に即座に答えることができず、結果としてＣＰＵ１０１は誤ったＤａｔａのＲｅａｄやＷｒｉｔｅをすることになる。

そこで、一般的には、ＣＰＵ１０１がＮＯＲ型フラッシュメモリ１０２へアクセスしない場合に、ＮＯＲ型フラッシュメモリ１０２をプログラムによってＤＰＤ状態にする制御を行っている。そして、ＮＯＲ型フラッシュメモリ１０２へのアクセスが必要になると、プログラムによってＤＰＤ状態を解除してから所定時間（例えば７５ｕｓ）待ち、アクセスをするという動作をさせている。

特開２００２−２３０９７０号公報 特開平７−０３６７５９号公報 Ｍｉｇｒａｔｉｏｎ ｇｕｉｄｅ： Ｎｕｍｏｎｙｘ ＳｔｒａｔａＦｌａｓｈ ｗｉｒｅｌｅｓｓ ｍｅｍｏｒｙ （Ｌ１８） ｔｏ Ｎｕｍｏｎｙｘ ＳｔｒａｔａＦｌａｓｈ ｃｅｌｌｕｌａｒ ｍｅｍｏｒｙ （Ｍ１８） Ｎｕｍｏｎｙｘ ＳｔｒａｔａＦｌａｓｈ ｃｅｌｌｕｌａｒ ｍｅｍｏｒｙ （Ｍ１８）

ＮＯＲ型フラッシュメモリ１０２がＤＰＤ状態では、ＣＰＵ１０１からのＲｅａｄまたは、Ｗｒｉｔｅが正常にできないため、プログラムの制御でＣＰＵ１０１がＮＯＲ型フラッシュメモリ１０２をＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行させてからＲｅａｄまたはＷｒｉｔｅをしなければならない。そこでＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行させるというプログラムをＮＯＲ型フラッシュメモリ１０２とは別のメモリ（例えばＳＤＲＡＭ）から実行する必要があった。

また、ＣＰＵ１０１がプログラムを実行する以外のＮＯＲ型フラッシュメモリ１０２に記録しているＤａｔａをＲｅａｄする場合やＮＯＲ型フラッシュメモリ１０２へ記録するためＷｒｉｔｅする場合も、プログラムでＮＯＲ型フラッシュメモリ１０２のＤＰＤ状態をＳｔａｎｄｂｙ状態へ移行させなければならなかった。

通常状態とスタンバイ状態とＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）状態との切り替えが可能な半導体記憶装置と、前記半導体記憶装置のデータの読み出しと書込みを実行する演算処理装置とを具備する半導体装置を構成する。前記演算処理装置は、前記半導体記憶装置に対するアクセス要求を出力するＣＰＵコアと、前記半導体記憶装置の状態を制御するメモリ制御部とを含むことが好ましい。そして、前記メモリ制御部は、予め設定された規定時間に、前記半導体記憶装置に対するアクセス要求を受け取らなかったとき、前記半導体記憶装置を前記ＤＰＤ状態に移行させる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、メモリ制御回路によって、ＮＯＲ型フラッシュメモリが使用されていないと判断された場合に、そのメモリ制御回路は、ＮＯＲ型フラッシュメモリをＤＰＤ状態へ移行させる。そのため、ＮＯＲ型フラッシュメモリの消費電力を低減することができる。

また、ＤＰＤ状態のＮＯＲ型フラッシュメモリに、ＲｅａｄやＷｒｉｔｅの要求がＣＰＵからあった場合、メモリ制御回路は、ＣＰＵの動作に依存することなく、ＤＰＤ状態のＮＯＲ型フラッシュメモリをＳｔａｎｄｂｙ状態へ移行できる。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図２は、本実施形態の電子機器２０の構成を例示するブロック図である。電子機器２０は、ＣＰＵ１と、ＤＰＤ機能を有するＮＯＲ型フラッシュメモリ２とを含んでいる。本実施形態におけるＣＰＵ１は、メモリ制御やペリフェラルを含めた演算処理装置であるものとする。

ＣＰＵ１とＮＯＲ型フラッシュメモリ２との間には、チップセレクト／ＣＳを伝送する第１信号線３と、アウトプットイネーブル／ＯＥを伝送する第２信号線４と、ライトイネーブル／ＷＥを伝送する第３信号線５と、リセット／Ｒｅｓｅｔを伝送する第４信号線６と、待機信号Ｗａｉｔを伝送する第５信号線７と、アドレスアドバンス／ＡＤＶ伝送する第６信号線８と、クロックＣｌｋを伝送する第７信号線９と、ディープパワーダウン信号ＤＰＤを伝送する第８信号線１０が配置されている。また、ＣＰＵ１とＮＯＲ型フラッシュメモリ２との間には、Ａｄｄｒｅｓｓバス１１とＤａｔａバス１２とが配置されている。

電子機器２０において、ＮＯＲ型フラッシュメモリ２をＤＰＤ状態にするためには、第８信号線１０に、Ｈｉｇｈレベルのディープパワーダウン信号ＤＰＤを供給する。本実施形態において、ＮＯＲ型フラッシュメモリ２が、Ｌｏｗレベルのディープパワーダウン信号ＤＰＤに応答してＤＰＤ状態になる場合には、Ｌｏｗレベルのディープパワーダウン信号ＤＰＤを供給する。図２に示されているように、ＣＰＵ１は、ＣＰＵコア２１とメモリ制御部２２とを含み、それらは内部バス２３を介して接続されている。

ＣＰＵコア２１は、ＣＰＵ１の内部で中央演算処理装置として機能する機能ブロックである。そのＣＰＵコア２１は、プログラムを実行するために、ＮＯＲ型フラッシュメモリ２に対しての、Ｒｅａｄ要求、または、Ｗｒｉｔｅ要求を内部バス２３を介してメモリ制御部２２に供給する。

メモリ制御部２２は、ＣＰＵコア２１からのＲｅａｄ要求、または、Ｗｒｉｔｅ要求を受ける。メモリ制御部２２は、ＮＯＲ型フラッシュメモリ２へ対して適切なＲｅａｄまたはＷｒｉｔｅを実行するための信号を、第１信号線３、第２信号線４、第３信号線５、第４信号線６、第５信号線７、第６信号線８、第７信号線９、第８信号線１０といった複数の信号線、および、Ａｄｄｒｅｓｓバス１１やＤａｔａバス１２などのバスを使って送受信する。

図３は、メモリ制御部２２の詳細な構成を例示するブロック図である。メモリ制御部２２は、ＤＰＤ状態フラグ部３１、アクセスカウンター３２、信号線制御部３３、Ａｄｄｒｅｓｓ制御部３４、Ｄａｔａ制御部３５、タイマー３６を含んでいる。ＤＰＤ状態フラグ部３１は、ＮＯＲ型フラッシュメモリ２がＤＰＤ状態なのか、Ｓｔａｎｄｂｙ状態なのかを示すフラグを保持する。アクセスカウンター３２は、信号線制御部３３によって実行されるＮＯＲ型フラッシュメモリ２へのアクセスの頻度を検出する。アクセスカウンター３２はその頻度に応じて値を保持し、その値は、信号線制御部３３がアクセスカウンター３２を確認する毎にカウントアップされる。アクセスカウンター３２の値が一定値以上になった場合、信号線制御部３３は、第８信号線１０を介してディープパワーダウン信号ＤＰＤを伝送し、ＮＯＲ型フラッシュメモリ２をＤＰＤ状態にするための制御を行う。

また、信号線制御部３３は、ＮＯＲ型フラッシュメモリ２に対するＲｅａｄ要求やＷｒｉｔｅ要求がＣＰＵコア２１から供給された場合にチップセレクト／ＣＳ、アウトプットイネーブル／ＯＥ、ライトイネーブル／ＷＥ、アドレスアドバンス／ＡＤＶ、クロックＣｌｋなどの信号を、ＮＯＲ型フラッシュメモリ２に送る。

Ａｄｄｒｅｓｓ制御部３４は、ＣＰＵコア２１から供給されるＲｅａｄ要求やＷｒｉｔｅ要求に応答してＡｄｄｒｅｓｓバス１１の制御を行う。Ｄａｔａ制御部３５は、ＣＰＵコア２１から供給されるＲｅａｄ要求やＷｒｉｔｅ要求に応答してＤａｔａバス１２の制御を行う。

タイマー３６は、ＮＯＲ型フラッシュメモリ２をＳｔａｎｄｂｙ状態からＤＰＤ状態へ移行させる動作を支援する。また、タイマー３６は、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態からＳｔａｎｄｂｙ状態に移行するのに必要な時間の計測を支援する。本実施形態においては、ＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行する時間が、およそ７５ｕｓである場合を例示する。なお、ＮＯＲ型フラッシュメモリ２をＳｔａｎｄｂｙ状態からＤＰＤ状態へ移行させる動作は、定期的に実行される、その定期的な時間は、事前に設定可能なものとする。また、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態からＳｔａｎｄｂｙ状態に移行するために要する時間は、事前に設定可能なものとする。

以下に、本実施形態の電子機器２０の動作について説明を行う。図４は、メモリ制御部２２内部の信号線制御部３３が、ＮＯＲ型フラッシュメモリ２をＳｔａｎｄｂｙ状態からＤＰＤ状態へ移行させる時の動作を例示するフローチャートである。メモリ制御部２２は、タイマー３６を用いて一定時間毎にこのフローに従った動作をする。

ステップＳ１０１において、メモリ制御部２２は、ＤＰＤ状態フラグ部３１を確認する。ステップＳ１０２において、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態になっているか否かを判定する。その判定の結果、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態になっている場合は、フローを終了する。その判定の結果、ＮＯＲ型フラッシュメモリ２がＤＰＤ状態になっていない場合、処理はステップＳ１０３に進む。

ステップＳ１０３において、信号線制御部３３は、アクセスカウンター３２の値を調べる。ステップＳ１０４において、信号線制御部３３は、アクセスカウンター３２の値が一定値以上か否かの判定を実行する。その判定の結果、アクセスカウンター３２の値が一定値以上になっていると判定した場合、処理はステップＳ１０５に進む。アクセスカウンター３２の値が一定値以上になっていないと判定した場合、処理はステップＳ１０７に進む。

ステップＳ１０５において、メモリ制御部２２は、第８信号線１０を制御してディープパワーダウン信号ＤＰＤを伝送し、ＮＯＲ型フラッシュメモリ２をＤＰＤ状態へと移行させる。ステップＳ１０６において、メモリ制御部２２は、その内部で、ＮＯＲ型フラッシュメモリ２をＤＰＤ状態へ移行させたことをＤＰＤ状態フラグ部３１に記録する。ステップＳ１０７において、アクセスカウンター３２の値を１つ進め、処理は終了する。

メモリ制御部２２が、タイマー３６を使って、定期的に５００ｎｓのタイミングで上述の動作を実行し、また、アクセスカウンター３２の規定を１００とする場合を例示する。このとき、メモリ制御部２２は、５０ｕｓの間にＣＰＵ１からＲｅａｄやＷｒｉｔｅの要求がない場合に、ＮＯＲ型フラッシュメモリ２をＤＰＤ状態へと移行させる制御を行う。これによって、本実施形態の電子機器２０は、メモリ制御部２２によって、ＮＯＲ型フラッシュメモリ２が使用されていないと判断された場合に、そのメモリ制御部２２は、ＮＯＲ型フラッシュメモリ２をＤＰＤ状態へ移行させる。そのため、ＮＯＲ型フラッシュメモリの消費電力を低減することができる。

以下に、ＣＰＵ１からのアクセス要求が発生した場合の電子機器２０の動作について説明する。図５は、ＣＰＵ１からのアクセス要求が発生した時の動作を例示するフローチャートである。ステップＳ２０１において、ＣＰＵ１からのアクセス要求が発生した場合、ＣＰＵコア２１は、メモリ制御部２２に、アクセス要求を供給する。

ステップＳ２０２において、メモリ制御部２２は、アクセスカウンター３２の値を０に戻す。ステップＳ２０３において、ＤＰＤ状態フラグ部３１の状態を確認する。ステップＳ２０４において、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態フラグ部３１の状態に基づいて、ＤＰＤ状態になっているか否かを判定する。その判定の結果、ＮＯＲ型フラッシュメモリ２がＤＰＤ状態ではない場合、つまり、ＮＯＲ型フラッシュメモリ２がＲｅａｄやＷｒｉｔｅの要求を受け付けることが可能な場合は、処理は、ステップＳ２０８に進み、ＣＰＵ１の要求どおりＲｅａｄまたはＷｒｉｔｅを行う。その判定の結果、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態であると判定した場合、処理はステップＳ２０５に進む。

ＤＰＤ状態であるＮＯＲ型フラッシュメモリ２は、ＲｅａｄまたはＷｒｉｔｅのアクセスを受け付けることができない状態である。ステップＳ２０５において、メモリ制御部２２は、第８信号線１０を制御してディープパワーダウン信号ＤＰＤを伝送する。それによって、メモリ制御部２２は、ＮＯＲ型フラッシュメモリ２を、ＤＰＤ状態からＲｅａｄやＷｒｉｔｅ要求を受け付けることが可能なＳｔａｎｄｂｙ状態へと移行させる。

ステップＳ２０６において、メモリ制御部２２は、ＮＯＲ型フラッシュメモリ２が、ＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行する間の時間を、タイマー３６を使って計測する。なお、本実施形態においては、計測する時間が７５ｕｓのであるものとする。また、タイマー３６には、あらかじめ７５ｕｓの時間が計測可能に構成されているものとする。

ステップＳ２０７において、ＮＯＲ型フラッシュメモリ２をＳｔａｎｄｂｙ状態に戻したことに応答して、メモリ制御部２２は、ＤＰＤ状態フラグ部３１に対して、ＮＯＲ型フラッシュメモリ２がＳｔａｎｄｂｙ状態であることを示すフラグを立てる。その後、ステップＳ２０８において、ＣＰＵ１の要求であるＲｅａｄまたはＷｒｉｔｅを、ＮＯＲ型フラッシュメモリ２に対して実行する。これによって、ＤＰＤ状態のＮＯＲ型フラッシュメモリに、ＲｅａｄやＷｒｉｔｅの要求がＣＰＵからあった場合、メモリ制御回路は、ＣＰＵの動作に依存することなく、ＤＰＤ状態のＮＯＲ型フラッシュメモリをＳｔａｎｄｂｙ状態へ移行できる。

上述してきたように、本実施形態では、ＤＰＤ状態中にＣＰＵ１からのアクセス要求があった場合に、メモリ制御部２２がＮＯＲ型フラッシュメモリ２のＤＰＤ状態をＳｔａｎｄｂｙ状態へ移行させてからＲｅａｄやＷｒｉｔｅの要求をしている。そのため、ＮＯＲ型フラッシュメモリ２がＤＰＤ状態かＳｔａｎｄｂｙ状態なのかをＣＰＵ１がプログラムで制御する必要がない。

また、本実施形態では、ＣＰＵ１からのアクセス要求が一定期間ないかを直接カウントする回路をもち、カウントが一定値を越えると消費電力を抑えるＤＰＤ状態へと移行させる回路を持っている。一定期間メモリへアクセスしない状態でメモリの消費電力を抑えるため、Ｓｔａｎｄｂｙ状態からＤＰＤ状態へ移行するのにタイマー３６を使い、アクセスカウンター３２の状態を確認している。また、ＤＰＤ状態からＳｔａｎｄｂｙ状態へ移行するのに、タイマー３６を使って、ＮＯＲ型フラッシュメモリ２がＳｔａｎｄｂｙ状態になるまで待つという技術を使っている。さらに、ＤＰＤ状態フラグ部３１により、ＮＯＲ型フラッシュメモリ２がＳｔａｎｄｂｙ状態なのか、ＤＰＤ状態なのかを記憶している。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

図１は、関連技術におけるＣＰＵ１０１と、ＤＰＤ機能を有するＮＯＲ型フラッシュメモリ１０２との接続を示すブロック図である。 図２は、本実施形態の電子機器２０の構成を例示するブロック図である。 図３は、メモリ制御部２２の詳細な構成を例示するブロック図である。 図４は、ＮＯＲ型フラッシュメモリ２をＳｔａｎｄｂｙ状態からＤＰＤ状態へ移行させる時の動作を例示するフローチャートである。 図５は、ＣＰＵ１からのアクセス要求が発生した時の動作を例示するフローチャートである。

符号の説明

１…ＣＰＵ
２…ＮＯＲ型フラッシュメモリ
３…第１信号線
４…第２信号線
５…第３信号線
６…第４信号線
７…第５信号線
８…第６信号線
９…第７信号線
１０…第８信号線
１１…Ａｄｄｒｅｓｓバス
１２…Ｄａｔａバス
２０…電子機器
２１…ＣＰＵコア
２２…メモリ制御部
２３…内部バス
３１…ＤＰＤ状態フラグ部
３２…アクセスカウンター
３３…信号線制御部
３４…Ａｄｄｒｅｓｓ制御部
３５…Ｄａｔａ制御部
３６…タイマー
／ＣＳ…チップセレクト
／ＯＥ…アウトプットイネーブル
／ＷＥ…ライトイネーブル
／Ｒｅｓｅｔ…リセット
Ｗａｉｔ…待機信号
／ＡＤＶ…アドレスアドバンス
Ｃｌｋ…クロック
ＤＰＤ…ディープパワーダウン信号
１０１…ＣＰＵ
１０２…ＮＯＲ型フラッシュメモリ
１０３…第１信号線
１０４…第２信号線
１０５…第３信号線
１０６…第４信号線
１０７…第５信号線
１０８…第６信号線
１０９…第７信号線
１１０…第８信号線
１１１…Ａｄｄｒｅｓｓバス
１１２…Ｄａｔａバス

Claims (14)

1. 通常状態とスタンバイ状態とＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）状態との切り替えが可能な半導体記憶装置と、
   前記半導体記憶装置のデータの読み出しと書込みを実行する演算処理装置と
   を具備し、
   前記演算処理装置は、
   前記半導体記憶装置に対するアクセス要求を出力するＣＰＵコアと、
   前記半導体記憶装置の状態を制御するメモリ制御部と
   を含み、
   前記メモリ制御部は、
   予め設定された規定時間に、前記半導体記憶装置に対するアクセス要求を受け取らなかったとき、前記半導体記憶装置を前記ＤＰＤ状態に移行させる
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記メモリ制御部は、
   前記アクセス要求に応答して、前記半導体記憶装置が前記ＤＰＤ状態か否かを判定し、
   前記半導体記憶装置が前記ＤＰＤ状態のとき、前記アクセス要求を受け取った時刻から、予め設定された待機時間が経過した後、前記半導体記憶装置に対するアクセスを実行する
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記メモリ制御部は、
   前記半導体記憶装置が前記ＤＰＤ状態か否かを、周期的に確認する信号制御部と、
   前記確認が行われた回数をカウントするアクセスカウンターと、
   前記周期を計測するタイマーと
   を含み、
   前記信号制御部は、
   前記半導体記憶装置が前記ＤＰＤ状態になっていないときに、前記タイマーが示す時間を参照して前記確認を実行し、
   前記アクセスカウンターがカウントした回数が、予め設定された規定回数に達したとき、
   前記半導体記憶装置を前記ＤＰＤ状態に移行させるための制御信号を出力する
   半導体装置。
4. 請求項３に記載の半導体装置において、
   前記メモリ制御部は、さらに、
   前記半導体記憶装置が前記ＤＰＤ状態であることを示すフラグを保持するフラグ保持部を含み、
   前記フラグが保持されていないときに、前記半導体記憶装置が前記ＤＰＤ状態になっていないと判定する
   半導体装置。
5. 請求項４に記載の半導体装置において、
   前記フラグ保持部は、
   前記制御信号の出力に応答して、前記フラグを記憶する
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記タイマーは、前記待機時間を計測し、
   前記メモリ制御部は、
   前記フラグ保持部の前記フラグを確認し、前記アクセス要求に応答して、
   前記フラグが保持されているときに、前記タイマーに前記待機時間の計測を指示する
   半導体装置。
7. 請求項６に記載の半導体装置において、
   前記メモリ制御部は、
   前記アクセス要求に応答して、前記アクセスカウンターがカウントした回数をリセットする
   半導体装置。
8. 請求項１から７のいずれか１項に記載の半導体装置を備える
   電子機器。
9. 通常状態とスタンバイ状態とＤＰＤ（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ）状態との切り替えが可能な半導体記憶装置の動作状態を制御するメモリ制御回路であって、
   前記メモリ制御回路は、
   前記半導体記憶装置が前記ＤＰＤ状態か否かを、周期的に確認する信号制御部と、
   前記確認が行われた回数をカウントするアクセスカウンターと、
   前記周期を計測するタイマーと
   を含み、
   前記信号制御部は、
   前記半導体記憶装置が前記ＤＰＤ状態になっていないときに、前記タイマーが示す時間を参照して前記確認を実行し、
   前記アクセスカウンターがカウントした回数が、予め設定された規定回数に達したとき、
   前記半導体記憶装置を前記ＤＰＤ状態に移行させるための制御信号を出力する
   メモリ制御回路。
10. 請求項９に記載のメモリ制御回路において、
    前記信号制御部は、
    前記アクセス要求に応答して、前記半導体記憶装置が前記ＤＰＤ状態か否かを判定し、
    前記半導体記憶装置が前記ＤＰＤ状態のとき、前記アクセス要求を受け取った時刻から、予め設定された待機時間が経過した後、前記半導体記憶装置に対するアクセスを実行する
    メモリ制御回路。
11. 請求項１０に記載のメモリ制御回路において、さらに、
    前記半導体記憶装置が前記ＤＰＤ状態であることを示すフラグを保持するフラグ保持部を含み、
    前記フラグが保持されていないときに、前記半導体記憶装置が前記ＤＰＤ状態になっていないと判定する
    メモリ制御回路。
12. 請求項１１に記載のメモリ制御回路において、
    前記フラグ保持部は、
    前記制御信号の出力に応答して、前記フラグを記憶する
    メモリ制御回路。
13. 請求項１２に記載のメモリ制御回路において、
    前記タイマーは、前記待機時間を計測し、
    前記信号制御部は、
    前記フラグ保持部の前記フラグを確認し、前記アクセス要求に応答して、
    前記フラグが保持されているときに、前記タイマーに前記待機時間の計測を指示する
    メモリ制御回路。
14. 請求項１３に記載のメモリ制御回路において、
    前記信号制御部は、
    前記アクセス要求に応答して、前記アクセスカウンターがカウントした回数をリセットする
    メモリ制御回路。

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