JP4773693B2 - メモリ制御システム - Google Patents
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Description
まず、本発明の第1の実施の形態について、図1乃至図3に基き説明する。
次に、本発明の第2の実施の形態について、図4及び図5に基づき説明する。
次に、本発明の第3の実施の形態について、図6及び図7に基づき説明する。
次に、本発明の第4の実施の形態を図7に基づき説明する。
次に、本発明の第5の実施の形態について、図8に基づき説明する。
次に、本発明の第6の実施の形態について、図9及び図10に基づき説明する。
次に、本発明の第7の実施の形態について、図11に基づき説明する。
次に、本発明の第8の実施の形態について、図12及び図13に基づき説明する。
(1)消費電力モード検出部100が低消費電力モードであることを通知することで、サブプロセッサ1408側のローカルSRAM1410は、LCDコントローラ1200のワークエリアとなる。
(2)メインプロセッサ1402は、VRAM1201とサブプロセッサ1408側のSRAM1410とを1つのワークエリアとして認識することで、事前に規定したメモリマップに従って、全てのLCD表示用データを外部メモリ1415から読み出しワークエリアへ保存する。
(3)外部メモリ1415をセルフリフレッシュへ移行させ、この外部メモリ1415へのアクセスを停止する。
(4)メインプロセッサ1402は、LCDコントローラ1200に対してLCDへの画像表示を指示する。この際、LCDコントローラ1200のDMA制御は停止させておき、常にVRAM1201とサブプロセッサ1408側のSRAM1410から成るワークエリアからLCD表示用データを読み込むものとする。
以上が本発明の実施形態の説明であるが、本発明は、これら実施形態に限られるものではなく、特許請求の範囲で示した機能、または実施形態の構成が持つ機能を達成できる構成であれば、どのようなものであっても適用可能である。
101 通信制御部
400 外部I/Oデバイス
401 I/O制御部
700 メモリ制御部
1100 メモリ制御部
1400c メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400d メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400e メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400f メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400g メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400h メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400i メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400j メモリ制御システム(マルチプロセッサ搭載システムLSI)
1401 メインプロセッサ部
1401c メインプロセッサ部
1401e メインプロセッサ部
1401i メインプロセッサ部
1403 メモリ制御部
1404 ローカルSRAM(記憶装置)
1405 バスブリッジ
1406 プロセッサバス
1407 サブプロセッサ部
1408 サブプロセッサ
1409 メモリ制御部
1410 ローカルSRAM(記憶装置)
1411 バスブリッジ
1412 プロセッサバス
1413 システムバス
1414 外部メモリ制御部
1415 外部メモリ
Claims (12)
- メインプロセッサと、
前記メインプロセッサと通信可能に接続されているサブプロセッサと、
前記メインプロセッサおよび前記サブプロセッサのそれぞれに対応する複数の内部メモリと、
前記メインプロセッサおよび前記サブプロセッサからアクセス可能な外部メモリと、
低消費電力モードであると、前記メインプロセッサの内部メモリを前記サブプロセッサからアクセス可能なように切り替える切り替え手段と、
を有し、
低消費電力モードであると、前記メインプロセッサおよびサブプロセッサは前記外部メモリへのアクセスをしないように制御することを特徴とするメモリ制御システム。 - 前記切り替え手段は、当該切り替え手段を通して前記サブプロセッサの内部メモリを前記メインプロセッサからアクセスするように切り替え可能であることを特徴とする請求項1に記載のメモリ制御システム。
- 前記低消費電力モードであることを検出し前記メインプロセッサに通知する検出手段を更に有し、前記メインプロセッサは前記通知に応じて自身の主要制御部へのクロック供給を停止することを特徴とする請求項1に記載のメモリ制御システム。
- 前記メインプロセッサは前記低消費電力モードであると、前記サブプロセッサに処理を要求するためのコマンドを発行し、当該コマンドに対する前記サブプロセッサの処理結果の応答を待つ待ち状態に遷移することを特徴とする請求項1乃至3のいずれか1項に記載のメモリ制御システム。
- 少なくともメインプロセッサとサブプロセッサと外部メモリとを備え、それぞれのプロセッサが独立した内部メモリを有するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記検知手段により低消費電力モードであることを検知すると、前記メインプロセッサの内部メモリを前記サブプロセッサの内部メモリに切り替える切り替え手段と、
内部メモリへアクセスすることを可能とするアクセス制御手段と を有し、
前記サブプロセッサは低消費電力モードにおいて前記外部メモリへのアクセスを停止することを特徴とするメモリ制御システム。 - 前記メインプロセッサの内部メモリをデュアルポートRAM(random access memory:ランダムアクセスメモリ)で構成し、
該デュアルポートRAMの一方のポートを前記メインプロセッサからアクセス可能とし、該デュアルポートRAMの他方のポートを前記サブプロセッサからアクセス可能とすることを特徴とする請求項5に記載のメモリ制御システム。 - 前記サブプロセッサは低消費電力モードであると、前記サブプロセッサのみで動作することを特徴とする請求項5に記載のメモリ制御システム。
- 低消費電力モードであると前記メインプロセッサの主要制御部へのクロック供給を停止し、前記サブプロセッサのみで動作することを特徴とする請求項5に記載のメモリ制御システム。
- 少なくともメインプロセッサとサブプロセッサと外部メモリとを備え、それぞれのプロセッサが独立した内部メモリを有するメモリ制御システムにより制御するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記検知手段により低消費電力モードであることを検知すると、前記サブプロセッサの内部メモリを前記メインプロセッサの内部メモリに切り替える切り替え手段と、
内部メモリへアクセスすることを可能とするアクセス制御手段と を有し、
前記メインプロセッサは低消費電力モードにおいて前記外部メモリへのアクセスを停止することを特徴とするメモリ制御システム。 - 前記メインプロセッサの代わりにLCD((liquid crystal display:液晶表示装置)コントローラが前記サブプロセッサの内部メモリをVRAM(video random access memory:ビデオランダムアクセスメモリ)として使用することを特徴とする請求項9に記載のメモリ制御システム。
- 低消費電力モード時に前記外部メモリへのアクセスを停止する外部メモリ制御手段を更に有することを特徴とする請求項1乃至10のいずれか1項に記載のメモリ制御システム。
- 前記内部メモリは、SRAM(static random access memory:スタティックランダムアクセスメモリ)であることを特徴とする請求項1乃至11の何れか1項に記載のメモリ制御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004169155A JP4773693B2 (ja) | 2004-06-07 | 2004-06-07 | メモリ制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004169155A JP4773693B2 (ja) | 2004-06-07 | 2004-06-07 | メモリ制御システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005346672A JP2005346672A (ja) | 2005-12-15 |
JP4773693B2 true JP4773693B2 (ja) | 2011-09-14 |
Family
ID=35498951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004169155A Expired - Fee Related JP4773693B2 (ja) | 2004-06-07 | 2004-06-07 | メモリ制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4773693B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2078263B1 (en) | 2006-10-31 | 2019-06-12 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
JP5100310B2 (ja) * | 2006-10-31 | 2012-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2008123127A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Xerox Co Ltd | 情報処理装置 |
DK2318935T3 (en) * | 2008-07-23 | 2015-01-26 | Micro Motion Inc | Processing system with external storage access |
JP5094666B2 (ja) | 2008-09-26 | 2012-12-12 | キヤノン株式会社 | マルチプロセッサシステム及びその制御方法、並びに、コンピュータプログラム |
JP5390967B2 (ja) * | 2009-07-07 | 2014-01-15 | キヤノン株式会社 | プロセッサシステム及びその制御方法 |
US8554197B2 (en) * | 2010-08-12 | 2013-10-08 | Qualcomm Incorporated | System and method to interrupt a component of a mobile communication device responsive to a mute command |
JP5705185B2 (ja) * | 2012-09-14 | 2015-04-22 | キヤノン株式会社 | 通信装置及びその制御方法、並びに、コンピュータプログラム |
JP2014013605A (ja) * | 2013-09-18 | 2014-01-23 | Micro Motion Inc | 外部メモリーへのアクセスを制御する処理システム |
JP5715670B2 (ja) * | 2013-10-10 | 2015-05-13 | キヤノン株式会社 | 通信装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59135569A (ja) * | 1983-01-24 | 1984-08-03 | Sharp Corp | マルチプロセツサの制御方式 |
JPS60233757A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | マイクロ・コンピユ−タ |
JPH0454651A (ja) * | 1990-06-25 | 1992-02-21 | Ricoh Co Ltd | 周辺プロセッサの接続方式 |
JPH06232797A (ja) * | 1993-01-29 | 1994-08-19 | Murata Mach Ltd | 携帯電話機 |
US5790817A (en) * | 1996-09-25 | 1998-08-04 | Advanced Micro Devices, Inc. | Configurable digital wireless and wired communications system architecture for implementing baseband functionality |
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WO2001067271A1 (fr) * | 2000-03-10 | 2001-09-13 | Hitachi, Ltd. | Dispositif de traitement d'informations |
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-
2004
- 2004-06-07 JP JP2004169155A patent/JP4773693B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005346672A (ja) | 2005-12-15 |
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Legal Events
Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060418 |
|
A621 | Written request for application examination |
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|
RD05 | Notification of revocation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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