KR101719092B1 - 하이브리드 메모리 디바이스 - Google Patents

하이브리드 메모리 디바이스 Download PDF

Info

Publication number
KR101719092B1
KR101719092B1 KR1020157031984A KR20157031984A KR101719092B1 KR 101719092 B1 KR101719092 B1 KR 101719092B1 KR 1020157031984 A KR1020157031984 A KR 1020157031984A KR 20157031984 A KR20157031984 A KR 20157031984A KR 101719092 B1 KR101719092 B1 KR 101719092B1
Authority
KR
South Korea
Prior art keywords
memory
volatile memory
page
data
buffer
Prior art date
Application number
KR1020157031984A
Other languages
English (en)
Other versions
KR20150140361A (ko
Inventor
라즈 케이. 라마누잔
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150140361A publication Critical patent/KR20150140361A/ko
Application granted granted Critical
Publication of KR101719092B1 publication Critical patent/KR101719092B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0851—Cache with interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/31—Providing disk cache in a specific location of a storage system
    • G06F2212/311—In host system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

메모리 디바이스들, 제어기들 및 메모리 디바이스들을 포함하는 전자 디바이스들이 기술된다. 일 실시예에서, 메모리 디바이스는 휘발성 메모리, 불휘발성 메모리, 및 제어기를 포함하고, 이 제어기는 메모리 버퍼, 및 애플리케이션으로부터의 요구들에 응답하여 메모리 버퍼를 통해 불휘발성 메모리와 휘발성 메모리 간에 데이터를 전송하는 로직을 포함하고, 메모리 버퍼내의 데이터는 애플리케이션에 액세스할 수 있다. 기타 실시예들도 개시되고 청구된다.

Description

하이브리드 메모리 디바이스{HYBRID MEMORY DEVICE}
본 개시는 일반적으로 전자 장치 분야에 관한 것이다. 보다 상세하게는, 본 발명의 일부 실시예들은 일반적으로 하이브리드 메모리 디바이스들에 관한 것이다.
시스템 아키텍처, 예를 들어 멀티-코어 프로세싱의 발전과 애플리케이션의 발전이 계속됨으로써 대응하는 메모리 시스템들의 발전이 요구된다. 대용량 메모리는 현저하게 더 큰 메모리 용량을 요구하는, 애플리케이션들, 예를 들어, 인-메모리 데이터베이스(in-memory database) 및 가상 서버들의 수의 증가 및 프로세서 시스템내의 코어들의 수의 증가와 함께 점점 더 중요하게 되고 있다. 기존의 메모리 시스템들(예를 들어, DDR DIMM들(double data rate direct in-line memory modules))을 스케일링하기 위한 능력은 비용, 전력 소비, 밀도, 및 성능을 포함한 몇가지 인자들 때문에 제한된다. 일반적인 큰 메모리 플랫폼은 16 DIMM 또는 그 이상 많이 포함할 수 있다. 이것은 컴포넌트 배치, 냉각(cooling)은 물론 신호들의 라우팅에 대한 도전이며, 이들 모두는 이들 시스템의 비용에 추가된다.
용량 뿐만 아니라, 지속적인 메모리는 점점 더 소정 애플리케이션들에 유용하다. 일반적인 예로는 메모리 이미지를 구축하기 위한 시간이 데이터베이스의 사이즈가 증가함에 따라 상당히 커질 수 있는 인-메모리 데이터베이스가 있다. 파워 사이클링 전체에 걸쳐서 메모리 콘텐츠를 유지하는 능력은 시동 시간을 감소시킬 수 있고 불필요한 활성 또는 대기 서버들을 위한 요구를 제거할 수 있다.
따라서, 하이브리드 메모리 디바이스들은 유틸리티를 찾을 수 있다.
상세한 설명이 첨부 도면들을 참조하여 제공된다. 도면들에서, 참조 번호의 최좌측 숫자(들)는 그 참조 번호가 처음 등장하는 도면을 식별한다. 상이한 도면들에서 동일한 참조 번호들을 사용하는 것은 유사한 또는 동일한 항목들을 나타낸다.
도 1은 본 명세서에서 논의되는 다양한 실시예들에 따라 하이브리드 메모리 디바이스를 구현하기 위한 장치의 컴포넌트들의 개략적인 블록도이다.
도 2a는 본 명세서에서 논의되는 다양한 실시예들에 따라 하이브리드 메모리 디바이스가 구현될 수 있는 예시적인 아키텍처의 개략적인 블록도이다.
도 2b는 본 명세서에서 논의되는 다양한 실시예들에 따른 휘발성 메모리의 개략도이다.
도 3은 본 명세서에서 논의되는 다양한 실시예들에 따른 메모리 매핑의 개략도이다.
도 4 및 도 5는 본 명세서에서 논의되는 다양한 실시예들에 따라 하이브리드 메모리 디바이스를 구현하기 위한 방법에서의 동작들을 예시하는 흐름도들이다.
도 6 내지 도 10은 본 명세서에서 논의되는 다양한 실시예들에 따라 하이브리드 메모리 디바이스를 구현하도록 적응될 수 있는 전자 디바이스들의 개략적인 블록도이다.
일부 메모리 시스템들은 휘발성 메모리로 자주 구체화되고 또한 캐시 메모리로서 기능할 수 있는 로컬 고속 액세스 메모리, 및 불휘발성 메모리, 예를 들어, 자성 또는 광학 메모리를 포함할 수 있는 하나 이상의 원격 메모리 디바이스들을 이용하여 구현될 수 있다. 예로서, 원격 메모리 디바이스들은 하나 이상의 DIMM(direct in-line memory module)을 포함할 수 있으며, 이들 각각은 차례로 하나 이상의 다이나믹 랜덤 액세스 메모리(DRAM) 칩들을 포함할 수 있거나, 불휘발성 메모리, 예를 들어, 3D 크로스포인트 메모리, 플래시 메모리, 강유전성 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 메모리, 폴리머 메모리, 메모리, 나노와이어, 강유전성 트랜지스터 랜덤 액세스 메모리(FeTRAM 또는 FeRAM), 나노와이어 또는 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(EEPROM)를 포함할 수 있는 하나 이상의 메모리 랭크(memory rank)를 포함할 수 있다. 일부 전자 디바이스들(예를 들어, 스마트 폰들, 태블릿 컴퓨터들, 및 그와 유사한 것)은 하나 이상의 DRAM들로 구성되는 보다 단순한 원격 메모리 시스템들을 포함할 수 있다.
휘발성 메모리(예를 들어, DRAM)와 불휘발성 메모리를 포함하는 하이브리드 메모리 장치들이 본 명세서에서 기술된다. 디바이스들은 애플리케이션으로부터의요구에 응답하여 메모리 버퍼를 통해 불휘발성 메모리와 휘발성 메모리 간에 데이터를 전송하기 위해 메모리 버퍼와 로직을 포함하는 제어기를 더 포함하며, 메모리 버퍼내의 데이터는 애플리케이션에 액세스할 수 있다. 메모리 디바이스를 포함하는 전자 디바이스는 운영 체제와 하나 이상의 애플리케이션을 실행하기 위한 프로세서와 적어도 하나의 애플리케이션과 메모리 디바이스간의 메모리 액세스 동작들을 관리하기 위한 운영 체제 디바이스 드라이버를 포함할 수 있다.
본 명세서에 논의되는 기술들은 DIMM 및 불휘발성 메모리에 통상적으로 조립되는 다수의 DRAM 칩을 포함하는 메모리 시스템을 포함할 수 있는 다양한 컴퓨팅 시스템들(예를 들어, 서버들, 데스크톱들, 노트북들, 스마트폰들, 태블릿들, 휴대용 게임 콘솔들, 기타 등등을 포함함)에 제공될 수 있다. 그와 같은 실시예들에서, 하나 이상의 DIMM들은 개별적인 제어 로직을 포함할 수 있다.
하기 설명에서, 다양한 실시예들에 대한 철저한 이해를 제공하기 위해 수많은 구체적인 상세 사항들이 제시된다. 그러나, 본 발명의 상이한 실시예들은 구체적인 상세 사항들 없이도 실시될 수 있다. 기타 경우들에서, 본 발명의 특정 실시예들을 불명료하게 하지 않기 위해 공지의 방법, 절차, 컴포넌트, 및 회로는 상세히 기술되지 않았다. 게다가, 본 발명의 실시예들의 다양한 양상들은 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램들("소프트웨어")이 되도록 조직되는 컴퓨터 판독가능 명령어들, 또는 하드웨어와 소프트웨어의 어떤 조합과 같은 다양한 수단을 이용하여 실행될 수 있다. 본 개시의 목적을 위해 "로직"이라고 하는 표현은 하드웨어, 소프트웨어, 또는 이들의 어떤 조합을 의미한다.
도 1은 일부 실시예들에 따른, 본 명세서에 기술된 바와 같이 하이브리드 메모리 디바이스의 통합에 적응될 수 있는 예시적인 전자 디바이스(100)의 개략적인 도면이다. 다양한 실시예에서, 전자 디바이스(100)는 퍼스널 컴퓨터, 랩톱 컴퓨터, 퍼스널 디지털 어시스턴트, 모바일 전화기, 오락 장치, 태블릿 컴퓨터, 전자 리더기 또는 다른 컴퓨팅 장치로서 구체화될 수 있다.
전자 디바이스(100)는 시스템 하드웨어(120)와 메모리(130)를 포함하고, 이것은 랜덤 액세스 메모리 및/또는 판독 전용 메모리로서 구현될 수 있다. 배터리(180)와 같은 전력원은 전자 디바이스(100)에 결합될 수 있다.
시스템 하드웨어(120)는 하나 이상의 프로세서(122), 버스 구조들(123), 하나 이상의 그래픽 프로세서들(124), 메모리 시스템들(125), 네트워크 인터페이스들(126) 및 입출력 인터페이스들(127)을 포함할 수 있다. 일 실시예에서, 프로세서(122)는 미국 캘리포니아주 산타 클라라 소재의 인텔사(Intel Corporation)로부터 이용가능한 Intel? Core2 Duo? 프로세서로서 구체화될 수 있다. 본원에서 사용되는 바와 같이, 용어 "프로세서"는 마이크로프로세서, 마이크로제어기, 복합 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령 세트(RISC) 마이크로프로세서, 매우 긴 명령 워드(VLIW) 마이크로프로세서, 또는 임의의 다른 유형의 프로세서 또는 프로세싱 회로와 같지만 이에 한정되지는 않는, 임의의 유형의 연산 요소를 의미한다.
버스 구조들(123)은 시스템 하드웨어(120)의 다양한 컴포넌트들을 연결시킨다. 일 실시예에서, 버스 구조들(128)은 메모리 버스, 주변 디바이스 버스 또는 외부 버스, 및/또는 11-비트 버스, ISA(Industrial Standard Architecture), MSA(Micro-Channel Architecture), EISA(Extended ISA), IDE(Intelligent Drive Electronics), VLB(VESA Local Bus), PCI(Peripheral Component Interconnect), USB(Universal Serial Bus), AGP(Advanced Graphics Port), PCMCIA(Personal Computer Memory Card International Association) 버스, 및 SCSI(Small Computer Systems Interface)를 포함하지만, 이에 국한되지 않는 임의의 다양한 이용가능한 버스 아키텍처들을 이용하는 로컬 버스를 포함하는 몇몇 유형들의 버스 구조(들) 중 하나 이상일 수 있다.
그래픽 프로세서(들)(124)는 그래픽 및/또는 비디오 동작을 관리하는 부 프로세서로서 기능할 수 있다. 그래픽 프로세서(들)(124)는 전자 디바이스(100)의 마더 보드 상에 통합될 수 있거나, 마더 보드 상에 확장 슬롯을 통해 결합될 수 있다.
상술한 바와 같이, 메모리 시스템들(125)은 로컬 메모리, 예를 들어, 캐시 메모리, 하나 이상의 형태의 휘발성 메모리 및 불휘발성 메모리를 포함할 수 있다.
일 실시예에서, 네트워크 인터페이스(들)(126)은 이더넷 인터페이스와 같은 유선 인터페이스(예를 들어, 전기 전자 학회/IEEE 802.3-2002를 참조) 또는 IEEE 802.11a, b 또는 g-호환 인터페이스와 같은 무선 인터페이스(예를 들어, 시스템들 LAN/MAN 간의 정보 교환 및 IT-텔레커뮤니케이션을 위한 IEEE 표준-- 파트 II: 무선 LAN MAC(Medium Access Control) 및 PHY(Physical Layer) 사양 보정 4: 추가로 2.4 GHz 대역, 802.11G-2003에서의 더 높은 데이터 레이트 확장을 참조)일 수 있다. 무선 인터페이스의 다른 예는, 일반적인 패킷 무선 서비스(GPRS) 인터페이스(예를 들어, GPRS 핸드셋 요구 사항에 대한 가이드라인, 이동 통신/GSM 협회의 글로벌 시스템, 버전 3.0.1, 2002년 12월 참조)일 수 있다.
I/O 인터페이스(127)는 하나 이상의 I/O 디바이스, 예를 들어, 디스플레이, 터치스크린, 하나 이상의 스피커들, 키보드, 마우스, 터치패드 또는 이와 유사한 것들에 대해 구현될 수 있다.
메모리(130)는 전자 디바이스(100)의 동작을 관리하기 위한 운영 체제(140)를 저장할 수 있다. 일 실시예에서, 운영 체제(140)는 시스템 하드웨어(120)에 대한 인터페이스를 제공하는, 하드웨어 인터페이스 모듈(154), 예를 들어, 하나 이상이 운영 체제 디바이스 드라이버들을 포함한다. 또한, 운영 체제(140)는 전자 디바이스(100)의 동작에 사용된 파일을 관리하는 파일 시스템(150)과 전자 디바이스(100)에서 실행되는 프로세스를 관리하는 프로세스 제어 서브시스템(152)을 포함할 수 있다.
운영 체제(140)는 원격 소스로부터 데이터 패킷들 및/또는 데이터 스트림들을 송수신하기 위해 시스템 하드웨어(120)와 연계하여 동작할 수 있는 하나 이상의 통신 인터페이스를 포함(또는 관리)할 수 있다. 운영 체제(140)는 운영 체제(140)와 메모리(130)에 상주하는 하나 이상의 애플리케이션 모듈들 사이에 인터페이스를 제공하는 시스템 호출 인터페이스 모듈(142)을 더 포함할 수 있다. 운영 체제(140)는 UNIX 운영 체제 또는 그에 대한 임의의 파생물(예를 들어, 리눅스(Linux), 솔라리스(Solaris), 등)로서 또는 Windows? 브랜드 운영 체제, 또는 다른 운영 체제들로서 구체화될 수 있다.
일부 실시예들에서, 메모리(130)는 운영 체제(140)와 하나 이상의 메모리 드라이버들(162)의 감독하에서 하나 이상의 프로세서들(122)에서 실행될 수 있는 하나 이상의 애플리케이션(160)을 저장할 수 있다. 애플리케이션들(160)과 드라이버(162)는 하나 이상의 프로세서(122)에서 실행될 수 있는 유형의 비일시적 컴퓨터 판독가능 매체(즉, 소프트웨어 또는 펌웨어)에 저장된 논리 명령어로서 구체화될 수 있다. 대안적으로, 이러한 애플리케이션들은 FPGA(field programmable gate array) 등과 같은 프로그램가능 디바이스에 대한 로직으로서 구체화될 수 있다. 대안적으로, 이러한 애플리케이션들은 집적 회로에 하드와이어될 수 있는 로직으로 감소될 수 있다.
도 2a는 본 명세서에서 논의되는 다양한 실시예들에 따라 하이브리드 메모리 디바이스가 구현될 수 있는 예시적인 아키텍처의 개략적인 블록도이다. 도 2a를 참조하면, 일부 실시예들에서, 중앙 처리 장치(CPU) 패키지(200)는 제어 허브(220)와 로컬 메모리(230)에 결합되는 하나 이상의 CPU들(210)을 포함할 수 있다. 제어 허브(220)는 메모리 제어기(222) 및 메모리 인터페이스(224)를 포함한다.
메모리 인터페이스(224)는 통신 버스(235)에 의해 하나 이상의 원격 메모리 디바이스들(240)에 결합된다. 한가지 예에서, 통신 버스(235)는 DDR 메모리 버스일 수 있다.
메모리 디바이스(240)는 제어기(242)와 불휘발성 메모리(250), 휘발성 메모리(260) 및 전력 저장소(280)를 포함할 수 있다. 제어기(242)는 하나 이상의 제어 레지스터들(244)과 메모리 버퍼들(246) 그리고 멀티플렉서(248)와 같은 입출력 인터페이스를 포함한다.
다양한 실시예들에서, 불휘발성 메모리(250)는 예를 들어, 상 변화 메모리, NAND(플래시) 메모리, FeTRAM(ferroelectric random-access memory), 나노 와이어 기반 불휘발성 메모리, 멤리스터 기술을 수용하는 메모리, SRAM(static random access memory), PCM(phase change memory)과 같은 3차원(3D) 크로스포인트 메모리, STT-RAM(spin-transfer torque memory) 또는 NAND 메모리를 이용하여 구현될 수 있다.
다양한 실시예들에서, 휘발성 메모리(260)는 하나 이상의 DRAM 메모리 모듈들을 이용하여 구현될 수 있다. 예로서, 도 2b를 참조하면, 일부 실시예들에서, 휘발성 메모리(260)는 메모리 제어기(122)에 대한 통신 링크를 제공하는 메모리 채널(272)에 결합되는 하나 이상의 DIMM들(270)을 포함할 수 있다. 도 2b에 도시된 실시예에서, 각각의 DIMM(270)은 제1 랭크(274)와 제2 랭크(276)를 포함하며, 이들 각각은 복수의 DRAM 모듈들(278)을 포함한다. 본 분야의 숙련된 자라면 휘발성 메모리(260)가 더 많은 또는 더 적은 DIMM들(270)과, DIMM 당 더 많은 또는 더 적은 랭크들을 포함할 수 있다는 것을 인식할 것이다. 또한, 일부 전자 디바이스들(예를 들어, 스마트 폰들, 태블릿 컴퓨터들, 및 그와 유사한 것)은 하나 이상의 DRAM들로 구성되는 보다 단순한 메모리 시스템들을 포함할 수 있다.
도 3을 참조하면, 일부 실시예들에서, 불휘발성 메모리(250)는 휘발성 메모리(260)보다 크다. 이것은 운영 체제(140)에 노출된 시스템 물리적 메모리가 휘발성 메모리(260)의 사이즈에 의해 제한되는 어드레싱 방식을 고려한 것이다. 불휘발성 메모리(250)는 휘발성 메모리(260)의 불휘발성 메모리 백업을 제공하는 백업 영역을 포함한다. 불휘발성 메모리 어드레스 공간의 나머지는 드라이버(162)에 의해 관리되는 페이징 공간으로서 이용가능하다. 따라서, 애플리케이션(들)(160)에 이용가능한 전체적인 가상 어드레스 공간은 전체 불휘발성 물리적 메모리 어드레스 공간일 수 있다.
정상적으로, 운영 체제는 할당된 가상 메모리가 이를 지원하는 적당한 시스템 물리적 메모리를 갖도록 보장함으로써, 불휘발성 저장 디바이스, 예를 들어, 하드 디스크 드라이브 또는 솔리드 스테이트 드라이브로부터 가상 메모리로의 페이징을 제한한다. 페이징은 보통 비활성인 기간 이후에 프로세스를 재개하는 것으로 제한된다. 메모리 디바이스(240)에서, 불휘발성 메모리(250)로부터 휘발성 메모리로의 복사는 동일한 메모리 디바이스, 예를 들어, DIMM에서 이루어지며, 매우 빠르게 발생될 수 있다. 또한, 애플리케이션(160)은 불휘발성 메모리로부터 휘발성 메모리로의 복사가 진행중인 동안 데이터에 대한 액세스를 허용할 수 있다. 이것은 애플리케이션(160)과 드라이버(162)가 동기 방식으로 페이지 부재(page-fault)들을 다루게 한다.
게다가, 불휘발성 메모리(250)와 휘발성 메모리(260) 간의 모든 데이터 이동이 메모리 디바이스(240)상에서 유지되기 때문에, 통신 채널(235)은 프로세서에 의한 실제 데이터 액세스에만 활용된다. 이 제한된 데이터 이동 프로파일은 가상 메모리 페이징을 구현하는데 필요한 능력을 현저하게 감소시킬 수 있다.
이러한 인자들은 불휘발성 메모리(250)와 휘발성 메모리(260)간의 보다 다이나믹한 페이징을 고려하기 때문에 애플리케이션(160)을 위한 이용할 훨씬 더 큰 가상 어드레스 공간을 제공한다. 애플리케이션들에 의한 메모리 액세스는 휘발성 메모리에 관한 것이기 때문에 높은 메모리 성능을 얻는다.
상술한 바와 같이, 일부 실시예들에서, 메모리 디바이스(들)(240)내의 제어기(242)는 메모리 디바이스(240)에서 메모리 동작들을 관리하기 위해 전자 디바이스(100)내의 드라이버(162)와 협력한다. 제어기(242) 및/또는 드라이버(162)에 의해 구현된 동작들은 도 4 및 도 5를 참조하여 기술될 것이다. 도 4는 불휘발성 메모리(250)로부터 휘발성 메모리(260)로 하나 이상의 페이지들을 복사하는 것을 관리하기 위해 구현된 동작들을 예시하는 반면(즉, 페이지-인 동작), 도 5는 휘발성 메모리로부터 불휘발성 메모리로 하나 이상의 페이지들을 복사하는 것을 관리하기 위해 구현된 동작들을 예시한다(즉, 페이지-아웃 동작).
첫번째로 도 4를 참조하면, 동작(410)에서, 애플리케이션(160)은 운영 체제(140)에 보내진 페이지 부재(page fault)로 이어진 페이지 부재의 원인이 되는 페이지를 판독한다. 동작(415)에서, 운영 체제(140)는 애플리케이션(160)으로부터 페이지 부재 요구를 수신하고, 페이지 부재 요구에 응답하여, 드라이버(162)를 호출하여(동작 420) 애플리케이션(160)에 의해 요구된 데이터의 페이지를 불휘발성 메모리(250)로부터 휘발성 메모리(260)로 전송한다(즉, 페이지-인 요구). 동작(425)에서, 드라이버는 페이지 전송 요구를 수신하고, 동작(430)에서, 드라이버(162)는 페이지를 불휘발성 메모리(250)로부터 버퍼(246)로 전송하도록 제어기(242)를 프로그래밍한다. 데이터 요구는 버스(235)를 통해 메모리 디바이스(들)(240)내의 제어기(242)로 전달한다. 동작(435)에서, 드라이버(162)는 CPU들(210)에서 페이지를 위한 캐시 라인들을 무효화한다.
동작(440)에서, 제어기(242)는 페이지-인 요구를 수신하고, 동작(445)에서, 제어기(242)는 요구된 데이터의 페이지를 불휘발성 메모리(250)로부터 제어기(242)내의 메모리 버퍼들(246)에 복사한다. 동작(450)에서, 제어기(242)는 드라이버(162)에 리턴되는, 완료 상태 신호를 설정한다. 동작(455)에서, 드라이버(162)는 운영 체제(140)로 패스되는, 상태 신호를 판독한다.
동작(460)에서, 운영 체제(140)는 드라이버(162)로부터 신호 완료를 수신하고, 동작(465)에서, 운영 체제(140)는 페이지를 애플리케이션(160d)에 릴리즈한다. 동작(470)에서, 애플리케이션은 운영 체제(140)가 페이지 부재를 다루기를 대기한다. 페이지가 애플리케이션에 릴리즈될 때, 제어는 동작(470)으로 패스되고 애플리케이션(160)은 메모리 버퍼(240)로부터 데이터의 페이지를 판독한다(동작 475). 동작(480)에서, 제어기(242)는 판독 요구를 수신하고, 동작(485)에서 판독 요구에 응답하여 제어기(242)는 페이지를 버퍼들(246)로부터 휘발성 메모리(260)에 공급하고 버퍼를 릴리즈한다. 애플리케이션이 데이터를 판독함에 따라, 제어기(242)는 페이지 데이터를 휘발성 메모리(260)에 기입하고(동작 455), 캐시 라인 단위(cache line-by-cache line basis)로 버퍼를 무효화한다. 따라서, 페이지-인 동작은 확실히 불휘발성 메모리(260)에 대한 어드레스 충돌이 없다. 차후 페이지 부재 동작들에서, 드라이버(162)가 버퍼(246)내에 프리 메모리(free memory)를 발견하지 못한다면, 드라이버(162)는 예를 들어, 단일 메모리 라인에 버스(260)를 통해 더미 기입을 수행함으로써 휘발성 메모리(260)에 버퍼들을 플러쉬(flush)할 수 있다. 이것은 CPU(210)와 버퍼 전송 간에 불휘발성 메모리 액세스의 충돌이 없도록 보장한다. 동작(490)에서, 애플리케이션(160)은 새로운 데이터를 사용한다.
도 5를 참조하면, 페이지-아웃 동작에서, 애플리케이션 또는 운영 체제(140)는 애플리케이션(160)이 사용하기 위한 휘발성 메모리(150)의 페이지를 프리(free)하게 할 필요가 있다(동작 510). 동작(515)에서, 운영 체제(140)는 드라이버(162)에게 데이터의 페이지를 휘발성 메모리(260)로부터 불휘발성 메모리(250)로 이동시킬 것을 요구한다. 동작(520)에서, 드라이버(162)는 요구를 수신하고, 메모리 버퍼(246)가 판독 동작에 이용가능하다는 것을 보장하기 위해 체크한다(동작 525). 동작(530)에서, 드라이버(162)는 휘발성 메모리(260)로부터 버퍼들(246)을 통해 불휘발성 메모리(250)로의 페이지 복사를 위해 제어기(242)를 프로그래밍한다.
동작(535)에서, 드라이버(162)는 제어기(242)의 메모리 버퍼(246)에서 "더미" 위치에 일련의 판독 동작들을 실행한다. 예로서, 드라이버는 4KB 페이지에 대해 64 캐시 라인 판독 동작을 실행할 수 있다. "더미" 판독 동작들은, 제어기가 휘발성 메모리(260)로부터 불휘발성 메모리(250)로 페이지를 복사하는 동안 CPU(210)가 더미 위치들을 계속 비지 상태로 하는 것이다. 이것은 휘발성 메모리(260)로부터 버퍼(246)로의 페이지 판독과 다른 애플리케이션을 위해 휘발성 메모리(260)를 판독하려고 하는 CPU(210)간의 잠재적인 충돌을 회피한다.
동작(540)에서, 제어기(242)는 페이지 아웃 요구를 수신한다. 동작(545)에서, 제어기(242)는 드라이버(162)에 더미 데이터를 제공하고, 동작(550)에서 제어기(242)는 백그라운드 동작으로서 휘발성 메모리(260)로부터 버퍼(246)로 페이지 데이터를 복사한다. 더미 판독 동작은 페이지 데이터가 복사될 때까지 버퍼들(246)을 비지 상태로 유지한다. 일부 실시예들에서, 제어기(242)는 동작(530)에서 수행되는 모든 더미 판독 동작마다 휘발성 메모리(260)로부터 판독 동작을 구현하여, 휘발성 메모리(260)에 대한 액세스시의 충돌을 회피한다.
동작(555)에서, 드라이버(162)는 CPU(들)(210)내의 캐시 메모리로부터 페이지를 무효화하고, 동작(560)에서, 드라이버(162)는 휘발성 메모리(260)로부터 운영 체제로 페이지를 릴리즈한다. 동작(565)에서, 운영 체제(140)는 휘발성 메모리로부터의 데이터의 페이지가 프리하다는 신호를 드라이버(162)로부터 수신한다.
상술한 바와 같이, 일부 실시예들에서, 전자 디바이스는 컴퓨터 시스템으로서 구체화될 수 있다. 도 6은 본 발명의 실시예에 따른 컴퓨팅 시스템(600)의 블록도를 예시한다. 컴퓨팅 시스템(600)은 상호접속 네트워크(또는 버스)(604)를 통해 통신하는 하나 이상의 중앙 처리 장치(들)(CPU들)(602) 또는 프로세서들을 포함할 수 있다. 프로세서들(602)은 범용 프로세서, 네트워크 프로세서(컴퓨터 네트워크(603)를 통해 통신되는 데이터를 처리함), 또는 기타 유형의 프로세서(RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer)를 포함함)를 포함할 수 있다. 게다가, 프로세서들(602)은 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 가지는 프로세서들(602)은 동일한 집적 회로(IC) 다이상에 서로 다른 유형의 프로세서 코어들을 통합할 수 있다. 또한, 다중 코어 설계를 가지는 프로세서들(602)은 대칭 또는 비대칭 멀티프로세서들로서 구현될 수 있다. 실시예에서, 프로세서들(602) 중 하나 이상은 도 1의 프로세서들(102)과 동일하거나 유사할 수 있다. 예를 들어, 프로세서들(602) 중 하나 이상은 도 1 내지 도 3을 참조하여 논의된 제어 유닛(120)을 포함할 수 있다. 또한, 도 3 내지 도 5를 참조하여 논의된 동작들은 시스템(600)의 하나 이상의 컴포넌트들에 의해 실행될 수 있다.
칩셋(606)은 또한 상호접속 네트워크(604)로 통신할 수 있다. 칩셋(606)은 MCH(memory control hub)(608)를 포함할 수 있다. MCH(608)는 메모리(612)(도 1의 메모리(130)와 동일하거나 유사할 수 있음)와 통신하는 메모리 제어기(610)를 포함할 수 있다. 메모리(412)는 CPU(602), 또는 컴퓨팅 시스템(600)에 포함되는 임의의 다른 디바이스에 의해 실행될 수 있는 명령어들의 시퀀스들을 포함하는 데이터를 저장할 수 있다. 본 발명의 일 실시예에서, 메모리(612)는 RAM(random access memory), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM)과 같은 하나 이상의 휘발성 스토리지(또는 메모리) 디바이스들, 또는 기타 유형의 스토리지 디바이스들을 포함할 수 있다. 하드 디스크와 같은 불휘발성 메모리도 활용될 수 있다. 다중 CPU 및/또는 다중 시스템 메모리와 같은 추가 디바이스들이 상호접속 네트워크(604)를 통해 통신할 수 있다.
MCH(608)는 또한 디스플레이 디바이스(616)와 통신하는 그래픽 인터페이스(614)를 포함할 수 있다. 본 발명의 일 실시예에서, 그래픽 인터페이스(614)는 AGP(accelerated graphics port)를 통해 디스플레이 디바이스(616)와 통신할 수 있다. 본 발명의 실시예에서, 예를 들어 비디오 메모리 또는 시스템 메모리와 같은 스토리지 장치에 저장되는 이미지의 디지털 표현을 디스플레이(616)에 의해 해석되고 표시되는 디지털 신호로 번역하는 신호 변환기를 통해,(평판 패널 디스플레이와 같은) 디스플레이(616)는 그래픽 인터페이스(614)와 통신할 수 있다. 디스플레이 디바이스에 의해 산출되는 디스플레이 신호들은 디스플레이(616)에 의해 해석되고 후속하여 디스플레이상에 표시되기 전에 다양한 제어 디바이스들을 거칠 수 있다.
허브 인터페이스(618)는 MCH(608) 및 ICH(input/output control hub)(620)가 통신할 수 있도록 할 수 있다. ICH(620)는 컴퓨팅 시스템(600)과 통신하는 I/O 디바이스(들)에게 인터페이스를 제공할 수 있다. PCI(peripheral component interconnect) 브리지, USB(universal serial bus) 제어기, 또는 다른 유형들의 주변 디바이스 브리지들(peripheral bridges) 또는 제어기들과 같은 주변 디바이스 브리지(또는 제어기)(624)를 통해 ICH(620)는 버스(622)와 통신할 수 있다. 브리지(624)는 CPU(602)와 주변 디바이스들 간의 데이터 경로를 제공할 수 있다. 기타 유형의 토폴로지들이 이용될 수 있다. 또한, 예를 들어 다중 브리지 또는 제어기를 통해, 다중 버스가 ICH(620)와 통신할 수 있다. 더욱이, ICH(620)와 통신하는 다른 주변 디바이스들은, 본 발명의 상이한 실시예들에서, IDE(integrated drive electronics) 또는 SCSI(small computer system interface) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, DVI(digital video interface)), 또는 기타 디바이스들을 포함할 수 있다.
버스(622)는 오디오 디바이스(626), 하나 이상의 디스크 드라이브(들)(628), 및 (컴퓨터 네트워크(603)와 통신 상태에 있는) 네트워크 인터페이스 디바이스(630)와 통신할 수 있다. 다른 디바이스들은 버스(622)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(630)와 같은) 다양한 컴포넌트들은 본 발명의 일부 실시예들에서 MCH(608)와 통신할 수 있다. 또한, 프로세서(602) 및 본 명세서에서 논의되는 하나 이상의 다른 컴포넌트는 단일 칩을 형성하기 위해 조합될 수 있다(예를 들어, SOC(System on Chip)를 제공하기 위해). 더욱이, 그래픽 가속기(616)는 본 발명의 기타 실시예들에서 MCH(608) 내에 포함될 수 있다.
더욱이, 컴퓨팅 시스템(600)은 휘발성 및/또는 불휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 불휘발성 메모리는 다음 중 하나 이상을 포함할 수 있다: ROM(read only memory), PROM(programmable ROM), EPROM(erasable PROM), EEPROM(electrically EPROM), 디스크 드라이브(예를 들어, 628), 플로피 디스크, CD-ROM(compact disk ROM), DVD(digital versatile disk), 플래시 메모리, 광자기 디스크, 또는 전자적 데이터(예를 들어, 명령어들을 포함함)를 저장할 수 있는 기타 유형의 불휘발성 기계 판독가능 매체.
도 7은 본 발명의 실시예에 따른 컴퓨팅 시스템(700)의 블록도를 예시한다. 시스템(700)은 하나 이상의 프로세서들(702-1 내지 702-N)(일반적으로 "프로세서들(702)" 또는 "프로세서(702)"로서 본 명세서에서 지칭됨)을 포함할 수 있다. 프로세서들(702)은 상호접속 네트워크 또는 버스(704)를 통해 통신할 수 있다. 각각의 프로세서는 다양한 컴포넌트들을 포함하는데, 그 일부는 명확성을 위해 프로세서(702-1)를 참조하여서만 논의된다. 따라서, 나머지 프로세서들(702-2 내지 702-N)의 각각은 프로세서(702-1)를 참조하여 논의되는 것과 동일한 또는 유사한 컴포넌트들을 포함할 수 있다.
실시예에서, 프로세서(702-1)는 하나 이상의 프로세서 코어들(706-1 내지 706-M)("코어들(706)"로서 또는 보다 일반적으로 "코어(706)"로서 본 명세서에서 지칭됨), 공유 캐시(708), 라우터(710), 및/또는 프로세서 제어 로직 또는 유닛(720)을 포함할 수 있다. 프로세서 코어들(706)은 단일 집적 회로(IC) 칩상에 구현될 수 있다. 게다가, 칩은 하나 이상의 공유 및/또는 사유 캐시들(이를테면, 캐시(708)), 버스들 또는 상호접속부들(이를테면, 버스 또는 상호접속 네트워크(712)), 메모리 제어기들, 또는 기타 컴포넌트들을 포함할 수 있다.
일 실시예에서, 라우터(710)는 프로세서(702-1) 및/또는 시스템(700)의 다양한 컴포넌트들 사이에서 통신하기 위해 이용될 수 있다. 더욱이, 프로세서(702-1)은 2 이상의 라우터(710)를 포함할 수 있다. 게다가, 복수의 라우터(710)는 프로세서(702-1) 내부 또는 외부의 다양한 컴포넌트들 간의 데이터 라우팅을 가능하게 하기 위해 통신할 수 있다.
공유 캐시(708)는 코어들(706)과 같은 프로세서(702-1)의 하나 이상의 컴포넌트들에 의해 활용되는(예를 들어, 명령어들을 포함하는) 데이터를 저장할 수 있다. 예를 들면, 공유 캐시(708)는 프로세서(702)의 컴포넌트들에 의한 보다 빠른 액세스를 위해 메모리(714) 내에 저장되는 데이터를 국지적으로 캐시할 수 있다. 실시예에서, 캐시(708)는 중간 레벨 캐시(예컨대, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 캐시의 기타 레벨들), LLC(last level cache), 및/또는 이들의 조합들을 포함할 수 있다. 더욱이, 프로세서(702-1)의 다양한 컴포넌트들은 버스(예를 들어, 버스(712)), 및/또는 메모리 제어기 또는 허브를 통해 공유 캐시(708)와 직접적으로 통신할 수 있다. 도 7에 도시된 바와 같이, 일부 실시예들에서, 코어들(706) 중 하나 이상은 레벨 1(L1) 캐시(716-1)(일반적으로 "L1 캐시(716)"로서 본 명세서에서 지칭됨)를 포함할 수 있다. 일 실시예에서, 제어 유닛(720)은 도 2에서 메모리 제어기(122)를 참조하여 앞서 기술된 동작들을 구현하기 위한 로직을 포함할 수 있다.
도 8은 본 발명의 실시예에 따른, 프로세서 코어(706)의 부분들과 컴퓨팅 시스템의 기타 컴포넌트들의 블록도를 예시한다. 일 실시예에서, 도 8에 도시된 화살표들은 코어(706)를 통한 명령어들의 흐름 방향을 예시한다. 하나 이상의 프로세서 코어들(프로세서 코어(706)와 같은 것)이 도 7을 참조하여 논의된 것과 같은 단일 집적 회로 칩(또는 다이)상에 구현될 수 있다. 더욱이, 칩은 하나 이상의 공유 및/또는 사유 캐시(예컨대, 도 7의 캐시(708)), 상호접속부들(예컨대, 도 7의 상호접속부들(704 및/또는 112)), 제어 유닛들, 메모리 제어기들, 또는 기타 컴포넌트들을 포함할 수 있다.
도 8에 예시된 바와 같이, 프로세서 코어(706)는 코어(706)에 의한 실행을 위한 명령어들(조건부 브랜치들을 갖는 명령어들을 포함함)을 페치하기 위한 페치 유닛(fetch unit)(802)을 포함할 수 있다. 명령어들은 메모리(714)와 같은 임의의 스토리지 디바이스들로부터 페치될 수 있다. 코어(706)는 또한 페치된 명령어를 디코딩하기 위한 디코드 유닛(804)을 또한 포함할 수 있다. 예를 들어, 디코드 유닛(804)은 페치된 명령어를 복수의 uop(micro-operations)로 디코딩할 수 있다.
또한, 코어(706)는 스케줄 유닛(806)을 포함할 수 있다. 스케줄 유닛(806)은 명령어들이 디스패칭(dispatch)될 준비가 될 때까지, 예컨대 디코딩된 명령어의 모든 소스 값들이 이용 가능하게 될 때까지, 디코딩된 명령어들(예컨대, 디코드 유닛(804)으로부터 수신된 것)을 저장하는 것과 연관되는 다양한 동작들을 수행할 수 있다. 일 실시예에서, 스케줄 유닛(806)은 실행에 대해 실행 유닛(808)에게 디코딩된 명령어들을 스케줄링하고/또는 발행(또는 디스패치)할 수 있다. 실행 유닛(808)은 디스패치된 명령어들이 (예컨대, 디코드 유닛(804)에 의해) 디코딩되고 (예컨대, 스케줄 유닛(806)에 의해) 디스패치된 후에 디스패치된 명령어들을 실행할 수 있다. 실시예에서, 실행 유닛(808)은 2 이상의 실행 유닛을 포함할 수 있다. 실행 유닛(808)은 또한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 다양한 산술 연산들을 수행할 수 있고, 또한 하나 이상의 ALU(arithmetic logic unit)들을 포함할 수 있다. 실시예에서, 보조 프로세서(도시되지 않음)는 실행 유닛(808)과 연계하여 다양한 산술 연산들을 수행할 수 있다.
또한, 실행 유닛(808)은 명령어들을 비순차적(out-of-order)으로 실행할 수 있다. 따라서, 프로세서 코어(706)는 일 실시예에서 비순차적 프로세서 코어일 수 있다. 코어(706)는 또한 리타이어먼트 유닛(retirement unit)(810)을 포함할 수 있다. 리타이어먼트 유닛(810)은 실행된 명령어들이 커밋(commit)된 후에 실행된 명령어들을 리타이어할 수 있다. 실시예에서, 실행된 명령어들의 리타이어먼트는 프로세서 상태가 명령어들의 실행으로부터 커밋되는 것과, 명령어들에 의해 이용되는 물리적 레지스터들이 할당 해제(de-allocate)되는 것과, 기타 등등을 초래할 수 있다.
코어(706)는 또한 하나 이상의 버스들(예컨대, 버스들(804 및/또는 812))을 통해 프로세서 코어(706)의 컴포넌트들과 기타 컴포넌트들(예를 들어, 도 8을 참조하여 논의된 컴포넌트들) 간의 통신을 가능하게 하는 버스 유닛(714)을 포함할 수 있다. 코어(706)는 또한 코어(706)의 다양한 컴포넌트들에 의해 액세스되는 데이터(예를 들어, 전력 소비 상태 설정들과 관계되는 값들)를 저장하기 위한 하나 이상의 레지스터들(816)을 포함할 수 있다.
게다가, 도 7이 상호접속부(812)를 통해 코어(706)에 결합되는 유닛(720)을 예시하고 있지만, 상이한 실시예들에서, 제어 유닛(720)은 코어(706)의 내측과 같은 다른 곳에 위치할 수 있고, 버스(704)를 통해 코어에 결합될 수 있고, 기타 등등과 같이 될 수 있다.
일부 실시예들에서, 본 명세서에서 논의되는 컴포넌트들 중 하나 이상은 SOC(System On Chip) 디바이스로서 구체화될 수 있다. 도 9는 실시예에 따른 SOC 패키지의 블록도를 예시한다. 도 9에 예시된 바와 같이, SOC(902)는 하나 이상의 CPU(Central Processing Unit) 코어들(920), 하나 이상의 GPU(Graphics Processor Unit) 코어들(930), 입력/출력(I/O) 인터페이스(940), 및 메모리 제어기(942)를 포함한다. SOC 패키지(902)의 다양한 컴포넌트들은 다른 도면들을 참조하여 본 명세서에서 논의되는 것과 같은 상호접속부 또는 버스에 결합될 수 있다. 또한, SOC 패키지(902)는 다른 도면들을 참조하여 본 명세서에서 논의되는 것들과 같은 컴포넌트들보다 더 많은 것을 또는 더 적은 것을 포함할 수 있다. 또한, SOC 패키지(902)의 각각의 컴포넌트는, 예컨대 본 명세서에서 다른 도면들을 참조하여 논의된 바와 같은 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 일 실시예에서, SOC 패키지(902)(및 그 컴포넌트들)는, 예컨대 단일 반도체 디바이스로 패키징되는 하나 이상의 IC(Integrated Circuit) 다이상에 제공된다.
도 9에 예시된 바와 같이, SOC 패키지(902)는 메모리 제어기(942)를 통해 메모리(960)(이는 다른 도면들을 참조하여 본 명세서에서 논의되는 메모리와 유사하거나 동일한 것일 수 있음)에 결합된다. 실시예에서, 메모리(960)(또는 이것의 일부)는 SOC 패키지(902)상에 통합될 수 있다.
I/O 인터페이스(940)는 예를 들어, 다른 도면들을 참조하여 본 명세서에서 논의되는 것과 같은 상호접속부 및/또는 버스를 통해 하나 이상의 I/O 디바이스들(970)에 결합될 수 있다. I/O 디바이스(들)(970)는 키보드, 마우스, 터치패드, 디스플레이, 이미지/비디오 캡처 디바이스(예를 들어, 카메라 또는 캠코더/비디오 레코더), 터치스크린, 스피커, 또는 이와 유사한 것 중 하나 이상을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 포인트 투 포인트(point-to-point: PtP) 구성으로 배열되는 컴퓨팅 시스템(1000)을 예시한다. 특히, 도 10은 프로세서들, 메모리, 및 입력/출력 디바이스들이 복수의 포인트 투 포인트 인터페이스들에 의해 상호접속되는 시스템을 나타낸다.
도 10에 예시된 바와 같이, 시스템(1000)은 몇 개의 프로세서를 포함할 수 있는데, 명확성을 위해 그 중에서 두 개의 프로세서(1002와 1004)만이 도시되었다. 프로세서들(1002와 1004)은 각각이 메모리들(1010과 1012)과의 통신을 가능하게 위한 로컬 MCH(memory controller hub)(1006과 1008)를 포함할 수 있다. MCH(1006과 1008)는 일부 실시예들에서 도 1의 메모리 제어기(120) 및/또는 로직(125)을 포함할 수 있다.
실시예에서, 프로세서들(1002와 1004)은 도 7을 참조하여 논의된 프로세서들(702) 중 하나일 수 있다. 프로세서들(1002와 1004)은 PtP 인터페이스 회로들(1016과 1018)을 사용하는 포인트 투 포인트(PtP) 인터페이스(1014)를 통해 각각 데이터를 교환할 수 있다. 또한, 프로세서들(1002와 1004)은 각각이 포인트 투 포인트 인터페이스 회로들(1026, 1028, 1030 및 1032)을 이용하는 개별 PtP 인터페이스들(1022와 1024)을 통해 칩셋(1020)과 데이터를 교환할 수 있다. 칩셋(1020)은 예를 들어, PtP 인터페이스 회로(1037)를 이용하는 고성능 그래픽 인터페이스(1036)를 통해 고성능 그래픽 회로(1034)와 데이터를 추가로 교환할 수 있다.
도 10에 도시된 바와 같이, 도 1의 코어들(106) 및/또는 캐시(108) 중 하나 이상은 프로세서들(1004) 내에 위치될 수 있다. 그러나, 본 발명의 기타 실시예들은 도 10의 시스템(1000) 내의 다른 회로들, 로직 유닛들, 또는 디바이스들 내에 존재할 수 있다. 게다가, 본 발명의 기타 실시예들은 도 10에 도시된 몇 개의 회로들, 로직 유닛들, 또는 디바이스들의 전체에 걸쳐서 분포될 수 있다.
칩셋(1020)은 PtP 인터페이스 회로(1041)를 사용하는 버스(1040)와 통신할 수 있다. 버스(1040)는 그와 통신하는 하나 이상의 디바이스, 예를 들어, 버스 브리지(1042) 및 I/O 디바이스(1043)를 가질 수 있다. 버스(1044)를 통해, 버스 브리지(1043)는 키보드/마우스(1045), 통신 디바이스들(1046)(예를 들어, 모뎀들, 네트워크 인터페이스 디바이스들, 또는 컴퓨터 네트워크(1003)와 통신할 수 있는 기타 통신 디바이스들), 오디오 I/O 디바이스, 및/또는 데이터 저장 디바이스(1048)와 같은 다른 디바이스들과 통신할 수 있다. (하드 디스크 드라이브 또는 NAND 플래시 기반의 솔리드 스테이트 드라이브일 수 있는)데이터 저장 디바이스(1048)는 프로세서들(1004)에 의해 실행될 수 있는 코드(1049)를 저장할 수 있다.
하기 예들은 추가적인 실시예들과 관련된다.
예 1은 휘발성 메모리, 불휘발성 메모리, 및 제어기를 포함하는 메모리 디바이스이며, 이 제어기는 메모리 버퍼, 및 애플리케이션으로부터의 요구들에 응답하여 메모리 버퍼를 통해 불휘발성 메모리와 휘발성 메모리 간에 데이터를 전송하는 로직을 포함하고, 메모리 버퍼내의 데이터는 애플리케이션에 액세스할 수 있다.
예 2에서, 예 1의 휘발성 메모리는 DRAM을 선택적으로 포함하고 불휘발성 메모리는 3D 크로스포인트 메모리를 포함한다.
예 3에서, 예들 1-2 중 어느 하나의 과제는 휘발성 메모리를 위한 백업을 제공하는 불휘발성 메모리를 선택적으로 포함할 수 있다.
예 4에서, 예들 1-3 중 어느 하나의 과제는 페이지-인 요구를 수신하고, 페이지-인 요구에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로 데이터의 페이지를 이동시키고, 데이터의 페이지가 이용가능하다는 신호를 애플리케이션에 제공하며, 애플리케이션으로부터의 판독 동작에 응답하여, 메모리 버퍼로부터 휘발성 메모리로 데이터의 페이지를 기입하는 로직을 선택적으로 포함할 수 있다.
예 5에서, 예들 1-4 중 어느 하나의 과제는 복수의 캐시 라인들을 포함하는 메모리 버퍼를 선택적으로 포함할 수 있고, 제어기는 캐시 라인이 휘발성 메모리에 기입될 때 메모리 버퍼내의 캐시 라인들을 무효화하는 로직을 더 포함한다.
예 6에서, 예들 1-5 중 어느 하나의 과제는 페이지-아웃 요구를 수신하고, 페이지-아웃 요구에 응답하여, 미리결정된 어드레스에 대한 판독 동작을 수신하고, 판독 동작에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로 데이터의 페이지를 판독하며, 데이터의 페이지를 불휘발성 메모리에 기입하는 로직을 선택적으로 포함할 수 있다.
예 7에서, 예들 1-6 중 어느 하나의 과제는 전력 저장소(power store)를 선택적으로 포함할 수 있다.
예 8은 운영 체제와 적어도 하나의 애플리케이션을 실행하기 위한 프로세서, 메모리 디바이스, 및 적어도 하나의 애플리케이션과 메모리 디바이스간의 메모리 액세스 동작들을 관리하는 드라이버를 포함하는 전자 디바이스이며, 메모리 디바이스는 휘발성 메모리, 불휘발성 메모리, 및 제어기를 포함하고, 제어기는 메모리 버퍼, 및 애플리케이션으로부터의 요구들에 응답하여 메모리 버퍼를 통해 불휘발성 메모리와 휘발성 메모리 간에 데이터를 전송하는 로직을 포함한다.
예 9에서, 예 8의 휘발성 메모리는 DRAM을 선택적으로 포함할 수 있고, 불휘발성 메모리는 3D 크로스포인트 메모리를 포함한다.
예 10에서, 예들 8-9 중 어느 하나의 과제는 휘발성 메모리를 위한 백업을 제공하는 불휘발성 메모리를 선택적으로 포함할 수 있다.
예 11에서, 예들 8-10 중 어느 하나의 과제는 불휘발성 메모리로부터 휘발성 메모리로 데이터의 페이지를 이동시키는 페이지-인 요구를 생성하고, 프로세서에서 페이지에 대한 하나 이상의 캐시 라인을 무효화하는 로직을 선택적으로 포함할 수 있다.
예 12에서, 예들 8-11 중 어느 하나의 과제는 페이지-인 요구를 수신하고, 페이지-인 요구에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로 데이터의 페이지를 이동시키고, 데이터의 페이지가 이용가능하다는 신호를 애플리케이션에 제공하며, 애플리케이션으로부터의 판독 동작에 응답하여, 메모리 버퍼로부터 휘발성 메모리로 데이터의 페이지를 기입하는 로직을 선택적으로 포함할 수 있다.
예 13에서, 예들 8-12 중 어느 하나의 과제는 복수의 캐시 라인들을 포함하는 메모리 버퍼와, 캐시 라인이 휘발성 메모리에 기입될 때 메모리 버퍼내의 캐시 라인들을 무효화하는 로직을 선택적으로 포함할 수 있다.
예 14에서, 예들 8-13 중 어느 하나의 과제는 불휘발성 메모리로부터 휘발성 메모리로 데이터의 페이지를 이동시키는 페이지-아웃 요구를 생성하는 로직을 선택적으로 포함할 수 있다.
예 15에서, 예들 8-14 중 어느 하나의 과제는 페이지-아웃 요구를 수신하고, 페이지-아웃 요구에 응답하여, 미리결정된 어드레스에 대한 판독 동작을 수신하고, 판독 동작에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로의 데이터의 페이지를 판독하며, 데이터의 페이지를 불휘발성 메모리에 기입하는 로직을 선택적으로 포함할 수 있다.
예 16에서, 예들 8-15 중 어느 하나의 과제는 전력 저장소를 선택적으로 포함할 수 있다.
예 17은 휘발성 메모리와 불휘발성 메모리를 포함하는 메모리 디바이스를 위한 제어기이며, 제어기는 메모리 버퍼, 및 애플리케이션으로부터의 요구들에 응답하여 메모리 버퍼를 통해 불휘발성 메모리와 휘발성 메모리 간에 데이터를 전송하는 로직을 포함하고, 메모리 버퍼내의 데이터는 애플리케이션에 액세스할 수 있다.
예 18에서, 예 17의 휘발성 메모리는 DRAM을 선택적으로 포함할 수 있고, 불휘발성 메모리는 3D 크로스포인트 메모리를 포함한다.
예 19에서, 예들 17-18 중 어느 하나의 과제는 휘발성 메모리를 위한 백업을 제공하는 불휘발성 메모리를 선택적으로 포함할 수 있다.
예 20에서, 예들 17-19 중 어느 하나의 과제는 페이지-인 요구를 수신하고, 페이지-인 요구에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로 데이터의 페이지를 이동시키고, 데이터의 페이지가 이용가능하다는 신호를 애플리케이션에 제공하며, 애플리케이션으로부터의 판독 동작에 응답하여, 메모리 버퍼로부터 휘발성 메모리로 데이터의 페이지를 기입하는 로직을 선택적으로 포함할 수 있다.
예 21에서, 예들 17-20 중 어느 하나의 과제는 복수의 캐시 라인들을 포함하는 메모리 버퍼와, 캐시 라인이 휘발성 메모리에 기입될 때 메모리 버퍼내의 캐시 라인들을 무효화하는 로직을 선택적으로 포함할 수 있다.
예 22에서, 예들 17-21 중 어느 하나의 과제는 페이지-아웃 요구를 수신하고, 페이지-아웃 요구에 응답하여, 미리결정된 어드레스에 대한 판독 동작을 수신하고, 판독 동작에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로의 데이터의 페이지를 판독하며, 데이터의 페이지를 휘발성 메모리에 기입하는 로직을 선택적으로 포함할 수 있다.
예 23은 휘발성 메모리와 불휘발성 메모리를 포함하는 메모리 디바이스를 위한 제어기에 의해 실행될 때, 제어기가 애플리케이션으로부터의 요구들에 응답하여 메모리 버퍼를 통해 불휘발성 메모리와 휘발성 메모리 간에 데이터를 전송하는 로직으로 구성되는 비일시적 컴퓨터 판독가능 매체상에 저장된 로직 명령어들을 포함하는 컴퓨터 프로그램 제품이며, 메모리 버퍼내의 데이터는 애플리케이션에 액세스할 수 있다.
예 24에서, 예 23의 과제는 휘발성 메모리와 불휘발성 메모리를 포함하는 메모리 디바이스를 위한 제어기에 의해 실행될 때, 제어기가 페이지-인 요구를 수신하고, 페이지-인 요구에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로 데이터의 페이지를 이동시키고, 데이터의 페이지가 이용가능하다는 신호를 애플리케이션에 제공하며, 애플리케이션으로부터의 판독 동작에 응답하여, 메모리 버퍼로부터 휘발성 메모리로 데이터의 페이지를 기입하도록 구성되는, 비일시적 컴퓨터 판독가능 매체상에 저장된 로직 명령어들을 선택적으로 포함할 수 있다.
예 25에서, 예들 23-24 중 어느 하나의 과제는 복수의 캐시 라인들을 포함하는 메모리 버퍼와, 휘발성 메모리와 불휘발성 메모리를 포함하는 메모리 디바이스를 위한 제어기에 의해 실행될 때, 제어기가 캐시 라인이 휘발성 메모리에 기입될 때 메모리 버퍼내의 캐시 라인들을 무효화하도록 구성되는, 비일시적 컴퓨터 판독가능 매체상에 저장된 로직 명령어들을 선택적으로 포함할 수 있다.
예 26에서, 예들 23-25중 어느 하나의 과제는 휘발성 메모리와 불휘발성 메모리를 포함하는 메모리 디바이스를 위한 제어기에 의해 실행될 때, 제어기가 페이지-아웃 요구를 수신하고, 페이지-아웃 요구에 응답하여, 미리결정된 어드레스에 대한 판독 동작을 수신하고, 판독 동작에 응답하여, 불휘발성 메모리로부터 메모리 버퍼로의 데이터의 페이지를 판독하며, 데이터의 페이지를 불휘발성 메모리에 기입하도록 구성하는, 비일시적 컴퓨터 판독가능 매체상에 저장된 로직 명령어들을 선택적으로 포함할 수 있다.
본 발명의 다양한 실시예들에서, 본 명세서에서 논의된 동작들은, 본 명세서에서 논의된 프로세스를 실행하도록 컴퓨터를 프로그래밍하는데 사용되는 명령어들(또는 소프트웨어 프로시저들)을 저장한 유형의(예를 들어, 비일시적인) 기계 판독가능 또는 컴퓨터 판독가능 매체를 예로서 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는, 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드, 또는 이들의 조합들로서 구현될 수 있다. 또한, 용어 "로직"은 예로서, 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 조합들을 포함할 수 있다. 기계 판독가능 매체는 본 명세서에서 논의된 것들과 같은 스토리지 디바이스를 포함할 수 있다.
본 명세서에서 "일 실시예", "실시예"라고 지칭되는 것은 실시예와 연계하여 기술되는 특정의 특징, 구조, 또는 특성이 적어도 한 구현에 포함될 수 있다는 것을 의미한다. 본 명세서의 여러 곳에서 "일 실시예에서"라는 표현이 등장하는 것은 모두 동일 실시예를 지칭할 수도 있고 그렇지 않을 수도 있다.
또한, 상세한 설명 및 청구항에서, "결합(coupled)" 및 "접속(connected)"이라는 용어는, 그 파생어들과 함께 사용될 수 있다. 본 발명의 일부 실시예들에서, "접속"은 2 이상의 요소들이 서로 직접적인 물리적 접촉 또는 전기적 접촉을 이루는 것을 나타내는데 사용될 수 있다. "결합"은 2 이상의 요소들이 직접적인 물리적 또는 전기적 접촉을 이루는 것을 의미할 수 있다. 그러나, "결합"은 또한 2 이상의 요소들이 서로 직접적인 접촉을 이루지 않을 수 있지만 여전히 서로 협력하거나 상호 작용할 수 있는 것을 의미할 수 있다.
따라서, 본 발명의 실시예들이 구조적 특징들 및/또는 방법론적 작용들에 특정적인 언어로 기술되어 있지만, 청구된 과제는 기술된 특정의 특징 또는 작용들에만 제한될 수 없다는 것을 이해해야 한다. 오히려, 특정의 특징들 및 작용들은 청구된 과제를 구현하는 예시적 형태로서 개시된 것이다.

Claims (22)

  1. 메모리 디바이스로서,
    휘발성 메모리;
    불휘발성 메모리; 및
    제어기
    를 포함하고,
    상기 제어기는,
    메모리 버퍼;
    애플리케이션으로부터의 요구들에 응답하여 상기 메모리 버퍼를 통해 상기 불휘발성 메모리와 상기 휘발성 메모리 간에 데이터를 전송하는 로직 - 상기 메모리 버퍼 내의 데이터는 상기 애플리케이션에 액세스할 수 있음 -; 및
    페이지-인 요구(page-in request)를 수신하고, 상기 페이지-인 요구에 응답하여, 상기 불휘발성 메모리로부터 상기 메모리 버퍼로 데이터의 페이지를 이동시키고, 상기 데이터의 페이지가 이용가능하다는 신호를 상기 애플리케이션에 제공하며, 상기 애플리케이션으로부터의 판독 동작에 응답하여, 상기 메모리 버퍼로부터 상기 휘발성 메모리로 데이터의 페이지를 기입하는 로직
    을 포함하고,
    상기 메모리 버퍼는 복수의 캐시 라인들을 포함하고,
    상기 제어기는 상기 캐시 라인이 상기 휘발성 메모리에 기입될 때 상기 메모리 버퍼 내의 상기 캐시 라인들을 무효화하는 로직을 더 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 휘발성 메모리는 DRAM을 포함하고;
    상기 불휘발성 메모리는 3D (3 dimensional) 크로스포인트 메모리를 포함하는, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 불휘발성 메모리는 상기 휘발성 메모리를 위한 백업을 제공하는, 메모리 디바이스.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제어기는,
    페이지-아웃 요구(page-out request)를 수신하고, 상기 페이지-아웃 요구에 응답하여,
    미리결정된 어드레스에 대한 판독 동작을 수신하고,
    상기 판독 동작에 응답하여, 상기 휘발성 메모리로부터 상기 메모리 버퍼로의 데이터의 페이지를 판독하며,
    상기 데이터의 페이지를 상기 불휘발성 메모리에 기입하는
    로직을 포함하는, 메모리 디바이스.
  7. 삭제
  8. 전자 디바이스로서,
    운영 체제와 적어도 하나의 애플리케이션을 실행하기 위한 프로세서;
    메모리 디바이스; 및
    상기 적어도 하나의 애플리케이션과 상기 메모리 디바이스 간의 메모리 액세스 동작들을 관리하는 드라이버
    를 포함하고,
    상기 메모리 디바이스는,
    휘발성 메모리;
    불휘발성 메모리; 및
    제어기
    를 포함하고,
    상기 제어기는,
    메모리 버퍼;
    상기 애플리케이션으로부터의 요구들에 응답하여 상기 메모리 버퍼를 통해 상기 불휘발성 메모리와 상기 휘발성 메모리 간에 데이터를 전송하는 로직 - 상기 메모리 버퍼 내의 데이터는 상기 애플리케이션에 액세스할 수 있음 -; 및
    페이지-인 요구를 수신하고, 상기 페이지-인 요구에 응답하여, 상기 불휘발성 메모리로부터 상기 메모리 버퍼로 데이터의 페이지를 이동시키고, 상기 데이터의 페이지가 이용가능하다는 신호를 상기 애플리케이션에 제공하며, 상기 애플리케이션으로부터의 판독 동작에 응답하여, 상기 메모리 버퍼로부터 상기 휘발성 메모리로 데이터의 페이지를 기입하는 로직
    을 포함하고,
    상기 드라이버는, 불휘발성 메모리로부터 휘발성 메모리로 데이터의 페이지를 이동시키는 페이지-인 요구를 생성하고, 상기 프로세서에서 상기 페이지에 대한 하나 이상의 캐시 라인을 무효화하는 로직을 포함하고,
    상기 메모리 버퍼는 복수의 캐시 라인들을 포함하고,
    상기 제어기는 상기 캐시 라인이 상기 휘발성 메모리에 기입될 때 상기 메모리 버퍼 내의 상기 캐시 라인들을 무효화하는 로직을 포함하는, 전자 디바이스.
  9. 제8항에 있어서,
    상기 휘발성 메모리는 DRAM을 포함하고;
    상기 불휘발성 메모리는 3D 크로스포인트 메모리를 포함하는, 전자 디바이스.
  10. 제8항에 있어서,
    상기 불휘발성 메모리는 상기 휘발성 메모리를 위한 백업을 제공하는, 전자 디바이스.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제8항에 있어서,
    상기 드라이버는 불휘발성 메모리로부터 휘발성 메모리로 데이터의 페이지를 이동시키는 페이지-아웃 요구를 생성하는 로직을 포함하는, 전자 디바이스.
  15. 제8항에 있어서,
    상기 제어기는,
    페이지-아웃 요구를 수신하고, 상기 페이지-아웃 요구에 응답하여,
    미리결정된 어드레스에 대한 판독 동작을 수신하고;
    상기 판독 동작에 응답하여, 상기 휘발성 메모리로부터 상기 메모리 버퍼로의 데이터의 페이지를 판독하며;
    상기 데이터의 페이지를 상기 불휘발성 메모리에 기입하는
    로직을 포함하는, 전자 디바이스.
  16. 삭제
  17. 휘발성 메모리와 불휘발성 메모리를 포함하는 메모리 디바이스를 위한 제어기로서,
    메모리 버퍼;
    애플리케이션으로부터의 요구들에 응답하여 상기 메모리 버퍼를 통해 상기 불휘발성 메모리와 상기 휘발성 메모리 간에 데이터를 전송하는 로직 - 상기 메모리 버퍼 내의 데이터는 상기 애플리케이션에 액세스할 수 있음 -; 및
    페이지-인 요구를 수신하고, 상기 페이지-인 요구에 응답하여, 상기 불휘발성 메모리로부터 상기 메모리 버퍼로 데이터의 페이지를 이동시키고, 상기 데이터의 페이지가 이용가능하다는 신호를 상기 애플리케이션에 제공하며, 상기 애플리케이션으로부터의 판독 동작에 응답하여, 상기 메모리 버퍼로부터 상기 휘발성 메모리로 데이터의 페이지를 기입하는 로직
    을 포함하고,
    상기 메모리 버퍼는 복수의 캐시 라인들을 포함하고,
    상기 제어기는 상기 캐시 라인이 상기 휘발성 메모리에 기입될 때 상기 메모리 버퍼 내의 상기 캐시 라인들을 무효화하는 로직을 더 포함하는, 제어기.
  18. 제17항에 있어서,
    상기 휘발성 메모리는 DRAM을 포함하고;
    상기 불휘발성 메모리는 3D 크로스포인트 메모리를 포함하는, 제어기.
  19. 제17항에 있어서,
    상기 불휘발성 메모리는 상기 휘발성 메모리를 위한 백업을 제공하는, 제어기.
  20. 삭제
  21. 삭제
  22. 제17항에 있어서,
    페이지-아웃 요구를 수신하고, 상기 페이지-아웃 요구에 응답하여,
    미리결정된 어드레스에 대한 판독 동작을 수신하고;
    상기 판독 동작에 응답하여, 상기 휘발성 메모리로부터 상기 메모리 버퍼로의 데이터의 페이지를 판독하며;
    상기 데이터의 페이지를 상기 불휘발성 메모리에 기입하는
    로직을 더 포함하는, 제어기.
KR1020157031984A 2013-06-27 2014-06-23 하이브리드 메모리 디바이스 KR101719092B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/928,694 2013-06-27
US13/928,694 US9129674B2 (en) 2013-06-27 2013-06-27 Hybrid memory device
PCT/US2014/043678 WO2014209891A1 (en) 2013-06-27 2014-06-23 Hybrid memory device

Publications (2)

Publication Number Publication Date
KR20150140361A KR20150140361A (ko) 2015-12-15
KR101719092B1 true KR101719092B1 (ko) 2017-04-04

Family

ID=52115471

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157031984A KR101719092B1 (ko) 2013-06-27 2014-06-23 하이브리드 메모리 디바이스

Country Status (9)

Country Link
US (1) US9129674B2 (ko)
EP (1) EP3014623B1 (ko)
JP (1) JP6112594B2 (ko)
KR (1) KR101719092B1 (ko)
CN (1) CN105247617B (ko)
BR (1) BR112015029848B1 (ko)
RU (1) RU2627100C2 (ko)
TW (1) TWI537725B (ko)
WO (1) WO2014209891A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10198350B2 (en) * 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US10838646B2 (en) * 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
US10380022B2 (en) * 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US9129674B2 (en) 2013-06-27 2015-09-08 Intel Corporation Hybrid memory device
US10248328B2 (en) * 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
CN111176585B (zh) 2013-11-07 2024-05-03 奈特力斯股份有限公司 混合内存模块以及操作混合内存模块的系统和方法
US11182284B2 (en) * 2013-11-07 2021-11-23 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US20150347151A1 (en) * 2014-05-28 2015-12-03 Diablo Technologies Inc. System and method for booting from a non-volatile memory
CN106155926B (zh) * 2015-04-09 2019-11-26 澜起科技股份有限公司 存储器及存储器的数据交互方法
EP3286654B1 (en) * 2015-04-20 2021-10-27 Netlist, Inc. Memory module and system and method of operation
US10573385B2 (en) 2015-05-28 2020-02-25 Intel Corporation Ferroelectric based memory cell with non-volatile retention
US9799402B2 (en) 2015-06-08 2017-10-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and program method thereof
US10078448B2 (en) 2015-07-08 2018-09-18 Samsung Electronics Co., Ltd. Electronic devices and memory management methods thereof
US10725689B2 (en) 2015-08-31 2020-07-28 Hewlett Packard Enterprise Development Lp Physical memory region backup of a volatile memory to a non-volatile memory
US10303372B2 (en) 2015-12-01 2019-05-28 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
US10152262B2 (en) 2016-05-03 2018-12-11 Micron Technology, Inc. Memory access techniques in memory devices with multiple partitions
US10714179B2 (en) 2016-10-07 2020-07-14 Hewlett-Packard Development Company, L.P. Hybrid memory devices
KR20180078512A (ko) * 2016-12-30 2018-07-10 삼성전자주식회사 반도체 장치
US20180239725A1 (en) * 2017-02-17 2018-08-23 Intel Corporation Persistent Remote Direct Memory Access
US11175853B2 (en) * 2017-05-09 2021-11-16 Samsung Electronics Co., Ltd. Systems and methods for write and flush support in hybrid memory
KR102427323B1 (ko) * 2017-11-08 2022-08-01 삼성전자주식회사 반도체 메모리 모듈, 반도체 메모리 시스템, 그리고 반도체 메모리 모듈을 액세스하는 액세스 방법
US10705963B2 (en) * 2018-03-21 2020-07-07 Micron Technology, Inc. Latency-based storage in a hybrid memory system
TW202014898A (zh) 2018-10-04 2020-04-16 宏碁股份有限公司 電腦系統、其遊戲載入方法及電腦程式產品
US11537521B2 (en) 2019-06-05 2022-12-27 Samsung Electronics Co., Ltd. Non-volatile dual inline memory module (NVDIMM) for supporting dram cache mode and operation method of NVDIMM
US11513725B2 (en) * 2019-09-16 2022-11-29 Netlist, Inc. Hybrid memory module having a volatile memory subsystem and a module controller sourcing read strobes to accompany read data from the volatile memory subsystem
CN113050874A (zh) * 2019-12-26 2021-06-29 华为技术有限公司 一种内存设置方法以及装置
US11954358B2 (en) * 2020-06-23 2024-04-09 Micron Technology, Inc. Cache management in a memory subsystem

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294295A1 (en) 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
US20070288683A1 (en) 2006-06-07 2007-12-13 Microsoft Corporation Hybrid memory device with single interface
US20090193193A1 (en) 2008-01-28 2009-07-30 Spansion Llc Translation table coherency mecahanism using cache way and set index write buffers
US20120063235A1 (en) 2010-09-13 2012-03-15 Samsung Electronics Co., Ltd. Memory Devices For Reducing Boosting Charge Leakage And Systems Including The Same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62224845A (ja) * 1986-03-26 1987-10-02 Hitachi Ltd 仮想記憶方式
JPH04195442A (ja) * 1990-11-28 1992-07-15 Fujitsu Ltd アドレス変換機構を利用したメモリ管理方式
JPH07230411A (ja) * 1994-02-18 1995-08-29 Fujitsu Ltd フラッシュメモリカード装置
JP2000251035A (ja) 1999-02-26 2000-09-14 Hitachi Ltd メモリカード
JP4211254B2 (ja) * 2001-12-04 2009-01-21 関西電力株式会社 固体酸化物形燃料電池
KR101197556B1 (ko) 2006-01-09 2012-11-09 삼성전자주식회사 불 휘발성 메모리의 프로그램 동작을 검증하는 장치 및방법, 그리고 그 장치를 포함한 메모리 카드
KR100772863B1 (ko) * 2006-01-13 2007-11-02 삼성전자주식회사 요구 페이징 기법을 적용한 시스템에서 페이지 교체 수행시간을 단축시키는 방법 및 장치
KR100699893B1 (ko) * 2006-01-23 2007-03-28 삼성전자주식회사 하이브리드 디스크 드라이브 및 하이브리드 디스크드라이브의 데이터 제어방법
US7564722B2 (en) 2007-01-22 2009-07-21 Micron Technology, Inc. Memory system and method having volatile and non-volatile memory devices at same hierarchical level
JP2009104687A (ja) * 2007-10-22 2009-05-14 Fujitsu Ltd 記憶装置及び制御回路
US7855916B2 (en) 2007-10-24 2010-12-21 Rao G R Mohan Nonvolatile memory systems with embedded fast read and write memories
US8560761B2 (en) * 2008-03-31 2013-10-15 Spansion Llc Memory resource management for a flash aware kernel
JP5085446B2 (ja) * 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
KR101547326B1 (ko) * 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
US8567475B2 (en) * 2011-05-04 2013-10-29 Kenneth Eugene Boone Overhead gate systems
US9129674B2 (en) 2013-06-27 2015-09-08 Intel Corporation Hybrid memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294295A1 (en) 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
US20070288683A1 (en) 2006-06-07 2007-12-13 Microsoft Corporation Hybrid memory device with single interface
US20090193193A1 (en) 2008-01-28 2009-07-30 Spansion Llc Translation table coherency mecahanism using cache way and set index write buffers
US20120063235A1 (en) 2010-09-13 2012-03-15 Samsung Electronics Co., Ltd. Memory Devices For Reducing Boosting Charge Leakage And Systems Including The Same

Also Published As

Publication number Publication date
BR112015029848B1 (pt) 2022-12-13
RU2015151127A (ru) 2017-05-31
JP2016523411A (ja) 2016-08-08
CN105247617A (zh) 2016-01-13
EP3014623A4 (en) 2017-03-01
WO2014209891A1 (en) 2014-12-31
BR112015029848A2 (pt) 2017-07-25
TW201508483A (zh) 2015-03-01
EP3014623A1 (en) 2016-05-04
KR20150140361A (ko) 2015-12-15
US20150003175A1 (en) 2015-01-01
JP6112594B2 (ja) 2017-04-12
CN105247617B (zh) 2020-06-12
TWI537725B (zh) 2016-06-11
US9129674B2 (en) 2015-09-08
BR112015029848A8 (pt) 2019-12-24
RU2627100C2 (ru) 2017-08-03
EP3014623B1 (en) 2019-03-13

Similar Documents

Publication Publication Date Title
KR101719092B1 (ko) 하이브리드 메모리 디바이스
US10296217B2 (en) Techniques to configure a solid state drive to operate in a storage mode or a memory mode
JP6373559B2 (ja) メモリ装置及びメモリ装置の動作方法
US9250999B1 (en) Non-volatile random access memory in computer primary memory
EP3361386B1 (en) Intelligent far memory bandwidth scaling
US9477409B2 (en) Accelerating boot time zeroing of memory based on non-volatile memory (NVM) technology
US20190042414A1 (en) Nvdimm emulation using a host memory buffer
KR20160039262A (ko) 메모리 관리
US9454214B2 (en) Memory state management for electronic device
US20190042415A1 (en) Storage model for a computer system having persistent system memory
EP4060505A1 (en) Techniques for near data acceleration for a multi-core architecture
JP2018152112A (ja) メモリ装置及びメモリ装置の動作方法
KR102518010B1 (ko) 휘발성 메모리에 대한 극성 기반 데이터 트랜스퍼 기능
JP2022161812A (ja) 低電力のコヒーレントメモリデバイスにアクセスする場合のプロセッサストールの回避法
US20170153994A1 (en) Mass storage region with ram-disk access and dma access
KR20160023835A (ko) 메모리 브로드캐스트 명령
KR20150035078A (ko) 반도체 장치 및 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant