JP5085446B2 - 三次元メモリデバイス - Google Patents
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Description
Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
積層されたマットが3つ以上の複数グループに分けられ、その複数グループの一つが選択されるときに、残りのグループの一部においてメモリセルがリーク電流の流れる状態にバイアスされ、残部においてメモリセルがリーク電流の流れない状態にバイアスされ、
前記各マットは、前記アクセス信号線とデータ線のクロスポイントに、電圧印加により抵抗値を可逆的に設定できる可変抵抗素子とダイオードの直列接続により構成されたメモリセルを配置して構成され、
前記残りグループの一部において、アクセス信号線とデータ線の間がダイオードが逆バイアスの状態に設定され、前記残部において、アクセス信号線とデータ線の間がダイオードが略ゼロバイアスの状態に設定されることを特徴とする。
半導体基板と、
前記半導体基板上にメモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成されて、前記三次元セルアレイの読み出し及び書き込み制御を行う制御回路とを備え、
前記制御回路は、前記三次元セルアレイのマットを3つ以上の複数グループに分けて、その複数グループの一つを選択するときに、残りのグループの一部を同時に選択し、残部を非選択とするグループ選択回路を有し、
前記グループ選択回路は、
入力されるアドレスビットに基づいて選択メモリセルを含む選択グループに属する複数のマット番号を、2i(iは、グループ数)を法とする既約剰余として計算する計算回路と、
前記計算回路の結果に基づいて、前記複数グループの一つを選択する第1の選択信号及び、前記残りのグループの一部を同時に選択する第2の選択信号をデコードするグループ選択信号デコード回路とを有する
ことを特徴とする。
この発明のさらに他の態様による三次元メモリデバイスは、
半導体基板と、
前記半導体基板上にメモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成されて、前記三次元セルアレイの読み出し及び書き込み制御を行う制御回路とを備え、
前記制御回路は、前記三次元セルアレイのマットを3つ以上の複数グループに分けて、その複数グループの一つを選択するときに、残りのグループの一部を同時に選択し、残部を非選択とするグループ選択回路を有し、
前記三次元セルアレイの各マットは、前記アクセス信号線とデータ線のクロスポイントに、電圧印加により抵抗値を可逆的に設定できる可変抵抗素子とダイオードの直列接続により構成されたメモリセルを配置して構成され、
前記三次元セルアレイ内で前記複数グループの一つが選択されるときに、残りのグループの一部においてアクセス信号線とデータ線の間がダイオードが逆バイアスの状態に設定され、残部においてメモリセルがリークのない非活性状態に設定される
ことを特徴とする。
図1は、実施の形態による三次元(3D)セルアレイ構造のReRAMについて、その3Dセルアレイブロック1と下地制御回路2の構成概要を示している。ここでは、セルアレイブロック1は、説明を簡単にするため、4層のセルアレイMA0〜MA3が積層された例を示している。
実施の形態の技術的要素をまとめると、次の通りである。
具体的な実施の形態の説明に先立って、先ず図4を参照して、ビット線BLとワード線WLをそれぞれ隣接セルアレイ間で共有する方式とした3D−ReRAMにおけるリーク電流の影響、具体的に選択セルについて、どれだけ離れたマットの不良セルの影響が現れるかを検討する。
図6は、16層マット構成で、上に説明した2グループ分けの場合(binaryの場合)である。左側に異なるワード線とビット線に属するセルをイメージして16層のマットを二つのメモリセルの柱として示す。下線を付した番号が、下から数えたマット番号である。グループ番号は、バイナリの場合は0と1がワード線ごとに交互に繰り返される。
図7は、同様の16マット構成で3グループ分けの場合(ternary の場合)である。即ちワード線群WL0,WL3,WL6をグループ0、ワード線群WL1,WL4,WL7をグループ1、ワード線群WL2,WL5,WL8をグループ2と設定している。
図8は、同様の16マット構成で4グループ分けの場合(quadrupleの場合)である。即ちワード線群WL0,WL4,WL8をグループ0、ワード線群WL1,WL5をグループ1、ワード線群WL2,WL6をグループ2、ワード線群WL3,WL7をグループ3、と設定している。
上述のように、ワード線の選択グループを、binary, ternary, quadruple と増やすと、リーク電流の選択ワード線グループへの影響を小さく出来ることが分かった。この場合、ワード線はマット間で共用されるため、グループ間の選択ロジックに工夫がいる。次にこのワード線選択ロジックを説明する。
以上、ワード線グループの分割とマット選択の規則についてまとめたが、これらを実際に3Dセルアレイに適用する際の具体的な方法について説明する。まずワード線を3以上のグループに分けた場合について、セルアレイのリークの影響を具体的に見てみる。
図12は、ワード線及びビット線選択回路部の詳細構成を示している。3Dセルアレイは、センスアンプ(SA)106を共有するビット線群の範囲をひとつのセルアレイユニット(以下、スタンバイユニットという)100として、それらのビット線群の一つがビット線選択回路103により選択されて、ローカルバスLB_mに接続される。ビット線選択回路103としてここでは簡略に選択トランジスタであるNMOSトランジスタQN2のみ示している。
図13は、メモリチップの構成と活性化の選択のひとつの方式を説明するための図である。ここでは、一つのセルアレイブロックが32マットで、1マットが1k本のワード線を有し、一つのメインワード線を選択することにより複数の部分ワード線ドライバに選択信号が送られて、複数のワード線が選択される、ダブルワード線スキーム方式の場合を想定している。
ternaryの場合(i=3)について具体的なワード線選択信号発生回路を検討する。
・(m−1)br:5ビット加算回路(5 bit adder)201にmのアドレスビットと、1の5ビットの補数11111を入力して加算結果のm−1を求める。この結果をmod 6の剰余を求める剰余回路(5 bit residue(6))202に入力して、剰余の2進数表現(m−1)br(r=0〜4)を得る。
・(m)br:5ビットのmのアドレスビットをmod 6の剰余を求める剰余回路(5 bit residue(6))203に入力して剰余の2進数表現(m)br(r=0〜4) を得る。
・(m+1)br:5ビット加算回路(5 bit adder)204にmのアドレスビットと、1の5ビット表現00001を入力して加算結果のm+1を求める。この結果を、mod 6の剰余を求める剰余回路(5 bit residue(6))205に入力して剰余の2進数表現(m+1)br(r=0〜4)を得る。
・(m+2)br:5ビット加算回路(5 bit adder)206にmのアドレスビットと、2の5ビット表現00010を入力して加算結果のm+2を求める。この結果をmod 6の剰余を求める剰余回路(5 bit residue(6))207に入力して剰余の2進数表現(m+2)br(r=0〜4)を得る。
次に、quadrupleの場合(i=4)の具体的なワード線グループ選択信号発生回路を検討する。マットの総数を32としマット番号がA10〜A14の5ビットで2進表示されるものとする。各アドレスビットとmの関係は、図26の上側の表に示した通りである。選択信号WGcの0,1,2,3とmとmod 8の関係は下の表に示した通りである。
・(m−1)bm:5ビット加算回路(5 bit adder)301にmのアドレスビットと、1の5ビットの補数11111を入力して加算結果のm−1を求める。この結果をmod 8の剰余を求める剰余回路(5 bit residue(8))302に入力して、剰余の2進数表現(m−1)bm(m=0〜4)を得る。
・(m)bm:5ビットのmのアドレスビットをmod 8の剰余を求める剰余回路(5 bit residue(8))303に入力して剰余の2進数表現(m)bm(m=0〜4) を得る。
・(m+1)bm:5ビット加算回路(5 bit adder)304にmのアドレスビットと、1の5ビット表現00001を入力して加算結果のm+1を求める。この結果を、mod 8の剰余を求める剰余回路(5 bit residue(8))305に入力して剰余の2進数表現(m+1)bm(m=0〜4)を得る。
・(m+2)bm:5ビット加算回路(5 bit adder)306にmのアドレスビットと、2の5ビット表現00010を入力して加算結果のm+2を求める。この結果をmod 8の剰余を求める剰余回路(5 bit residue(8))307に入力して剰余の2進数表現(m+2)bm(m=0〜4)を得る。
Claims (3)
- メモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元メモリデバイスにおいて、
積層されたマットが3つ以上の複数グループに分けられ、その複数グループの一つが選択されるときに、残りのグループの一部においてメモリセルがリーク電流の流れる状態にバイアスされ、残部においてメモリセルがリーク電流の流れない状態にバイアスされ、
前記各マットは、前記アクセス信号線とデータ線のクロスポイントに、電圧印加により抵抗値を可逆的に設定できる可変抵抗素子とダイオードの直列接続により構成されたメモリセルを配置して構成され、
前記残りグループの一部において、アクセス信号線とデータ線の間がダイオードが逆バイアスの状態に設定され、前記残部において、アクセス信号線とデータ線の間がダイオードが略ゼロバイアスの状態に設定される
ことを特徴とする三次元メモリデバイス。 - 半導体基板と、
前記半導体基板上にメモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成されて、前記三次元セルアレイの読み出し及び書き込み制御を行う制御回路とを備え、
前記制御回路は、前記三次元セルアレイのマットを3つ以上の複数グループに分けて、その複数グループの一つを選択するときに、残りのグループの一部を同時に選択し、残部を非選択とするグループ選択回路を有し、
前記グループ選択回路は、
入力されるアドレスビットに基づいて選択メモリセルを含む選択グループに属する複数のマット番号を、2i(iは、グループ数)を法とする既約剰余として計算する計算回路と、
前記計算回路の結果に基づいて、前記複数グループの一つを選択する第1の選択信号及び、前記残りのグループの一部を同時に選択する第2の選択信号をデコードするグループ選択信号デコード回路とを有する
ことを特徴とする三次元メモリデバイス。 - 半導体基板と、
前記半導体基板上にメモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成されて、前記三次元セルアレイの読み出し及び書き込み制御を行う制御回路とを備え、
前記制御回路は、前記三次元セルアレイのマットを3つ以上の複数グループに分けて、その複数グループの一つを選択するときに、残りのグループの一部を同時に選択し、残部を非選択とするグループ選択回路を有し、
前記三次元セルアレイの各マットは、前記アクセス信号線とデータ線のクロスポイントに、電圧印加により抵抗値を可逆的に設定できる可変抵抗素子とダイオードの直列接続により構成されたメモリセルを配置して構成され、
前記三次元セルアレイ内で前記複数グループの一つが選択されるときに、残りのグループの一部においてアクセス信号線とデータ線の間がダイオードが逆バイアスの状態に設定され、残部においてメモリセルがリークのない非活性状態に設定される
ことを特徴とする三次元メモリデバイス。
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