KR101128246B1 - 비-휘발성 프로그램 가능한 메모리 - Google Patents

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Abstract

메모리(3700)가 제공된다. 상기 메모리는 비-휘발성 메모리 셀(3720)의 어레이를 포함하며, 이때 각각의 메모리 셀은, 제 1 기록 전압 펄스가 적용되면, 제 1 저항 상태에서 제 2 저항 상태로 스위칭하고, 제 2 기록 전압 펄스가 적용되면, 제 2 저항 상태를 제 1 저항 상태로 스위칭하는 두 개의 단자 메모리 플러그를 포함한다.

Description

비-휘발성 프로그램 가능한 메모리{NON-VOLATILE PROGRAMMABLE MEMORY}
본 발명은 일반적으로 메모리에 관한 것이며, 더 세부적으로는 재-기록 가능한 비-휘발성 메모리에 관한 것이다.
메모리는 휘발성이냐 비-휘발성이냐로 분류될 수 있다. 휘발성 메모리는 전원이 꺼질 때 그 내용물을 잃어버리는 메모리이다. 이와 대조적으로, 비-휘발성 메모리는 정보를 유지하기 위한 지속적인 전원 공급을 필요로 하지 않는다. 대부분의 비-휘발성 메모리는 메모리 소자로 고체 상태의 메모리 소자를 사용한다.
예를 들어, 특정 전도성 금속 산화물(CMOs)이 상기 고체-상태의 메모리 소자로서 사용될 수 있다. 상기 CMOs는 두 개의 단자를 통해 전달되는 전자 펄스에 노출된 후, 저항성 상태를 유지한다. Liu 외 다수의 U.S. 특허 No. 6,204,139(issued 2001, 03, 20)에서, 이러한 특성을 나타내는 페로브스카이트(perovskite) 물질을 설명하였다. 상기 페로브스카이트 물질은 또한 “Electric-pulse-induced reversible resistance change effect in magnetoresistive films"(Applied Physics Letter Vol.76, No.19, 2000년 5월)과, 2001 비-휘발성 메모리 기술 심포지엄 "A New Concept for Non-Volatile Memory: The Electric-Pulse Induced Resistive Change Effect in Colossal Magnetoresistive Thin Films,"에서 또한 설 명되었다. 그러나 6,204,139 특허에서 서술되는 물질은 일반적으로 RAM 메모리에 적용할 수 있다. 왜냐하면 작은 크기로 축소될 때, 빠른 액세스 시간을 갖는 메모리를 만들기 위해서는 상기 물질의 저항이 너무 크다고 여겨지기 때문이다.
Hsu 외 다수의 US Pat. No. 6,531,371, "Electrically programmable resistance cross point memory"에서, 저항성 교차점 메모리 소자(resistive cross point memory device)가 제조 및 사용 방법에 따라 공개됐다. 상기 메모리 소자는 상부 전극과 하부 전극 사이에 배치된 페로브스카이트 물질의 활성 층을 포함한다.
이와 유사하게, IBM 취리히 연구소 센터도 또한, 메모리 애플리케이션을 위한 금속 산화물질의 사용을 논의한 3권의 기술 문서를 발행했다. "Reproducible switching effect in thin oxide films for memory applications,"(Applied Physics Letters, Vol. 77, No. 1, 2000년 7월 3일)과, "Current-driven insulator-conductor transition and nonvolatile memory in chromium-doped SrTiO3 single crystals," (Applied Physics Letters, Vol. 78, No. 23, 2001년 6월 4일)과, "Electric current distribution across a metal-insulator-metal structure during bistable switching," (Journal of Applied Physics, Vol. 90, No. 6, 2000년 9월 15일)이 그것이다.
그러나 특정 CMO의 저항성-가변 속성에 대한 연구는 비교적 최근의 것이고, 아직 상업적인 메모리 제품으로 구현되지 않았다. 시장성 있는 진정한 비-휘발성 RAM(nvRAM)에 대한 노력이 계속되고 있다.
도 1은 단일 층 메모리를 사용하는 바람직한 교차점 메모리 어레이를 도식한 도면이다.
도 2는 도 1에서 도식된 상기 교차점 어레이에서 메모리 셀의 선택을 도식한 도면이다.
도 3은 도 2에서 도식된, 선택 메모리 셀의 경계부를 도식한 도면이다.
도 4A는 4개의 메모리 층을 사용하는 적층된 교차점 메모리 어레이를 투시 도식한 도면이다.
도 4B는 도 4A에서 도식된 적층 교차점 메모리 어레이를 도식한 개략도이다.
도 5는 8개의 메모리 층을 사용하는 적층 교차점 메모리 어레이의 도면이다.
도 6A는 도 4A의 적층 교차점 메모리에 결합된 x방향 드라이버를 도식한 도면이다.
도 6B는 도 4A의 적층 교차점 메모리와 결합된 y방향 드라이버를 도식한 도면이다.
도 7A는 적층 교차점 어레이와 관련된 도 6A와 도 6B에서 도식된 x-방향과 y-방향 드라이버 세트의 일반적인 레이아웃을 도식한다.
도 7B는 도 7A의 추상 표현을 도식한 도면이다.
도 8A는 도 1에서 도식된 단일 층 교차점 어레이에 관련된 x방향과 y방향의일반적인 레이아웃을 도식한 도면이다.
도 8B는 도 8A의 추상 표현을 도식한 도면이다.
도 9A는 도 4A에서 도식된 적층 교차점 어레이에 관련된 x-방향과 y-방향의 일반적인 레이아웃이다.
도 9B는 도 9A의 추상 표현을 도식한 도면이다.
도 10A와 도 10B는 도 4A의 적층 교차점 메모리와 결합된 교차하는 x방향 드라이버 세트를 도식한다.
도 11A ~ 도 11C는 도 1에서 도식된 단일 층 교차점 어레이 아래에 위치하는 드라이버를 갖는 x-방향과 y-방향 드라이버 세트의 다양한 레이아웃을 도식한다.
도 12는 드라이버가 도 1에서 도식된 단일 층 교차점 어레이 아래에 위치하도록 통합되는 x-방향과 y-방향 드라이버 세트의 레이아웃을 도식한다.
도 13A는 도 1에서 도식된 단일 층 교차점 어레이 아래에서 완전하게 맞는 x-방향 드라이버 세트와 y-방향 드라이버 세트의 레이아웃이다.
도 14A는 도 4A에서 도식된 적층 교차점 어레이 아래에서 완전하게 맞는 x-방향 드라이버 세트와 y-방향 드라이버 세트의 레이아웃이다.
도 14B는 도 4A에서 도식된 단일 층 교차점 어레이 아래에서 비어 있는 갭을 남겨두는 x-방향 드라이버 세트와 y-방향 드라이버 세트의 레이아웃이다,
도 15A는 도 4A의 적층 교차점 메모리와 결합하는 x-방향 드라이버를 도식한다.
도 15B는 도 4A의 적층 교차점 메모리와 결합하는 y-방향 드라이버를 도식한다.
도 16은 동일한 로직 상에서 동작하는 개별 드라이버를 사용하는 도 4A의 적 층 교차점 메모리와 결합하는 x방향 드라이버 세트를 도식한 도면이다.
도 17은 추가적인 금속 층이 필요없는 도 4A의 적층 교차점 메모리와 결합하는 x방향 드라이버 세트를 도식한 도면이다.
도 18A는 도 1에서 도식된 단일 층 교차점 어레이에 연결된 x-방향 드라이버 세트와 y-방향 드라이버 세트의 레이아웃을 도식한 도면이다.
도 18B는 도 4A에서 도식된 적층 교차점 어레이에 연결된 다수의 x-방향 드라이버 세트와 y-방향 드라이버 세트의 레이아웃을 도식한다.
도 19는 필수 라인 피치내에서 맞는 X0 드라이버 세트의 레이아웃을 도식한다.
도 20A은 주 디코더, 보조 디코터, 기준을 액세스할 필요가 있는 드라이버를 도식한다.
도 20B는 도 20A에서 도식된 3개의 트랜지스터의 레이아웃을 도식한다.
도 21A는 제 1 금속이 증착된 후, 도 20B에서 도식된 드라이버를 도식한다.
도 21B는 제 2 금속이 증착된 후, 도 21A에서 도식된 드라이버를 도식한다.
도 22는 드라이버의 마지막 단계의 레이아웃을 도식한다.
도 23A는 제 1 금속 층이 증착된 후 도 22에서 도식된 드라이버를 도식한다.
도 23B는 제 2 금속 층이 증착된 후 도 23A에서 도식된 드라이버를 도식한다ㅏ.
도 24는 도 4A의 적층 교차점 어레이의 교차 섹션을 도식한다.
도 25A는 메모리 플러그를 선택하는 다양한 시스템의 논리 연결을 도식한다.
도 25B는 메모리 플러그를 선택하는 다양한 시스템의 물리적 연결을 도식한다.
도 26A는 선택되지 않은 전도성 어레이 라인이 원치 않은 전압으로 플로팅되는 것을 방지하기 위한 하나의 수단이 도식된다.
도 26B는 선택되지 않은 전도성 어레이 라인이 원치 않은 전압으로 플로팅되는 것을 방지하기 위한 하나의 수단이 도식된다.
도 26C는 선택되지 않은 전도성 어레이 라인이 원치 않은 전압으로 플로팅되는 것을 방지하기 위한 하나의 수단이 도식된다.
도 26D는 선택되지 않은 전도성 어레이 라인이 원치 않은 전압으로 플로팅되는 것을 방지하기 위한 하나의 수단이 도식된다.
도 26E는 선택되지 않은 전도성 어레이 라인이 원치 않은 전압으로 플로팅되는 것을 방지하기 위한 하나의 수단이 도식된다.
도 27은 3-출력 드라이버의 하나의 가능한 구성을 도식한다.
도 28은 어레이 라인을 방전하기 위해 사용되는 기록 선택 신호의 하강 에지을 나타낸다.
도 29는 전도성 어레이 라인을 방전하기 위해 사용되는 기록 선택 신호의 하강 에지를 나타낸다.
도 30은 기록 동작의 엔드에서 방전되는 전도성 어레이 라인을 도식한다.
도 31은 기록 모드가 선택됨에 따라, 그리고 기록 동작이 완료됨에 따라 방전되는 어레이 라인을 나타내는 도면이다.
도 32는 기록 선택 신호 하강 에지, 데이터, 주소 변환에 의해 방전되는 어레이 라인을 도식한다.
도 33은 서로 다른 시간에서 다수의 주소 스위칭을 도식한 도면이다.
도 34A는 검출 회로의 바람직한 설계를 도식한다.
도 34B는 도 34A의 검출 회로의 타이밍을 도식한다.
도 35는 2차원 트랜지스터 메모리 어레이에 놓여진 메모리 셀을 도식한다.
도 36은 도 35의 트랜지스터 메모리 어레이에서 사용될 수 있는 메모리 셀의 단면도를 도식한다.
도 37A는 바람직한 1MB 메모리의 구현을 도식한다.
도 37B는 다수의 비트를 판독할 수 있는 감지 회로를 포함하는 바람직한 메모리를 도식한다.
도 38A는 본 발명의 실시예에 따라 페이지 모드와 버스트 모드에서 정보를 기록하기 위한 페이지 래치 회로를 도식한다.
도 38B는 본 발명의 실시예에 따라 페이지 모드와 버스트 모드에서 정보를 기록하기 위한 기록 명령어 신호를 도식한다.
도 38C는 본 발명의 실시예에 따라 페이지 모드와 버스트 모드에서 정보를 기록할 때, 기록 신호 입력과 대응하는 출력을 도식한다.
도 39A는 페이지 모드, 또는 버스트 모드에서 정보를 판독하기 위한 입력 및 데이터 신호를 도식한다.
도 39B는 페이지 모드, 또는 버스트 모드에서 정보를 기록하기 위한 입력 및 데이터 신호를 도식한다.
도 40은 본 발명의 적응성 프로그래밍 회로의 개념도이다.
도 41A는 비교측정기를 사용하는 적용성 프로그래밍 회로의 더욱 세분화된 첫번째 실시예이다.
도 41B는 비교측정기를 사용하는 적용성 프로그래밍 회로의 더욱 세분화된 두번째 실시예이다.
도 42는 바이폴라 전압 드라이브와 전류 비교측정 회로와 활성 로직을 사용하는 적용성 프로그래밍 회로의 더욱 세분화된 세번째 실시예이다.
도 43은 재-기록 가능한 메모리 어레이에서 본 발명의 적용 동안, 신호 및 소자 전류를 도식한 도면이다.
도 44는 다중 레벨 메모리를 이용하여 사용될 수 있는 적응성 프로그래밍 회로의 또 다른 실시예를 도식한다.
도 45는 적응성 프로그래밍 회로의 또 다른 실시예를 도식한다.
도 46은 교차점 메모리 어레이를 도식한 도면이다.
도 47은 각각의 메모리 셀이 다이오드를 포함하는 바람직한 교차점 어레이를 도식한 도면이다.
도 48은 각각의 메모리 셀이 백-투-백 다이오드를 포함하는 교차점 메모리 어레이이다.
도 49는 백-투-백 다이오드 소자의 전류-전압, 또는 "IV"특성을 도식한다.
도 50은 선형 메모리 요소의 IV 특성을 도식한다.
도 51은 메모리 요소와 백-투-백 다이오드의 IV특성을 도식한다.
도 52는 비옴성(non-ohmic) 행동을 나타내는 스택의 IV 곡선을 도식한다.
도 53은 라인 섹션의 하부 전면 단부의 완료까지 부분 처리된 집적 회로를 도식한다.
도 54는 다수의 전도성 플러그의 형성 후에, 도 53으로부터 추가로 처리된 집적 회로를 도식한다.
도 55는 라인 섹션의 전면 단부의 위에 위치하는 중간 메모리 플러그 섹션의 부분 형성 후에, 도 54로부터 추가로 처리된 집적 회로를 도식한다.
도 56은 라인 섹션의 전면 단부 위에 위치하는 중간
섹션의 완전한 형성 후에, 도 55로부터 추가로 처리된 집적 회로를 도식한다.
도 57은 중간 메모리 플러그 섹션 위에 상부 금속화 섹션의 형성이 완료된 후에, 도 56으로부터 추가로 처리된 집적 회로를 도식한다.
도 58은 완전하게 처리된 집적 회로의 단면도를 도식한다.
도 59A ~ 도 59E는 하드 마스크와 스페이서 특징부를 생성하기 위해 사용되는 바람직한 일련의 공정 단계를 도식한다.
도 60은 완전하게 처리된 집적 회로의 단면도이다.
도 61은 종래 기술 FET의 단면도이다.
도 62A는 전하 트랩을 갖는 저항 메모리 물질을 도식한 도면이다.
도 62B는 도 62A의 저항 메모리 물질의 부분의 에너지 밴드 다이어그램이다.
도 63은 전하 트랩을 갖는, 또는 갖지 않는 쇼트키 배리어의 에너지 밴드 다 이어그램이다.
도 64는 전하 트랩을 갖는, 또는 갖지 않는 트랩 투 트랩 전도의 에너지 밴드 다이어그램이다.
도 65는 전하 트랩을 갖는, 또는 갖지 않는 Frenkel-Poole 전도의 에너지 밴드 다이어그램이다.
도 66은 전하 트랩을 갖는, 또는 갖지 않는 쇼트키 결합을 통한 에너지 밴드 다이어그램이다.
다음의 서술에서, 많은 특정 세부사항이 본 발명의 완전한 이해를 제공하기 위해 설명된다.
교차점 메모리 어레이( Cross Point Memory Array )
종래의 비휘발성 메모리는 3개의 단자 MOSFET 기반 소자를 필요로 한다. 이러한 소자의 레이아웃은 이상적이지 않고, 일반적으로 각각의 메모리 셀에 대하여 적어도 8f2의 영역을 요구한다. 그러나 모든 메모리 소자가 3개의 단자를 요구하는 것은 아니다. 예를 들어, 메모리 소자가 전압 펄스에 반응하여 자신의 전기적 속성(가령 저항성)을 변경시킬 수 있을 경우, 단 2개의 단자만 요구된다. 단 2개의 단자만 이용하여, 4f2의 크기로 단일 셀이 조립될 수 있게 해주는 교차점 어레이 레이아웃이 사용될 수 있다.
도 1은 메모리의 단일 층을 사용하는 바람직한 교차점 메모리 어레이(100)를 도식한 투시도이다. x-방향 전도성 어레이 라인(105)의 하부 층은 y-방향의 전도성 어레이 라인(110)의 상부 층과 수직관계이다. 상기 x방향 전도성 어레이 라인(105)은 다수의 메모리 플러그(115)로의 제 1 단자 기능을 하고, 상기 y-방향 전도성 라인(110)은 다수의 메모리 플러그(115)로의 제 2 단자 기능을 하며, 상기 다수의 메모리 플러그(115)는 전도성 어레이 라인(105)과 라인(110)의 중간부에 위치한다. 상기 전도성 어레이 라인(105, 110)은 둘 모두 전압 펄스(voltage pulse)를 메모리 플러그(115)로 전달하고, 상기 메모리 플러그(115)를 통해 전류를 운반하여, 저항성 상태를 결정하기 위해 사용된다.
전도성 어레이 라인 층(105, 110)은 임의의 전도성 물질, 가령 알루미늄, 또는 구리, 또는 텅스텐, 또는 특정 세라믹으로 이뤄진 것이 일반적이다. 물질에 따라서, 전도성 어레이 라인은 64 내지 8192 수직 전도성 어레이 라인을 교차하는 것이 일반적이다. 조립 기술과, 특징부 크기와, 물질의 저항성이 더 짧은 라인, 또는 더 긴 라인을 결정한다. x-방향 및 y-방향 전도성 어레이 라인이 동일한 길이로 되어있을지라도(정사각형 교차점 어레이), 서로 다른 길이로 이뤄지는 것도 가능하며(장방형 교차점 어레이), 이는 서로 다른 저항성을 갖는 서로 다른 물질로 만들어질 때 유용할 수 있다.
도 2는 교차 포인트 어레이(100)에서의 메모리 셀(215)의 선택을 나타내고 있다. 단일 x-방향 전도성 어레이 라인(205)과 단일 y-방향 전도성 어레이 라인(210) 사이의 교차점이 단일 메모리 셀(215)을 특정하고 있다. 도 3은 선택된 메모리 셀(215)의 경계부를 도식한다. 상기 메모리 셀은 반복 가능한 유닛이며, 이는 이론적으로 1차원, 또는 2차원, 또는 심지어 3차원으로 확장될 수 있다. x-y 평면과 수직관계인 z-방향으로 메모리 셀을 반복시키는 한 가지 방법은, 전도성 어레이 라인(105, 110)의 하부 표면과 상부 표면 모두를 사용하여 적층된 교차점 어레이를 형성하는 것이다.
교차점 어레이(100)를 생성하는 이러한 반복가능한 셀은, 상기 메모리 플러그 주위의 공간의 1/2, x-방향 전도성 어레이 라인(205)의 1/2, y-방향 전도성 어레이 라인(210)의 1/2를 덧붙여 메모리 플러그(305)가 되도록 고려될 수 있다. 물론, 전도성 어레이 라인의 1/2는 이론적인 구조에 불과하다. 왜냐하면 사용되는 전도성 어레이의 한쪽 표면인지, 또는 양쪽 표면인지는 관계없이, 전도성 어레이 라인은 동일한 폭으로 조립되기 때문이다. 따라서 전도성 어레이 라인의 가장 상부 층과 가장 하부 층(상기 층들은 오직 하나의 표면만 사용한다.)이, 전도성 어레이 라인의 나머지 층과 동일한 크기로 조립되는 것이 일반적이다.
적층된 교차점 메모리 어레이( Stacked Cross Point Memory Array )
도 4A와 도 4B는 4개의 메모리 층(405, 410, 415, 420)을 사용하는 바람직한 적층 교차점 어레이(400)를 도식한다. 메모리 층(ML0 405, ML1 410, ML2 415, ML3 420)은 x-방향 전도성 어레이 라인 X0 층(425)과, X1 층(430)과, X2 층(435), 그리고 y-방향 전도성 어레이 라인 Y0 층(440)과, Y1 층(445)의 교대하는 층 사이에 끼어 있다. 적층함으로써, 교차점 어레이(400)의 풋프린트를 증가시키지 않고, 메모리 소자는 자신의 메모리 용량을 증가시킬 수 있다. 본원에서 사용되는 용어 "메모 리 층(memory layer)"은 물질의 균질 층이 아니라, 메모리 플러그의 층일 필요가 있다. 메모리 플러그가 다음에서 서술되며, 여러 다양한 물질의 층으로 구성될 수 있다. 용어 "플러그(plug)"는 상호 보완적인 전도성 어레이 라인들 사이에서 임의의 스택(stack), 또는 형상으로 적용될 수 있는 것을 의미하며, 임의의 제조 공정으로 제한받지 않는다.
각각의 메모리 층(405, 410, 415, 420)은 x-방향 전도성 어레이 라인의 층(425, 430, 435) 중 하나의 층과, y-방향 전도성 어레이 라인의 층(440, 445) 중 하나의 층과 연계되어 있다. 상부 전도성 어레이 라인 층(435)과 하부 전도성 어레이 라인 층(425)이, 단일 메모리 층(420, 405)으로 전압을 공급하기 위해서만 사용될지라도, 나머지 전도성 어레이 라인 층(430, 440, 445)이 상부 및 하부 메모리 층(405, 410, 415, 420)에 전압을 공급하기 위해 사용될 수 있다.
일반적으로, 각각의 중간 전도성 어레이 라인 층이 두 개의 메모리 층을 위해 사용될 경우, N개의 메모리 층은 N+1개의 전도성 어레이의 층을 필요로 할 것이다. 그러나 교차점 어레이의 모든 메모리 플러그가 두 개의 전도성 라인을 가질 필요가 있을지라도, 모든 전도성 라인 층이 분리된 자신의 회로를 가질 필요는 없다. 메모리 플러그 선택은, x-방향 전도성 어레이 라인과 y-방향 전도성 어레이 라인 모두가 활성화될 것을 요구하기 때문에, 양 방향의 다수의 전도성 어레이 라인은, 오직 하나의 메모리 층이 활성화될 수 있는 한 활성화될 수 있다.
예를 들어, 적층된 교차점 어레이(400)에서, 전도성 어레이 라인의 상부 및 하부 x-방향 층(X0 층(425)과 X2 층(435))이, 메모리 요소(memeory element)로의 액세스를 위해 논리적으로 관련되어 있을 수 있고, 같은 선택 로직(selection logic)을 공유하는 것 이외에, 같은 회로를 공유할 수도 있다. TABLE 1은 특정 메모리 층 상의 메모리 요소를 활성화시키기 위해 사용될 수 있는, x-방향 전도성 어레이 라인과 y-방향 전도성 어레이 라인의 조합을 나타낸다.
Figure 112006080746612-pct00001
따라서, ML1(410) 상의 메모리 셀을 액세스하기 위해서, 예를 들어, X1 층(430)에서의 하나의 전도성 어레이 라인과, Y0 층(440)에서의 하나의 전도성 어레이가 선택될 필요가 있다.
이와 유사하게, 도 5는 8개의 메모리 층(505, 510, 515, 520, 525, 530, 535, 540)을 사용하는, 적층 교차점 어레이(500)의 구성을 도식하고 있다. x-방향 전도성 어레이 라인 층(545, 550, 555, 560, 565)이 두 개의 스루(thru)(570, 575) 중 하나에 연결되며, 따라서 디코딩 로직(decoding logic)을 공유한다. 본원에서 사용되는 스루(thru)는, 메모리 플러그의 층을 우회하는 다중 금속 층 간의 수직 전도성 경로로서 형성되는 것이 일반적이나, 이는 비아(via)와 콘택트(contact)와 기능적으로 유사하다. 각각의 y-방향 전도성 어레이 라인 층(580, 585, 590, 595)이 그들 고유의 디코딩 로직에 의해 구동된다. TABLE 2는 특정 메모리 층 상의 메모리 요소를 활성시키기 위해 사용될 수 있는, x-방향 전도성 어레이 라인과 y-방향 전도성 어레이 라인의 조합을 보여준다.
Figure 112006080746612-pct00002
주변 회로( The Peripheral Circuitry )
교차점 어레이의 한 가지 이점은, 상기 교차 어레이(가령 100, 400, 500)을 구동하는 활성 회로(active circuitry)가 상기 교차 어레이의 아래에 위치할 수 있다는 것이며, 따라서, 반도체 기판 상에서 요구되는 풋프린트를 축소시킬 수 있다. 도 6A는 4개의 메모리 층이 적층된 교차점 어레이(400)의 X0 층(425)과, X1 층(430), X2 층(435)에서, 특정 x-방향 전도성 어레이 라인을 선택하기 위해 사용되는 x-방향 드라이버 세트(605, 610, 615)을 도식한다. 상기 X0 드라이버(605)와 상 기 X2 드라이버(615)가 동일한 로직을 사용할 수 있을지라도(TABLE 1에서 나타난 바와 같이), X1 층(430)을 X1 드라이버(610)로 연결하는 스루(640) 주변에서 단일 X0 드라이버(605)의 경로를 설정하는 어려움 때문에, 개별적인 드라이버가 나타난다.
도 6B는 y-방향 전도성 어레이 라인 층(440, 445)에서 특정 y-방향 전도성 어레이 라인을 선택하기 위해 사용되는 y-방향 드라이버 세트(620, 625)를 도식한다. Y0 드라이버 세트(620)는 하나의 메모리 층(405)을 가로지르는 스루(630)를 사용하여, Y0 층(440)과 연결될 수 있다. Y1 드라이버 세트(625)는 3개의 메모리 층(405, 410, 415)을 가로지르는 스루(635)를 사용하여, Y1 층(445)과 연결될 수 있다.
도 7A는 적층된 교차점 어레이(400)와 연계되어 있는, x-방향과 y-방향 드라이버 세트(605, 610, 615, 620, 625)의 일반적인 레이아웃을 도식한다. 도 7B는 도 7A의 추상화된 도면이다. 각각의 드라이버 세트가 동일한 측부 상에 존재하기 때문에, 전체 레이아웃이 비-대칭 L-형태를 형성한다.
한편, 하나의 전도성 어레이 라인을 제어하는 드라이버가 하나의 측부로부터 오고, 그 다음 전도성 어레이 라인을 제어하는 드라이버가 그 반대 측부에서 오도록, 특정 설계안이 드라이버 회로를 서로 엇갈리게 배열할 수 있다.
엇갈리게 배열된 드라이버 세트( Interdigitated Driver Sets )
도 8A와 8B는 단일-층의 교차점 어레이(100)를 구동하는, 엇갈리게 배열된 x-방향 드라이버(805)와 엇갈리게 배열된 y-방향 드라이버(810)의 레이아웃을 도식하고 있다. 드라이버(805)와 드라이버(810)를 엇갈리게 배열함에 따라, 단일-층 교차점 어레이(100)에서 더 바람직한 대칭이 가능할 뿐 아니라, 드라이버를 더 큰 크기로 조립될 수 있게 한다.
동일한 전도성 어레이 라인 층에서의 교대하는 라인이 서로 다른 위치로부터 구동될 때, 드라이버가 엇갈리게 배열되도록 고려될 수 있다. 이러하게 반대편에서 구동되는 라인이, 교대 방식으로(alternate), 즉, 짝수 번호가 매겨진 라인은 하나의 측부로부터, 홀수 번호가 매겨진 라인은 그 반대 측부로부터 구동되거나, 하나의 측부로부터 구동되는 2 라인이 인접하고, 또 다른 측부로부터 구동되는 2 라인이 그 다음에 위치하도록 쌍을 이루거나, 2 x N셀의 피치(pitch)에서 배열된 드라이버를 사용하도록 허용하고 N 라인을 구동하는 임의의 배열로 무리지어 있을 수 있다. 확대하자면, "엇갈리게 배열되는 드라이버 세트(interdigitated driver set)"는, 드라이버 스스로 엇갈리게 배열될 필요가 없을지라도, 엇갈리게 배열된 라인을 구동하는 드라이버를 일컫는다.
도 9A와 9B는 엇갈리게 배열된 적층된 교차점 어레이(400)에 대하여 드라이버 세트(605, 610, 620, 625)의 레이아웃을 도식한다. x방향 드라이버 세트(605, 610)의 구조가 도 10A와 10B에서 도식된다. 각각의 x-방향 전도성 어레이 라인에 대하여 X0 드라이버(605)와 X1 드라이버(610)가 모두 측부가 교차하도록, 도 10A의 구조는 도 10B의 구조와 교대될 수 있다.
덧붙이자면, X1 층(430)을 X1 드라이버(610)에 연결하는 스루(640)를 배열하고, 그 마주보는 측부에 X2 층(435)을 X0 드라이버(605)에 연결하는 스루(645)를 배열함으로써, 상기 하부 X0 층(425)이 X2 층(435)으로 직접 연결될 수 있다. 따라서 단일 X0 드라이버(605)가 하부 X0 층(425)이 X2 층(435) 모두를 위해 사용될 수 있다.
도 7B, 8B, 9B에서 나타난 레이아웃은, 드라이버(605, 610, 615, 620, 625, 805, 810) 모두 교차점 어레이(100, 400)의 외부에 놓임을 나타낸다. 그러나 교차점 어레이 아래에 위치하는 기판이 주변 회로를 그리기 위해 사용될 경우, 전체 메모리 칩의 풋프린트가 축소될 수 있다.
도 11A ~ 11C가 단일-층 교차점 어레이(100)의 아래에 위치하는 드라이버를 갖는 x-방향과 y-방향 드라이버 세트(805, 810)의 다양한 레이아웃을 도식하고 있다. 각각의 레이아웃에서, 상기 교차점 어레이(100) 아래에 사용되지 않는 공간이 존재할지라도, 일부 드라이버는 단일-층 교차점 어레이(100)의 외부에 여전히 존재한다. 도 11A에서, x-방향으로 교차점 어레이(100) 너머까지 뻗어 있는 장방형 형태의 레이아웃을 형성한다. 도 11B에서, y-방향으로 교차점 어레이(100) 너머까지 뻗어 있는 H-형태의 레이아웃을 형성한다. 도 11C에서, x-방향과 y-방향 모두로 교차점 어레이(100) 너머까지 뻗어 있는 비대칭 형태를 더욱 비대칭적인 패턴으로 형성한다.
도 12는 일부 드라이버만 엇갈리게 배열하는, x 및 y 방향 드라이버 세 트(805, 810)의 교대하는 레이아웃을 도식한다. 각각의 드라이버 세트(805, 810)의 부분은 단일-층 교차점 어레이(100) 외부에 여전히 존재한다. 그러나 각각의 드라이버가 공통 크기로 조립된다고 가정할 때, 엇갈리게 배열되지 않는 드라이버의 부분은 교차점 어레이(100) 너머로 여전히 뻗어 있다. 왜냐하면, 상기 엇갈리게 배열되지 않은 드라이버는 동일한 피치에서 라인의 수의 2배만큼 구동하기 때문이며, 따라서 회로가 더 많이 요구된다.
그러나 드라이버(805, 810) 중 어느 것도 엇갈리지 않은 경우, 전체 주변 회로 는 단일-층 교차점 어레이(100) 아래에 위치할 수 있다.
엇갈리지 않게 배열되는 드라이버 세트( Non - Interdigitated Driver Sets )
도 13A는 단일-층 교차점 어레이(100) 아래에서 완전하게 딱 맞는, x-방향과 y-방향 드라이버(810)의 레이아웃을 도식한다. 도 13B는 더욱 대칭적인 레이아웃을 사용하는, x-방향 드라이버(805)와 y-방향 드라이버(810)의 교대하는 레이아웃을 도식한다.
엇갈리지 않게 배열된 드라이버 세트를 사용하는 것은, 적층된 교차점 어레이로 뻗어갈 수 있음을 의미한다. 도 14A와 14B는 엇갈리지 않게 배열된 드라이버 세트(605, 610, 620, 625)의 레이아웃을 도식한다. 각각의 드라이버 세트(605, 610, 620, 625)는 축소될 필요가 없으며, 전도성 어레이 라인 층과 각각의 드라이버에서 사용되는 회로에서의 라인의 개수에 따라서, 각각의 드라이버 세트(605, 610, 620, 625)이 적층된 교차점 어레이(400) 아래에서 완전하게 딱 맞거나, 적층된 교차점 어레이(400) 아래에 비어 있는 갭을 남겨두거나(도 14B), 적층된 교차점 어레이(400)의 풋프린트 너머로 뻗어갈 수 있다.
도 15A와 15B는 도 14A, 또는 도 14B의 레이아웃에서 사용될 수 있는 드라이버 세트(605, 610, 620, 625)의 한 가지 가능한 구성을 도식한다. X0 드라이버 세트(605)가 X0 층(425)과 연결할 수 있는 반면에(그리고 스루(645)를 통하여 X2 층(435)과 연결), X1 및 Y1 드라이버 세트(610, 625)는 스루(640, 635)를 각각 통하여, 그들의 X1 및 Y1 층(430, 445)으로 직접 연결되는 동안, Y0 드라이버 세트(620)는 주변 회로를 Y0 층(440)으로 연결하는 스루(630)에 직접 연결될 수 없을 것이다. 대신, Y1 드라이버 세트(625)의 회로를 검사함으로써, 스루(630)로 연결되기 위해, Y0 드라이버 세트(620)는 주변 회로 부분에서 외부 금속 층(1505)을 사용한다. 상기 외부 금속 층(1505)은 드라이버 회로를 구축하기 위해 필수적일 수 있는 임의의 금속 층에 추가된다.
도 16은 x-방향 드라이버 세트(605, 610, 615)에 대한 교차하는 구성을 도식한다. 외부 금속 층(1505)이 y-방향 드라이버(620, 625)와 연결되어 사용되기 때문에, 도 15의 구성이 또한 외부 금속 층(1505)을 사용한다. X0 드라이버 세트(605)를 X2 드라이버 세트(615)로부터 분리함으로써, 두 드라이버(605, 615)가 동일한 로직을 사용할지라도, X0 드라이버의 부하가 감소된다. 이러한 수정이 층(425, 435)으로의 액세스 시간을 개선할 수 있다.
도 17은 외부 금속 층(1505)에 대한 필요를 감소시키기 위해 사용될 수 있는, y-방향 드라이버 세트(620, 625)에 대한 또 다른 구성을 도식한다. 이러한 구성에서, 하나의 x-방향 전도성 어레이 라인이 X0 층(425)으로부터 제거되고, Y0 드라이버 세트(620)가 Y0 드라이버 세트(620)를 Y0 층(440)에 연결하는 스루(630)로 직접연결될 수 있게 해주는 Y0 층(440)으로 직접 연결될 수 있게 해주는 어레이 컷(array cut)을 생성한다. 메모리 플러그의 하나의 라인이 ML0 층(405)으로부터 제거되지만, 상기 제거되어 없는 부분은 적층된 교차점 어레이(400)에서 총 메모리 플러그의 아주 작은 퍼센트율을 나타낼 것이며, 외부 금속 층(1505)을 사용하지 않는 주변 회로 설계에 대한 공정한 교환일 수 있다. 소거된 ML0 어레이 라인 위에 위치하는 층 ML1(410), 층 ML2(415), 층 ML3(420)의 셀은 소거되거나, 기능하지 않는 더미 셀(non-functional dummy cell)로서 유지될 수 있다. 이러한 방식으로, 4개의 어레이 층이 대칭이 된다. 또는, 소실된 라인을 대체하기 위해, 하부 ML0 메모리 층이 여분의 라인을 사용할 수 있다.
추가로, Y0 드라이버 세트(620)가 적층된 교차점 어레이(400)의 중앙으로 이동할 경우, 상기 Y0 층(440)으로의 액세스 시간이 개선된다. 상기 Y0 드라이버 세트(620)는 전도성 어레이 라인이 하나의 단부에 존재할 경우, 최악의 경우, 활성 메모리 셀로 도달하기 위해, 전류가 반대쪽 단부로 이동할 필요가 있을 것이다. 그 러나 Y0 드라이버 세트(620)가 전도성 어레이 라인의 중앙에 위치하고 있을 경우, 최악의 경우라도 전류는 전도성 어레이 라인의 길이의 반까지만 이동할 필요가 있다. 따라서 Y0 드라이버 세트(620)를 상기 전도성 어레이 라인의 중앙에 배치함으로써, 액세스 시간이 개선된다.
도 18A는 단일-층 교차점 어레이(100) 아래에서 중앙에 위치하는 x-방향 드라이버(805)과 y-방향 드라이버(810)의 레이아웃을 도식한다. y-방향 드라이버(810)는 y-방향 전도성 어레이 라인(110)의 중앙에 도달하기 위해, 어레이 컷을 사용할 수 있고, x-방향 드라이버는, 또 다른 드라이버와 겹치지 않는 범위내에서, x-방향 전도성 어레이 라인(105)의 아래 어디든지 위치할 수 있다. 두 드라이버(805, 810)를 각각의 전도성 어레이 라인(105, 110)의 중앙으로 이동시킴에 따라, 메모리 플러그 층(115)으로의 액세스 시간이 추가로 감소될 수 있다.
이러한 레이아웃이 단일 층 교차점 어레이, 또는 적층된 교차점 어레이의 하부 층 중 하나에 대해 가장 효율적일 것이다. 적층된 교차점 어레이의 경우에서, X0 드라이버 세트(605)와 Y0 드라이버 세트(620)가 교차점 어레이(400)의 중앙에 위치하는 동안, 나머지 드라이버 세트가 상부 전도성 어레이 라인 층에 대하여 전도성 어레이 라인의 단부에 연결될 수 있다.
도 18B는 적층된 교차점 어레이(400)에 대한 드라이버 세트의 레이아웃을 도식하며, 이때, 하부 메모리 층이 상부 메모리 층보다 더 빠른 액세스 시간을 갖는다. 예를 들어, 대용량 저장 장치가 파일 할당 테이블(FAT: File Allocation Table)에 다른 저장된 데이터보다 더 빨리 액세스하길 원할 수 있다.
엇갈리게 배열되지 않는 드라이버 설계( Non - Interdigitated Driver Design )
도 13A ~ 18B에서 도식된 설계는 모두 엇갈리게 배열되지 않는 드라이버가 사용된다고 가정한다. 도 19는 엇갈리게 배열되지 않는 드라이버를 위해 필요한 라인 피치 내에서 라인 드라이버를 맞출 수 있는, X0 드라이버 세트(605)의 하나의 가능한 레이아웃을 도식한다. 각각의 드라이버가 특정 전도성 어레이 라인(또는, 드라이버 세트가 전압을 다중 메모리 층으로 공급했을 경우, 전도성 어레이 라인의 그룹)으로 전압을 공급할 의무가 있다. 따라서 X0 층(425) 위에 256개의 전도성 어레이 라인이 존재할 경우, X0 드라이버 세트(605)에서 256개의 드라이버가 존재할 것이다. 상기 드라이버는 전압을 금속 인터커넥트(1905)를 통해 전도성 어레이 라인으로 전달한다. 각각의 금속 인터커넥트(1905)는 전도성 어레이 라인과 동일한 폭으로 조립되는 것이 바람직하다. 도 19에서의 각각의 드라이버가 4개의 금속 인터커넥트를 포함하기 때문에, 드라이버를 4겹으로 쌓는 것은 전체 X0 드라이버 세트(605)가 필요한 매개변수 내에서 맞춰질 수 있다. 일반적으로, 드라이버가 교차점 어레이의 아래에서 완전하게 꼭 맞을 때, 라인 드라이버 그룹이 N개의 라인 드라이버를 포함할 경우, 그리고 메모리 셀이 W의 폭으로 조립될 경우, 라인 드라이버 그룹은 N x W보다 더 넓은 폭을 가질 수 없다.
부가적인 주변 회로가 드라이버에 추가될 필요가 있을 수 있다. 예를 들어, 드라이버는 주 디코더와 보조 디코더로의 액세스를 요구할 수 있다. 상기 주 디코 더는 예를 들어, 8개의 드라이버로 이뤄진 단일 그룹(가령, 1910)을 선택할 수 있으나, 특정 드라이버는 선택할 수 없고, 보조 디코더는 단일 드라이버(가령 1915)를 선택할 수 있으나, 8개의 드라이버로 이뤄진 특정 그룹을 선택할 수 없다. 보조 디코더 연결이 도 19에서 나타나지 않을지라도, 금속 인터커넥트 라인(1920)을 통해 주 디코더는 8개의 드라이버로 구성된 그룹을 활성화시킨다. 상기 주 디코더가 16개의 드라이버로 구성된 그룹을 선택했을 경우, 금속 인터커넥트 라인(1920)은 8개의 드라이버의 또 다른 세트의 금속 인터커넥트 라인에 부착될 수 있다. 그 후, 상기 보조 디코더가 16개의 드라이버의 그룹으로부터 단일 드라이버를 선택할 것이다. 추가적인 주변 회로에 대한 더욱 세부적인 정보는 나중에 설명된다. 교차점 어레이 아래에 공간이 존재할 경우(가령 도 14B에서 나타난 구성), 주 디코더와 보조 디코더에 대하여 필요한 부가적인 주변 회로의 일부가 상기 교차점 어레이의 아래에 위치할 수 있다.
도 20A는 드라이버(1915)가 주 디코더와 보조 디코더와 접지(또는 그 밖의 다른 참조 전압)로의 액세스를 요청하는 하나의 가능한 드라이버 설계를 도식한다. 상기 드라이버(1915)는 패스 소자(pass device)(하나의 p-채널트랜지스터(2005)와 하나의 n-채널트랜지스터(2010))와, 접지로의 트랜지스터(2015)로 구성되어 있다. 상기 접지로의 트랜지스터(2015)는 n-채널트랜지스터, 또는 p-채널트랜지스터 중 하나 일 수 있으며, 이는 상기 패스 소자에 연결된 방법에 따라 다르다.
도 20B는 드라이버(1915)를 구성하는 3개의 트랜지스터(2005, 2010, 2015) 중 하나의 레이아웃을 도식한다. 패스 소자의 트랜지스터(2005) 중 하나는 p-채널 트랜지스터이기 때문에, n-도핑된 반도체 기판의 한 부분(2025)으로 조립되어야만 한다. 공간을 보존하기 위해, 각각의 트랜지스터(2005, 2010, 2015)가, 8개의 드라이버(1910)로 구성된 다른 드라이버(1925)로부터의 트랜지스터와 함께 노드(2025, 2030, 2035)를 공유한다. 8개의 드라이버(1910)로 이루어진 그룹의 전체가 상기 주 디코더로부터 동일한 입력(1920)을 각각의 패스 소자로 수신하고, 각각의 드라이버에서 제 3 트랜지스터가 접지되기 때문에, 상기 노드가 공유될 수 있다.
다양한 연결을 만드는 것이 잘 알려진 공정 단계를 통해 이뤄질 수 있다. 도 21A는 제 1 금속 층이 증착된 후의 드라이버(1915)를 도식하며, 이는 드라이버로부터 다른 주변 회로(또는 다른 드라이버)로의 수직 연결(2105, 2110, 2115, 2120)을 제공한다. 접지로의 트랜지스터(2015)는 드라이버(1915, 1925)와 동일한 수평 위치에서의 모든 접지된 트랜지스터와 함께 접지로의 수직 연결(2115)을 공유할 수 있다. 그러나 부하를 감소시키기 위해, 교대하는 레이아웃이 모든 드라이버에 적용될 수 있는 것은 아니다. 이와 유사하게, 보조 디코더로부터의 입력을 취하는 드라이버(1915)의 트랜지스터(2005, 2010, 2015)의 각각의 게이트가 8개의 드라이버로 구성된 그룹(1910)과 관련하여 동일한 위치를 갖는 다른 소자의 게이트와 함께 그들의 수직 연결(2105, 2110, 2115)을 공유할 수 있다. 도 21A에서 나타나지 않을지라도, 접지된 트랜지스터(2015)의 게이트와 p-채널 트랜지스터(2005)의 게이트가 도 20A에서 나타난 보조 디코더로부터의 동일한 입력에 의해 구동된다.
단일 비아(2125, 2130, 2135, 2140)가 트랜지스터(2005, 2010, 2015) 각각을 그에 대응하는 수직 연결(2105, 2110, 2115, 2120)로 연결하는 듯이 나타날지라도, 성능을 향상시키기 위해 다수의 비아가 사용될 수 있다. 이와 유사하게, 서로 다른 설계가 단일 특징부의 크기보다 넓은 수직 연결(2105, 2110, 2115, 2120)을 사용하여 성능이 향상될 수 있다.
도 21B는 제 2 금속 층이 증착된 후의 드라이버(1915)를 도식한다. 상기 제 2 금속 층은 3개의 트랜지스터(2005, 2010, 2015) 간의 논리 연결을 만드는 수평 연결(2145, 2150, 1920)을 제공한다. 2개의 수평 커넥터(2145, 1920)와 함께, 패스 소자의 트랜지스터(2005, 2010)는 서로 붙어 있다. 덧붙이자면, 두 드라이버(1915, 1925)에 공통으로 패스 소자의 노드(2025, 2030)를 연결하는 수평 커넥터(1920)가 드라이버(1915)의 경계부를 넘어 8개의 드라이버로 구성된 그룹(1910)의 다른 드라이버까지로 뻗어 있고, 주 디코터로부터의 신호를 운반한다.
수평 커넥터(2150)는 접지 트랜지스터(2015)를 패스 소자 트랜지스터(2005, 2010)로 연결한다. 하나의 실시예에서, 커넥터(2145)와 커넥터(2150)는 동일한 라인이며, 3개의 트랜지스터(2005, 2010, 2015) 모두가 서로 연결되어 있는 것이 보장된다. 수평 커넥터(2150)가 전도성 어레이 라인과 동일한 라인 피치를 갖는 것이 바람직하다. 왜냐하면 수평 커넥터(2150)가 드라이버(1915)를 적정 전도성 어레이 라인으로 접합시키는 금속 인터커넥트의 시작부분이기 때문이다. 도 19에서 나타난 바와 같이, 8개의 드라이버로 구성된 그룹(1910)에서, 다른 드라이버에서의 나머지 금속 인터커넥트가 제 2 금속 층 위에 형성된다. 또 다른 실시예에서, 금속 층을 더욱 사용할 수 있고, 이러한 설계가 조립 공정 시 비용을 더 들게 한다.
드라이버의 마지막 열(1930)이 이전의 3줄의 열(1935, 1940, 1945)과는 다소 다른 레이아웃을 사용한다. 회로가 최소 피치이도록 설정되는 8 어레이 라인의 피치에 놓이고, 회로가 8 전도성 어레이 라인을 구동하기 때문에, 패스 소자의 공용 노드를 구동하는 라인(1920)을 위한 어떠한 공간도 남지 않는다. 도 22는 마지막 열(1930)에서의 드라이버에 대한 레이아웃을 도식한다. 패스 소자(2225)의 게이트(2205, 2210, 2215, 2220)는 확장부(2230, 2235, 2240, 2245)를 갖고 연장된다. 패스 소자(2225)를 연장함에 따라, 마지막 열(1930)의 폭이 증가될지라도, 이러한 연장에 의해, 제 1 금속 층이 패스 소자(2225)내에서의 수평 연결과 수직 연결 모두를 위해 사용될 수 있다.
도 23A는 제 1 금속 층이 증착된 후의, 마지막 열(1930)에서의 드라이버를 도식한다. 수평 커넥터(2305)가 패스 소자(2225)의 공용 노드를 직접 연결할 수 있다. 왜냐하면, 상기 수직 연결(2310, 2315, 2320, 2325)이 패스 소자(2225)의 외부에 놓이기 때문이다. 덧붙이자면, 수평 커넥터(2305)가 비아(2330)의 시작부분으로 뻗어있으며, 이것이 마지막 열(1930)이 자신의 입력(1920)을 주 디코더로부터 수신하는 방법이다.
도 23B는 제 2 금속 층이 증착된 후의 마지막 열(1930)에서의 드라이버를 도식한다. 주 디코더로부터의 입력(1920)이 자신의 신호를, 제 1 금속 층 상에서 수평 연결(2305)을 형성하는 비아(2330)를 통해 패스 소자(2225)로 전달한다. 상기 주 디코더의 입력(1920)이 상기 제 1 금속 층으로 들어가도록 함으로써, 제 2 금속 층 상에 유효한 추가적인 라인이 형성되어, 8개의 드라이버로 구성된 그룹(1910)에서의 모든 8개의 금속 인터커넥트(1905)가 최소 라인 피치에 맞춰진다.
교차점 어레이 설계( Cross Point Array Design )
(앞서 언급한 예에, 도 21B와 도 23B에서 설명되는 금속화 층(metallization layer)을 포함하여) 이러한 전반부(FEOL: Front End Of Line) 공정이 완료되면, 교차점 어레이가 상기 활성화 회로의 상부 위에서 조립될 수 있다. 도 24는 x-방향 전도성 어레이 라인(430, 435)의 두 개의 상부 층에 대하여 스루(2405, 2410)를 사용하는 바람직한 적층된 교차점 어레이(400)를 도식한다. 당업자가 이해할 수 있는 만큼, 유사한 스루가 주변 회로를 y-방향 전도성 어레이 라인(440, 445)으로 연결하기 위해 사용될 수 있다.
X1 층(430)을 상기 주변 회로로 연결하는 스루(2405)는 둘 이상의 층간 유전체(ILD: Inter-Layer Dielectric)(2415, 2420)를 통과할 것이다. ILD 층은 여러 기능을 제공한다. 예를 들면, 전도성 어레이 라인들간의 격리(isolation) 기능, 비 공간을 확보할 필요가 있는 전도성 어레이 라인들을 위한 기판 제공 기능이 있다.
X2 층(435)을 주변 회로로 연결하는 스루(2410)는 4개의 ILD 층(2415, 2420, 2425, 2430)을 통과할 것이다. 스루(2405, 2410)가 메모리 층처럼, 일부 공정 단계를 공유할 수 있을지라도, 전도성 물질(2435)이 전도성 어레이 라인을 주변 회로로 연결시키기 위해 사용될 필요가 있다. 상기 전도성 물질은, 메모리 층이 증착되는 동안 전도성 물질(2435)을 포함시키는, 영역을 마스크 처리하는 단계를 포함하는 별도의 공정 단계에서 증착되는 것이 일반적이다.
드라이버 설계( Driver Designs )
도 25A와 25B에서 나타난 바람직한 실시예에서 도식된 바와 같이, 각각의 전 도성 어레이 라인(205, 210, 220, 225, 230, 235, 240)이 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)에 연계되어 있다(하나의 n-타입 트랜지스터와 하나의 p-타입 트랜지스터). 선택된 전도성 어레이 라인(205, 210)이 주 디코더(2540)로부터의 전압을 통과시키도록 허용되도록, 각각의 트랜지스터의 게이트 전압이 조정될 수 있다. 상기 통과하는 전압은, 기록 동작 동안의 주 디코더(1540)로부터의 전체 전압(가령 3V의 크기)이거나, 판독 동작 동안의 부분 전압(가령 2V의 크기)이거나, 비선택 모드에서 선택되지 않은 라인에 대한 0전압일 수 있다. 따라서 상기 패스 소자(2505)는 변조 회로로서 디코딩 회로의 한 부분 기능을 할 수 있고, 이에 따라 하나의 전도성 어레이 라인은 기록/판독 전압에서 온(on) 상태가 될 수 있고("선택"), 나머지 전도성 어레이 라인은 오프(off) 상태가 될 수 있다("비선택"). 도 25A는 논리 연결을 도식하고, 도 25B도 동일 연결을 도식하나,, 다른 물리적 레이아웃(전도성 어레이 라인의 각각의 단부 상에서 교차하는 패스 소자)이 존재한다.
또는, 패스 소자(2505, 2510, 2515, 2520, 225, 2530, 2535)와 하나의 단일 트랜지스터가 사용될 수 있다. 그러나 상기 트랜지스터의 게이트 전압은 통과할 수 있을 만큼 클 필요가 있다. 예를 들어, n-채널 트랜지스터의 게이트가 n-채널 트랜지스터의 임계 전압에 3V를 더한 값에 고정될 경우, 3V를 통과시킬 수 있다. 단일 트랜지스터는 상기 트랜지스터를 부분적으로 켬으로써, 변조 회로 기능을 할 수 있다.
또 다른 실시예에서, 이러한 변조는 게이트 회로의 업스트림에서 수행되어, 게이트 회로의 입력은 기록/판독 전압에서 존재할 것이다. 이러한 실시예에서, 이러한 게이트 회로는 제 1 선택 모드(전체 입력 전압을 통과시키는 모드)와, 비-선택 모드(어떠한 전압도 통과시키지 않는 모드)를 갖는다.
선택되지 않는 전도성 어레이 라인(220, 225, 230, 235, 240)은 특정 전압으로 고정되지 않으며, 플로팅되며, 이는 회로 설계에 있어 방해가 되는 것이 일반적이다. 특히, 예를 들어, 선택되지 않은 y-방향 전도성 어레이 라인(240)이 -3V일 경우, 문제가 발생한다. 선택된 x-방향 전도성 어레이 라인(205)이 3V이고, 선택된 y-방향 전도성 어레이 라인(210)이 -3일 경우, 두 개의 셀(2515, 2545)은 6V의 강하를 나타내며 이는 잠재적으로 상기 두 셀의 저항 상태를 방해한다.
도 26A는 선택되지 않은 전도성 어레이 라인(220, 225, 230, 235, 240)이 바람직하지 않은 전압이 되는 것을 방지하기 위한 한 가지 방법을 도식한다. 판독/기록 동작 전에, 각각의 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)가 그들의 트랜지스터를 켜고, 주 디코더 (2540)가 비활성화되며, 전압 참조 생성기(2605)가 임의의 참조 전압(접지 전압)일 것이다. 따라서 모든 전도성 어레이 라인(205, 210, 220, 225, 230, 235, 240)이 참조 전압까지 올려진다. 판독, 또는 기록 동작 중에, 전압 참조 생성기(2605)가 비활성화되고, 주 디코더(2540)가 활성화되고, 적정 패스 소자(2505, 2510)만 켜지고, 선택된 전도성 어레이 라인(205, 210)은 드라이버 전압이 된다. 선택되지 않은 전도성 어레이 라인(220, 225, 230, 235, 240)이 기록, 또는 판독 동작 동안, 플로팅될지라도, 표준 판독, 또는 기록 사이클 동안 걸리는 시간 동안, 그들의 기생 용량(parasitic capacitance)이 상기 선택되지 않은 전도성 어레이 라인을 기준 전압으로 유지시킬 수 있다. 그러나 측방 결합 용량은, 선택된 전도성 어레이 라인(205, 210)에 이웃하는 선택되지 않은 전도성 어레이 라인(220, 225, 230, 235)의 전압을 증가시키면서, 상기 기생 용량에 나쁜 영향을 미칠 것이다.
도 26B는 선택되지 않은 전도성 어레이 라인(220, 225, 230, 235, 240)이 바람직하지 못한 전압까지로 플로팅되는 것을 방지하는 또 하나의 메커니즘을 도식한다.
각각의 전도성 어레이 라인(205, 210, 220, 225, 230, 235, 240)은, 활성화될 때, 전도성 어레이 라인(205, 210, 220, 225, 230, 235, 240)이 접지되는, 연계된 접지 패스 소자(2610, 2615, 2620, 2625, 2630, 2635, 2640)를 갖는다.
도 26A를 참조하여 설명했던 동작과 유사하게, 판독, 또는 기록 동작 전에, 패스 소자(2610, 2615, 2620, 2625, 2630, 2640)가 활성화되거나, 전도성 어레이 라인의 선택에 의해 트리거링될 수 있거나, 항상 켜진 상태(on)가 유지될 수 있다. 접지 패스 소자(2610, 2615, 2620, 2625, 2630, 2635, 2640)가 항상 켜진 상태일 경우, 접지에서의 누출이 작은 영향을 끼치도록, 그 상대적인 크기가 디코딩 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)에 비교하여 작을 수 있다.
전도성 어레이 라인의 선택에 의해, 상기 접지 패스 소자(2610, 2615, 2620, 2625, 2630, 2635, 2640)가 트리거링될 경우, x-방향 전도성 어레이 라인(205)을 선택하는 공정에 의해, 디코딩 패스 소자(2505)가 활성화되고, 선택된 전도성 어레이 라인(205)에 연계되어 있는 접지 패스 소자(2610)가 비활성화될 수 있는 동안 에, 디코딩 패스 소자(2515, 2520)가 비활성화되고, 선택되지 않은 전도성 어레이 라인(220, 225)과 연계되어 있는 접지 패스 소자(2635, 2640)가 활성화된다. 이와 유사하게, y-방향 전도성 어레이 라인(210)을 선택함으로써, 디코딩 패스 소자(2510)가 활성화되고, 선택된 전도성 어레이 라인(210)에 연계되어 있는 접지 패스 소자(2615)가 비활성화되는 동안, 디코딩 패스 소자(2525, 2530, 2535)가 비활성화되고, 선택되지 않은 전도성 얼이 라인(230, 235, 240)에 연계된 접지 패스 소자(2620, 2625, 2630)가 활성화된다.
도 26C는 도 26B를 개선한 것이다. 그러나 패스 소자(2610, 2615, 2620, 2625, 2630, 2635, 2640) 대신, 단일 트랜지스터(2645, 2650, 2655, 2660, 2665, 2670, 2675)가 사용된다. 트랜지스터(2645, 2650, 2655, 2660, 2665, 2670, 2675)가 n-채널 소자일 경우, 게이트 전압이 상기 트랜지스터의 임계 전압에서 고정된다. 이와 유사하게, 트랜지스터가 p-채널 소자일 경우, 게이트 전압이 음성 임계 전압으로 고정되는 경우에 따라 다르다. 따라서 적정 게이트 전압은 전도성 어레이 라인을 완전하게 방전시킬 수 있다,
단일 n-채널(또는 p-채널) 트랜지스터 실시예가, 사이클의 시작부분에서 사용되거나, 디코딩 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)의 n-채널 (p-채널)부분을 활성화시키는 신호의 역(inverse)을 사용함으로써, 사용될 수 있다. 도 26D에서 나타난 바와 같이, 일부 실시예에서, 단일 n-채널(또는 p-채널) 트랜지스터의 활성화 신호는 디코딩 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)의 p-채널(또는 n-채널)부분의 활성화 신호를 사용할 수 있다.
도 26E는 선택되지 않은 전도성 어레이 라인(220, 225, 230, 235, 240)이 바람직하지 못한 전압까지로 플로팅되는 것을 3-출력 드라이버(2680)를 사용함으로써 방지하는 하나의 메커니즘을 도식한다. 3-출력 드라이버(2680)가 전압을 디코딩 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)로 전달되기 때문에, 특정 전도성 어레이 라인이 선택되는 동안 이러한 메커니즘은 사용될 수 없다. 따라서 3-출력 드라이버(2680)가 판독, 또는 기록 동작 전에, 플로팅 전압을 방전하기 위해 사용된다. 또는, 선택되지 않은 드라이버와 연결되어 동작할 때, 3-출력 드라이버(680)가 판독이나 기록 동작 중에 사용될 수 있다.
도 27은 3-출력 드라이버(2680)의 하나의 가능한 구성을 도식한다. p-채널 트랜지스터(2705)과 n-채널 트랜지스터(2710)가 직렬로 배열된다. n-채널 트랜지스터는 CMOS 로직으로부터 별도의 well로 존재할 수 있다. 왜냐하면, 기판이 부전압에 연결되어 있기 때문이다. 상기 p-채널 트랜지스터(2705)의 소스는 +1/2 Vw(가령 +3V)의 전압 소스로 연결되고, n-채널 트랜지스(2710)의 소스는 -1/2 Vw(가령 -3V)의 전압 소스에 연결된다. 두 트랜지스터의 드레인이 디코딩 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 2535)와 접지로의 트랜지스터(2715)로 모두로 연결된다. 전체 라인을 방전하기 위해, 도 26C를 참조하여 설명된 바와 같이, 접지 트랜지스터(2715)는 적정 게이트 전압을 가질 필요가 있거나, 패스 전압일 필요가 있다. 트랜지스터(2705, 2710, 2715) 중 단 하나만 켜진 상태이고, 나머지 두 트랜지스터는 꺼진 상태일 때, 3-출력 드라이버(2680)가 기능할 것이다.
실시예에 따라서, 드라이버(2540), 또는 3-출력 드라이버(2680)는 +1/2 Vw, 또는 -1/2 Vw을 디코딩 패스 소자(2505, 2510, 2515, 2520, 2525, 2530, 235)로 공급한다. 이는 전압 펄스를 하나의 방향(+ Vw)으로 공급함에 따라, 메모리 셀의 저항 상태를 R0에서 R1으로 감소시키고, 반대 방향(-Vw)으로 전압 펄스를 적용함으로써, 저항 상태가 R1에서 R0로 증가할 것이다.
전압 강하의 극정은 판독 동안은 중요하지 않다. x-방향 전도성 어레이 라인(205)이 y-방향 전도성 어레이 라인(210)보다 높은, 또는 낮은 VR(가령 4V)인지에 관계없이, 메모리 셀의 저항 상태가 검출될 수 있다. 그러나 메모리 요소 상에서 긴 주기의 판독 교란의 영향을 감소시키기 위해 판독의 극성을 교대시키는 것이 바람직하다.
덧붙이자면 기록이 필요한지를 확신하기 위해, 기록 동작을 위해서는 판독 동작이 앞설 수 있다. 즉, +VW는 자신의 R0 저항 상태로 메모리 플러그에 적용될 것이며, -VW는 자신의 R1 저항 상태로 메모리 플러그에 적용될 것이다. 전압 펄스는 메모리 셀이 상태를 변화시킬 필요를 느낄 때에만 사용됨을 확신함으로써, 상기 메모리 셀은 R1보다 낮고, R0보다 높은 저항 상태에는 위치하지 않을 것이며, 또는 특정 메모리 셀을 이용함으로써 발생하는 임의의 저하를 겪지 않을 것이다. 덧붙이자면, 기록 동작을 피함으로써, 교차점 메모리 어레이 상으로의 불필요한 스트레스가 피해지고, 선택되지 않은 셀이 교란되는 것이 감소되며, 선택된 셀의 내구력이 향상된다. 한편 적응성 프로그래밍 설계안을 사용함으로써, 기록 동작 전에 판독 동 작의 필요성이 없어진다. 적응성 프로그래밍이 다음에서 설명된다.
판독 동작이 기록 동작에 앞서 사용될 경우, 상기 판독의 극성은 기록 동작의 극성과 동일할 수 있다. 예를 들어, 기록될 데이터가 “0”일 경우, 그 후, 선택된 x-방향 전도성 어레이 라인(205)은 3V일 수 있고, 선택된 y-방향 전도성 어레이 라인(210)은 -3V일 수 있다. 기록에 앞서는 판독 동작이 선택된 x-방향 전도성 어레이 라인(205) 상에서 +2V를 사용했고, 선택된 y-방향 전도성 어레이 라인(210) 상에서 -2V를 사용했을 경우, 회로는 양 전도성 어레이 라인(205, 210)에 대하여 1V를 스위칭할 필요만 있을 것이다. 이는 교대로 발생하는 것이 바람직할 수 있으며(선택된 x-방향 전도성 어레이 라인(205) 상에서 -2V, y-방향 전도성 어레이 라인(210) 상에서 +2V), 이는 총 5V를 스위칭하기 위한 전압을 필요로 한다.
방전 타이밍( Timing of Discharge )
메모리 셀이 매우 소량의 전류를 이용하여 프로그래밍될 수 있기 때문에, 플로팅 전도성 어레이 라인이 교란 상태(disturb condition)를 생성할 수 있다. 선택되지 않은 전도성 어레이 라인이 실수로 충전되고 있을 경우, 상기 라인 상의 선택되지 않은 셀의 상태에 영향을 줄 만큼 충분히 높은 전압에서 이뤄질 수 있다.
전압이 공급된 후, 선택된 전도성 어레이 라인을 방전하는 것은 교란 상태를 피하기 위해 유용할 뿐 아니라, 전도성 어레이 라인을 하나의 상태에서 다른 상태로 빠르게 구동시킬만큼 라인 드라이버가 충분히 강하지 않은 특정 구조에서는 필수적일 수 있다. 앞서 서술된 바와 같이, 재-프로그램가능한 메모리는 3개 이상의 서로 다른 작동 전압을 거친다: -VW(높은 상태로 프로그래밍될 때), +VW(낮은 상태로 프로그래밍될 때), VR(셀에서 데이터를 판독할 때)가 그것이다. 어레이에서 선택된 셀이 전체 전압을 갖도록, 각각의 전도성 어레이 라인이 전압의 1/2을 지니는 것이 통상적이다. 이러한 시스템에서, 전도성 어레이 라인은 +VW의 1/2까지 고정된 후 바로, -VW의 1/2까지 구동될 필요가 있을 수 있다.
일반적으로 기준 전압은 접지되기 때문에, 기준 전압의 적용이 이른바 “방전”이라고 일컬어진다. 한편, 동일한 목적을 실현하기 위해, 라인이 등화(equalize: 공용 노드로 함께 연결되는 것)될 수 있다.
도 28은 어레이 라인을 방전하기 위해 사용되는 기록 선택 선호(기록 가능 #)의 하강 에지(falling edge)를 나타내는 시간 다이어그램이다. 상기 “기록 가능 #”의 상승 에지에 의해, 실제 기록 동작이 트리거링되며, 이때 주소 및 데이터 신호가 래치(latch)된다. 하강 에지를 사용함에 따라, 전도성 어레이 라인은 기록 동작 전에 방전된다. 기록 동작에 연계되어 있는 데이터 및 주소 정보는, 상기 전도성 어레이 라인이 방전된 후에야 메모리 어레이에 적용된다.
도 29는 상기 전도성 어레이 라인을 방전하기 위해 사용되는 기록 선택 신호의 하강 에지를 나타내는 시간 다이어그램이다. 상기 기록 선택 신호가 상태를 변화시키기 전에, 상기 데이터 및 주소 신호가 적용될 것이며, 안정될 것이다. 그러나 방전되는 시간까지 상기 기록 동작이 지연될 것이며, 이는, 기록 동작이 지연괴고, 메모리 칩의 성능이 느려짐에 따라, 특정 구조에서는 바람직하지 않을 수 있 다.
도 30은 기록 동작의 마지막 부분에서 방전되는 전도성 어레이 라인을 나타내는 시간 다이어그램이다. 길어지는 기록 동작이 메모리 요소에 손상을 줄 수 있다. 따라서 타이머(timer)가 내부 기록 동작을 종료시키기 위해 사용된다. 내부 기록 타이머 펄스의 하강 에지가 사용되어, 방전 펄스가 트리거링될 수 있다. 타이머의 사용에 의해, 기록 동작 후에, 어레이 라인이 충전되지 않으며, 또 다른 동작에 대한 준비가 되어 있다는 것이 보장된다.
도 31은 기록 라인이 선택됨에 따라, 그리고 내부 기록 타이머의 펄스에 의해 정해짐에 따라, 기록 동작의 마지막 부분에서 방전되는 어레이 라인을 나타내는 시간 다이어그램이다. 당업자에게 이해되는 바와 같이, 향상된 동작을 위해, 방전 설계 중 많은 설계가 조합된다.
도 32는 기록 선택 신호의 하강 에지, 데이터, 또는 주소 변화에 의해 방전되는 어레이 라인을 나타내는 시간 다이어그램이다. 신호 변화 검출기를 이용하여, 이러한 방전 펄스가 획득되며, 이는 도 34를 참조하여 더 상세하게 설명한다. 이러한 설계는, 기록 선택 신호가 스위칭되지 않는 동안 방전이 필요할 경우, 그리고 단 하나의 주소, 또는 단 하나의 데이터 신호가 스위칭될 경우, 바람직할 수 있다.
도 33은 서로 다른 시간에서의 다중 주소 스위칭(multiple addresses switching)을 이용한 시간 다이어그램이다. 주소의 변화는 다중 신호 변화 펄스(multiple signal transition pulse)를 생성하며, 변화 검출 펄스를 생성하기 위해, 상기 다중 신호 변화 펄스는 논리 OR로서 조합될 수 있다. 그 후, OR된 변화 신호가 방전 신호 기능을 하거나, 방전 신호를 트리거링한다. 첫 번째 접근예에서, 주소가 디코딩되는 동안, 상기 방전 신호가 전도성 어레이 라인에 적용된다. 주소 버스가 서로 다른 시간에서 스위칭하는 어드레스 신호를 갖기 때문에, 그리고 내부 지연이 방전 펄스를 생성하는 회로에서 발생할 수 있기 때문에, 도 33에서 “X, Y 라인” 신호로 도식된 바와 같이, 일부 선택되지 않은 어레이 라인이 순간적으로, 그리고 일시적으로 잘못된 메모리 셀을 스위칭할 수 있다. 판독 동작 동안, 스위칭 노이즈가 다음 번 판독 동작을 교란시킬 수 있다.
조금 더 바람직한 두 번째 접근예에서, 어레이 라인의 디코더로 들어오는 주소 신호는, 방전 펄스 동안, 어레이 라인이 스위칭하도록 충분히 딜레이된다. 이러한 기법에 의해, 선택되지 않는 메모리 셀의 잘못된 선택이 없는, 전도성 어레이 라인의 명료한 동작이 보장되며, 따라서 도 33에서 나타난 “지연된 주소를 갖는 X, Y 라인” 신호에 의해, 스위칭 노이즈가 감소된다. 추가로 이러한 설계는, 메모리 칩이 기록 모드에 있는 동안, 새로운 데이터, 또는 새로운 주소가 새로운 기록을 트리거링하는 연속적인 기록 동작을 위해, 사용될 수 있다. 주소 변화가 명료하고, 어떠한 중간 라인도 선택되지 않음을 보장함으로써, 원치 않는 메모리 셀로의 교란을 피하면서 기록 사이클이 완료될 수 있다.
상기 검출 회로는 여러 가지 방법으로 만들어질 수 있다. 도 34A는 검출 회로(3400)의 바람직한 도식을 나타낸다. 상기 검출 회로는 에지가 검출된 입력 신호(3410)를 동일 신호(3410)가 지연되고 변환된 후의 신호(3415)와 비교하는 논리 AND 게이트(3405)이다. 이러한 신호(3410)의 변화가 발생할 때, 지연되고 변환된 변화 신호(3415)가 AND 게이트(3405)에 본래 신호(3410)보다 더 늦게 도달할 것이다. 지연된 신호가 AND 게이트에 도달하기 않는 시간 동안, 게이트의 출력(3420)이 스위칭될 것이고, 펄스가 생성된다. 도 34B는 검출 회로의 시간을 나타낸다.
상승 및 하강 에지 모두를 검출하기 위해, 입력을 변환시키고 출력을 OR하는 이러한 두 가지 회로가 조합될 수 있다. 상승 에지와 하강 에지 중 단 하나의 에지만 트리거링하기를 원할 경우, 이러한 회로 중 하나만 사용된다.
이러한 조합은 모든 주소와 제어 신호에 대하여 반복될 수 있고, 이러한 회로의 모든 출력이 함께 OR 연산되어, 임의의 신호가 변화할 경우, 펄스가 생성될 것이다. 앞서 언급한 바와 같이, 어레이 라인의 방전을 위해, 최종 펄스가 사용되어, 적정 길이의 펄스를 트리거링할 수 있다. 그 후 메모리 회로의 서로 다른 요소를 제어하기 위해, 이러한 변화 검출 펄스는 사용될 수 있다.
단일 트랜지스터 어레이 설계( Single Transistor Array Design )
교차점 어레이는 2-단자 메모리 요소를 갖고 이용될 수 있는 메모리가 전부가 아니다. 도 35는 2-단자 트랜지스터 메모리 어레이(3500)에서 배열된 메모리 셀의 대략도를 나타낸다. 트랜지스터 메모리 어레이(3500)의 각각의 메모리 셀이 선택 라인(3505, 3510, 3515) 중 하나, 데이터 라인(3520, 3525, 3530, 3535) 중 하나, 기준 라인(3540, 3545) 중 하나에 연결된다. 하나의 실시예에서, 모든 기준 라인(3540, 3545)이 동일한 전압으로 유지되며, 함께 연결되어 있을 수 있다. 따라서 단일 선택 라인(3510)과 단일 데이터 라인(3525)이 개별 메모리 셀(3550)을 고유하게 형성한다.
선택 라인(3505, 3510, 3515)을 전계 효과 트랜지스터(FET: Field Effect Transistor)의 게이트로 연결함으로써, 상기 선택 라인(3505, 3510, 3515)이 데이터 라인(3520, 3525, 3530, 3535)으로부터의 전류가 메모리 플러그를 통과할 수 있는지의 여부를 제어할 수 있다. 트랜지스터 메모리 어레이(3500)가 메모리 플러그(가령 3555)로의 액세스를 제어하는 n-채널 FET가 도식되어 있지만, 다른 많은 반도체 소자가 사용될 수 있다. 이러한 소자는 p-채널 FET과, pnp 트랜지스터와, npn 트랜지스터와, 다이오드와, 그 밖의 다른 소자(가령, p 접합과 p 기판의 N well로 구성된, 기생 수직 양극성 트랜지스터)를 포함할 수 있다.
덧붙이자면, 반도체 소자는 메모리 플러그(3555)와 기준 라인(3540) 사이에 위치하거나, 메모리 플러그(3555)와 데이터 라인(3525) 사이에 위치할 수 있다. 두 경우 모두에서, 반도체 소자에 의해, 반도체 소자가 꺼질 때, 메모리 플러그는 데이터 라인(3525)과 기준 라인(3540) 간의 전압 강하로부터 방지될 수 있다.
그러나 전자의 경우에서, 메모리 플러그는 데이터 변경 라인(3525)과 연계되어 있는 전압 변화를 여전히 겪으나, 전압 강하는 겪지 않는다. 이와 대조적으로, 반도체 소자가 활성화되지 않는 동안, 도 35의 구성의 메모리 플러그는 데이터 라인(3525)의 전압으로부터 절연된다.
판독 동작 동안, 데이터 라인(3520, 3525, 3530, 3535)은 메모리 셀로부터 데이터를 운반하고, 기록 동작 동안 메모리 플러그의 저항 상태를 변경하기 위해 적정한 전압 펄스를 갖는 메모리 셀을 제공한다. 특정 데이터 라인(3520, 3525, 3530, 3535)을 선택하기 위해 사용되는 선택 회로가 상기 선택 트랜지스터 메모리 어레이(3500)의 외부에 위치하는 것이 일반적이다.
TABLE 3은 본 발명의 하나의 가능한 실시예에서, 어레이로 제공될 수 있는 동작 전압을 나타낸다.
Figure 112006080746612-pct00003
TABLE 3의 실시예에서, 기준 라인(3540, 3545)은 접지되어 있다. 둘 이상의 셀을 동시에 활성화시킴에 따라, 기생 저항에 따른 전압 강하가 초래될 수 있다. 이러한 문제를 해결하기 위해 사용될 수 있는 하나의 기법은 모든 기준 라인(가령, 3540과 3545)을 함께 정규 간격으로 연결하는 것이다. 예를 들어, 데이터 라인에 병렬인 라인을 포함함으로써, 64개의 셀 모두는 임의의 원치 않는 전압 강하를 방지할 수 있다. 사용되는 기법에 관계없이, 일정한 전압으로 기준 라인을 유지하는 것이 바람직할 것이다.
선택된 선택 라인(3510)을 따르는 선택되지 않은 메모리 셀은 자신의 n-채널 FET를 활성화시키며, 이에 따라서 전류가 흐를 수 있다. 그러나 디코딩 회로가 선택된 데이터 라인(3525)의 정보만를 판독하기 때문에, 선택되지 않은 데이터 라인(3520, 3530, 3535)을 통과하여 흐르는 전류는 선택된 메모리 셀(3550)에서 저장된 값을 판단하는 것과 관계가 없다. 그러나 플로팅 상태의 선택되지 않은 데이터 라인(3520, 3530, 3535)의 전압은 상기 선택되지 않은 메모리 셀의 저항 상태를 변경시킬 수 있는 정전압 임계치(VWITH), 또는 부전압 임계치(-VWITH)를 초과해서는 안된다. 또는 기생 용량, 또는 그 밖의 다른 어떤 보정 메커니즘이 전압이 너무 높거나 너무 낮게 플로팅되는 것을 방지하기에 충분하지 않다고 여겨질 경우, 선택되지 않은 데이터 라인(3520, 3530, 3535)은 VWITH와 -VWITH 사이의 전압으로 고정될 수 있다.
전류는 그 밖의 다른 선택되지 않은 메모리 플러그를 통과하여 흐르지 않는다. 왜냐하면 자신의 n-채널 FET가 요구되는 임계 게이트 전압보다 더 큰 게이트 전압을 갖지 않기 때문이다. 선택된 데이터 라인(3525)을 따르는 선택되지 않은 메모리 셀은 -2V의 게이트 전압을 가지며, 이 값은 선택된 데이터 라인(3525)의 전압(1V)과 기준 전압(0V) 모두 보다 낮다. 물론, 0V, 또는 그 이하의 임의의 값이 판독 동작 동안, 선택되지 않은 선택 라인(3505, 3515)에 대하여 사용될 수 있다. 앞으로 이해될 바와 같이, -2V의 값은 판독(read)에서 WRITE 1 동작으로의 신속한 변환을 위해 사용된다. 이와 유사하게. 선택되지 않은 데이터 라인(3535)과, 선택되지 않은 선택 라인(3515)을 따르는 선택되지 않은 메모리 플러그(3565)는 -2V의 게이트 전압을 가지며, 이는 선택되지 않은 데이터 라인(-2V 이하로 플로팅될 수 없음)과 기준 전압(0V)보다 낮다.
상기 WRITE 1 동작은 메모리 셀을 R1 상태로 둔다. 이와 유사하게, 상기 WRITE 0 동작은 메모리 셀을 R0 상태로 둔다. 선택되지 않은 메모리 셀은 기록 동작 에 의해 영향받지 않는다. 왜냐하면 자신의 게이트가 활성화되지 않았거나, 선택되지 않은 데이터 라인이 VWITH와 VWITH의 전압 사이에서 플로팅되기 때문이다.
내부 기록 전압을 생성하기 위해, 두 개의 온-칩 전압 컨버터(on chip voltage converter)가 칩 전력 공급을 통상적으로 3V나 1.8V를 요청 값으로 변환시킨다. 예를 들어, 하나의 전압 컨버터는 2V 신호를 생성할 수 있고, 나머지는 -2V 신호를 생성할 수 있다.
도 36은 트랜지스터 메모리 어레이(3500)에서 사용될 수 있는 메모리 셀(3550)의 단면도이다. 각각의 메모리 셀(3550)은 트랜지스터(3605)와 메모리 플러그(3610)를 포함한다. 상기 트랜지스터(3605)에 의해, 적정 전압이 트랜지스터의 게이트이기도 하는 상기 선택 라인(3510)에 공급될 때, 데이터 라인(3525)으로부터의 전류가 메모리 플러그(3610)를 액세스할 수 있다. 인접 셀이 서로에 대해 거울 이미지처럼 배치될 경우, 기준 라인(3540)은 두 개의 셀을 연결할 수 있다.
조립 공정(가령, 용해 기반의 스핀 온(spin on), 고온 애닐링(anneal), 펄스 레이저 증착, 스푸터링(sputtering), 유기 금속 화학 증착법)에 따라, 상기 조립 공정은 재료, 가령 폴리실리콘, 실리사이드, 내화 처리 금속이 메모리 플러그(3610) 아래에서 형성되는 층(가령, 선택 라인(3505, 3510, 3515), 일부 비아(3620, 3625))에 대해 사용되는 것을 필요로 할 수 있다. 폴리실리콘과 실리사이드는 3 내지 30Ω/m의 저항을 가지며, 구리 금속 라인은 0.1Ω/m보다 작은 저항을 갖는 것이 통상적이다. 따라서 폴리실리콘, 또는 실리사이드를 사용하는 특정 실시 예에 의해, 칩은 선택된 라인-방향보다 특정 데이터 라인 방향으로 더 길어질 수 있다.
메모리 플러그(3610)가 증착된 후 고온 공정이 요구되지 않는 만큼, 더욱 표준적인 전도성 금속(가령, 비아를 위해 구리, 또는 텅스턴)이 다음 차례 층, 가령 기준 라인(3540), 금속 플러그(3635, 3640), 비아(3615, 3630, 3645, 3650), 데이터 라인(3525)을 위해 사용될 수 있다. 상기 금속 플러그(3635, 3640)는, 메모리 플러그(3610, 3655)가 증착된 후 비아(3615, 3630, 3645, 3650)를 연결하기 위해 사용될 수 있는 하나의 기법이다.
하나의 실시예에서의 메모리 플러그(3610, 3655)의 지오메트리(geometry)가 모든 각각의 트랜지스터 메모리 어레이(3500)에 대해 동일하지 않을 것이다. 예를 들어, 특정 공정에서, 메모리 플러그(3610, 3655)는 아래 위치하는 비아(3630, 3625)와 동일한 크기를 가질 수 있다. 또 다른 공정에서, 메모리 플러그(3610, 3655)가 상기 트랜지스터의 드레인 상에 직접 증착될 수 있음에 따라서, 아래 위치하는 비아(3620, 3625)는 불필요할 수 있다.
메모리 칩 구성( MEMORY Chip Configuration )
도 37A는 바람직한 1MB 메모리(3700)의 구현에 대한 블록 다이어그램이다. 물리 레이아웃이 다를 수 있으나, 각각의 메모리 비트 블록(3705)은 반도체 기판의 별도의 부분 상에 형성되는 것이 통상적이다. 메모리 칩은 메모리 어레이를 사용할 수 있는 칩으로 국한되지 않으며, 칩의 다양한 다른 종류가 동일한 기판 상에서 형성되는 메모리로부터 이점을 얻을 수 있다. 예를 들어, 빠른 비-휘발성 L1 캐쉬로 의 액세스를 갖는 마이크로프로세서는 많은 다양한 휴대용 애플리케이션에 바람직할 것이다.
도 37A를 참조하여, 메모리(3700)로의 입력 신호는 주소 버스(3730)와, 제어 버스(3740)와, 일부 전력 공급기(3750)와, 데이터 버스(3760)를 포함할 수 있다. 상기 제어 버스(3740)는 칩을 선택하기 위한 신호를 포함하며, 판독, 또는 기록 동작이 수행될 것인지 아닌지를 신호할 수 있는 것, 그리고 칩이 판독 모드에 있을 때, 출력 버퍼를 활성화시킬 수 있는 것이 일반적이다. 상기 주소 버스(3730)는 메모리 어레이에서의 어느 위치를 액세스할 것인지를 특정하며, 이에 따라, 어떤 주소는, 수평 어레이 라인의 하나의 라인을 선택하기 위해, X 블록(일반적으로 전-디코더와 X-디코더를 포함한다.)(3770)을 가리킨다. 적정 전압을 특정 수직 라인에 적용하기 위해, 또 다른 주소가 (통상적으로 전-디코더와 Y-디코더를 포함하는) Y 블록(3780)을 가리킨다. 각각의 메모리 비트 블록(3705)은 메모리 칩 데이터 버스(3760)의 하나의 라인 상에서 동작한다.
메모리 어레이(3720)로부터 데이터를 판독하는 것은 비교적 수월하다. x-라인이 활성화되고, 감지 회로(3710)에 의해 전류가 감지되고, 정보의 비트로 변환된다. 도 37B는 다수의 비트를 판독할 수 있는 감지 회로(3715)를 포함하는 바람직한 메모리의 블록 다이어그램이다. 다수의 비트의 동시적인 판독은 다수의 y-라인으로부터 전류를 동시에 감지하는 것을 포함한다.
기록 동작 동안, 데이터는 데이터 버스(3760)로부터 입력 버퍼로, 그리고 데이터 드라이버(3790)로부터 선택된 수직 라인이나 비트 라인으로 공급된다. 특히, 2진 정보가 메모리 칩(3700)으로 전송될 때, 상기 정보는 회로(3790)내의 래치 회로(latch circuit)에 저장된다. 각각의 y-라인은 연계된 드라이버 회로(3790)를 가질 수 있거나, 또는 그룹내에서 선택되지 않은 라인이, 선택되지 않은 메모리 플러그가 임의의 저항 변화를 겪게 하는 일정한 전압으로 고정될 경우, y-라인으로 구성된 그룹이 단일 드라이버 회로(3790)를 공유할 수 있다. 그 후, 적정 사이클 동안, 상기 드라이버 회로가 적정 메모리 플러그에 1, 또는 0을 기록한다. 예를 들어, 교차점 어레이에 1024 y-라인이 존재할 수 있고, 페이지 레지스터(page register)는 8개의 래치를 포함할 수 있으며, 이러한 경우에서, y-블록은 128개의 y-라인 중 하나를 디코딩하고, 상기 선택된 라인을 블록(3790)으로 연결할 것이다. 다음에서 설명될 바와 같이, 특정 메모리 플러그가 안정적인 다수의 이산 저항 상태를 가질 수 있다. 이러한 다중-레벨 저항 메모리 플러그를 이용하여, 드라이버 회로는 전압 크기, 또는 펄스 길이 기록을 변화시킴으로써, 예를 들어 00, 또는 01, 또는 10, 또는 11 상태를 프로그래밍할 수 있다.
이러한 구조는, 다중 어레이를 갖는 것에 반대되는, 하나의 어레이가 데이터 버스의 모든 비트를 다루는 메모리를 생성하기 위해 확장될 수 있다. 예를 들어, 데이터 버스, 또는 메모리 데이터 구성(또는 데이터 폭이라 일컬어짐)이 16-비트 폭일 경우, 하나의 교차점 어레이의 y-블록은 동시에 16 라인을 디코딩하기 위해 만들어질 수 있다. 판독 및 2-사이클 기록이 동시에 발생하는 기법을 적용함으로써, 이러한 하나의 어레이만 갖는 메모리 칩은 16-비트 워드를 판독할 수 있고 프로그래밍할 수 있다.
페이지 모드 및 버스트 모드( Page Mode and Burst Mode )
페이지에 데이터를 출력하고 입력하기 위해 사용되는 2개의 일반적인 기법이 있으며, 일반적으로 “페이지 모드”와 “버스트 모드”로 불리운다. 두 경우 모두에서, 이러한 모드는 메모리의 내부 구조의 이점을 취한다. 이러한 모드를 이용하여, 연속적인 주소를 갖는 워드는 더 빠르게 액세스될 수 있다. 왜냐하면 X/Y 선택이 단 한번 선택되기 때문이고, 한번에 하나의 워드만 판독되거나 기록되는 것과 반대로, 페이지를 구성하는 다수의 워드를 위한 데이터가 한 번에 판독되거나, 기록되기 때문이다. 이러한 다수의 연속적인 워드는 일반적으로 “페이지(page)”라고 일컬어지거나, 또는 “정보 세트(information set)”라고 일컬어진다.
페이지 모드(page mode)에서, 주소 중 덜 중요한 비트가, 개별 비트가 판독되고 기록되는 순서를 정하기 위해 사용될 수 있다. 따라서 이러한 주소 비트 조합에 의해 선택된 워드는 임의의 순서일 수 있고, 일부 워드는 판독/기록되지 않을 수 있다.
버스트 모드(burst mode)에서, 내부 판독, 또는 기록 동작은 페이지 모드에서와 유사하나, 외부 클럭(clock)이 상기 페이지에서 워드를 순차적으로 입력하거나 출력하기 위해 사용될 수 있다. 후-감지 디코딩 블록(post-sensing decoding block)은, 외부 버스트 클럭으로부터의 트리거 신호의 수신에 따른 정보를 간편하게 순차 출력하도록, 구성될 수 있다. 이러한 방식으로, 정보는 디코딩 블록으로부터 판독되거나, 상기 트리거 신호를 수신하면 교차점 어레이로 자동 기록된다. 페이지 모드에 대한 버스트 모드의 장점은, 페이지에서 일련의 워드를 입력하거나 출 력할 때 어떠한 주소 디코딩도 필요 없다는 것이며, 따라서 버스트 모드 기법에 의해, 더 빠른 액세스 시간이 가능해진다. 페이지 모드에 대한 버스트 모드의 단점은, 페이지 워드가 설정 순서로 액세스된다는 것이다.
페이지, 또는 버스트 판독은, 다수의 y-라인을 선택하고, 이를 감지 회로로 연결하고, 상기 감지 회로의 출력을 후-감지 디코딩 블록으로 연결하여 적정 데이터가 선택될 수 있어, 상기 데이터를 메모리 집적 회로의 핀으로 가져오게끔 함으로써 이뤄질 수 있다. 상기 페이지, 또는 버스트 기록은, 다수의 y-라인을 선택하고, 그들을 동일한 수의 드라이버에 연결하고, 동일한 데이터 극성의 모든 비트에 평행하게 기록하는 2-사이클 시퀀스(가령, 모든 2진법 1은 첫 번째 사이클, 모든 2진법 0은 두 번째 사이클)로 상기 드라이버를 활성화시킴으로써 이뤄진다. 전-드라이버 디코딩 단계에 의해, 메모리 집적 회로의 데이터 핀로부터의 데이터가 적정한 래치로 로딩됨이 보장된다.
도 38A는 2-사이클 기록 동작을 이루기 위해 사용될 수 있는 바람직한 래치(3810), 드라이버(3830, 3840), 감지 회로(3850)를 도식한다. 상기 회로는 1 비트의 정보를 저장하기 위한 페이지 래치(3810)와, 상기 페이지 래치(3810)로부터 신호를 수신하는 AND 게이트(3860, 3870)와, 입력(3880, 3890)과, 인버터(3820)와, 두 개의 드라이버(3830, 3840)를 포함한다. 상기 페이지 래치(3810)는 신호를 고정하도록 구성된다(1이 수신되는지 0이 수신되는지에 따라 높은 신호, 또는 낮은 신호). 이와 유사하게, 입력(3880, 3890)이 신호 시퀀스를 수신하도록 구성된다(도 38B 참조). 당업자가 이해하는 바와 같이, 기록 1 신호는 기록 명령어가 수신된 사 이클 동안만 높으며, 기록 0 신호는 기록 1 사이클 다음에 즉시 오는 사이클 동안만 높다. 기록 0 및 기록 1 동작의 듀티 사이클(duty cycle)은 시스템 클럭, 또는 그 것의 분수 배, 또는 배에 대응할 수 있고, 또는 비동기 방식일 수 있다.
높은 신호, 또는 낮은 신호를 수신하면, 2-사이클 기록을 완료하기 위해 필요한만큼, 페이지 래치(3810)는 대응하는 높은 신호, 또는 낮은 신호를 발산하기를 계속한다. 이러한 1, 또는 0을 적정 메모리 플러그에 기록하는 것이 바람직할 때, 회로가 도 38B의 신호를 각각의 AND 게이트(3860, 3870)로 전송한다. 특히, 첫 번째 사이클 동안, 높은 신호가 1 드라이버(3830)에 부착된 AND 게이트(3860)의 입력(3880)으로 전송되고, 두 번째 사이클 동안, 높은 신호가 나머지 입력(3890)으로 전송된다. 당업자라면 1 드라이버(3830), 또는 0 드라이버(3840) 중 하나가 트리거링되어 기록 전압이 y-라인에 공급될 것임을 알 수 있다(도 38C 참조). 이러한 방식으로, 하나의 비트가 페이지 래치(3810)에 기록되고, 1 드라이버(3830), 또는 0 드라이버(3840) 중 하나는 +2V, 또는 -2V를 y-라인에 공급하여, 2 사이클 내에, 이러한 비트를 연계된 메모리 플러그에 기록할 수 있을 것이다. 워드, 또는 메모리 플러그로 구성된 또 다른 그룹의 각각의 y-라인을 드라이버 회로의 그룹에 전기적으로 연결시킴으로써, 데이터의 전체 워드, 또는 그룹이 2-사이클에서 기록될 수 있다. 즉, 2진법 1을 기록하는 하나의 사이클, 2진법 0을 기록하는 하나의 사이클이 그것이다.
이러한 드라이버 회로가 2-사이클 기록 동작을 허용하는 동안, 더 빠른 판독 및 기록을 위해, 판독과 기록 동작을 페이지 모드와 버스트 모드 모두에서 실시하 는 것이 바람직할 수 있다. 전술한 바와 같이, 특정 워드를 식별하는 하나 이상의 주소 비트가 수신되면, 페이지 모드에서의 판독 동작은 메모리 셀로부터 감지 회로(3850)로 이동하는 다중 워드(또는 데이터의 또 다른 그룹)를 판독하고, 적정 워드를 출력 하거나, 원할 때 출력될 수 있도록 상기 데이터를 버퍼링함으로써 이뤄질 수 있다.
판독 동작이 버스트 모드에서 수행될 때, 다중 워드, 또는 다른 데이터가 버퍼로 판독되고, 버스트 클럭, 또는 특정 시간에서 트리거 신호를 생성하기 위한 그 밖의 다른 소자로부터의 신호가 순차적으로 수신되면 출력된다. 통상적으로, 버스트 클럭 신호에 의해, 회로 블록이 워드, 또는 다른 데이터 그룹이 순서대로, 트리거링될 수 있다.
입력(3880, 3890)으로 전송되는 특정 신호에 따라 페이지 모드, 또는 버스트 모드에서 기록 동작이 수행된다. 도 38D에서 도식된 신호의 상태에 따라서, 각각의 비트 블록은 기록 1 사이클, 또는 기록 0 사이클을 동시에 수행할 수 있다. 이러한 방식으로, 페이지 모드, 또는 버스트 모드에서, 다중 드라이버 회로가 그들의 정보를 메모리 어레이에 동시에 기록한다. 기록 1 사이클 신호(3880)와 기록 0 사이클 신호(3890)가 도 37에서 나타난 X-블록(3770)을 제어하여, 선택된 x-라인 극성(polarity)을 예를 들어 첫 번째 사이클에서 -2V를 두 번째 사이클의 +2V로 스위칭할 수 있다.
도 39A는 페이지, 또는 버스트 판독 동안, 메모리 칩의 동작을 추가로 예를 든다. 기록 가능 신호가 낮게 설정되며, 이는 기록 동작에 대하여 칩을 설정한다. 주소가 주소 버스 상에서 확정되고, 주어진 주소의 페이지 내의 모든 비트가 내부적으로 판독된다. 제 1 액세스 시간에 대응하는 지연 후에, 제 1 데이터가 출력된다. 상기 데이터가 출력되는 방식은 버스트 모드와 페이지 모드에서 서로 다르다.
버스트 모드에서, 어떠한 페이지 주소도 특정되지 않으나, 감지 앰프(3710)는 자신의 데이터를 페이지 레지스터 내의 로직 회로로 구성된 하나의 세트로 전송하며, 또한 상기 로직 회로는 데이터 버스(3760)에 연결된다. 로직 회로를 트리거링시켜, 데이터 버스(3760)로의 페이지 데이터 비트의 출력을 시퀀스화하기 위해, 외부 버스트 클럭 신호(3910)가 사용된다.
페이지 모드에서, 페이지에서 어느 비트가 출력되는지를 특정하는 페이지 주소(3920)가 주어진다. 더욱 세부적으로, 페이지 주소 신호를 수신하고, 이러한 주소 신호를 상기 데이터 버스(3760)로 비트가 출력되는 순서로 디코딩하기 위해, 페이지 레지스터 내부에서 알려진 디코더 회로가 사용된다.
버스트 클럭과 페이지 주소 신호가 도 39A에서 나타날지라도, 하나의 주어진 임의의 모드에 대하여, 이러한 신호들 중 단 하나만 사용될 것이다. 당업자라면 많은 변형예를 추론할 수 있다. 가령, 제 1 주소가 페이지의 경계부에 위치하는지 아닌지, 또는 정확한 형태, 그리고 버스트 클럭의 타이밍에 대한 변형이 있다. 핵심은, 이러한 변형예가 페이지 모드, 또는 버스트 모드 동작의 범위를 변경하기 않는다는 것이다.
도 39B는 페이지, 또는 버스트 기록 동안의 메모리 칩의 동작의 예시를 든다. 버스트 모드에서, 정보는 데이터 버스(3760)를 통해 로직 회로로 전송된다. 데 이터의 연속적인 비트를 래치하기 위해, 버스트 클럭 신호는 로직 회로를 반복적으로 토글링(toggle)한다. 추가적인 베스트 클럭 펄스와 선택적인 기록 가능 펄스가 추가적인 데이터를 입력하기 위해 사용된다. 마지막 버스트 클럭 펄스가 입력될 때, 예를 들어, 내부 페이지가 4 워드 길이일 경우에 4번째 펄스가 입력될 때, 2-사이클 기록일 수 있는, 내부 기록 동작이 트리거링된다. 앞서 언급된 바와 같이, 페이지 모드에서, 페이지 레지스터는 주소 회로와 디코더 회로를 포함한다. 이러한 회로에 의해, 페이지 데이처와 페이지 주소 신호가 메모리 칩으로 입력되는 동안, 기록 가능 펄스가 연속됨에 따라, 프로그래밍된 데이터가 버스(3760)로부터 전송되고, 메모리 칩으로 입력되는 페이지 주소에서 페이지 레지스터로 로딩됨이 보장된다. 페이지 레지스터가 가득 찰 때, 또는 임의의 다른 신호(가령 제어 신호, 또는 신호들의 조합)에 따라서, 메모리 칩이 페이지 레지스터/버퍼/드라이버(3795)와 디코딩 회로(3770, 3780)를 트리거링하여, 도 38B의 신호 시퀀스에 따라, 요망 메모리 위치를 선택하고, 정보를 그들의 연계된 드라이버 회로로 전송할 수 있다.
버스트 클럭과 페이지 주소 신호 모두가 도 39B에서 나타남에도 불구하고, 이러한 신호 중 단 하나만 임의의 주어진 하나의 모드에 대해 사용될 것이다.
적응성 프로그래밍( Adaptive Programming )
도 40은 본 발명의 적응성 프로그래밍의 개념을 도식한 도면이다. 적응성 프로그래밍 회로(4000)는 결합된 검출기(4010)와, 컨트롤러(4020)와, 드라이버(4030)를 포함한다. 메모리 셀에 연결된 검출기(4010)는 셀 저항 Rd를 검출하기 위해 기능 하고, 다중 레벨 저항 세트(R1, R2, ..., RM)에서 M>=2일 때 Rd'에 대응하는 Rj를 식별하는 지시 신호를 출력한다. Rj를 식별하는 것은, 다중-레벨 저항 세트(R1, R2, ..., RM)에서 Rd'의 가장 인접하는 것을 판단함으로써 이뤄질 수 있다.
검출기(4010)에 연결된 제어기(4020)는 기록-데이터 및 지시 신호를 이용하는, 기록 명령어를 검출하는 기능과, 기록이 요망될 때 활성 신호를 생성하는 기능을 한다. 재-기록 가능한 메모리와 제어기(4020)에 연결된 드라이버(4030)는, 활성 신호가 활성 상태에 있는 동안만 메모리를 요망 저항으로 구도하는 기능을 한다. 덧붙이자면, 상기 제어기(4020)는 활성 로직 기능을 포함하며, 그 기능은 다음과 같다.
(a) 기록 명령어의 부재(또는 판독 명령어의 존재)에 의해, 활성 신호가 비-활성 상태로 설정되며, 이에 따라서 메모리 소자가 드라이버(4030)에 의해 구동되지 않다는 것이 보장된다.
(b) 기록 명령어가 있으면, 지시 신호와 기록-데이터의 비교가 활성화된다.
(b1) 상기 지시 신호와 상기 기록-데이터 간에 대응하지 않으면, 기능(b)가 계속되는 동안, 상기 활성 신호가 활성 상태로 설정 되며, 이에 따라서 드라이버(4030)는 재-기록 가능한 메모리 소자를 구동하여, 다중-레벨 저항 세트 사이에서 메모리 셀의 저항을 바람직하게 스위칭하는 것에 영향을 줄 수 있다.
(b2) 지시 신호와 기록-데이터 간에 대응하면, 활성 신호를 비-활성 상태로 설정하고, 프로그래밍 사이클을 종료한다.
적응성 프로그래밍 회로(4000)의 적응적인 태양을 완료하는 것에 덧붙여, 전술한 로직 요소(b2)는, 프로그래밍 사이클 전에 메모리 셀의 저항 상태가 기록-데이터에 이미 대응하는 가외적인 프로그래밍 사이클을 피하기 위한 기능을 한다. 반복적인 가외적인 프로그래밍 사이클은 메모리 동작 수명의 단축을 초래할 수 있다.
프로그래밍하는데 비경제적인, 또는 비경제적인 긴 프로그래밍 사이클 시간을 요청하는, 또는 단순히 시간상 실패한 재-기록 가능한 메모리 소자를 처리하기 위해, 상기 제어기(4020)는 프로그래밍 시간 Tmax를 허용하는 지정된 최대치와, 기록 명령어의 존재하는 때부터 프로그래밍 사이클의 소요된 시간 Tlp를 추적하는 타이머를 더 포함할 수 있다. 따라서 앞서 언급한 활성화 로직은 로직 실패 신호(LFS: Logic Fault Signal)를 포함하도록 먼저 수정될 수 있다. 예를 들어 LFS = 1은 실패 상태를 의미하고, LFS = 0은 비-실패 상태를 의미할 수 있다, 특히, 활성 로직은 기능(b)에, Tlp > Tmax일 경우 LFS=1인 로직을 추가할 수 있다. 상기 활성 로직은 다음의 변경을 추가로 포함할 수 있다.
1. 로직 요소(a)는 부가적이고, 무조건적인 초기화(LFS를 0으로)를 포함한다.
2. 로직 요소(b1)는 다음의 두 개의 로직 요소로 대체된다:
(b11) LFS=0인 동안, 지시 신호와 기록-데이터 간에서 대응하지 않으면, 기능(b)이 계속되는 동안, 활성 신호를 활성 상태로 설정하고, 이에 따라서 드라이버(4030)가 재-기록 가능한 메모리 소자를 구동하여, 다중-레벨 저항 세트들 간에 서 메모리 셀의 저항 상태를 바람직하게 스위칭하는 것에 영향을 줄 수 있다.
(b12)LFS=1이고, 지시 신호와 기록-데이터 간에서 대응하지 않으면, 활성 신호를 비활성 상태로 설정하고, 상기 프로그래밍 사이클을 종료한다.
실전에서의 구현을 단순화하기 위한 목적으로, 메모리 셀의 저항을 검출하고, 다중-레벨 저항 세트(R1, R2, ..., RM)에서 Rd가 대응하는 Rj를 식별하는 지시 신호를 출력하는 기능에 영향을 미치기 위해, 검출기(4010)는 지정 함수 Rd=f(Seq)를 통해 Rd에 대응하는 값을 갖는 동치-신호 Seq 생성기를 포함한다.
덧붙이자면 상기 검출기(4010)는 기록 데이터에 따라서, 동치-기준 신호 세트(REF1, REF2, ..., REFM)를 선택한다. 베이스 기준 신호는 적응성 프로그래밍 회로(4000)의 입력이 되거나, 상기 적응성 프로그래밍 회로(4000) 내의 저항 회로로부터 추출된 것이다. 덧붙이자면, 검출기(4010)는 Seq를 동치-기준 신호로 구성된 세트(REF1, REF2, ..., REFM)로부터의 적정 기준 신호와 비교한다.
하나의 실시예에서, 출력 전압 Vcs를 갖는 신호 전압 원을 활성화시킴으로써, 드라이버(4030)는 스위칭될 수 있고, 동치-신호 Seq 생성기는 메모리 소자에 연결되어 있는 전류 검출기일 수 있고, 이는 메모리 소자 전류 Id를 동치-신호 Seq로서 제공한다, 즉, Seq=Id이다. 결과적으로, Ohm의 법칙에 의해, 지정 함수 Rd=f(Seq)는 Rd=Vcs/Id로 간단해진다. 출력 전압 Vcs는 일정한 전압이며, 물론, 그 최대가 각각 의 임계 전압을 초과하여, 다중-레벨 저항 세트에서 Rd의 바람직한 스위칭에 영향을 준다. 일반적으로, 더 높은 Vd가 더 짧은 소자 프로그래밍 사이클 시간을 야기함에 따라, 높은 임계 전압을 갖는 재-기록 가능한 메모리 소자에 대하여, 상기 Vcs는 시간에 따라 변하는 전압 램프, 또는 증가하는 크기의 전압 스텝으로서 설정되어, 프로그램 사이클 시간을 감소시키기 위해, 지정 시간 간격에서 각각의 임계치를 초과할 수 있다. 물론, 시간에 따라 변하는 전압 램프의 최초 값은, 재-기록가능한 메모리 소자의 대응하는 임계 전압에서, 또는 상기 전압 이상에서 설정되어, 프로그래밍 사이클 시간을 추가로 축소할 수 있다.
또 다른 예에서, 활성 신호에 의해, 드라이버(4030)는 출력 전류 Ics를 갖는 스위칭 가능한 전류 원이 되고, 동치-신호 Seq 생성기는 기록 가능한 메모리 소자에 연결되어, 메모리 소자 전압 Vd를 동치-신호 Seq로서 제공하는 전압 검출기가 될 수 있다. 즉, Seq = Vd이다. 결과적으로, 역시 Ohm의 법칙에 의해, 지정 함수 Rd=f(Seq)는 Rd=Vd/Ics로 단순화될 수 있다. 출력 전류 Ics가 일정한 전류일 때, 물론 그 크기에 의해, 다중 레벨 저항 세트 사이에서 Rd의 요망 스위칭에 영향을 주도록 대응하는 Vd가 각각의 임계 전압을 초과해야만 한다. 일반적으로 더 높은 Vd가 더 짧은 소자 프로그래밍 사이클 시간을 도출함에 따라, 높은 임계 전압을 갖는 이러한 메모리 소자에 대하여, 상기 Ics는 시간에 따라 변화하는 전류 램프로서, 또는 증가하는 크기의 스텝으로서 설정되어, 프로그래밍 사이클 시간을 감소시키기 위해, 지정 시간 간격내에서 대응하는 Vd가 각각의 임계치를 초과하도록 할 수 있다. 물론, 대응하는 Vd가 재-기록 가능한 메모리 소자의 대응하는 임계 전압이도록, 또는 그 이상이도록, 시간에 따라 변화하는 전류 램프의 최초의 값이 설정되어 상기 프로그래밍 사이클 시간이 추가로 감소될 수 있다.
지금까지의 적응성 프로그래밍 회로에 덧붙이자면, 상기 적응성 프로그래밍 회로(4000)가, 상기 적응성 프로그래밍 회로의 앞서 언급된 속성에 논리적으로 대응하는 일련의 단계들을 갖는, 재-기록 가능한 메모리 소자를 프로그래밍하는 방법에 동일하게 적용될 수 있음이 자명하다. Rd의 스위칭을 피하기 위해, Vd가 각각의 임계치 아래에 위치하는 것을 보장하는 것이 제외된다. 동일한 적응성 프로그래밍 회로가 적응되어, 판독 명령어의 검출이 있으면 Rd에 대응하는 Rj를 식별하는 지시 신호를 출력하는 판독 동작에 영향을 줄 수 있는 것이 필수적이다. 덧붙이자면, 검출기(4010)와, 제어기(4020)와, 드라이버(4030)의 더욱 상세하게 설명된 실시예가 그래픽으로 나타날 것이다.
도 41A는 바람직한 적응성 프로그래밍 회로(4100)의 첫 번째 실시예를 도식한다. 이러한 경우에서, 다중-레벨 저항 세트 Rj는 단 2개의 이산 저항 레벨 R1<R2로 구성되어 있다(즉 M=2이다). 검출기(4010)의 부분으로서, 상기 동치-기준 신호 세트 셀렉터는, 동치-기준 신호 REF1을 비교측정기(4115)의 노드 B에서 제공하기 위해, 기준 데이터 소스(4110)와 연계된 기준 드라이버(4105)를 포함한다. 상기 드 라이버(4030)는 프로그램 서플라이(4120)와 데이터 드라이버(4125)를 포함한다. 상기 프로그램 서플라이(4120)는 기록-데이터를 출력한다. 상기 데이터 드라이버(4125)는 기록 데이터에 따라 메모리 소자의 실제 프로그래밍에 영향을 주는 출력 전압 Vcs를 갖는 전압 소스이다. 동치-신호 Seq 생성기는 메모리 소자에 연결되어 있고, 노드 A에서 동치-신호 Seq=Id를 제공하는 전류 검출기(4130)이다. 결과적으로, 지정 함수 Rd=f(Seq)는 Rd=Vcs/Id이다. 따라서 이러한 특정 실시예는 전류 비교측정 기법을 사용하고, 비교측정기(4115)의 출력은 논리적으로 다중-레벨 저항 세트(R1, R2)에서 Rd에 대응하는 Rj를 식별하는 지시 신호라는 것이 핵심이다. 이러한 경우에서, 상기 제어기(4020)는 단일 피드백 신호 경로이고, 상기 지시 신호와 기록 데이터 간의 대응 여부에 따라서, 데이터 드라이버(4125)를 활성화하거나 비활성화한다.
전류 비교측정 기법이 숫자를 들어 추가로 설명된다. 본원에서 선택된 프로그램될 재-기록 가능한 메모리 소자는 R1에 대응하는 Rd를 갖는 낮은 저항 상태에 있다. 임의의 저항 스위칭이 발생하기 전에, 먼저 기록 전압 Vw가 Id=40㎂으로 셀에 적용된다. 비교측정기(4115)는 20㎂에서 기준 전류 세트와, 기준 전류 및 선택된 메모리 소자를 위한 유사 부하 회로(similar load circuit)와, 전압 비교측정기를 포함한다. 기본적으로 부하 회로는 전압 소스 Vcs에 연결된 저항 네트워크이다. 기준 전류가 20㎂이고, 선택된 메모리 소자 전류가 40㎂이기 때문에, 노드 A 상의 전 압은 노드 B 상의 전압보다 낮아질 것이며, 이는 전압 비교측정기의 출력이 높아지게 할 것이다. 대신, 서로 다른 극성의 입력을 갖는 비교측정기가 연결되어, 그 출력이 낮을 것이나, 이는 본 발명의 본질을 변경시키지는 않는다. 기록 전압 Vw가 선택된 메모리 소자의 전항을 스위칭하기 시작함에 따라, 그 전류 Id는 40㎂에서부터 감소하여 기준 전류인 20㎂까지 도달한다. 이 지점에서, 노드 A의 전압이 노드 B의 전압과 같아진다. 선택된 메모리 소자의 프로그래밍이 추가로 진행됨에 따라, 노드 A 전압은 노드 B의 전압보다 더 높아지고, 이는 전압 비교측정기가 낮은 출력 전압의 상태로 나타내게 한다. 따라서 전압 비교측정기의 출력은 데이터 드라이버(4125)를 비활성화하기 위해 사용될 수 있고, 따라서 선택된 메모리 소자로 공급되는 기록 전압 Vw이 꺼진다.
한편으로는, 프로그래밍되도록 선택된 메모리 소자는 이미 R2에 대응하는 Rd를 갖는 높은 저항 상태이다. 따라서 예를 들어 프로그래밍 동작의 시작부분에서 Id=15㎂이고, 비교측정기의 출력은 낮게 유지되고, 데이터 드라이버는 비활성 상태로 머무른다.
앞서 언급된 회로는 적절하게 초기화될 필요가 있다. 기록 사이클의 시작부분에서, 노드 A의 전압은 노드 B의 전압보다 더 높게 시작하며, 상기 전압 비교측정기의 출력은 낮고, 따라서 데이터 드라이버(4125)는 비활성 상태로 있게 된다. 결론은, 프로그래밍 동작이 시작되지 않는다는 것이다. 이러한 문제를 피하기 위 해, 방전 회로와 초기화 펄스가 사용되어 각각의 프로그램 동작의 시작 부분에서 노드 A의 전압을 강제로 낮게 한다.
최소 기능을 위해 앞선 예제에서 단 하나의 기준 전류만 요구되었지만, 이는 실제 저항 값 R1과 R2의 더욱 정확한 값은 제공하지 못한다. 따라서 원할 경우, 추가적인 기준 전류 레벨이 적응성 프로그래밍 회로에 포함되어 다양한 저항 레벨의 검출 한계를 추가로 개선할 수 있다.
이미 명시된 바와 같이, 프로그래밍 전압 펄스는 일정한 진폭의 사각 펄스가 아니다. 처음에는 낮은 전압 값을 갖고, 시간에 따라 전압이 증가하는, 프로그래밍 전압의 램프(ramp)를 사용하기 위해 추가적인 개선이 이뤄질 것이다. 최초의 전압은 판독 전압에서, 또는 그 이상의 전압에서 시작될 수 있고, 상기 회로가 허용하는 한 높은 곳까지 도달할 수 있다. 교차점 어레이의 경우에서는, 선택된 어레이 라인 상의 전압에 의해, 선택되지 않은 메모리 소자가 교란되지 않는다. 비교측정 기법과 조합되는 이러한 기법에 의해, 빠른 프로그래밍 사이클 시간을 갖는 메모리 소자가 비교적 낮은 전압에서 신속하게 프로그래밍됨이 보장된다. 한편, 느린 프로그래밍 사이클 시간을 갖는 메모리 소자의 경우는, 일정한 전압 기록 전압으로서 공급되는 경우에서보다는 더 빠르게 프로그래밍될 것이다. 덧붙이자면, 메모리 소자가 매우 높은 기록 임계 전압을 가질 경우, 표준적인 일정한 전압 드라이브 하에서는 결코 프로그래밍될 수 없다. 본원에서, 기록 전압을 증가시킴으로써, 이러한 메모리 소자를 프로그래밍하는 것이 가능해질 수 있다. 그러나 증가하는 기록 전압을 이용하여 어레이의 모든 메모리 소자를 프로그래밍하는 것이 바람직하지 않을 수 있다. 왜냐하면 이로 인하여, 너무 빠르게 소진될 수 있으며, 심지어 낮은 전압 레벨에서 쉽게 프로그램될 수 있는 메모리 소자에게는 손상을 줄 수 있다.
도 41B는 바람직한 적응성 프로그래밍 회로(4150)의 더욱 상세화된 실시예를 도식한다. 다중-레벨 저항 세트 Rj는 역시 M=2이고, 두 개의 이산 저항 레벨 R1<R2로 구성되어 있다. 검출기(4150)의 한 부분으로서, 동치-기준 신호 세트 셀렉터는 비교측정기(4115)의 노드 B에서 동치-기준 신호 REF1을 제공하는 기준 데이터 소스(4110)를 포함한다. 상기 드라이버(4030)는 프로그램 서플라이(4120)와, 노드 A에서 검출된 재-기록 가능한 메모리 소자 전압 Vd를 출력하는 전압 검출기(4155)를 갖는 데이터 드라이브를 포함한다. 상기 프로그램 서플라이(4120)는 기록-데이터를 출력한다. 전압 디코더(4155)를 갖는 상기 데이터 드라이버는, 기록-데이터에 따라서 재-기록 가능한 메모리 소자의 실제 프로그래밍에 영향을 미치는 출력 전류 Ics를 갖는 전류 소스를 포함한다. 따라서 동치-신호 Seq 생성기가 재-기록 가능한 메모리 소자에 연결되고, 동치-신호 Seq=Vd를 노드 A에서 제공하는 앞서 언급한 전압 검출기이다. 그러므로 이러한 특정 실시예에서는 전압 비교측정 기법을 사용하는 것과, 상기 비교측정기(4115)의 출력이 다중-레벨 저항 세트(R1, R2)에서 Rd에 대응하는 Rj를 식별하는 지시 신호와 논리적으로 동일한 것이 핵심이다. 이러한 경우에서, 상기 제어기(4020)는 단일 피드백 신호 경로이고, 지시 신호와 기록-데이터 간의 대응 여부에 따라, 전압 검출기(4155)를 갖는 데이터 드라이버를 활성화시키거 나, 비활성화시키는 기능을 한다.
도 42는 바이폴라 전압 드라이버(bipolar voltage driver)와 전류 비교측정 회로와 활성 로직을 갖는 바람직한 적응성 프로그래밍 회로(4200)의 세 번째 실시예를 도식한다. 이러한 회로 설계는 두 개의 기준을 사용하여, 프로그램된 저항 상태 R1과 R2가 지정 한계(pre-determined margin)에 의해 분리될 수 있다. 따라서 상기 적응성 프로그래밍 회로(4200)는 요청되는 정전압 드라이버를 제공하기 위한 상부 하프 회로(upper half circuitry)와, 상기 상부 하프 회로의 거울 이미지이면서, 요청되는 부전압 드라이버를 제공하기 위한 하부 하프 회로(lower half circuitry)를 포함한다. 편리를 위해, 상기 상부 하프 회로는 정-드라이브 회로(positive-drive circuitry)라고, 상기 하부 하프 회로는 부-드라이브 회로(negative-drive circuitry)라고 일컫는다. 기록 명령어 펄스(4205)에 의해, 정-드라이브 회로와 부-드라이브 회로 모두가 논리적으로 구동되는 반면에, 상기 정-드라이브 회로는 오직 기록-데이터 R2 신호(4210)에 의해 활성화되고, 상기 부-드라이브 회로는 기록-데이터 R1 신호(4215)에 의해 활성화된다. 이러한 방식으로, 정전압 드라이브를 이용하는 프로그래밍 동작 중에, 높은 임피던스의 상태에서 부-드라이브 회로가 비활성화되어, 정-드라이브 회로와의 임의의 간섭을 피할 수 있다. 그 반대의 경우도 가능하다.
정-드라이브 회로의 세부사항에 초점을 맞춰보면, 제어기(4020)는, 소자 전-드라이버(4220)와 R2 기준 전-드라이버(4235)를 통한 R2 기준 드라이버(4240)를 차 례로 구동시키는 활성 로직(4225)을 포함한다. 상기 소자 전-드라이버(4220)는 재-기록 가능한 메모리 어레이에서 선택된 재-기록 가능한 메모리 소자를 구동시키는 출력을 갖는 +VWth 소자 드라이버(4230)를 구동한다. 상기 +VWith 소자 드라이버(4230)가 출력하는 것과 동시에, 또한 노드 A에서의 신호 브랜치(signal branch)를 통해, 비교측정기(4260)의 부-단자(negative terminal)로 공급된다. 상기 R2 기준 드라이버(4240)는 출력하고, R2 기준 저항(4250)과 조합되어, 상기 비교측정기(4260)의 정-단자(positive terminal)에 공급되는 노드 B에서 동치-기준 신호 REF1을 확립한다. -VWith 소자 드라이버(4280)를 이용하여, 부전압의 범위(domain)에서 동작하는 것을 제외하고, 적응성 프로그래밍의 바람직한 기능을 이루기 위해, 부-드라이브 회로는 정-드라이브 회로와 유사한 방식으로 동작하고, 유사한 회로 토폴로지를 갖는 것이 자명해졌다. 또한, 도 42는 바이폴라 전압 드라이브(bipolar voltage drive)를 이용하는 실시예를 도식한다. 그럼에도 불구하고, +VWth 소자 드라이버(4230)와 -VWth 소스 드라이버(4280)를 가로지르는 작은 드레인-대-소스 전압 강하(drain-to-source voltage drop)가 존재한다. 덧붙이자면, 상기 드레인-대-소스 전압 강하 자체는 메모리 소자 전류 Id에 따라 좌우된다. 따라서 상기 구동 회로는 전압원과 전류원의 하이브리드 조합을 특징으로 한다.
최종적으로, 도 42의 회로 토폴로지가 두 개의 기준 레벨에 의해 분리된 두 개의 레벨 간의 Rd를 검출하기 위해 사용되며, 이때, 상기 레벨은 보정 로직 결정의 상대적으로 더 높은 한계를 이용하여 Rd의 더 높은 검출 값에 영향을 준다.
도 43은 재-기록 가능한 메모리 어레이에서 본 발명의 적용 동안, 신호와 메모리 소자 전류의 바람직한 시간 다이어그램을 도식한다. 이러한 경우에서, 재-기록 가능한 메모리 어레이내의 제 1 소자 A가 낮은 저항 상태로 프로그래밍되고, 제 2 소자 B가 낮은 저항 상태로 프로그래밍되고, 제 3 소자 C는 높은 저항 상태로 프로그래밍된다. 변화될 수 있는 펄스 폭을 갖는 활성 신호의 자기-적응 특성이 프로그래밍되는 개별 메모리 소자에 대응한다. 즉, 소자 A는 전형적인 프로그래밍 사이클 시간 tA2-tA1을 보여주고, 셀 B는 빠른 프로그래밍 사이클 시간 tB2-tB1을 가지며, 셀 C는 느린 프로그래밍 사이클 시간 tC2-tC1을 갖는다.
도 44는 재-기록가능한 메모리 소자가 2이상의 저항 레벨로 구성된 다중-레벨 전압 스위칭가능한 저항 세트를 보여주는 적응성 프로그래밍 회로의 또 다른 실시예를 도식한다. 본 발명의 불필요하게 불명료한 측면을 피하기 위해, 적응성 프로그래밍 회로(4400)의 섹션-j만 본원에서 서술되며, 이때 j=(1, 2, ..., M-1)이고, M>=3이고, R1<R2<...<RM이다. 덧붙이자면, 모든 유사한 섹션은, 노드 A에서 공용 연결을 갖고, 병렬로 설정됨이 이해될 것이다. 우선적으로, 섹션-j 선택 신호(4405)에 의해, 적응성 프로그래밍 회로(4400)의 전체 섹션=j가 선택되며, 이때 j는 요망 개별 상태가 될 것이다. j-상태가 메모리 플러그의 최초 상태보다 더 높을 경우, Rj 프로그래밍에 대한 섹션-j 선택 신호(4405)가 기준 Rjlow 생성기(4410)를 활성화시켜서, 비교측정기(4415)의 제 1 입력 단자로 입력되는 노드 B1에서의 동치-기준 신호 REFjlow를 확립한다. 상기 비교측정기(4415)의 출력에 의해, 활성 상태 동안, 피드백 신호 경로(4425)를 통해 낮은 Rd 소자 드라이버(4420)가 차례로 활성화되어, 재-기록 가능한 메모리 어레이내의 선택된 메모리 소자를 구동할 수 있고, 이는 Rd를 Rj-상태로 스위칭한다. 상기 낮은 Rd 소자 드라이버(4420)가 출력하는 것과 동시에, 또한 노드 A에서의 신호 브랜치를 통해, 상기 비교측정기(4415)의 제 2 입력 단자로 입력되어, 저항 Rj를 위한 적응성 프로그래밍 로직을 완료할 수 있다. 이와 유사하게, 상기 j-상태가 메모리 플러그의 최초 저항 상태보다 낮을 경우, Rjhigh 프로그래밍을 위해, 섹션-j 선택 신호(4405)가 기준 Rj+1 생성기(4430)를 활성화시켜 비교측정기(4435)의 제 1 입력 단자로 입력되는 노드 B2에서의 동치-기준 신호 REFjhigh를 확립할 수 있다. 비교측정기의 출력에 의해, 활성화 상태 동안, 피드백 신호 경로(4445)를 통해 높은 Rd 소자 드라이버(4440)가 차례로 활성화되어, 재-기록 가능한 메모리 어레이내의 선택된 메모리 소자가 구동될 수 있고, 이는 Rd를 Rj+1 상태로 스위칭하는 것을 도출한다. 높은 Rd 소자 드라이버(4440)가 출력하는 것과 동시에, 또한 노드 A에서의 신호 브랜치를 통해, 비교측정기(4435)의 제 2 입력 단자로 입력되어 저항 Rj에 대한 적응성 프로그래밍 로직이 완료될 수 있다. 기록의 시작 부분에서, 선택된 셀 저항이 Rjhigh 이상일 경우, 상기 낮은 Rd 드라이 버(4420)가 켜질 것이다. 선택된 셀 저항이 Rjlow 이하일 경우, 상기 높은 Rd 드라이버(4440)가 켜질 것이다. 기록 동작의 마지막 부분에서, 선택된 셀의 저항은 Rjlow와 Rjhigh 사이일 것이다.
대안적 실시예로서, 도 45가 바람직한 적응성 프로그래밍 회로(4500)의 또 다른 구현예를 도식한다. M개의 상태 중 어느 것이 요망 상태인지를 회로에게 알려주고, 통상적으로 k 라인(M=2k)을 포함하는 상태-j 선택 신호(4505)가 2개의 기준 생성기(4510, 4530)로 공급될 수 있고, 가능하면 소자 드라이버(4520, 4540)에도 또한 공급됨으로써, 이러한 기준 생성기와 소자 드라이버를 조정하여, 그들의 출력을 상태-j 프로그래밍에 적정한 각각의 요망 레벨과 동일하게 만들 수 있다. 도 44의 실시예와는 다리게, 이러한 접근법은 두 개의 비교측정기(4515, 4535)와, 두 개의 조정 가능한 기준(4510, 4530)과, 두 개의 조정 가능한 드라이버(4520, 4540)만 포함한다. 이는 다중-레벨 저항 세트(R1, R2, ..., RM)의 프로그래밍을 구현하는데 있어, 섹션-j 회로의 리플리케이션(replication)이 필수적이지 않을 경우에 바람직하다
메모리 플러그( Memory Plug )
각각의 메모리 플러그는 조립, 또는 기능성을 고려한 물질 층을 포함한다. 예를 들어, 하나의 바람직한 기능으로는 비옴성(non-ohmic) 특성(non-ohmic characteristic)이 있을 수 있다. 비옴성(non-ohmic) 특성은 특정 범위의 전압(VNO- 내지 VNO+)에 대하여 매우 높은 저항 상태를 나타낼 수 있고, 상기 범위 밖의 전압에 대해서는 매우 낮은 저항 상태를 나타낼 수 있다. 교차점 어레이에서, 두 전압의 절반 값이 모두 VNO- 내지 VNO+의 전압 범위내에 존재할 경우, 비옴성(non-ohmic) 특성에 의해, 판독 및 기록 동안 누출이 방지될 수 있다. 각각의 전도성 어레이 라인이 1/2 VW를 가질 경우, 전류 경로는 상기 각각 1/2VW를 갖는 2개의 전도성 어레이 라인의 교차점에 위치하는 메모리 플러그가 될 것이다. 나머지 메모리 플러그는, 반이 선택된 플러그를 통해 전류가 흐르지 않는 비옴성(non-ohmic) 특성으로부터 높은 저항성을 나타낼 것이다.
비옴성(non-ohmic) 소자에 의해, 메모리 플러그가 비-선형(non-linear) 저항 특성을 나타낼 수 있다. 바람직한 비옴성(non-ohmic) 소자는 3개의 막인 금속-절연체-금속(MIM: Metal-Insulator-Metal) 구조물과, 백-투-백 다이오드(back-to-back diode)를 직렬로 포함한다. 한편 개별 비옴성(non-ohmic) 소자는 필수적이지 않을 수 있다. 메모리 플러그의 특정 조립법에 의해, 비옴성(non-ohmic) 특성이 메모리 셀에 주어질 수 있다. 비옴성(non-ohmic) 특성이 특정 어레이에서는 바람직한 반면에, 다른 어레이에서는 요구되지 않을 수 있다.
일반적으로 전극은 메모리 플러그의 바람직한 구성요소이다. 한 쌍의 전극이 상기 메모리 요소를 감싼다. 전극의 목적이, 배리어(barrier)로서 금속의 동반 확산(inter-diffusion)을 방지하는 것뿐일 경우, 비-반응성 금속, 가령 TiN, TaN, Pt, Au, 또는 특정 금속 산화물의 박막이 사용될 수 있다. 한편 전극이 단순한 금속 동반 확산 배리어로서 기능하는 것 외의 이점을 제공할 수 있다. (단일 층, 또는 다층과 함께 형성된) 전극이 다양한 기능을 수행할 수 있으며, 그 예는 금속, 산소, 수소, 물의 확산의 방지, 다른 층과의 바람직한 격자 매치(lattice match)를 형성하기 위한 시드 층(seed layer)으로서 기능하기, 부착 층 제공하기, 불규칙한 열팽창 계수에 의한 스트레스 감소시키기, 등이 있다.
예를 들어, 전도성 산화물 전극은 산소 공백(oxygen vacancy)의 형성과 이동을 수정할 수 있다. 특정 실시예에서 산소 공백에 의해, 메모리 플러그의 전기 속성의 저하가 초래될 수 있다. 또한 전도성 산화물 전극은 고온 공정을 견뎌낼 수 있다. 대부분의 비-내화성 금속은 400℃ 이상에, 산화되기 시작하거나, 인접 금속과 결합되기 시작한다. 따라서 상기 온도 이상에서 이뤄지는 조립 공정이 고온 공정이라 고려될 수 있다. 덧붙이자면, 전도성 산화물 전극은 동작 동안 축소되지 않을 것이다. 보통의 금속 전극은 전계 보조 금속 이동(electric field assisted metal migration)으로 인하여, 그리고 상기 금속 원소와 메모리 물질 원소 사이의 상호 작용으로 인하여, 축소될 수 있다.
전도성 산화물의 예로는 LaSrCoO3, RuO2, IrO2, SrRuO3, LaNiO3, 도핑된 스트론튬 티탄산염(STO)이 있다. STO에서 사용되는 도펀트는 티탄산염 원소를 치한하기 위한 Nb, 또는 Ta이거나, 스트론튬 원소를 치환하기 위한 희토류 물질(가령 La, 또는 Pr)일 수 있다. 일반적으로, 전도성 산화물 전극은 1Ω-cm 이하의 저항을 갖는 금속일 수 있다.
전도성 산화물 전극은 직접 조립되거나, 금속을 이용하여 형성될 수 있으며, 상기 금속은 최초에는 산화물이 아니었으나, 추가적인 공정이나 작업 동안 산화된 다. Ru와 Ir은 모두 공정이나 작업 동안 산화될 수fq 있는 물질의 예이다.
덧붙이자면, 특정 물질이 제약 속도로 산화되고, 듀얼 층(dual layer)을 형성시킨다. 예를 들어, Ir은 아래 위치하는 전도성 어레이 라인 층으로의 컨택트를 제작하기에 특히 적합할 수 있다. Ir이 산화될 때, 상기 Ir 층의 상부는 IrO2가 된다. 상기 IrO2가 제약 속도를 증가시키기 때문에, Ir/IrO2의 듀얼 층이 형성되도록 산화를 제어하는 것이 가능하게 된다. 이러한 듀얼 층은, 산화된 상부 상에서 산소 배리어를 만드는 동안 비-산화된 하부 상에서 바람직한 컨택트를 제공한다.
덧붙이자면, 일부 전도성 산화물은 다른 층과의 바람직한 격자 매치를 형성하고, 그에 따라 상기 층들에 대한 더 낮은 결정화 온도를 초래한다. 예를 들어, STO 같은 산화물이 전도성 전극의 상부에 증착될 경우, 바람직한 격자를 형성하는 가능한 전도성 산화물 전극으로는, 도핑된 STO, LsSrCoO3, SrRuO3가 있다. 산화물이 PCMO일 경우, 가능한 전도성 산화물 전극으로는, STO 전극과 LSNiO3이 있다. 시드 층이 금속의 박막의 상부에서 사용될 것이다. 시드 층은 자신의 위에서 성장되거나, 증착될 층의 형성을 돕는다. 예를 들어, 상기 시드 층은 Pt, Ru, Ir, TiN 상에서 존재할 수 있다. 일부 시드 층/금속 층 매치로는, Pt 위에 위치하는 LaNiO3이나 SrRuO3, Ir 위에 위치하는 IrO2, Ru 위에 위치하는 RuO2, TiN 위에 위치하는 Pt를 포함한다.
특정 반도성 산화물 전극에 대한 또 다른 이점은, 전도성 산화물 전극의 열팽창 계수를 산화물에 더욱 가깝게 매칭(matching)함으로써, 스트레스가 감소될 수 있다는 것이다. 산화물과 전도성 산화물 전극 사이에서 금속 층, 가령 100옹스트롬의 얇은 플래티늄(platinum)을 사용함으로써, 전극이 추가로 개선될 수 있다. 이러한 구현예에 의해, 셀 누출 전류를 최소화하는 전도성 산화물을 갖는 바람직한 쇼트키 배리어(Schottky barrier)와, 인접 금속 층과의 바람직한 접촉이 제공될 수 있다. 상기 쇼트키 배리어는 비옴성(non-ohmic) 소자의 바람직한 비-선형성을 제공할 수 있다.
서로 다른 물질이 증착된 후 원소의 동반 확산을 방지하기 위해 배리어 층이 효과적이다. 예를 들어, 배리어 층은 금속, 또는 산소, 또는 수소, 또는 물의 확산을 막을 수 있다. 2개의 요소를 갖는 이원 산화물, 또는 질화물과 3개의 요소를 갖는 삼원 산화물, 또는 질화물이 고온 공정에 특히 적합하다. 산화되고 비전도성이 되는 티타늄 같은 보통의 전극과 다르게, 티타늄 나이트라이드는 약 500℃까지는 전도성으로 유지될 것이고, 산화되지 않을 것이다. 삼원 질화물은 더 높은 온도에서 산화되며, 이원 질화물보다 약 50℃ 더 높은 온도에서 산화되는 것이 일반적이다. 산화 속도는 온도와 산소 분압에 따라 좌우된다.
이원 질화물의 예로는, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스턴 나이트라이드가 있다. 삼원 질화물의 예로는 티타늄 실리콘 나이트라이드, 탄탈륨 알루미늄 나이트라이드, 탄탈륨 실리콘 나이트라이드, 루테늄 티타늄 나이트라이드가 있다. 삼원 산화물의 예로는 루테늄 탄탈륨 산화물가 있다.
당업자라면 이해하게 될 바와 같이, 전극은 적정하게 기능하기 위해, 또 다 른 층을 필요로 할 수 있다. 예를 들어, 부착 층(adhension layer)이 필요할 수 있다. 부착 층은 기판과 박막 층 사이에서 사용되어, 상기 박막 층의 기판으로의 부착을 개선시킨다. Pt는 SiO2에 잘 붙지 않으며, 따라서 글루 층(glue layer), 가령 Ti나 TiO2가 그 사이에서 더 나은 부착을 위해 사용된다. 이와 유사하게, 희생 배리어 층(sacrificial barrier layer)은, 다른 층으로 확산될 수 있는 모든 산소를 포함하기 목적으로 정차된 산화물 층이다. 상기 전극은 임의의 부착, 또는 희생 배리어 층이 필요할 경우 포함되도록 고려된다.
예를 들어, 전극은 바라직한 금속 배리어와 산소 배리어의 속성을 갖기 위해, TiN이나 TiAIN 층과, Ir 층, IrO2 층을 포함할 수 있다. 그러나 이러한 부가적인 층은 필요할 경우 확장되기 위해 필요할 뿐이다. 특정 전도성 산화물 전극이 다수의 기능을 제공할 수 있다. 예를 들어, 루테늄, 또는 이리듐 중 하나의 구성요소와, 나머지 구성요소는 탄탈륨, 또는 티타늄 중 하나를 갖는 삼원 질화물과 삼원 산화물은 배리어 층과 희생 고온 산소 배리어 기능을 모두 할 수 있다.
덧붙이자면, 전극 층의 선택은 메모리 플러그의 메모리 효과 속성에 영향을 줄 수 있고, 이는 메모리 요소의 한 부분이 된다.
메모리 효과( Memory Effect )
비-파괴 판독을 허용하는 동안, 메모리 효과는 전압의 적용에 따른 저항 상태 변경을 나타내는 이력 현상(hysteresis)이다. 비-파괴 판독이란, 판독 동작이 메모리 요소의 저항 상태 상에 어떠한 영향도 주지 않는 것을 의미한다. 메모리 셀 이 알려진 전압에서 고정된 후의 전류, 또는 알려진 전류가 메모리 셀을 흐른 후의 전압을 검출함으로써, 메모리 셀의 저항의 측정이 이뤄지는 것이 일반적이다. 따라서 -VW의 적용 후에는 높은 저항 상태 R0에 있고, +VW의 적용 후에는 낮은 저항 상태 R1에 있는 메모리 셀은 -VR, 또는 +VR에서 수행되는 판독 동작에 의해 영향 받지 않을 것이다. 이러한 경우에서 기록 동작이 판독 동작 뒤에 위치하는 것이 필수가 아니다. │-VR│의 크기가 │+VR│의 크기와 반드시 동일할 필요는 없다. 특정 경우에서, 전압 펄스의 세부사항이 실제로 메모리 플러그의 저항에 영향을 줄 수 있다. 예를 들어, J.G. Simmons와 R.R. Verderber의 "New Conduction and Reversible memory Phenomena in Thin Insulating Films" (Proc. Roy. Soc. A. 77-102(1967))에서, 전압 펄스의 지속 시간과 높이의 세부사항에 따라 제어되는 특정 MIM 구조물 상에서의 메모리 효과가 서술된다. 이러한 시스템에서, MIM 구조물을 특정 전압으로 여기하는 것, 그리고 전압을 0으로 강하시키는 것이, MIM 구조물을 동일한 전압으로 여기하고 전압을 0으로 더 느리게 강하시키는 것과는 다른 저항 상태에서 이뤄진다. 이러한 시스템에서, 반대 극성의 전압 펄스가 요구된다.
메모리 플러그의 R1 상태는 10㏀ 내지 100㏀의 가장 바람직한 값을 가질 수 있다. R1 상태 저항이 10㏀보다 훨씬 작을 경우, 전류 소모는 증가할 것이다. 왜냐하면 셀 전류가 높기 때문이며, 기생 저항은 더 큰 효과를 가질 것이다. R1 상태 값이 100㏀보다 훨씬 클 경우, RC 지연은 액세스 시간을 증가시킬 것이다. 그러나 또 한 5㏀만큼 낮거나, 1㏁만큼 높은 저항을 이용하여 유효한 단일 상태 저항 값이 획득될 수 있다. 통상적으로, 단일 상태 메모리가 10의 인수에 의해 분리되는 R0와 R1의 동작 전압을 가질 것이다.
예를 들어, 1V가 판독 전압(VR)로 사용될 경우, R1은 약 100㏀이고, R0는 약 1㏁일 수 있고, 이는 저항 상태에 따라서 전류를 10㎂, 또는 1㎂으로 만든다. 큰 전류가 작은 크기로 조립된 반도체에 파괴적이기 때문에, 대부분의 경우에서 메모리 회로에 대하여 100㎂만이 바람직할 것이다. VR이 식별되면, 바람직한 기록 전압(VW)이 또한 결정될 수 있다. VW는 VR보다 클뿐만 아니라, 작은 전압 파동(가령, 조립 결함에 의한 것)이 상기 메모리 플러그 상에 미치는 영향을 무시할만 것으로 만들기에 충분하도록, VR보다 충분히 더 멀리 떨어져 있다. 이와 유사하게, 동일한 이유로 VW는 VWth, 즉, 저항 물질이 저항성을 변화시키기 시작하는 임계치보다 더 클 것이다. 일반적인 VW는 약 2V일 수 있고, VWth는 약 1.5V일 수 있다.
다중 비트 저항 메모리 셀에서, 큰 메모리 플러그의 저항 속성의 변화는 10의 인수보다 큰 것이 바람직하다. 메모리 플러그가 여러 다른 저항 상태가 될 수 있기 때문에, 다중 비트 저항 메모리 셀이 가능하다. 예를 들어, 메모리 플러그는 R00의 높은 저항 상태와, R01의 중상 저항 상태와, R10의 중하 저항 상태와, R11의 낮은 저항 상태를 가질 수 있다. 다중 비트 메모리는 단일 비트 메모리 보다 더 긴 액세스 시간을 갖는 것이 통상적이며, 10배보다 더 큰 인수를 사용하는, R11에서 R00로의 저항 변화는, 다중 비트 메모리를 단일 비트 메모리만큼 빠르게 만드는 한 가지 방법이다. 예를 들어, 두 개의 비트를 저장할 수 있는 메모리 셀에 의해, 100의 인수로, 낮은 저항 상태가 높은 저항 상태에서 나눠질 수 있다. 3개, 또는 4개의 정보 비트를 저장하는 메모리 셀에 의해, 낮은 저항 상태는 높은 저항 상태에서, 1000의 인수로 나눠질 수 있다. 일반적으로 다중 비트 메모리에서의 중간 저항 상태는, 대수 스케일링을 기반으로 하여, 높은 저항 상태와 낮은 저항 상태의 저항 범위를 다시 나누는 것이다. 예를 들어, 메모리의 3개의 비트를 보유하는 메모리 셀이 10㏀의 낮은 저항 상태를 가질 경우, 6개의 중간 상태가 약 26.8㏀, 72.0㏀, 193㏀, 518㏀, 1.39㏀, 3.73㏀의 저항 상태를 포함한다. 그 후, 가장 높은 저항 상태는 가장 낮은 저항 상태의 값에 1000배를 한 10㏁일 것이다.
메모리 효과 생성하기( Creating The Memory Effect )
메모리 플러그의 메모리 효과 속성이 캐리어 트래핑(carrier trapping)에 의해 보유되는 것처럼 나타날지라도, 다른 캐리어 전송 메커니즘, 가령 산소 이동, 또는 전해질 이동이 제공될 수 있다. 캐리어 전하 트래핑에서, 바람직한 인수는 송간-전하 제한 전류, 열이온 확산 제한 전도, 전열 Poole-Frenkel 확산, Fowler-Nordheim 양자 터널링을 포함한다. 본 발명의 발명자가 실험에 의한 데이터가 캐리어 트래핑에 의해 우선적으로 생성되는 메모리 효과와 관련이 있다고 명시하였지만, 메모리 효과가 생성되는 방법에 대한 임의의 서술에 의해 제한되는 것은 아니 다.
덧붙이자면, 서로 다른 메커니즘이 인터페이스가 "형성(forming)"되었는지의 여부에 따라서, 메모리 효과에 대하여 책임을 진다. MIM 구조에 관련되어 있는 바와 같이, 상기 형성(즉, “electroforming: 전기 주조”)이 R.E. Thurstans 및 D.P. Oxley의 “The Electroformed metal-insulator-metal structure: a comprehensive model" (J.Phys.D: Appl. Phys. Vol.35, pp.802-809, 2002년 4월 2일)에서 서술되었고, "유전체를 통한 금속 애노드 물질의 국부 섬유 이동이 전계에 의해 유도된다. 본원에서 "증발된 유전체는 보이드(Void)를 포함할 수 있다. 최종 필라멘트가 유전체를 통해 충분한 전류를 지니고 있을 때, 상기 유전체에 내장된, 금속 고립 구조를 남기기 위해 파열된다. 터널링을 활성화시킴으로써, 이러한 구조를 통해 전자 전도가 가능하다.” 그러나 저자는 경고했다,“형성 공정은 복잡하며, 다양하다. 또한 수증기, 유기종, 산소 등에 노출될 때, 터널링 배리어는 그 특성을 변경시키는 것이 허용된다. 따라서 보호막과 효율적인 캡슐화와 형성 공정의 유동성에 대한 이해 없이는, 소자 특성이 오랜 기간 동안 일관되며, 안정적인 것이 불가능하다.”
Thurstans와 Oxley의 경고와는 대조적으로, 형성 공정을 지시하고 제어하기 위한 특정 방법이 사용될 수 있으며, 심지어는 형성 공정 없이 메모리 효과을 획득할 수 있다. 예를 들어, 단순히 산화물에 노출된 반응성 금속 층은 형성 공정 없이 메모리 효과를 생성할 수 있다. 이러한 환경에서, 상기 메모리 효과는 산화물과 반응성 금속 층 간의 인터페이스를 통해 형성된다고 알려져 있다.
또한, 제 2 의 절연성이 강한 물질의 벌크 내에, 하나의 금속의 고립부를 증착함으로써, 형성된 구조물이 거의 완성될 수 있다. 다수의 서로 다른 공정에 의해, 고립부(연속 박막에 반대되는)가 형성될 수 있으며, 그 예는 스퍼터 공정(sputtering), 코-스퍼터 공정(co-sputtering), 증착 공정, 분자 빔 에피택시, 원자 층 증착, 임플랜팅 등이 있으며, 일반적으로 두 가지 물질의 표면 에너지에 관련되어 있다. 일부 공정 하에서, 제 1 물질이 제 2 물질의 표면 상에 고립부를 형성하는 것이 당업자에게 자명하다.
하나의 특정 실시예에서, 비-유기 반도체 물질이 전극 상에 처음으로 증착된다. 그 후, 전도성 고립부가 반도체 물질 상에 형성된다. 고립부가 형성된 후, 이와 동일한 반도성 물질의 또 다른 부분이 상기 고립부 상에 증착된다. 그 후, 최상부 전극이 형성되거나, 추가적인 고립부/반도성 물질 층이 상기 최상부 전극이 형성되기 전에 형성된다.
또 다른 특정 실시예에서, 다마신(damascene) 공정이 사용될 수 있으며, 이때, 중간 층 유전체, 가령 SiO2가 하부 전극의 위에서 패턴처리되어, 상기 하부 전극 위에 보이드(void)를 생성할 수 있다. 그 후 알루미늄 산화물가 증착되고, SiO2 표면이 연마되어, 이러한 보이드의 부분이 알루미늄 산화물로 충진된다. 작은 양의 전도성 금속, 또는 산화물이 상기 알루미늄 산화물의 위쪽에서 형성될 수 있으며, 이는 알루미늄 산화물 상에서 고립부의 어레이 형상으로 응집되는 것이 바람직하다. 알루미늄 산화물의 또 다른 층이 보이드를 더 충진하기 위해 스퍼터링될 수 있고, 또 다른 연마 공정이 뒤따르고, 그 후 상기 보이드를 완전하게 충진하기 위해 증차된 후, 최종 연마가 되따라서, SiO2/알루미늄 산화물 표면이 매끄럽게 된다.
인터페이셜 층(interfacial layer)
인터페이스 층은 박막인 것이 일반적이다. 왜냐하면 산화물을 반응성 금속과 접촉하도록 위치시킴에 따라 일어나는 반응이 짧은 거리만큼만 뻗어 가도록 하기 때문이며, 그 두께는 100 옹스트롬 이하인 것이 일반적이다. 반응성 금속의 두께를 제한함으로써, 상기 중간 층의 두께는 제어될 수 있다. 인터페이셜 층이 서로 다른 저항 상태에 놓이게 될 지라도, 가장 낮은 저항 상태는 일반적으로 절연 상태이다. 따라서, 두꺼운 인터페이셜 층에 의해, 최적 시간 주기 동안, 임의의 전류가 메모리 셀을 통과하지 못할 수 있다. 작은 크기 소자(100nm)에서 빠른 액세스 시간(10ns, 일반적으로 100ns 이하)을 위해, 전체 메모리 플러그는 약 1 ohm-cm보다 더 높은 저항을 가져야 한다.
산화물는 단결정 구조물, 또는 다결정 구조물 중 하나인 전도성 결정 금속 산화물인 것이 일반적이다. 전도성 산화물의 한 분류는 둘 이상의 금속을 포함하는 페로브스카이트(perovskite)이며, 이때 상기 금속은 트랜지션 금속(transition metal), 알카라인 어스 금속(alkaline earth metal)과, 희토 금속 중에서 선택될 수 있다. 상기 페로브스카이트는 일반적으로 ABX3 구조로 형성되어 있고, 이때 A는 1.0 내지 1.4옹스트롬의 원자 크기를 갖고, B는 0.45 내지 0.75옹스트롬의 원자 크기를 가지며, 이때 X는 산소, 또는 플루오르 중 하나 일 수 있으며, 상기 페로브스카이트는 임의의 숫자의 조성물일 수 있으며, 그 예는 망가나이트(가령, Pr0.7Ca0.3MnO.3과, Pr0.5Ca0.5MnO.3과, A로서 란탄과 칼슘을 사용하는 그 밖의 PCMOs, LCMOs)와, 티타나이트(가령, Cr 도핑된 SrTiO3, 즉 STO:Cr), 지르코나이트(가령, Cr 도핑된 SrZrO3, 즉 SZO:Cr)와, 또 다른 물질, 가령 Ca2Nb2O7:Cr과 Ta2O5:Cr과 Tc 초전도체(가령 이트륨 배륨 구리 산화물, 즉 YBCO)가 있다. 특히, MnO3이 희토 금속 La, 또는 Pr, 또는 La와 Pr의 조합과 조합되고, 알카라인 어스 금속 Ca, 또는 Sr, 또는 Ca와 Sr의 조합과의 조합이, 메모리 플러그에서 사용되기에 효율적이도록 발견된다.
덧붙이자면, 순수 형태로는 전도성을 띌 수 없는 일부 산화물이, 도펀트의 추가를 통해 전도성을 띄도록 사용될 수 있다, 또는 그들이 아주 얇은 박막(가령 수십 옹스트롬의 두께의 박막)으로서 사용될 경우에도 그러하며, 이러한 경우에서, 터널링 전도성이 활성화될 수 있다. 따라서 당업자가 아는 바와 같이, 절연체로 분류되나, 터널링 전도성을 띌 만큼 충분히 얇은 산화물가 전도성 산화물로서 고려될 수 있다. 메모리 플러그가 낮은 전류에서 스위칭될 필요가 있기 때문에, 전도성 산화물가 절연성 산화물보다 더 인력이 높게 만드는 낮은 저항이 바람직하다.
하나의 물질이 “반응성 물질”인지의 여부와, 상기 금속이 전도성 금속 산화물를 환원시키고, 산화되기에 충분히 강력한 환원제인지의 여부와, 최종 산화된 반응성 금속이 절연성을 띄는지의 여부는, 전도성 금속 산화물와의 관련성에 의해 결정된다. 예를 들어, 메모리 효과를 갖는 절연 인터페이셜 층을 형성하기 위해, Al은 PCMO 페로브스카이트를 환원시킬 것이다. 전도성 금속 산화물에 따라 또 다른 반응성 금속에 예는, Ta, Ti, Zr, Y, Hf, Cr, Mg가 있다.
하나의 실시예에서, 인터페이셜 층은 변경되지 않은 전도성 산화물와 변경되지 않은 반응성 금속 사이에 있을 수 있다. 그러나 작은 양의 반응성 금속만이 증착되어, 반응된 금속의 모든 부분이 산화된 경우, 그 후 인터페이셜 층은 변경되지 않은 전도성 산화물와 상기 인터페이셜 층의 상부 위에 위치하는 전극 사이에서 위치할 것이다.
그러나 반응성 금속을 사용하는 것이 전도성 산화물를 이용한 메모리 효과를 생성하는 유일한 방법인 것은 아닐 수 있음을 알아두라. 도핑, 또는 임플랜팅을 사용하여, 또는 또 다른 기법을 사용하여, 메모리 효과를 갖는 절연성 층이 생성될 수 있다.
예를 들어, 결정 매트릭스에 원소를 위치시킬 때, (이온화될 때 서로 다른 전하를 갖는) 서로 다른 선호 산화 상태를 갖는 원소를 첨가함으로써, STO(strontium titanate), 또는 SZO(strontium zirconate)가 도핑될 수 있다. 일반적으로, 상기 도펀트는 총 물질 중 분자 퍼센트 10% 이하로 구성될 것이다. SZO에서, +3 산화 상태를 갖는 Cr(chromium)이 +4 산화 상태를 갖는 Zr(zirconium)로 대체될 수 있다. 적정 공백(가령 산소 공백)을 형성하거나, 매트릭스 원소 상의 원자가를 변경시키거나, 자유 캐리어(전자, 또는 홀(hole))를 유입시킴으로써 전하 불 균형이 보상된다.
도펀트 원자가 이온 반지름의 유사성을 바탕으로 하는 매트릭스 원소를 치환하는 것이 일반적이다. 따라서 La(lanthanum)이 Sr(strontium)을 주로 치환하는 반면에, SZO에서 Cr은 Zr을 치환한다. SZO에서, 양이온 공백은 흔치 않고(즉, Sr 및 Zr의 공백은 거의 없다), 음이온 공백(즉, 산소)은 일반적이다. 따라서 Cr을 SZO에 추가시킴에 따라, 산소 공백과 자유 홀(hole)이 생성된다. 한편 CR 추가가 산소 공백에 의해 보상받아(두 개의 Cr 원자에 대해 하나의 하나의 공백), 물질이 여전히 절연 상태로 유지되는 것이 핵심이다. 이와 대조적으로, 자유 전자는 SZO에서 La를 보상한다. 따라서 La를 추가하는 것은 SZO의 저항을 큰폭으로 낮추는 작용을 한다. Ta(tantalum), 또는 Nb(niobium)은 Zr을 치환하고, SZO의 저항성을 낮추게 된다.
덧붙이자면, 공백(음이온, 또는 양이온)은 전하 트랩(charge trap)을 생성하는 기능을 할 수 있다. 공백에 의해 발생한 전하 불균형이, 도펀트의 의도적인 추가를 보상하는 것과 동일한 수단에 의해 보상될 수 있다. 따라서 2 Cr 원자에 의해 보상되는 산소 공백은 어떠한 자유 캐리어도 제공하지 않으나, 전체 보상에 대하여 불충분하게 Cr이 존재할 경우, 산소 공백이 자유 전하를 도출하게 된다.
어떤 도펀트들은 밴드갭(badgap)의 깊은 레벨에서 센터(center)를 생성한다. 이러한 도펀트는, 전하가 상기 레벨을 탈출하기 위해서는 높은 레벨의 에너지를 필요로 센터를 생성하며, 이는 깊은 레벨을 갖는 트랩을 효과적으로 생성한다. 예를 들어, Cr, 철(Fe), 니켈이 STO나 SZO에서 트랩을 생성할 수 있다. 이와 대조적으로, Y(이트륨), La, Nb, Ta는 얕은 레벨에서 센터를 생성할 것이며, 이는 트랩이 되지 않을 것이다.
추가적인 처리가 있을 수 있다. 예를 들자면 이온 임플랜팅이 있다. 이온 임플랜팅에서, 가속된 이온이 고체 표면을 관통하여, 이온 에너지에 의해 결정되는 특정 깊이까지 도달한다. 이온 임플랜팅이 사용되어, 도펀트가 유입될 수 있고, 매립 층이 형성될 수 있으며, 고체 표면이 수정될 수 있다.
또 다른 처리 방법은 반응성 금속, 또는 전도성 산화물를, 주어진 환경에서, 주어진 온도에서 어닐(anneal), 또는 기체에 노출시키는 것이다. 어떤 어닐은 쉽게 조립으로 집적될 수 있다. 예를 들어, 어레이가 단 하나의 메모리 플러그 층을 가질 경우, 그 후 하부 층은 높은 온도에 종속되어 전도성 산화물를 적정하게 형성할 것이다. 그러나 그 후, 상부 층은 상기 전도성 산화물를 형성하기 위해 필요한 것보다 훨씬 낮은 온도에서 증착될 수 있다. 표면 중 하나를 처리하거나, 또는 표면 중 하나를 플라즈마 공정(가령 플라즈마 에칭)에 노출시키는, 레이저에 의해 유사한 결과가 얻어질 수 있다.
또 다른 처리 방법에 의해, Ar과 O2 중 하나, 또는 그 밖의 다른 비활성 기체 플라즈마를 사용함으로써 전체 구조, 또는 특정 표면 층이 물리적 재-스퍼터링(re-sputtering)에 노출될 수 있다. 재-스퍼터링은 표면을 정화시키기 위해 일반적으로 사용되는 기법이다. 스퍼터링 챔버에서, 플라즈마가 표면을 때릴 때에는, 새로운 막이 증착되지 않기 때문에, 스퍼터링의 반대가 고려될 수 있다. 이와 유사하게, 표면이 이온 총으로부터의 비활성 이온에 노출될 수 있고, 이때 가속된 비활성 이온, 가령 이온화된 Ar을 갖고 표면이 강타된다.
일반적으로, 이러한 처리의 목적은 트랩(trap)을 만드는 것이다. 또한 트랩은, 높은 에너지 복사, 또는 입자 빔 충격을 이용하여 형성될 수 있다. 예를 들어, UV와 X-레이 복사에 의해, SiO2에서 트랩이 유도된다. 또한, 실리콘에 도펀트 원자를 생성하기 위해, 핵변환 도핑(neutron transmutation doping)이 사용될 수 있다. 덧붙이자면, 적용된 전기장이 존재하는 환경에서, 산소 공백이 산화물로 미끄러져 가는 동안, 전기 초기화 공정에 의해 트랩이 생성될 수 있다. 물론, 인터페이스 층의 처리에 따라서, 기본 캐리어 메커니즘(dominant carrier mechanism)이 변화될 수 있다.
따라서 인터페이스 층을 사용하는 메모리 플러그는, 종래의 MIM 구조와 많은 유사점을 갖는다. 한편 상기 인터페이스 층은 형성되었는지의 여부에 관계없이, 메모리 특성을 나타냄이 자명하다. 인터페이셜 층은 매우 거칠 수 있으며, 따라서 낮은 전류에서 형성될 필요성을 제거해주는 많은 전류 누출 경로가 존재할 수 있다. 용어 “메모리 요소(memeory element)”는 메모리 효과에 기여하는 모든 층을 포함함을 의미한다. 특정 실시예에 따르는 이러한 층은 인터페이스 층, 또는 전도성 산화물, 또는 반응성 금속 층, 또는 전극을 포함할 수 있다.
다중 인터페이스( multiple interface )
샌드위치 타입 구조를 형성함으로써, 추가적인 인터페이스가 생성될 수 있다. 예를 들어, 반응성 금속/전도성 산화물/비-반응성 금속의 층을 증착시킴에 따라, 두 개의 개별 인터페이스가 생성될 것이다. 전도성 산화물/반응성 금속/전도성 산화물의 층이 증착될 것이다(중간 층의 전체는 상부 층과 하부 층에 반응하지 않는다고 가정하면, 이는 단일 인터페이스 층을 야기할 것이다). 다중 인터페이스가 생성될 수 있을지라도, 인터페이스를 서로 다른 처리로 형성하여, 메모리 플러그를 단일 방향으로 바이어스하는 것이 바람직하다. 그에 따라서 요망 히스테리시스 효과가 발생할 수 있다.
상부 층과 하부 층 중 하나의 층에서만 도펀트를 유입시키는 것, 또는 서로 다른 도펀트를 사용하는 것에 의해, 충분히 유사한 물질의 사용이 가능해지고, 그에 따라서, 활성 인터페이스를 구성하고 생성하기에 충분히 유사한 물질들 간의 차이점을 알리는 동안의, 제어 문제가 사라질 수 있다.
따라서 예를 들어, 크롬으로 도핑된 금속 산화물 스트론튬 지르코네이트 전도성 금속 산화물 층이, 두 개의 유사한 전도성 금속 산화물 층 사이에 위치할 수 있다. 상부 전도성 금속 산화물 층은 철이 도핑된 스트론튬 지르코니아일 수 있고, 이는 p-타입 금속 산화물 층을 도출한다. 하부 전도성 금속 산화물 층은 니오븀으로 도핑된 스트론튬 지르코네이트이고, 이는 n-타입 금속 산화물 층을 도출한다.
이러한 층의 두께는 중요하지 않으며, 일반적으로 500옹스트롬이 사용될 수 있으나, 100 내지 1000옹스트롬 내의 임의의 두께가 보통 적합할 것이다. 유일한 제약 사항은, 전압이 메모리 요소를 가로질러 공급될 때, 전하를 완전히 고갈시키기 않을 정도로 전하의 상기 층이 충분히 두꺼우냐이다. 터널링 전도성이 바람직하기 때문에, 중간 층의 두께는 조금 더 중요하며, 메모리 요소에 공급되는 전압에 따라, 그 두께는 10 내지 100옹스트롬이다. 일반적인 두께는 30옹스트롬이 적정하 다.
상부 금속 산화물 층이 홀, 또는 전자의 잉여분을 갖게됨에 따라, 그리고 하부 금속 산화물 층이 전극, 또는 홀의 잉여분을 갖게됨에 따라, 메모리 요소의 전기 속성에서의 비대칭성이 형성되는 것이 가능하다. 상기 비대칭성에 의해, 하나의 극성의 프로그램 펄스가 물질을 더 높은 저항을 갖도록 하고, 나머지 극성의 프로그램 펄스가 물질을 낮은 저항을 갖도록 한다. 상부 및 하부 전도성 금속 산화물 물질이 동일할 경우, 비대칭은 없고, 우선은 어떻든, 메모리 물질은 스위칭할 수 있다. 방향성(directionality)의 결여를 피하기 위해, 사전 조정 기법, 가령 메모리 물질에 높은 전압 펄스를 공급하기가 사용될 수 있다. 그러나 약간 상이한 물질을 사용함으로써, 이러한 초기화 단계는 최소화되거나, 생략될 수 있다.
하부 금속 산화물 층과 상부 금속 산화물 층간의 비대칭을 만드는 또 다른 방법은, 모두 n-타입(운동 전자의 잉여분), 또는 모두 p-타입(운동 홀의 잉여분)으로, 서로 다른 밀도의 운동 캐리어를 갖는 동일한 타입의 물질을 사용하는 것이다.
전도성 금속 산화물 층에 포함되는 도펀트는 낮은 밀도로 사용되는 것이 일반적이다. 일반적으로, 전도성 금속 산화물에 포함된 도펀트의 양은 10 중량% 이하이고, 더 자세히는 대략적으로 1 중량%이다.
n-타입 영역과 p-타입 영역을 생성하기 위해 사용되는 도펀트는 다음의 설명에 따라 선택될 수 있다. n-타입 도펀트는 자신이 위치하는 격자(lattice)보다 더 높은 원자가(양성 전하가 더 많음)를 가지며, 따라서 스트론튬 지르코네이트, 또는 스트론튬 티타네이트에서 Zr, 또는 Ti를 치환하는 n-타입 도펀트는 Nb와 Ta를 포함한다. 이와 유사하게, Sr을 치환하는 n-타입 도펀트는 Y, La, 란타나이드 원소를 포함한다. p-타입 도펀트는 자신이 위치하는 격자 원자보다 더 낮은 원자가(양성 전하가 더 적음)를 가지며, 따라서 Zr이나 Ti를 치환하는 p-타입은 Cr, Mn, Fe, Co, Ni, Al을 포함한다. 스트론튬 지르코네이트에서 홀 전도성을 획득하기 위한 또 다른 방법은 Zr 부분에 Nb로 도핑하고, 동시에 두 개의 인접 산소 부분에 질소로 도핑하여, p-타입 전도성을 획득하는 것이다.
본 발명의 또 다른 실시예에서, 하부 전도성 금속 산화물 물질은, Mn3, 또는 Mn4의 선택된 이온의 비를 갖는 프라세오디뮴 칼슘 망간 산화물(PrxCa1-xMnO3)로부터 형성될 수 있다. 증착동안 Pr과 Ca 원자의 비를 변경시킴으로써, Mn3, 또는 Mn4의 비는 조정될 수 있다. 상부 전도성 금속 산화물는, 상부 금속 산화물 층과 하부 금속 산화물 층이 달라지도록, Mn4, 또는 Mn3의 또 다른 특정 비를 갖는 PrxCa1-xMnO3로부터 형성될 수 있다.
이와 유사한 방식으로, 본 발명의 사상에서 벗어나지 않는 한, 두 개의 전도성 금속 산화물 층만 사용될 수 있다. 특히, 하부 전도성 금속 산화물 층, 또는 상부 전도성 금속 산화물 층이 메모리 소자로부터 제외될 수 있다. 왜냐하면 잔존 전도성 금속 산화물 층들 사이에 활성 인터페이스가 존재하고, 전자(또는 홀) 불균형이 비대칭을 제공하기에 충분하기 때문이다.
본 발명의 또 다른 실시예에 따라서, 전도성 금속 산화물 층을 형성하기 위해, 서로 융화될 수 있는 한, 서로 다른 물질을 사용하는 것이 또한 가능하다. 융화성 물질은 유사한 결정 구조와 유사한 격자 매개변수를 갖는다. SRO(strontium ruthenate)과 STO(strontium titanate)은 이러한 물질의 샘플을 구성하며, 이때, SRO 클리스털의 Sr-Ru 원소와 STO 결정의 Sr-Ti 원소간의 거리는 각각의 작은 퍼센트율 포인트 내에 있다.
다른 융화성 물질에 대한 기준은, 바람직한 에피택시를 위해 사용되는 기준과 동일할 것이다. 예를 들어, Si는 Al2O3(사파이어)와 융화될 수 있다. Al2O3 r 결정의 하나의 평면이 Si 결정 평면의 적분 배수와 가깝게 일치한다.
다양한 층의 전기 속성 수정하기( Modifying the Electrical Properties of Various Layers )
메모리 플러그내에서 층의 전기적 속성은 여러 가지 기법에 의해 수정될 수 있다. 이러한 전기 속성으로는 물질의 저항성뿐 아니라 이러한 저항의 온도 감도, 전하 트랩의 양이나 크기, 자기장 의존도가 있다(그러나 제한받지 않음.).
특정 금속 산화물의 저항성은 다양한 원인에 좌우된다는 것이 알려져 있다. 가령, 막 두께, 상기 막의 산소 함유량, 화학적 적량비, 원소 구성, 증착 방법 및 상태, 결정화의 정도, 결정 크기, 결정 배향, 도핑 레벨, 선택된 도펀트가 있다. 이러한 매개변수들을 잘 선택하면, 안정적인 낮은 저항(1ohm-cm 이하이거나 동일한 저항) 물질이 얻어질 수 있다고 현재까지의 연구에서 알려져 있다.
본 발명의 메모리 적용에 있어 적합한 막 두께의 하나의 예는 100옹스트롬 내지 3000옹스트롬이다. 막이 더 얇아지면, 시드 레이어(seed layer)의 오정렬로부터 기인하는 더 높은 압력을 가지며, 이에 따라서 더 높은 저항이 초래된다. 막 두께에 대하여 S.I. Khartsev 외 다수의 "Colossal magnetoresistance in ultrathin epitaxial La0 .75Sr0 .25MnO3 films"(Journal of Applied Physics Vol.87, No.5 2000년 3월 1일)에서 논의되었다.
저항에 영향을 주는 또 다른 요인은 막의 산소 함유량이다. 증착 및 어닐링 동안, 산소로의 노출을 적정하게 제어함으로써, 저항이 제어될 수 있다. 산소 분위기에서 펄스 레이저 증착에 의해 증착된 1500옹스트롬의 란탄늄 망간 산화물(LMO) 막이 진공에서 증착된 막보다 저 낮은 저항성을 갖는다(다른 조건은 모두 동일하게 유지). Y. G. Zhao 외 다수의 “Effect of oxygen content on the structural, transport, and magnetic properties of La1-δMn1-δO3 thin films”(Journal of Applied Physics, Vol.86, No.11, 1999년 12월 1일)을 참조해라. 산소가 포함된 분위기에서 방금 증착된 막을 냉각시키면, 추가적으로 막의 저항성이 감소된다.
희토류와 알카라인 어스 금속(alkaline earth metal)의 상대적인 양을 조정함으로써, 저항성이 수정될 수 있다. 희토류 금속에 대한 알카라인 어스의 비율이 더 높아지면, 저항성이 더 낮아진다. Guo-Qiang Gong 외 다수의 “Colosal magnetoresistance of 1000000-fold magnitude achieved in the antiferromanetic phase of La1 - xCaxMnO3"(Applied Physics Letters, Vol. 67, No.12, 1995년 9월 18일)를 참조하라.
추가로, 일부 다결정 물질은 그들의 비정질이면서 단결정 동체(counterpart)보다 더 낮은 저항을 가진다. 그러나 단 두 개의 저항 상태를 갖는 실제 메모리 칩을 형성하기 위해서는 큰 변화(가령, 약 10배 이상)가 필수적인 것은 아니다(정보의 다중 비트를 갖는 메모리 셀에게는 필수적이다.).
앞서 언급한 속성에 추가로, 특정 공정과 설계 특징도 중요하다. 우선, 시드 층, 또는 그 위에 산화물가 증착되는 다른 “기판”이 상기 산화물의 저항 및 다른 속성에 영향을 준다. 아래 위치하는 기판의 결정의 배향이 상위 레벨 산화물 요소로 에피택시 성장하게 할 것이다. 따라서 예를 들어 아래 위치하는 기판이 100 배향을 가질 경우, 산화물는 100 배향으로 증착되는 것이 바람직할 수 있다. 아래 위치하는 기판은 가령 귀금속(가령, 백금)으로 되어 있는 전도성 전극이거나, 가령 LaNiO3 같은 전도성 산화물인 것이 바람직하다. 다결정 구조에서, 적정 결정 크기는 약 100옹스트롬 내지 500옹스트롬일 수 있다.
둘 이상의 도펀트가 사용될 경우, 상기 도펀트는 다양한 층의 동일하거나 상이한 속성을 수정하는 기능을 할 수 있다. 산화물, 또는 반응성 금속 층, 또는 인터페이스를 도핑함으로써, 전기 속성이 더욱 균질하게 될 수 있으며, 이에 따라서 전기 속성이 더욱 예측가능해진다.
특정 태양에서, 도핑은 저항을 변경시킨다. 예를 들어, 전기 펄스의 역방향 적용은 높은 값에서 낮은 값으로, 또는 낮은 값에서 높은 값으로 저항을 변경시키며, 물질을 도핑함으로써, 상기 높은 값과 낮은 값의 차이의 크기가 수정될 수 있다.
또 다른 태양에서, 도핑은 전하 트랩의 크기를 변경시키거나, 그렇지 않다면 상기 전하 트랩의 기능을 수정하여, 전자를 캡처할 수 있고, 따라서 메모리 플러그의 데이터 유지력이 향상될 수 있다. 다시 말하자면, 도핑은 메모리 플러그를 통한 전자 터널링(electron tunneling)을 촉진시키고, 메모리의 동작 동안, 전하 트랩을 유지한다.
또 다른 태양에서, 도핑은 저항의 온도 감도(temperature sensitivity)를 추가로 감소시킨다. 추가적인 태양에서, 도핑은 자기장 의존도를 감소시킨다.
교차점 어레이의 전기 속성( Electrical Properties of the Cross Point Array )
도 46은 교차점 메모리 어레이의 단순화된 도면이다. 선택된 X 라인(4605)과 선택된 Y 라인(4610)은 선택된 셀(4615)에서 교차한다. 간편성을 위해, 나머지 선택되지 않은 X 라인(4620)과 선택되지 않은 Y 라인(4625)이 각각 하나의 그룹으로 표시된다. 이와 유사하게, 역시 간편성을 위해, 선택된 X 라인(4605) 상의 선택되지 않은 메모리 셀(4630)과, 선택된 Y 라인(4610)에 연결되어 있는 선택되지 않은 메모리 셀(4635)과, 선택된 X 라인(4605)과 선택된 Y 라인(4610) 어느 곳에도 연결되지 않은 선택되지 않은 셀(4640)이 하나의 그룹으로 나타난다.
선택되지 않은 메모리 셀(4630, 4635, 4640)의 조합이 상기 선택된 메모리 셀(4615)에 평행하게 설정되고, 따라서 Vx를 라인(4605)에 공급할 때, 그리고 Vy를 라인(4610)에 공급할 때 판독되는 전류는, (Vx-Vy) x (R4615 + R4630 + R4635 + R4640) / (R4615 x (R4630 + R4635 + R4640))일 것이며, 이때 R4630, R4635, R4640은 선택되지 않은 메모리 셀(4615)의 저항이다. 큰 어레이에서, 선택되지 않은 셀(4630, 4635, 4640)에 평행하는 선택된 셀(4615)의 조합된 저항은 선택된 셀(4615)의 저항 혼자일 때 보다 명확하게 더 낮을 것이다. 따라서 플로팅 라인을 갖는 선택된 셀(4615)의 저항을 판독하는 것, 그리고 전류가 흐르는 선택되지 않은 셀(4630, 4635, 4640)의 저항을 판독하는 것은 실효가 없다.
선택되지 않은 라인(4620, 4625)을 특정 전압으로 클램핑하는 것이 선택되지 않은 메모리 셀(4630, 4635, 3630)의 효과를 감소시킬지라도, 이러한 기법은 선택되지 않은 셀을 통한 전류 소모를 초래한다. 예를 들어, Vy=-Vx일 경우, 그리고 선택되지 않은 라인(4620, 4625)이 0V로 고정될 경우, 선택된 Y 라인(4610) 상의 선택되지 않은 메모리 셀(4635)은 Vx/R4635와 동일한 전류를 통과시킬 것이며, 선택되지 않은 메모리 라인이 다수 존재할 경우, 상기 전류는 높을 것이다.
앞서 논의된 바와 같이, 기록 동작 동안에, 더 높은 전압이 선택된 X 라인(4605)과 Y 라인(4610) 상으로 공급된다. 다른 요소에서의 전류 누출이 선택된 요소에게 치명적이지 않을지라도, 큰 어레이에서, 전류 누출의 진폭은 라인 드라이버로부터 비-실용적인 큰 전류가 요구될 수 있다. 덧붙이자면, 선택되지 않은 전류 를 지니는 선택되지 않은 메모리 셀(4630, 4635, 4640)은 선택되지 않은 전류에 의해 영향을 받는 그들의 메모리 상태를 가질 수 있다.
도 47은 바람직한 교차점 어레이(4700)를 도식하며, 이때 각각의 메모리 셀은 다이오드를 포함한다. 전압 Vx는 선택된 X 라인(4705) 상으로 공급되고, Vy는 선택된 Y 라인(4710)으로 공급됨에 따라, 다이오드는 직렬로 연결된 선택되지 않은 메모리 셀(4730, 4735, 4740)을 통해 흐르는 전류를 차단한다. 플로팅 상태인 선택되지 않은 라인(4720, 4725)을 이용하여, 선택된 X 라인(4705)로부터 선택된 Y 라인(4710)으로의 전류가 선택된 메모리 셀(4715)을 통해 배타적으로 통과할 것이며, 따라서 상기 메모리 셀(4715)의 저항의 값의 정확한 산출이 제공된다.
또한 기록 동작 동안, 다이오드는 선택되지 않은 메모리 셀(4730, 4735, 4740)을 통하는 기생 전류 경로도 차단할 것이다. 그러나 선택되지 않은 라인(4720, 4725)이 플로팅 상태일 경우, 선택되지 않은 메모리 셀(4730, 4735, 4740)을 통한 전류에 의해 충전될 것이다. 예를 들어 선택된 X 라인(4705)을 교차하는 선택되지 않은 라인 중 하나가 Vx-Vfwd에 도달할 것이고, 이때 Vfwd는 다이오드를 가로지르는 순-바이어스 전압 강하이다. 라인(4705)이 Vx(기록 동작 중에는 1/2VW일 수 있다)이고, 전류가 선택되지 않은 메모리 셀을 통해 흐를 수 있다. Vx가 충분히 높을 경우, 선택되지 않은 메모리 셀을 통해 일시적으로 흐르는 전류는 자신의 저항 상태를 교란시킬 만큼 높을 수 있다. 선택되지 않은 라인(4720, 4725) 이, Vx가 다이오드 전압 강하 이상을 유지하는 동안, 고정 전압으로 클램핑될 경우, 일부 셀에서는 일정한 전류 흐름이 나타날 것이며, 이는 바람직하지 않다. 왜냐하면 이러한 셀의 상태에 느리게 영향을 줄 수 있기 때문이다.
도 48은 바람직한 교차점 메모리 어레이(4800)를 도식하고, 이때 각각의 메모리 셀은 백-투-백 다이오드(back-to-back diode)를 포함한다. 도 49는 전류-전압, 또는 백-투-백 다이오드 소자의 “IV”특성을 도식한다. -VNO와 +VNO 사이의 낮은 전압에서, 상기 소자는 전도성을 띄지 않는다. 상기 VNO 전압은 비옴성(non-ohmic) 전압이라고 일컬어지며, 전도성이 커진다. -VNO 이하, 그리고 +VNO 이상에서, 소자는 전도성을 띈다.
도 50은 한 종류의 선형 메모리 요소의 IV 특성을 나타낸다. 정전압이 단자 양단에 인가됨에 따라서, 기록 임계 전압 VW에 도달할수록, 메모리 요소의 저항은 증가하기 때문에, 메모리 요소는 선형 저항 값을 갖는다. 단자 양단의 전압이 감소하고, 음의 값을 갖게됨에 따라서. 메모리 요소의 특성은 더 높은 저항 값을 나타낸다. 단자 양단의 전압이 음성(negative) 기록 임계치에 도달할 때, 저항 상태는 더 낮은 값으로 돌아간다. 도 51은 선형 메모리 요소와 직렬로 연결된 백-투-백 다이오드의 IV 특성을 도식한다. 추가적인 실시예는 두 개의 터널, 또는 연속적으로 장착된 역방향 다이오드를 사용할 것이다. 역방향 다이오드의 원칙이, Sze S.M. Physics of Semiconductor Device, pp. 537-539, 1981에서 설명되어 있고, N+, P+와 약 500옹스트롬의 또 다른 N+ 층을 이용하여 구현될 수 있다.
도 48을 참조하여, 교차점 메모리 어레이(4800)에 기록하는 한 가지 방법은 Vx=(VNO + VW)/2와 Vy=-(VNO+VW)/2를 선택된 라인(4805, 4810)에 각각 적용하고, 선택되지 않은 라인(4820, 4825)은 접지하는 것이다. 이에 따라서, 선택된 메모리 셀(4815)의 메모리 요소를 가로지르는 전압이 Vx-Vy-VNO, 또는 VW가 되고, 선택된 라인 상의 선택되지 않은 셀(4830, 4835)의 메모리 요소를 가로지르는 전압이 (VNO + VW)/2-VNO, 또는 VW/2-VNO/2가 될 것이며, 상기 경우에서 선택되지 않은 라인(4820, 4825)은 접지되기 때문에, 선택되지 않은 메모리 셀(4840)의 메모리 요소는 0V가 될 것이다. 선택된 X 및 Y 라인(4825, 4810) 상에 반대 극성을 적용함에 따라서, 선택된 셀로 반대 데이터가 프로그래밍될 것이다. 따라서 VW가 임계 기록 전압보다 더 높고, 임계 기록 전압의 2배보다는 낮게 설정될 경우, 단자를 가로지르는 VW/2를 나타내는 선택되지 않은 셀은 영향 받지 않고, 기록 동작 동안 기록된다.
판독 동작이, VW를 VR로 대체하여 유사하게 처리될 것이다. VR은 임계 기록 전압 이하이도록 더 낮은 전압이다. 판독 경우에 있어서, 선택된 메모리 요소가 단자를 가로지르는 VR 전압을 나타내고, 선택되지 않은 메모리 요소가 VR/2-VNO/2, 또는 VR이 VNO보다 작을 경우 0을 나타낼 것이다.
판독 동안의 또 다른 관심 포인트는 누출 전류이다. 전압을 공급하고 전류를 판독함으로써, 판독 동작은 선택된 셀의 저항 값을 규명하도록 노력하기 때문이다. 판독 전류의 임의의 변화가 판독 값에 영향을 줄 수 있다. 예를 들어, 라인(4810) 상에 위치하는 각각의 선택되지 않은 셀(4835)이 1nA를 누출하고, 어레이가 라인 당 1024개의 셀을 가질 경우, 상기 라인에서의 누출은 1023 x 1nA, 또는 1.023㎂일 것이다. 1.023㎂은 많은 시스템에서 용인될지라도, 셀 당 100nA의 누출은 100㎂ 이상의 누풀을 생성할 것이며, 이는 선택된 셀의 적정 판독에 영향을 줄 수 있다. 이러한 경우에서, 더 작은 어레이, 라인 당 100개의 셀은 100 x 100nA, 또는 10㎂의 누출을 가질 것이며, 이는 동작 가능한 수준이다.
메모리 요소와 직렬로 연결딘 백-투-백 다이오드의 대안 실시예는, 메모리 요소로 백-투-백 다이오드를 내장하고, 금속/반도체 인터페이스의 비옴성(non-ohmic) 특성의 장점을 취하는 것이다. 도 52는 Pr 전극과 결정 PCMO와, Al 박막과, 또 다른 Pt 전극으로 구성된 스택의 IV 곡선을 도식한다. 이러한 물질이 VNO 이하의 누출을 나타내고, 더 작은 어레이에는 적용될 수 있을지라도, 큰 어레이에서 사용되도록 개선될 수 있다.
이러한 실시예에서 사용되기 위해, 메모리 요소의 임계 기록 전압이 조정되어야만 한다. 일반적인 비옴성(non-ohmic) 특성, 가령 쇼트키 효과가 1V 미만의 VNO를 도출할 것이다. VW가 VNO 이상일 경우, 선택되지 않은 셀이 메모리 요소를 가로지르는 (VW-VNO)/2를 나타낼 것이며, 이것이 선택되지 않은 메모리 셀에서 바람직하지 않은 전류를 생성할 것이다. 이러한 전류를 억제하고 감소시키기 위해, VW를 VNO에 가깝게, 또는 그 이하로 유지하는 것이 바람직하다. 따라서 VNO 이하의 기록 임계를 얻기 위해, 전도성 금속 산화물의 속성, 가령 두께, 산소 함유량, 결정 구조, 화학적 질량비를 변화시킴으로써, 기록 임계 전압이 조정되어야 할 것이다.
제조 방법( Methods of Manufacture )
도 53은 라인의 하부 전면 단부를 완성시키기 위해 부분처리된 집적 회로의 단면도이다. A-타입 기판(5310)이 p-well(5320) 아래 위치하는 n-well(5315) 아래에 위치한다. 두 개의 N+ 고립부(5325, 5330)가 p-well(5320)내에서 생성되어 역-바이어스된 p-n 결합을 형성할 수 있다. 제 1 중간-층 유전체(ILD: Inter-Layer Dielectric)(5305)가 p-well(5320) 위에 형성된다. 제 1 ILD(5305)에서, 선택 라인(5335)이 형성될 수 있으며, 이때 N+ 고립부(5325, 5330) 사이에서 표준 폴리실리콘 게이트가 FET(Field Effect Transistor) 타입의 전도체를 제어가능하게 켤 수 있다. 간편성과 조립시의 낮은 비용을 위해, 선택된 FEOL 공정은 많은 표준 IC 공정 중 하나, 가령, 실리콘, 게르마늄, 갈륨 아르세나이드, 실리콘-게르마늄, 절연체 상에서 이뤄지는 실리콘 공정 일 수 있다. 본 실시예에서 FEOL 공정은, 소자 제조 공정 중에 반도체 웨이퍼 상에서 수행되는 동작(그러나 제 1 ILD(5305)의 화학 기계적 연마(CMP)에 의해 마무리되고, 제 1 금속화 전까지의 동작)으로서 정의될 수 있다. 본 발명의 설명을 명료하게 하기 위해, 다음의 실시예는 일반적으로 실리콘 공정을 이용하여 서술될 것이다. 그러나 이것이 본 발명을 제한하지는 않는다.
도 54는 도 53의 FEOL 섹션(5300)에서 전도성 플러그가 형성된 후, 공정이 더욱 진행된 집적 회로(5400)를 도식한 도면이다. 보여질 공정에서, 다수의 접촉 홀(contact hole)과, 요망 전도성 플러그의 대응 위치가 제 1 ILD(5305)를 통해 우 선 형성된다. 그 후, 배리어/부착 층(5405, 5410)이 상기 접촉 홀 내부로 스퍼터링된다. 스퍼터링 공정은 물리적 증기 증착 기법의 한 형태임을 알아두라. 특정 스퍼터링 조성물은 사용되는 전도성 플러그 물질에 따라 좌우되며, 이는 100옹스트롬 Ti, 그 뒤를 따라 200옹스트롬의 TiN일 수 있다. 다음으로, 전도성 플러그 물질이 상기 접촉 홀 내부에서, 배리어/부착 층(5405, 5410) 위로 증착된다. 도식된 바와 같이, 전도성 플러그는, CVD를 사용하여 5000옹스트롬의 W로 증착되는 텅스턴(W)-플러그(5415)와 텅스턴(W)-플러그(5420)일 수 있고, 에치백 공정(etchback process), 또는 CMP(chemical-mechanical polishing)이 상기 제 1 ILD(5305) 표면 위의 과도한 전도성 플러그 물질을 제거하기 위해 뒤따른다.
도 55는 도 54의 공정이 부분 진행된 집적 회로(5400)의 위에서 중간 메모리 플러그 섹션이 부분 형성된 후에 공정이 더 진행된 집적 회로(5500)를 도식한다. 우선, 하부 전극(5505)이 증착된다. 하부 전극(5505)은 다중-층, 가령 금속 동방 확산을 방지하는 500옹스트롬 두께의 TiAlN의 베리어와, 그에 뒤따르는 500옹스트롬의 LaNiO3, 또는 1000옹스트롬의 Pt로 구성될 수 있다. 이러한 층은 스퍼터링에 의해 증착될 수 있다. 다음으로, 전도성 산화물(5510)가 하부 전극(5505)의 위에 증착된다. 상기 전도성 산화물는 Pr0.7Ca0.3MnO3(PCMO)의 500옹스트롬의 물질일 수 있으며, 물리 증기 증착 기법, 가령 스퍼터링과, 그 뒤에 따르는 어닐링에 의해, 약 600℃ 이하에서 증착되는 것이 바람직하다. 상기 어닐링 단계에서, 의도된 결정 구조와 전도성 산화물(5510)의 물질 조성물이 회복된다. 다음으로, 상부 전극(5515)이 스퍼터링을 사용하여 증착될 수 있다. 상기 상부 전극은, 반응성 금속의 작은 층(가령, 10옹스트롬의 Al)이 전도성 산화물(5510) 위에 먼저 증착된다는 사실을 제외하고, 하부 전극(5505)과 유사한 조성물을 가질 수 있다. 그 후, 표준 포토리소그래피와 적정 멀티-단계 에칭 공정이 사용되어 하부 전극/전도성 산화물/상부 전극 층을 메모리 플러그로 패턴처리할 수 있다. 선택적 개선으로서, 하부 전극(5505)과 상부 전극(5515) 중 하나, 또는 두 가지 모두가 금속 동반 확산을 방지하기 위해 전도성 층과 배리어 층으로 구성될 수 있다.
다수의 스퍼터링 기법이 중간 메모리 플러그 섹션의 형상을 추가로 개선하기 위해 사용될 수 있다. 축-이탈 스퍼터링 공정(off-axis sputtering process)에서, 표적 표면, 즉 스퍼터링 될 물질의 공급자와, 기판 표면, 즉 스퍼터링될 물질의 수령자가 서로에 대해 대략 수직(약 70도 내지 90도)이 되도록 배향된다. 축-이탈 스퍼터링의 이점은, 축-상 반응성 이온 스퍼터링 공정(on-axis reactive ion puttering process) 동안의 이온 침범(ion impingement)으로부터 물질의 손상을 최소화한다는 것이다. 또 다른 구현예로는, 페이싱 표적 스퍼터링(FTS: Facing Target Sputtering)에서 두 개의 마주보는 표적을 포함한다. 코-스퍼터링 공정(co-sputtering process)에서, 증착된 물질이 둘 이상의 표적으로부터 스퍼터링되어, 둘 이상의 물질의 플라스마를 생성할 수 있다. 그러므로 기판 표면 상으로 둘 이상이 물질의 동시 증착이 이뤄진다. 따라서 코-스퍼터링의 이점은 , 물질 조성물의 유연성이다. 연속 증착 공정에서, 동일한 증착 챔버 내부에서, 진공 상태를 유지한 채, 다중-층 막 증착이 원위치에 위치한다. 이러한 증착 기법은, 예를 들어, 스퍼 터링 머신에서, 표적이 스위칭되는 동안, 기판을 한 위치에 유지함으로써, 또는 하나의 시스템에서 증착 챔버를 스위칭함으로써, 가장 쉽게 이뤄질 수 있다. 진공 상태를 깨뜨리지 않음으로써, 공기에 노출됨에 따른 많은 오염과 산화 문제가 사라진다.
앞서 논의한 바와 같이, 전도성 산화물(5510)의 증착에서는 코-스퍼터링 기법을 사용하는 것이 바람직하다. 하부 전극(5505)과, 전도성 산화물(5510)와, 상부 전극(5515)에 대한 3번의 스퍼터링 공정 중 하나 이상이 축-이탈 스퍼터링 기법을 사용할 수 있다. 덧붙이자면, 이러한 3개의 스퍼터링 공정 중에서, 둘 이상의 연속적인 스퍼터링 공정이 연속적인 증착 기법을 사용하는 것이 바람직하다. 그 후, 이러한 층이 패턴처리되어 컨택트(5420)의 상부 위에 스택(5505, 5510, 5515)을 형성할 수 있다. 또 다른 선택으로는, 그 후, 동반 확산으로부터 PCMO를 보호하기 위해, 에칭 저지/확산 배리어(5520)가 증착될 수 있다. 상기 에칭 저지/확산 배리어(5520)가 하부 전극(5505)과, 상부 전극(5515)과, 존도성 산화물(5510)의 노출된 표면을 감쌀 것이다. 에칭 저지/확산 배리어(5520)는 듀얼-기능 층이며, 이는 조립 공정에서 에칭 저지 기능을 또한 수행한다. 에칭 저지/확산 배리어(5520)가 상기 하부 전극(5505)의 측부 표면과, 전도성 산화물(5510)와, 상부 전극(5515)을 감싸는 측벽 층을 형성한다. 상기 에칭 저지/확산 배리어(5520)는 250옹스트롬의 Si3N4, TiO2, Al2O3 중 하나로 이뤄질 수 있다. 물질 개선으로서, 전도성 산화물(5510)의 증착에 이어서, 전도성 산화물(5510)와 나중에 증착되는 상부 전극(5515) 사이에서 인터페이스의 적정한 수정이 이뤄질 수 있다. 더욱 세부적으로, 이온 임플랜팅, 또는 다양한 기체에서의 적정한 플라스마 처리, 또는 다양한 기체에서의 적정한 어닐링에 의해 인터페이스의 수정이 이뤄질 수 있다. 가능한 기체로는 아르곤, 또는 산소, 또는 수소가 있다.
도 56은 도 55의 부분 처리된 집적 회로(5500)의 위에서 중간 메모리 플러그 섹션의 형성이 완료된 후, 추가적으로 처리된 집적 회로(5600)를 도식한 도면이다. 카운팅 IC 구성요소가 바닥에서 위를 향하고 있는 동안에, 중간 메모리 플러그 섹션은 제 1 ILD(5305)의 상부 표면의 위에 위치하는, 제 2 ILD(5605)의 상부 표면까지의 모든 IC 구성요소를 포함한다(도 54 참조).
제 2 ILD(5605)는 에칭 저지/확산 배리어(5520)의 상부 위에 증착된다. 상기 제 2 ILD(5605)는 두꺼운 SiO2 층으로 구성될 수 있고, 화학-기계적 연마(CMP)에 의해 평탄처리될 수 있다. 그 후, 상기 상부 전극(5515)에 위치적으로, 그리고 기하학적으로 대응하는 다수의 비아 홀이 표준 포토리소그래피와 비아 에칭을 통해 형성될 수 있다. 배리어/부착 층(5610, 5615)이 상기 비아 홀 내부에서 스퍼터링된다. 특정 스퍼터링 조성물은 100옹스트롬의 Ti, 그 뒤에 따라 200옹스트롬의 TiN일 수 있다. 그 후, 전도성 플러그 물질이 배리어/부착 층(5610, 5615) 위에서 접촉 홀 내부에 증착된다. 전도성 플러그는, 화학 기상 증착(CVD)과, 뒤 따르는 제 2 ILD(5605) 표면의 위에 위치하는 과도한 전도성 플러그 물질을 제거하기 위한 에칭백공정이나 CMP 공정을 이용하여 5000옹스트롬의 W로 증착되는 W-플러그(5620)와 W-플러그(5625)일 수 있다. 공정 개선으로서, 원 결정 구조와 중간 메모리 플러그 섹션의 물질 조성물을 복구시키는 것에 보조하고자, 이 시점에서 어닐링 단계가 수행될 수 있다.
도 57은 중간 메모리 플러그 섹션의 위에서 상부 금속화 섹션의 형성을 완료한 후, 완전하게 처리된 집적 회로(5700)를 도식한 도면이다. 카운팅 IC 구송요소가 하부로부터 위를 향하고 있는 동안, 상기 상부 금속화 섹션은 중간 메모리 플러그 섹션 위에 위치하는 모든 IC 구송요소를 포함한다. 표준 공정을 사용하여, 도 56의 부분적으로 처리된 집적 회로(5600) 위에 하나 이상의 금속화 층이 형성될 수 있다. 두 개의 금속화 층이 본 실시예에서 도식된다. 최종적으로 두 개의 W-플러그(5620, 5715)에 연결되는 제 1 금속화 층이 사용되어 기준 라인(5705)과 금속 플러그(5710) 모두 형성될 수 있다. 상기 W-플러그(5715)는, 제 2 금속화 층 동안 형성된 데이터 라인(5720)을, 데이터 라인(5720)을 보조하기 위해 사용되는 제 3 ILD(5725)를 통해 금속 플러그(5710)에 연결하기 위해 사용된다. 공정 개선으로서, 원 결정 구조와 완성된 IC의 물질 조성물을 복원하는데 보조가 되도록 이때 어닐링 단계가 수행될 수 있다. 지금까지 당업자가 이해한 바와 같이, 라인 섹션(5300)의 하부 전면 단부가, W-플러그(5420)를 통해, 메모리 소자의 하부 전극(5505)에 연결되는 N+ 고립부(5325)의 단자를 갖는 FET에 추가되는 동안, 일반적으로, 임의의 다른 IC 구성요소는 하부 전극(5505)을 연결하는 대신, 대응하는 애플리케이션을 적응시키도록 구형될 수 있다. 일부 예는 레지스터, 또는 커패시터, 또는 다이오드 같은 비옴성(non-ohmic) 소자이다. 메모리 소자의 공간 배향과 배열을 더 명료하게 하기 위해, X-Y-Z 카테시안 좌표 시스템이 도 55를 참조하여 설정될 수 있고, 메모리 소자를 통한 전류의 방향이 Z-축에 평행인 동안, 전극(5505, 5515)과 전도체 산화물(5510) 간의 인터페이스가 X-Y 평면을 형성하는 것이 일반적이다.
도 58은 또 다른 완전히 처리된 집적 회로(5800)의 단면도이며, 이때 중간 메모리 플러그 섹션의 메모리 소자는 하드 마스트(5530) 층과, 스페이서(5525)의 특징을 포함한다. 이러한 현재 서술된 조립 공정을 갖는 특징을 제외하고, 완전하게 처리된 집적 회로(5800)가 도 57에서 도식된 완전히 처리된 집적 회로(5700)와 동일하다. 상기 스페이서(5525)는 상부 전극(5515)을 감싸는 유전 물질로 구성될 수 있다. 유전 물질의 예로는, Si3N4, SiO2, TiO2, SiON, Al2O3이 있다. 일반적으로, 상기 하드 마스크(5530)는 상부 전극(5515)과 유사한 X-Y 교차 섹션을 갖는 전기 전도성 물질로 이뤄져 있다. 상기 하드 마스크(5330)는 플라스마 에칭 챔버에서 에칭으로부터 막, 또는 막의 아랫부분을 보호하는 에칭 마스크 기능을 하는 마스킹 물질이다. 상기 하드 마스크 물질은 두 개의 분류, 즉 절연체와 전도체로 나눠질 수 있다. 가장 일반적인 절연성 하드 마스크 물질은 산화물(산화물)와 나이트라이드(질화물)이다. 가장 일반적인 전도성 하드 마스크 물질은 TiN, TaN, WN 등을 포함하는 이원 질화 금속과, TiSiN, TiAlN, TaSiN 등을 포함하는 삼원 질화 금속이다. 표준 포토-레지스트 위에 위치하는 하드 마스크의 하나의 이점은, 높은 온도를 필요로 하는 건식 에칭 공정을 견딜 수 있다는 것이다. 일반적으로, 귀금속, 또는 복합 금속 산화물를 에칭하기 위해서는, 그 에칭에 연계된 어려움, 특히 에칭 부산물 변동 때문에, 상승된 온도에서의 반응성 이온 에칭(RIE: reactive ion etching)이 요구된다. 하부 전극(5505)의 프로파일을 형성하는, 이전의 에칭 단계의 영향 때문에, 전도성 산화물(5510)의 외곽부는 플라스마 이온에 의해 손상을 입고, 이는 Z-방향으로, 대응하는 누출 전류 전도를 초래한다. 이러한 누출 전류는 전도성 산화물(5510)의 벌크를 통해 전류 전도성을 차단할 수 있고, 따라서 이는 메모리 소자의 바람직하지 못하고, 해로운 동작이 된다. 스페이서(5525)를 사용함으로써, X-Y 평면을 따라, 전도성 산화물(5510)의 단면 영역보다 더 작은 상부 전극(5515)의 단면 영역이 만들어진다. 상기 스페이서(5525)는 전극(5515)의 측부와 전도성 산화물(5510)의 에지 사이에서 저항을 생성한다. 따라서 스페이서(5525)의 X-Y 풋프린트는, 누출 전류 전도성의 무시할만한 효과를 주도록, 상부 전극(5515)의 측부와 상기 전도성 산화물(5510)의 에지 사이에서 저항을 만들기에 충분히 크게 생성될 수 있다.
도 59A ~ 도 59E는 도 58의 메모리 소자(5800)의 하드 마스크(5530)와 스페이서(5525)의 생성을 위해 사용될 수 있는 바람직한 일련의 다양한 공정 단계를 나타내고 있다. 도 59A는 하부 전극 층(5505)을 스퍼터링하는 단계와, 전도성 산화물(5510)를 스퍼터링하는 단계, 상부 전극 층(5515)을 스퍼터링하는 단계와, 하드 마스크 층(5530)을 증착하는 단계를 따르는 메모리 소자를 도식한다. 다양한 수단에 의해, 상기 하드 마스크 층은 증착될 수 있으며, 그 예는, CVD, 스핀 코팅이나 스퍼터링이 있다. 마찬가지로, 전도성 산화물(5510)의 증착 후에, 상기 전도성 산화물(5510)와 그 후에 증착되는 상부 전극(5515)간의 인터페이스의 수정이 뒤따른다. 더 자세히는, 인터페이스의 적절한 수정은 이온 임플랜팅, 또는 아르곤 플라스마 처리, 또는 산소 플라스마 처리, 또는 아르곤에서의 어닐링, 또는 산소에서의 어닐링에 의해 이뤄질 수 있다. 도 59B와 도 59C는 포토리소그래픽 에칭의 단계를 도식하며, 이때 포토 레지스트(5535)와, 하드 마스크 층(5530)과, 상부 전극 층(5515)은 나중에 패턴 처리되는 전도성 산화물(5510)보다 더 작은 단면을 갖는다. 그 후 스페이서(5525)를 형성하기 위해 유전 물질이 증착된다. 도 59D는 이방성 건식 에칭에 따른 메모리 소자를 도식하며, 이때 상부 전극(5515)과 하드 마스크(5530)의 측부 표면을 감싸는 측벽 스페이서(5525)를 생성하기 위해, 유전 물질의 Z-방향에서, X-방향과 Y-방향보다 더 큰 에칭 비를 갖는다. 최종적으로, 도 59E는 전도성 산화물 층(5510)과 하부 전극 층(5505)의 에칭에 따르는 메모리 소자를 도식한다. 상기 전도성 산화물(5510)의 손상된 외곽부를 제거하기 위한 선택적인 수단으로서, 추가적인 습식 에칭의 세정 단계가 적용되어, 상기 전도성 산화물 측부의 물질을 50 내지 150옹스트롬에서 선택적으로 제거할 수 있고, 따라서 언더컷(undercut)이 형성된다.
도 60은 또 다른 완전히 완료된 집적 회로(6000)의 단면도를 도식하며, 이때 중간 메모리 플러그 섹션의 메모리 소자는 언더컷(5540)을 포함한다. 기하학적으로, 하부 전극(5505)의 단면이 전도성 산화물(5510)의 단면보다 더 크다. 이와 유사하게, 상부 전극(5515)의 X-Y 단면이 전도성 산화물(5510)의 단면보다 더 크다. 언더컷(5540)을 제외하면, 완전하게 처리된 집적 회로(6000)는 도 57에서 도식된 완전히 처리된 집적 회로(5700)와 동일하다. 도 55와 그에 따른 설명을 다시 참조하여, 하부 전극/전도성 산화물/상부 전극 층을 메모리 플러그로 패턴처리한 후, 선택적인 세정 단계가 전도성 산화물(5510)의 측부의 50 내지 150옹스트롬을 선택적으로 제거하기 위해 적용될 수 있고, 이로써 언더컷(5540)이 도 60에서 나타나는 바와 같이 생성된다. 상기 언더컷(5540)의 목적은, z-방향으로의 바람직하지 않은 누출 전류 전도를 초래하는 다중-저항 상태 요소(5510)의 손상된 외곽부를 직접 제거하기 위한 것이다.
고온 조립( High Temperature Fabrication )
앞서 서술된 바와 같이, 메모리 플러그를 위해 사용되는 조립 기법은 메모리 플러그의 아래에 위치하는 층의 필요한 것(가령, 트랜지스터 메모리 어레이에서의 선택 라인, 교차점 어레이에서 드라이버 회로와 하부 전도성 라인)을 기록하는 것이다. 특정 조립 공정(가령 용매 기반 스핀-온과 그에 뒤따르는 고온 어닐, 펄스 레이저 증착, 스퍼터링, 금속-유기 화학 기상 증착)이 높은 온도를 요구할 수 있기 때문에, 이러한 층을 위해 내화성 금속이 사용되어 고온에서도 견딜 수 있다.
집적 회로에서의 일반적인 금속 라인은 알루미늄, 또는 구리로 구성될 수 있다. 그러나 이러한 금속은 다수 낮은 융용점을 갖고, 형성된 금속 라인이 융용될 경우, 그 구조적인 무결성이 손상된다. 덧붙이자면, 이러한 물질은 그들의 융용점보다 낮은 온도로의 노출도 견디지 못할 것이다. 예를 들어, 알루미늄의 융용점이 660℃일지라도, 일반적으로 400℃ 이상의 온도에 노출될 수 없다. 이러한 온도에서, 알루미늄의 원자는 다른 영역으로 확산되기 시작하고, 기판 상의 또 다른 반도체 요소에 반응할 수 있으며, 이러한 요소들의 특성을 교란시킬 수 있다. 온도가 증가함에 따라 확산도 증가하고, 450℃에서는 대부분 작동 불능이 된다.
따라서 일반적으로 낮은 온도의 전도성 라인이 사용될 경우(가령 알루미늄이나 구리), 제 1 금속 라인 위에 위치하는 임의의 물질의 온도가 제한될 것이며, 이때 이는 “안정성” 금속으로 여겨진다. 그러나 대부분의 제조 공정은 다중-저항 상태 요소의 결정, 또는 다결정 구조를 성장시키기 위해 높은 온도를 필요로 한다. 이러한 공정에서, 높은 온도는 600℃ 내지 800℃인 것이 일반적이다.
따라서 고온을 견딜 수 있는 전도성 라인을 사용하는 것이 어떤 경우에서는 필요하다. 높은 융용점 금속은 일반적으로 내화성 금속이라고 일컬어지며, 그 예는 텅스턴, 몰리브덴, 탄탈륨, 니오븀, 크롬, 바나듐, 레늄뿐 아니라 덜 일반적으로는 지르코늄, 테크네튬, 루데늄, 로듐, 하프늄, 오스뮴, 이리듐이 있다. 그러나 후자의 금속 중 일부는 집적 회로 공정에서 사용되기에 실용적이 않을 수 있다. 내화 금속은 높은 융용점을 갖는 임의의 화합물과 합금을 포함한다. 덧붙이자면 많은 경우에서, 메모리 액세스 시간을 향상하거나, 더 긴 어레이 라인을 허용시키기 위해, 낮은 저항을 갖고 있는 금속을 사용하는 것이 바람직하다.
덧붙이자면, 요망 공정 온도보다 높은 약 100℃의 융용점을 갖는 임의의 전도성 물질이 사용되는 것이 일반적이다. 예를 들어, 알루미늄의 경우에서, 알루미늄의 융용점 보다 낮은 요망 공정 온도 200℃가 바람직하다. 따라서 최적 전도성 어레이 라인은 사용되는 고온 공정 온도보다 높은 약 100℃의 융용점을 갖는, 낮은 저항을 갖는 내화 금속일 것이다.
전도성 라인이 고온 공정을 견딜 필요가 있는 요소뿐인 것은 아니다. 일반적으로 메모리 플러그의 고온 공정 후에 증착되는 층만이 이러한 고온에 영향을 받지 않는다. 메모리 플러그가 형성된 후 어떠한 고온 단계도 필요하지 않기 때문에, 메모리의 상부 층은 높은 융용점을 가질 필요가 없다. 따라서 표준 금속화 물질, 가령 알루미늄, 구리, 알루미늄 합금(가령 알루미늄-실리콘, 알루미늄-실리콘-구리, 알루미늄 구리)을 이용하여 이러한 층이 구성될 수 있다.
고온 공정을 견딜 필요가 있는 요소로는, 다중-저항 상태 물질, 가능한 비옴성(non-ohmic) 장치, 적정 전극, 전도성 어레이 라인의 하부 층, 메모리 셀의 전극을 전도성 어레이 라인으로 연결하는 접촉 플러그가 있다. 귀금속, 이원(삼원) 산화물과 질화물, 전도성 산화물으로 구성된 전극은 온도에 재성이 있다. 희생 층 기능을 할 수 있는 고온 내성 물질의 예로는 루테늄 탄탈륨 산화물, 루테늄 티타늄 산화물, 이리듐 탄탈륨 산화물, 이리듐 티타늄 산화물 같은 삼원 산화물과, 루테늄 탄탈륨 나이트라이드, 루테늄 티타늄 나이트라이드, 이리듐 탄탈륨 나이트라이드, 이리듐 티타늄 나이트라이드 같은 이원 산화물이 있다.
저항 상태를 저장하기 위한 수단( Mechanism for Storing Resistive States )
저장된, 또는 포획 전하를 사용하는 것이 비-휘발성 메모리 셀에서 데이터를 저장하기 위한 주 수단이다. 소자 작동 중에, 이렇게 포획 전하는, 예를 들어 FET의 실리콘 표면의 전도성을 수정하는 기능을 한다. 도 61에서 이에 대응하는 일반적인 소자의 구성을 도식한다. FET(6100)는 제어 게이트(6110)에 의해 분리된 소스(6130)와, 드레인(6120)을 포함한다. 이러한 FET(6100)는 n-타입, 또는 p-타입일 수 있다. 명료성을 위해, n-타입 FET가 서술될 것이다. 따라서 드레인(6120)과 소스(6130)가 모두 n-도핑된 반도체 물질로 구성될 수 있는 반면에, 기판(6140)은 p- 도핑된 반도체 물질로 구성된다. 정전압이 제어 게이트(6110)에 공급될 때, 기판(6140)내의 전자가 제어 게이트(6110) 방향으로 이끌어지고, 기판(6140)내에 있고, 제어 게이트(6110) 아래에 있는 “채널”이라는 영역에서 역전층(6150)이 형성된다. 그 후, 채널이 드레인(6120)과 소스(6130) 사이에서 전류 전도를 허용한다.
앞서 서술된 바에도 불구하고, 산화물(6170)에 포획된, 그리고 제어 게이트(6110)와 기판(6140) 사이에 포획된 임의의 전하(6160)의 존재에 의해, 역전층(6150)을 생성하기 위해, 제어 게이트(6110)에 공급되는 전압의 요청 값이 수정될 것이다. 포획된 부-전하(6160)의 경우에서, 포획 전하의 크기가 더 커질수록, 요청 전압이 더 커질 것이다. 산화물에 포획된 부-전하가 전하를 채널로부터 멀리 보내버리기 때문에, 이러한 효과를 중화시키기 위해, 제어 게이트(6110)로의 더 높은 정전압의 공급이 필요하다.
앞서 언급된 각각의 소자에 대하여, 포획 전하의 크기는 다양한 수단을 통해 변할 수 있다. 그 후, 역전층을 생성하기 위해 필요한 전압을 감지함으로써, 데이터를 찾는 것이 이뤄질 수 있다. 이와 유사하게, 본 발명의 메모리 물질이 포획 전하를 갖고 수정되는 저항 상태를 갖는다. 이전에 서술된 바와 같이, 메모리 물질은 다양한 물질 중 임의의 것일 수 있고, 일반적으로는 절연체, 또는 전도성을 띄도록 처리되는 반도체이다.
전류 캐리어는 음으로 충전된 전하, 또는 양으로 충전된 홀일 수 있다. 전류 캐리어 트랩 위치, 또는 트랩은, 메모리 물질의 밴드갭(bandgap)내에 국부 에너지 레벨이 존재하게 하는, 메모리 물질내의 영역이다. 따라서 이러한 트랩은, 전류 캐 리어를 메모리 물질내에 가두거나, 또는 이모빌라이징(고정: immobilizing)할 수 있고, 그 저항에 영향을 줄 수 있다.
덧붙이자면, 상기 트랩을 충전, 또는 방전하는 정도는 밴드갭 내부의 국부 에너지 레벨(localized energy level)에 좌우된다. 또한, 캐리어 점유는 메모리 물질에 적용된 전계에 영향을 받고, 대응하는 전류 흐름이 동반한다. 일반적으로 전계는 특정 임계 값 이상일 것으로 요구된다. 결과적으로, 적정하게 설계된 메모리 플러그의 저항은, 적용된 전압 임계에 따르는 다수의 값을 통해 스위칭될 수 있다. 이러한 트랩을 생성하고 구성하는 수단이 서술될 것이다.
단결정 메모리 물질에 대해서, 트랩이 결정 격자 내부에 위치할 수 있다. 그러나 다결정 메모리 물질에서, 상기 트랩은 결정립계(grain boundary)내에, 또는 분자 구조에 위치할 수 있다.
트랩의 생성을 촉진시키기 위해, 외부 물질, 이른바 도펀트가 메모리 물질로 소량 유입될 수 있다. 일반적으로, 상기 도펀트는 전체 물질 중에서 10 분자% 이하로 구성되어 있다. 그 결과로서, 일부 도펀트는 밴드갭내의 깊은 에너지 레벨에서 트래핑 센터를 생성한다. 즉, 상기 트래핑 센터에서 캡처되면, 이동성을 다시 획득하기 위해 전류 캐리어는 충분한 양의 에너지를 획득할 필요가 있게 된다. 예를 들어, 원소 Cr, Fe, Ni가 STO, 또는 SZO에서 깊은 에너지 레벨의 트랩을 생성할 수 있다. 한편, 원소 Y, La, Nb, Ta는 일반적으로 트랩 기능을 하지 않는 얕은 에너지 레벨의 센터를 생성한다. 기술 문서 “Photochromism in Ni-doped SrTiO3, "(P. Koidl 외 다수, Physical review B, Vol. 14, No. 7, 1976년 10월 7일 PP.2703- 2708)과, "Photoinduced Phemomina in Sri-xCaxTiO2, 0<=x<=0.12,"(S.A.Basun 외 다수, Ferroelectrics, 1996년 Vol.183, PP.255-264)를 참조하라.
높은 에너지 복사, 또는 입자 빔 충격을 이용하여, 트랩이 메모리 물질에서 생성될 수 있다. 예를 들어, UV와 X-레이 복사는 SiO2에 트랩을 만든다. 또한 핵변환 도핑이 실리콘에서 도펀트 원자를 생성하기 위해 사용되어 왔다.
조립 동안, 트랩은 본질적으로 메모리 물질내에서 생성될 수 있다. 이러한 수단의 예시가 이미 앞서 서술되었다. 덧붙이자면, 전계가 적용되는 동안, 산소 공백이 복합 금속 옥사이드로 미끄러지는 전기 초기화 공정에 의해 트랩이 생성될 수 있다. 참조 문헌 “DC Electrical Degradation of Perovskite-Type Titanates(Ceramics, Single Crystal, A Model of the Mechanism):Ⅰ,Ⅱ,Ⅲ" (Rainer Waser 외 다수. J.Am.Ceram.Soc., 73[6] 1990 PP.1645-1663)과, "New conduction and reversible memory phenomena in thin insulating films" (J.G. Simmons와 R.R.Verderber, Proc.Roy.Soc.A.301, 1967 PP.77-102)을 참조하라.
포획 전하의 존재는 벌크 메모리 물질의 전도성을 변경시킨다. 도 62A에서 하나의 예가 도식되며, 이는 전하 트랩(6210)을 갖는 메모리 물질(6200)의 섹션을 도식한다. 각각의 전하 트랩(6210)이 다수의 부-전하를 지닌다. 본원에서, 전하 트랩(6210)은 이러한 전자를 멀리보냄에 따라서, 전자의 흐름을 감소시키는 기능을 한다. 한편, 가까이서 위치하는 홀을 끌어당김으로써, 상기 전하 트랩(6210)이 홀의 흐름을 개선할 수 있다. 따라서 극성에 따라, 포획 전하는 공백에서 자유 전류 캐리어의 밀도를 증가시키거나 감소시킬 수 있다. 대응하는 에너지 밴드 다어그램이 도 62B에서 도식된다. 전도 밴드 EC와 원자가 밴드 EV 모두의 국지화된 상승부(6220)를 나타낸다.
전하 종류에 따라서, 포획 전하는 쇼트키 배리어(Schottky barrier)의 높이를 상부 전극에서는 메모리 물질 컨택트까지, 또는 하부 전극에서 메모리 물질 컨택트까지 상승시키거나, 하강시킨다. 같은 전하 극성의 자유 캐리어에 대하여, 컨택트에 반대 전계를 유입시킴으로써, 상기 포획 전하는 쇼트키 배리어를 상승시킨다. 한편, 반대 극성의 자유 전하에 대하여, 컨택트에 보강 전계를 유입시킴으로써, 포획 전하는 쇼트키 배리어를 하강시킬 것이다. 결과적으로, 더 높아진 쇼트키 배리어가 메모리 소자의 포획 전하의 저항을 증가시킨다. 그 반대의 경우도 가능하다. 쇼트키 배리어의 대응하는 에너지 밴드 다이어그램이 도 63에서 도식되며, 이때 좌 측부는 충전된 트랩을 갖지 않으며, 우 측부는 충전된 트랩(6300)을 갖고, 자유 캐리어는 전자이다.
금속 전극과 CMO 막 사이의 인터페이스는 쇼트키 배리어의 내부와 같은, 공핍 영역(depletion region)을 갖고, 상기 인터페이스에서의 트랩은 전도성에 영향을 미친다. 이극 전도(bipolar conduction)를 허용하는 동안, 트랩에서 트랩으로 건너뛰는 것이 포획 전하의 존재에 의해 영향을 받고, 이는 도 64에서 에너지 밴드 다이어그램에서 도식된다.
Frekel-Poole 전도는 전계에 의해 보조되는, 적절한 깊이의 트랩으로부터의 열이온 방출이다. 본원에서, 전류 캐리어의 발산에 동참하지 않는 다른 에너지 레 벨에 포획 전하가 역시 저항에 영향을 줄 수 있다. 이러한 메커니즘 하에서, 두 종류의 트랩이 존재하며, Frenkel-Poole 전도에 동참하는 트랩과, 저항 메모리 효과에 관련된 충전 트랩이다. 앞서 언급한 메커니즘에서와 유사한 방식으로, 배리어의 높이를 수정함으로써, 관련된 포획 전하는 저항에 영향을 줄 것이다. 충전된 트랩을 갖지 않거나(상부) 충전된 트랩을 갖는 (하부)Frenkel-Poole 전도의 대응하는 에너지 밴드 다이어그램이 도 65에서 도식된다.
전류 캐리어터널링 전도가 발생할 수 있으며, 이때 전류 캐리어가 전극으로부터 전도성 밴드(전자)나, 쇼트키 유사 구조의 원자가 밴드(홀)로 직접 통과한다. 본원에서, 공핍 영역에 포획 전하는 쇼트키 배리어 메커니즘에서와 유사한 방식으로 저항에 영향을 줄 수 있다. 충전된 트랩을 갖지 않거나(좌), 충전된 트랩을 갖는(우) 쇼트키 접합을 통한 터널링 전도성의 대응하는 에너지 밴드 다이어그램이 도 66에서 도식된다.
궤도 정렬(orbital ordering)이란, 충전된 트랩의 추가에 의해 결정 격자의 저항이 정렬된 패턴이 붕괴되는 경우보다 더 높도록, 결정 격자에서의 전자 궤도가 바람직한 방향을 갖고, 통상적으로 정렬된 패턴으로 된 메커니즘이다.
직접 터널링(direct tunneling)이란, 반도체의 전도성 밴드로부터의 전극이 절연체를 가로지르며(즉, 충전 에너지 없이 이뤄짐) 전도체의 상기 전도성 밴드로 이동되는 메커니즘이다. 직접 터널링의 확률은 배리어 전자 터널의 폭의 함수이다(즉, 옥사이드의 두께, 또는 인터페이셜 층, 또는 절연 구조).
포획 전하를 위해, 전도성 금속 옥사이드는 비-휘발성이도록 기억하고, 의도 적으로 감소될 때까지, 포획 전하는 그 상태를 유지한다. 터널링 프로세스를 사용하는 전계를 이용하여, 트랩이 충전되거나, 방전되는 경우, 고정된 에너지를 갖는 트랩은 비-휘발성이되지 않을 것이다. 왜냐하면 외부에서 공급된 전압 바이어스를 이용하지 않고, 전하가 방전(또는 충전)할 수 있기 때문이다. 한편 트랩의 “레벨 이동(level shifting)”을 산화물로 유도시킴으로써, 비-휘발성의 포획 전하 전도성 금속 옥사이드 메모리가 생성될 수 있다. 레벨 이동 트랩에서는 트랩을 방전하기 위해 필요한 에너지가 충전하기 위해 필요한 에너지보다 더 크다. 왜냐하면, 트랩이 충전(또는 방전)된 후 즉시 발생하는 이완 공정(relaxation process) 때문이다. 비-휘발성에 대하여, 방전될 때, 전자 레벨-이동 트랩은 인접 금속 전극의 Fermi 레벨 이상의 에너지 레벨을 가질 것이고, 충전될 때는 Fermi 레벨 이하의 에너지 레벨을 가질 것이다.
이러한 레벨 이동을 야기할 수 있는 여러 가능한 이완 메커니즘이 있다. 하나의 메커니즘은, 트랩 전하 상태(전자-광자 상호작용)의 변화로부터 발생하는 로컬 전계의 변화의 결과로서 발생하는 대칭 격자 왜곡이다. 이러한 메커니즘은 이온 고체(ionic solid)에서 특히 활성화된다. 관련된 현상이 Jahn-Teller 효과라고 일컬어지는 비대칭 왜곡이다. 또한 전자 공정, 가령 본드 형성이 트랩 에너지 레벨의 이동을 야기할 수 있다. 다이폴의 편광이 또한 트랩 에너지 레벨을 이동하는 작용을 할 수 있다.
도 62A ~ 도 66의 전하와 에너지 밴드 다이어그램은 전도 밴드 EC에 가깝게 전자 전도성을 도식하며, 동일한 메커니즘이 원자가 밴드 EV에 가까운 홀 전도성에 동일하게 적용된다.
따라서 트랩은 다양한 방법으로 충전되고, 방전될 수 있고, 각각의 메커니즘은 메모리 물질의 저항을 잠재적으로 변화시킨다. 예를 들어, 높은 전계 하에서, 전류 캐리어가 전극으로부터 트랩까지, 또는 이웃하는 트랩들 사이를 통과할 수 있다. 또 다른 예에서, 트랩은 더 낮은 에너지를 갖는 자유 전류 캐리어를 가둠으로써, 충전될 수 있다. 자명하게도 분자, 또는 중량, 또는 부피 측정에 의한 트랩의 밀도는 메모리 물질의 저항에 영향을 줄 것이다.
다음의 분석식은 일부 예로 든 식이이며, 이는 “Pysics of Semiconductor device"(2nd 편집: S.M.Sze, 편찬자: John Wiley&Sons, 1981)에서 규정되어 있다.
쇼트키 방출:
Figure 112006080746612-pct00004
이며,
이때 전압 및 온도는
Figure 112006080746612-pct00005
을 따른다.
Frenkel-Poole 방출:
Figure 112006080746612-pct00006
이며,
이때, 전압 및 온도는
Figure 112006080746612-pct00007
을 따른다.
터널, 또는 필드 방출:
Figure 112006080746612-pct00008
이며,
이때, 전압 및 온도는
Figure 112006080746612-pct00009
을 따른다.
옴 전도성:
Figure 112006080746612-pct00010
이며,
이때, 전압 및 온도는
Figure 112006080746612-pct00011
이다.
이온 전도성:
Figure 112006080746612-pct00012
이며,
이때 전압 및 온도는
Figure 112006080746612-pct00013
이다.
이때, A*= 유효 리차드슨 상수, φB = 배리어 높이, ξ=전계, εi = 절연체의 동적 유전율, m*= 유효 질량, d = 절연체 두께, △Eae = 전자의 활성 에너지, h = 감소 플랭크 상수, △Eai = 이온의 활성 에너지,
Figure 112006080746612-pct00014
J = 전류 밀도, V = 단자 전압을 의미한다. V, 또는 T의 양의 상수는 b, c, d'이다.
포획 전하 메모리 요소의 조립은 다층 박막 구조를 이루는 것이며, 이때 각각의 막의 두께는 10㎛ 이하이고, 상기 조립은 하부 전극 물질을 먼저 형성하는 기판을 제공하는 단계(1), 임의의 다양한 처리, 또는 상태 설계를 이용하여, 메모리 물질을 형성, 또는 증착하는 단계(2), 상부 전극 물질을 형성, 또는 증착하는 단계(3), 그리고 선택적으로 다양한 수단을 이용하여 구조를 다듬는 단계(4)를 제공한다. 메모리 요소를 위한 일부 특정 조립 공정은, 용매 기반 스핀 온, 그에 뒤따르는 고온 어닐링, 펄스 레이저 증착(PLD), 스퍼터링, 금속유기 화학 기상 증착(MOCVD)를 포함한다.
상부 전극-대-메모리 물질 컨택트와, 하부 전극-대-메모리 물질 컨택트 중 하나 이상이 추가 다이오드를 이용하여, 비옴성(non-ohmic)으로 만들어지는 경우, 상기 다이오드는 비정질 단결정, 다결정, 또는 단일 결정 반도체(가령, Si, Ge, SiGe, GaAs, InP 등)의 PN 결합 다이오드(ⅰ), 금속-반도체 쇼트키 다이오드(ⅱ), 소스(또는 드레인)에 연결되는 게이트를 갖는 결합 전계 효과 트랜지스터(ⅲ), 플로팅상태이거나 소스나 드레인에 연결되어 있는 게이트를 갖는 MOSFET(ⅳ), 제너 다이오드, 또는 애벌런치 다이오드(avalnche diode), 또는 터널 다이오드(ⅴ), 4-층 다이오드(SCR)(ⅵ), 비정질의 미세결정, 다결정, 또는 단일 결정 반도체으로 이루어진 P-I-N 다이오드(ⅶ) 수 있다. 또 다른 구현예로는 금속-절연체-금속(MIM) 터널링 소자가 있다.
결론
본 발명이 현재 가장 바람직한 방식을 서술하였지만, 당업자에게, 다양한 수정예, 다양한 작동 모드, 다양한 실시예가 존재함이 자명하다. 예를 들어, 일부 기법은 비교적 낮은 전류, 또는 전하 양을 갖고 빠르게 스위칭하는 다른 타입의 메모리(가령, 칼코겐화물, 은 결정, 분자, 폴리머, 유기 메모리)에도 적용될 수 있다.

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  28. 비-휘발성 메모리에 있어서, 상기 비-휘발성 메모리는
    다수의 x-방향 전도성 어레이 라인과 다수의 y-방향 전도성 어레이 라인;
    다수의 2단자 메모리 플러그, 여기서 상기 전도성 어레이 라인이 수직 방향으로 서로 교차하고, 상기 메모리 플러그는, 교차점 메모리 어레이를 형성하는 상기 전도성 어레이 라인의 교차섹션에 위치하는 특징의, 상기 메모리 플러그; 그리고
    활성 회로를 포함하는 반도체 기판, 여기서 상기 활성 회로는, 상기 반도체 기판상에 제작되고 전도성 어레이 라인과 전기적으로 연결되고 교차점 메모리 어레이를 구동하도록 동작하며, 상기 교차점 어레이는 상기 반도체 기판과 직접 접촉하여 상기 반도체 기판 위에 바로 조립되는 특징의, 상기 반도체 기판
    을 포함하며, 여기서,
    상기 메모리 플러그는
    (ⅰ) x-방향 전도성 어레이 라인들 중 하나와 연결되어 있는 제 1 전극,
    (ⅱ) y-방향 전도성 어레이 라인들 중 하나와 연결되어 있는 제 2 전극,
    (ⅲ) 상기 제 1 전극과 상기 제 2 전극 사이에 직접 전기적으로 연결되어 위치하는 결정질(crystalline) 전도성 옥사이드의 하나 이상의 층, 여기서, 제 1 극성의 제 1 기록 전압 펄스를 상기 제 1 전극과 상기 제 2 전극의 양단에 직접 인가함으로써, 제 1의 Ⅰ-Ⅴ 곡선을 나타내는 제 1 상태에서, 제 1의 Ⅰ-Ⅴ 곡선과는 다른 제 2의 Ⅰ-Ⅴ 곡선을 나타내는 제 2 상태로 기록하며, 제 1 극성에 반대되는 제 2 극성의 제 2 기록 전압 펄스를 상기 제 1 전극과 상기 제 2 전극의 양단에 직접 인가함으로써, 반대로 제 2 상태에서 제 1 상태로 기록하며, 기록 전압 펄스보다 낮은 판독 전압 펄스(read voltage pulse)에 종속될 때, 또는 전기 파워가 없을 때에는 상태의 변화를 수행하지 않는 특징의, 상기 결정질 전도성 옥사이드의 층
    을 포함하는 것을 특징으로 하는 비-휘발성 메모리.
  29. 제 28 항에 있어서, 상기 전도성 옥사이드는 페로브스카이트(perovskite)를 포함하는 것을 특징으로 하는 비-휘발성 메모리.
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  33. 제 28 항에 있어서, 상기 제 1 전극 및 상기 제 2 전극은, 금속, 내화 금속, 귀금속, 전도성 옥사이드 중에서 선택되는 물질로 구성된 하나 이상의 층을 포함하는 것을 특징으로 하는 비-휘발성 메모리.
  34. 제 33 항에 있어서, 물질의 하나 이상의 층은, 확산 배리어(diffusion barrier), 부착 층(adhension layer), 접착 층(glue layer), 시드 층(seed layer), 압력 완화 층(stress relied layer) 중에서 하나의 기능을 수행하는 것을 특징으로 하는 비-휘발성 메모리.
  35. 제 28 항에 있어서, 전도성 옥사이드의 하나 이상의 층은, 서로 동일한 타입의 물질로 구성된 제 1 전도성 금속 옥사이드 층과, 제 2 전도성 금속 옥사이드 층, 그리고 서로 다른 밀도이면서 타입은 동일한 도펀트로 도핑되는 제 1 층 및 제 2 층을 포함하는 것을 특징으로 하는 비-휘발성 메모리.
  36. 제 28 항에 있어서, 상기 전도성 옥사이드의 하나 이상의 층은, 유사한 물질로 구성된 전도성 금속 옥사이드 층과, 상부 전도성 금속 옥사이드 층과, 하부 전도성 금속 옥사이드 층을 포함하며, 상기 전도성 금속 옥사이드 층은 상기 상부 전도성 금속 옥사이드 층과 상기 하부 전도성 금속 옥사이드 층 사이에 위치하고, 상기 상부 및 하부 전도성 금속 옥사이드 층은 반대로 이동하는 캐리어 타입을 갖는 도펀트에 의해 도핑되는 것을 특징으로 하는 비-휘발성 메모리.
  37. 제 28 항에 있어서, 상기 활성 회로는
    기록 동작을 위해 메모리 플러그에 연결되어 있고 상기 메모리 플러그의 저항 상태를 검출하는 기능을 하고 상기 저항 상태를 나타내는 지시 신호를 출력하는 기능을 하는 검출기와, 상기 지시 신호를 기록 데이터와 비교하고, 상기 지시 신호와 상기 기록 데이터 간의 비-대응(non-correspondence)일 경우에 활성 신호를 생성하는 제어기와, 상기 제어기와 메모리 플러그에 연결되어 있고, 상기 활성 신호에 응답하여, 상기 메모리 플러그를 상기 기록-데이터가 나타내는 요망 저항 상태로 구동시키는 기능을 하는 드라이버를 포함하는 적응성 프로그래밍 회로(adaptive programming circuit)를 더 포함하는 것을 특징으로 하는 비-휘발성 메모리.
  38. 제 28 항에 있어서, 상기 활성 회로의 일부분 또는 전부가, 상기 교차점 어레이의 면적 풋프린트(area footprint) 아래에 위치하는 것을 특징으로 하는 비-휘발성 메모리.
  39. 제 38 항에 있어서,
    특정 x-방향 전도성 어레이 라인을 구동시키는 기능을 하는 다수의 x-방향 드라이버 세트,
    특정 y-방향 전도성 어레이 라인을 구동시키는 기능을 하는 다수의 y-방향 드라이버 세트
    를 더 포함하는 것을 특징으로 하는 비-휘발성 메모리.
  40. 제 39 항에 있어서, 상기 x-방향 및 y-방향 드라이버 세트는 집적되거나 집적되지 않은 것 중 선택된 하나임을 특징으로 하는 비-휘발성 메모리.
  41. 제 28 항에 있어서, 상기 교차점 어레이는 다수의 메모리 플러그 층을 포함하는 적층 교차점 어레이임을 특징으로 하는 비-휘발성 메모리.
  42. 제 41 항에 있어서, 서로 인접한 두 메모리 플러그 층이, 다수의 y-방향 전도성 어레이 라인 또는 다수의 x-방향 전도성 어레이 라인을 공유하는 것을 특징으로 하는 비-휘발성 메모리.
  43. 메모리 소자에 있어서, 상기 메모리 소자는
    다수의 x-방향 전도성 어레이 라인;
    다수의 y-방향 전도성 어레이 라인;
    다수의 2-단자 메모리 플러그; 그리고
    주변 회로를 포함하는 반도체 기판, 여기서 상기 주변 회로는, 상기 반도체 기판상에 제작되고, 전도성 어레이 라인과 전기적으로 연결되어 있으며, 제 1 및 제 2 기록 전압 펄스와 판독 전압 펄스를 제공하는 기능을 하고, 하나 이상의 메모리 플러그를 선택하여, 상기 판독 전압 펄스를 상기 선택된 메모리 플러그에 제공하여 상기 메모리 플러그의 저항 상태를 판단하는 기능을 하며, 메모리 플러그로의 기록 동작이 요망될 경우, 그리고 상기 기록 동작과 연계된 기록-데이터가 상기 선택된 메모리 플러그의 저항 상태를 변경시킬 경우, 상기 기록 전압 펄스를 제공하여 상기 메모리 플러그의 저항 상태를 변경시키는 기능을 하는 특징의, 상기 반도체 기판
    을 포함하며, 이때, 상기 전도성 어레이 라인이 서로 수직 방향으로 교차하고, 상기 메모리 플러그는 교차점 메모리 어레이를 형성하는 상기 전도성 어레이 라인의 교차섹션에 위치하며, 상기 메모리 플러그는
    (ⅰ) x-방향 전도성 어레이 라인들 중 하나와 연결되어 있는 제 1 전극,
    (ⅱ) y-방향 전도성 어레이 라인들 중 하나와 연결되어 있는 제 2 전극,
    (ⅲ) 상기 제 1 전극과 상기 제 2 전극 사이에 직접 전기적으로 연결되어 위치하는 결정질(crystalline) 전도성 옥사이드의 하나 이상의 층, 여기서, 제 1 극성의 제 1 기록 전압 펄스를 상기 제 1 전극과 상기 제 2 전극의 양단에 직접 인가함으로써, 제 1의 Ⅰ-Ⅴ 곡선을 나타내는 제 1 상태에서, 제 1의 Ⅰ-Ⅴ 곡선과는 다른 제 2의 Ⅰ-Ⅴ 곡선을 나타내는 제 2 상태로 기록하며, 제 1 극성에 반대되는 제 2 극성의 제 2 기록 전압 펄스를 상기 제 1 전극과 상기 제 2 전극의 양단에 직접 인가함으로써, 반대로 제 2 상태에서 제 1 상태로 기록하며, 기록 전압 펄스보다 낮은 판독 전압 펄스(read voltage pulse)에 종속될 때, 또는 전기 파워가 없을 때에는 상태의 변화를 수행하지 않는 특징의, 상기 결정질 전도성 옥사이드의 층
    을 포함하며, 상기 교차점 어레이는 상기 반도체 기판과 직접 접촉하여 상기 반도체 기판 위에 바로 조립되는 것을 특징으로 하는 메모리 소자.
  44. 제 43 항에 있어서, 위에 바로 교차점 어레이가 조립되는 상기 반도체 기판은, 상기 반도체 기판상에 조립되는 마이크로프로세서를 포함하는 것을 특징으로 하는 메모리 소자.
  45. 제 43 항에 있어서,
    상기 교차점 어레이로의 기록 동작이 요망될 때, 엔드(end)를 갖는 기록 가능 신호 펄스를 운반하는 제어 버스,
    선택된 메모리 플러그, 또는 선택된 메모리 플러그로 구성된 그룹을 나타내는 신호를 운반하는 주소 버스, 그리고
    선택된 메모리 플러그, 또는 선택된 메모리 플러그로 구성된 그룹에 관련된 기록-데이터를 나타내는 데이터 버스
    를 추가로 포함하며, 이때 상기 기록 가능 신호 펄스가 종료되어야만, 주변 회로는 선택된 메모리 플러그, 또는 선택된 메모리 플러그로 구성된 그룹의 저항 상태를 변경시키는 기능을 하는 제 1 기록 전압 펄스와 제 2 기록 전압 펄스를 제공하는 것을 특징으로 하는 메모리 소자.
  46. 제 43 항에 있어서, 페이지 모드(page mode), 또는 버스트 모드(burst mode)에서, 상기 데이터는 상기 교차점 어레이에서 판독되고, 기록되는 것을 특징으로 하는 메모리 소자.
  47. 제 43 항에 있어서, 상기 전도성 옥사이드는 페로브스카이트(perovskite)를 포함하는 것을 특징으로 하는 메모리 소자.
  48. 비-휘발성 재-기록 가능한 메모리 셀에 있어서, 상기 비-휘발성 메모리 셀은
    제 1 전극과 제 2 전극을 포함하는 메모리 플러그;
    상기 제 1 전극과 상기 제 2 전극 사이에 직접 전기적으로 연결되어 위치하는 결정질(crystalline) 전도성 옥사이드의 하나 이상의 층, 여기서, 제 1 극성의 제 1 기록 전압 펄스를 상기 제 1 전극과 상기 제 2 전극의 양단에 직접 인가함으로써, 제 1의 Ⅰ-Ⅴ 곡선을 나타내는 제 1 상태에서, 제 1의 Ⅰ-Ⅴ 곡선과는 다른 제 2의 Ⅰ-Ⅴ 곡선을 나타내는 제 2 상태로 기록하며, 제 1 극성에 반대되는 제 2 극성의 제 2 기록 전압 펄스를 상기 제 1 전극과 상기 제 2 전극의 양단에 직접 인가함으로써, 반대로 제 2 상태에서 제 1 상태로 기록하며, 기록 전압 펄스보다 낮은 판독 전압 펄스(read voltage pulse)에 종속될 때, 또는 전기 파워가 없을 때에는 상태의 변화를 수행하지 않는 특징의, 상기 결정질 전도성 옥사이드의 층
    을 포함하는 것을 특징으로 하는 비-휘발성 재-기록 가능한 메모리 셀.
  49. 제 48 항에 있어서, 상기 전도성 옥사이드는 페로브스카이트(perovskite)를 포함하는 것을 특징으로 하는 비-휘발성 재-기록 가능한 메모리 셀.
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  53. 제 48 항에 있어서, 상기 제 1 전극과 상기 제 2 전극은, 금속, 내화 금속, 귀금속, 전도성 옥사이드 중에서 선택된 물질의 하나 이상의 층을 포함하는 것을 특징으로 하는 비-휘발성 재-기록 가능한 메모리 셀.
  54. 제 53 항에 있어서, 하나 이상의 금속의 층은, 확산 배리어(diffusion barrier), 부착 층(adhension layer), 접착 층(glue layer), 시드 층(seed layer), 압력 완화 층(stress relied layer) 중에서 하나의 기능을 수행하는 것을 특징으로 하는 비-휘발성 재-기록 가능한 메모리 셀.
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