JP2010510656A - 誘電性アンチヒューズと直列にシリサイドに隣接して結晶化されたp−i−nダイオードおよびその形成方法 - Google Patents
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本願は、2006年11月15日に出願された「P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse」という米国特許出願第11/560,289号(特許文献1)、および2006年11月15日に出願された「Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse」という米国特許出願第11/560,283号(特許文献2)に基づいて優先権主張し、それぞれがあらゆる目的のためにその全体が本願明細書において参照により援用されている。
以下に、好ましい態様および実施形態を、添付図面を参照して説明する。
’030特許および’549出願のダイオードは、シリコンなどの半導体材料をアモルファス状態で堆積することによって形成され、次いで、熱アニールを行ってシリコンを結晶化し、多結晶シリコンまたはポリシリコンダイオードを形成する。’530出願で説明するように、堆積されたアモルファスシリコンが、二酸化ケイ素および窒化チタンなどの、アモルファスシリコンが高い格子不整合を有する材料との単なる接触で結晶化される場合、ポリシリコンは、結晶欠陥の増加とともに生じ、その結果、ポリシリコンに高抵抗を引き起こす。この高欠陥ポリシリコンによるプログラミングパルスの適用は、外見上、ポリシリコンを変えられ、その結果、ポリシリコンに低抵抗を引き起こす。
HfO2 またはAl2 O3 などのhigher−k材料の層は、誘電性遮断アンチヒューズとして機能を果たし、同じ電気的挙動を有するとともに、比較可能な質の二酸化ケイ素などのlower−k材料の層より厚くすることができる。
多くのhigh−k誘電体は、ALDを含む様々な堆積プロセスによって比較的低温で形成することができる。概して、加工温度を低くすることは、複雑な半導体装置の組立てにおいて常に有利であり、ドーパントの拡散、ピーリングなどを最小限にする。
図8aを参照すると、メモリの形成は、基板100から開始する。この基板100は、そのような基板上の、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素などのIV−IV化合物、III−V化合物、II−VII化合物、エピタキシャル層、または他の任意の半導体材料などの本技術分野で公知の任意の半導体基板とすることができる。基板は、そこで製造された集積回路を含んでいてもよい。
絶縁層102は、基板100上に形成されている。絶縁層102は、酸化ケイ素、窒化ケイ素、Si−C−O−Hフィルムまたは他の適切な絶縁材料とすることができる。
支柱にパターン化される次の半導体材料を堆積する。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、または他の適切な半導体、または半導体合金とすることができる。簡単にするために、ここでの説明は、半導体材料をシリコンと称するが、当然のことながら、当業者は、代わりに、これらの他の適切な材料のうちのいずれかを選択してもよい。
誘電体108は、半導体支柱300上に、および半導体支柱300間に堆積されて、それらの間のギャップを満たす。誘電体108は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などの任意の公知の電気的絶縁材料とすることができる。好ましい実施形態では、二酸化ケイ素は、絶縁材料として使用される。
図8cを参照すると、支柱300上に形成された任意の自然酸化物を洗浄後、シリサイド形成金属、例えば、チタン、コバルト、クロム、タンタル、プラチナ、ニッケル、ニオブまたはパラジウムの層120が堆積される。層120は、チタンまたはコバルトであることが好ましい。層120がチタンであるなら、
その厚みは、約10〜約100Åであることが好ましく、約20Åであることが最も好ましい。窒化チタン層404は層120に続く。両方の層120、404は、約20〜約100Åであることが好ましく、約50Åであることが最も好ましい。次に、導電材料、例えば、タングステンの層406が堆積される。層406、404、120は、パターン化され、レール形状の上部導電体400にエッチングされ、下部導電体200に垂直な方向に延在することが好ましい。
第1のメモリレベルの形成が記載されてきた。増設メモリレベルは、この第1のメモリレベル上に形成されて、モノリシックな3次元メモリアレイを形成することができる。これまでに記載されたアレイは、単に1例であり、例えば、図6、図7に示すメモリセルのどちらかを含めて、他のように異なっていてもよい。
実施形態によっては、導電体は、メモリレベル間で共有されることができ、つまり、上部導電体400は、前述した次のメモリレベルの下部導電体として役立つ。他の実施形態では、中間誘電体(図示せず)は、図8cの第1のメモリレベル上に形成され、その表面は平坦化され、第2のメモリレベルの構成は、共有された導電体を有することなく、この平坦化中間誘電体上で開始する。
前の詳細な説明は、本発明がとることができる多くの形態のうちの2,3のみについて記載した。このため、この詳細な説明は、限定の目的でではなく実例の目的で意図される。すべての均等物を含む以下の特許請求の範囲のみが、本発明の範囲を定義するように意図される。
Claims (47)
- 半導体装置であって、
シリサイド層、ジャーマナイド層またはシリサイド−ジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなる隣接するp−i−nダイオードと、
ダイオードを有する電気的に直列に配置され、8より大きい誘電率を有する誘電体を含む誘電性遮断アンチヒューズと、
を含む半導体装置。 - 請求項1記載の半導体装置において、
半導体材料は、多結晶である半導体装置。 - 請求項1記載の半導体装置において、
誘電体は、HfO2 、Al2 O3 、ZrO2 、TiO2 、La2 O3 、Ta2 O5 、RuO2 、ZrSiOx 、AlSiOx 、HfSiOx 、HfAlOx 、HfSiON、ZrSiAlOx 、HfSiAlOx 、HfSiAlONおよびZrSiAlONからなる群から選択される半導体装置。 - 請求項3記載の半導体装置において、
誘電体は、HfO2 またはAl2 O3 である半導体装置。 - 請求項1記載の半導体装置において、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、(a)チタンシリサイド、チタンシリサイド−ジャーマナイド、またはチタンジャーマナイド、または(b)コバルトシリサイド、コバルトシリサイド−ジャーマナイド、またはコバルトジャーマナイドである半導体装置。 - 請求項1記載の半導体装置において、
半導体材料は、シリコン、ゲルマニウムおよび/またはシリコン−ゲルマニウム合金を含む半導体装置。 - 請求項6記載の半導体装置において、
隣接するp−i−nダイオードは、隣接するp−i−nダイオードの下の下部導電体と隣接するp−i−nダイオードの上の上部導電体との間で垂直に配向され配置され、
誘電性遮断アンチヒューズは、隣接するp−i−nダイオードと上部導電体との間、または隣接するp−i−nダイオードと下部導電体との間に配置される半導体装置。 - 請求項7記載の半導体装置において、
上部導電体または下部導電体は、シリコン層を含まない半導体装置。 - 請求項7記載の半導体装置において、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、隣接するp−i−nダイオードの上にあり、
誘電性遮断アンチヒューズは、隣接するp−i−nダイオードの下にある半導体装置。 - 請求項7記載の半導体装置において、
誘電性遮断アンチヒューズは、約50Å以下の厚みである半導体装置。 - 請求項10記載の半導体装置において、
誘電性遮断アンチヒューズは、約20Å以下の厚みである半導体装置。 - 請求項10記載の半導体装置において、
誘電性遮断アンチヒューズは、原子層成長法によって形成される半導体装置。 - 請求項10記載の半導体装置において、
誘電性遮断アンチヒューズの一部は、絶縁破壊を受けて、隣接するp−i−nダイオードと上部導電体との間、または隣接するp−i−nダイオードと下部導電体との間で、誘電性遮断アンチヒューズを通る導電性パスを形成する半導体装置。 - 請求項6記載の半導体装置において、
下部導電体、隣接するp−i−nダイオードおよび上部導電体は、すべて、半導体基板の上に形成される半導体装置。 - 請求項6記載の半導体装置において、
隣接するp−i−nダイオードは、支柱の形態である半導体装置。 - 請求項1記載の半導体装置において、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、完成装置内に存在しない半導体装置。 - 第1のメモリレベルであって、
基板上に形成された複数の第1の実質的に平行で実質的に共平面の導電体と、
第1の導電体上に形成された複数の第2の実質的に平行で実質的に共平面の導電体と、
シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化された半導体材料を含む、複数の垂直に配向された隣接するp−i−nダイオードと、
約8より大きな誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、
それぞれが、隣接するp−i−nダイオードのうちの1つと、および誘電性遮断アンチヒューズのうちの1つとを含む複数のメモリセルと、を含み、
各隣接するp−i−nダイオードは、第1の導電体のうちの1つと第2の導電体のうちの1つとの間に配置され、
各誘電性遮断アンチヒューズは、第1の導電体のうちの1つと隣接するp−i−nダイオードのうちの1つとの間、または第2の導電体のうちの1つと隣接するp−i−nダイオードのうちの1つとの間に配置される第1のメモリレベル。 - 請求項17記載の第1のメモリレベルにおいて、
誘電体は、HfO2 、Al2 O3 、ZrO2 、TiO2 、La2 O3 、Ta2 O5 、RuO2 、ZrSiOx 、AlSiOx 、HfSiOx 、HfAlOx 、HfSiON、ZrSiAlOx 、HfSiAlOx 、HfSiAlONおよびZrSiAlONからなる群から選択される第1のメモリレベル。 - 請求項17記載の第1のメモリレベルにおいて、
半導体材料は、シリコン、ゲルマニウムおよび/またはシリコン−ゲルマニウム合金を含む第1のメモリレベル。 - 請求項17記載の第1のメモリレベルにおいて、
誘電性遮断アンチヒューズは、隣接するp−i−nダイオードの下に配置される第1のメモリレベル。 - 請求項17記載の第1のメモリレベルにおいて、
誘電性遮断アンチヒューズは、隣接するp−i−nダイオードの下に配置され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層は、隣接するp−i−nダイオード上に配置される第1のメモリレベル。 - 請求項17記載の第1のメモリレベルにおいて、
少なくとも第2のメモリレベルが、第1のメモリレベル上にモノリシックに形成される第1のメモリレベル。 - 基板上に形成されたモノリシックな3次元メモリアレイであって、
(a)基板上にモノリシックに形成され、(i)第1の方向に延在する複数の第1の実質的に平行で実質的に共平面の導電体と、(ii)第1の方向と異なる第2の方向に延在し、第1の導電体上にある、複数の第2の実質的に平行で実質的に共平面の導電体と、(iii)それぞれが第1の導電体のうちの1つと第2の導電体のうちの1つとの間に垂直に配置され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に隣接して結晶化され、堆積された半導体材料からなる複数の垂直に配向された隣接するp−i−nダイオードと、(iv)8より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズと、(v)それぞれが、ダイオードのうちの1つと、直列に配置された誘電性遮断アンチヒューズのうちの1つと、を含む複数のメモリセルと、を含む第1のメモリレベルと、
(b)第1のメモリレベル上にモノリシックに形成された第2のメモリレベルと、
を含むモノリシックな3次元メモリアレイ。 - 請求項23記載のモノリシックな3次元メモリアレイにおいて、
誘電体は、HfO2 、Al2 O3 、ZrO2 、TiO2 、La2 O3 、Ta2 O5 、RuO2 、ZrSiOx 、AlSiOx 、HfSiOx 、HfAlOx 、HfSiON、ZrSiAlOx 、HfSiAlOx 、HfSiAlONおよびZrSiAlONからなる群から選択されるモノリシックな3次元メモリアレイ。 - 不揮発性メモリセルを形成し、プログラムする方法であって、
堆積された半導体材料を含む隣接するp−i−nダイオードを形成するステップと、
堆積された半導体材料に接してシリサイド、シリサイド−ジャーマナイドまたはジャーマナイドの層を形成するステップと、
シリサイド、シリサイド−ジャーマナイドまたはジャーマナイドの層に接して、堆積された半導体材料を結晶化させるステップと、
8より大きい誘電率を有する誘電体の層を形成するステップと、
誘電体の層の一部を絶縁破壊にさらすステップと、を含み、
メモリセルは、隣接するp−i−nダイオードおよび誘電体の層を含む方法。 - 請求項25記載の方法において、
誘電体の層は、原子層成長法によって堆積される方法。 - 請求項25記載の方法において、
誘電体の層は、厚みが50Å以下である方法。 - 請求項27記載の方法において、
誘電体の層は、厚みが20Å以下である方法。 - 請求項25記載の方法において、
誘電体は、HfO2 、Al2 O3 、ZrO2 、TiO2 、La2 O3 、Ta2 O5 、RuO2 、ZrSiOx 、AlSiOx 、HfSiOx 、HfAlOx 、HfSiON、ZrSiAlOx 、HfSiAlOx 、HfSiAlONおよびZrSiAlONからなる群から選択される方法。 - 請求項29記載の方法において、
誘電体は、HfO2 またはAl2 O3 である方法。 - 請求項25記載の方法において、
堆積された半導体材料は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウム合金を含む方法。 - 請求項25記載の方法において、
シリサイド、シリサイド−ジャーマナイドまたはジャーマナイドは、(a)チタンシリサイド、チタンシリサイド−ジャーマナイドまたはチタンジャーマナイド、または(b)コバルトシリサイド、コバルトシリサイド−ジャーマナイドまたはコバルトジャーマナイドである方法。 - 請求項25記載の方法において、
隣接するp−i−nダイオードは、第1の導電体と第2の導電体との間に配置され、誘電体の層は、(a)隣接するp−i−nダイオードと第1の導電体との間、または(b)隣接するp−i−nダイオードと第2の導電体との間に配置される方法。 - 請求項33記載の方法において、
第1の導電体と第2の導電体との間にプログラミング電圧を印加することによって、誘電層の一部を絶縁破壊にさらすステップが達成される方法。 - 請求項34記載の方法において、
プログラミング電圧は、約8Vを超えない方法。 - 請求項33記載の方法において、
隣接するp−i−nダイオードは、垂直に配向され、第1の導電体と第2の導電体との間に垂直に配置され、第2の導電体は、第1の導電体上にある方法。 - 請求項36記載の方法において、
隣接するp−i−nダイオードを形成するステップは、
第1の導電体を形成するステップと、
第1の導電体を形成するステップ後に、第1の導電体上に半導体積層を堆積するステップと、
単独のパターン化ステップで支柱の形態で、半導体積層をパターン化しエッチングするステップと、
半導体積層をパターン化およびエッチングするステップ後に、支柱上に第2の導電体を形成するステップと、を含み、
装置の完成後、隣接するp−i−nダイオードは、支柱内に配置される方法。 - 請求項25記載の方法において、
誘電体の層の一部を絶縁破壊にさらすステップの間にメモリセルがプログラムされる方法。 - 請求項25記載の方法において、
半導体材料は、多結晶である方法。 - 基板上に第1のメモリレベルをモノリシックに形成する方法であって、
第1の方向に延在する、複数の第1の実質的に平行で実質的に共平面の導電体を基板上に形成するステップと、
第1の導電体上に複数の垂直に配向され、シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化された半導体材料を含む隣接するp−i−nダイオードを形成するステップと、
それぞれが第1の導電体のうちの1つと第2の導電体のうちの1つとの間に垂直に配置される隣接するp−i−nダイオード上にあり、第1の方向と異なる第2の方向に延在する、複数の第2の実質的に平行で実質的に共平面の導電体を形成するステップと、
それぞれが、隣接するp−i−nダイオードのうちの1つと第1の導電体のうちの1つとの間、または隣接するp−i−nダイオードのうちの1つと第2の導電体のうちの1つとの間に配置された、複数の誘電性遮断アンチヒューズを形成するステップと、を含み、
誘電性遮断アンチヒューズは、約8より大きな誘電率を有する誘電体を含む方法。 - 請求項40記載の方法において、
誘電体は、HfO2 、Al2 O3 、ZrO2 、TiO2 、La2 O3 、Ta2 O5 、RuO2 、ZrSiOx 、AlSiOx 、HfSiOx 、HfAlOx 、HfSiON、ZrSiAlOx 、HfSiAlOx 、HfSiAlONおよびZrSiAlONからなる群から選択される方法。 - 請求項40記載の方法において、
半導体材料は、シリコン、ゲルマニウムおよび/またはシリコン−ゲルマニウム合金を含む方法。 - 請求項40記載の方法において、
(a)誘電性遮断アンチヒューズは、ダイオードの下に配置され、シリサイド、シリサイド−ジャーマナイドまたはジャーマナイド層は、ダイオード上に配置される方法。 - 請求項40記載の方法において、
基板は、単結晶シリコンを含む方法。 - 請求項40記載の方法において、
少なくとも第2のメモリレベルは、第1のメモリレベル上にモノリシックに形成される方法。 - モノリシックな3次元メモリアレイを基板上に形成する方法であって、
(a)基板上に、(i)第1の方向に延在する複数の第1の実質的に平行で実質的に共平面の導電体を形成するステップと、(ii)第1の方向と異なる第2の方向に延在し、第1の導電体上にある複数の第2の実質的に平行で実質的に共平面の導電体を形成するステップと、(iii)シリサイド層、シリサイド−ジャーマナイド層またはジャーマナイド層に接して結晶化され、堆積された半導体材料からなり、それぞれが第1の導電体のうちの1つと第2の導電体のうちの1つとの間に垂直に配置された、複数の垂直に配向された隣接するp−i−nダイオードを形成するステップと、(iv)8より大きい誘電率を有する誘電体からなる複数の誘電性遮断アンチヒューズを形成するステップと、(v)それぞれがダイオードのうちの1つと直列に配置された誘電性遮断アンチヒューズのうちの1つを含む、複数のメモリセルを形成するステップと、を含む方法により形成される第1のメモリレベルをモノリシックに形成するステップと、
(b)第1のメモリレベル上に第2のメモリレベルをモノリシックに形成するステップと、
を含む方法。 - 請求項46記載の方法において、
誘電体は、HfO2 、Al2 O3 、ZrO2 、TiO2 、La2 O3 、Ta2 O5 、RuO2 、ZrSiOx 、AlSiOx 、HfSiOx 、HfAlOx 、HfSiON、ZrSiAlOx 、HfSiAlOx 、HfSiAlONおよびZrSiAlONからなる群から選択される方法。
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