JPH08139197A - シリサイド反応を利用した半導体装置 - Google Patents
シリサイド反応を利用した半導体装置Info
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- JPH08139197A JPH08139197A JP27799594A JP27799594A JPH08139197A JP H08139197 A JPH08139197 A JP H08139197A JP 27799594 A JP27799594 A JP 27799594A JP 27799594 A JP27799594 A JP 27799594A JP H08139197 A JPH08139197 A JP H08139197A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 235
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 147
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 147
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 106
- 229910052751 metal Inorganic materials 0.000 claims abstract description 117
- 239000002184 metal Substances 0.000 claims abstract description 116
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 114
- 239000004020 conductor Substances 0.000 claims abstract description 61
- 230000015556 catabolic process Effects 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims abstract description 19
- 210000004027 cell Anatomy 0.000 claims description 77
- 238000000034 method Methods 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 45
- 229910052721 tungsten Inorganic materials 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 230000006870 function Effects 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 17
- 238000007667 floating Methods 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 11
- 239000012298 atmosphere Substances 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 238000001816 cooling Methods 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims description 2
- 210000002569 neuron Anatomy 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 230000001747 exhibiting effect Effects 0.000 claims 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 239000012808 vapor phase Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 154
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- 239000000523 sample Substances 0.000 description 25
- 238000010586 diagram Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 18
- 238000005755 formation reaction Methods 0.000 description 17
- 238000004544 sputter deposition Methods 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- 150000002739 metals Chemical class 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000009751 slip forming Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000007774 longterm Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 230000036632 reaction speed Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021642 ultra pure water Inorganic materials 0.000 description 2
- 239000012498 ultrapure water Substances 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/3011—Impedance
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Abstract
(57)【要約】
【目的】 本発明は、高速書き込み、読み出しが可能
で、且つ信頼生の極めて高い半導体記憶装置を提供する
ことを目的とする。 【構成】 一対の導体間に半導体層を有するセルが複数
配された半導体装置において、一対の導体の内少なくと
も一方が金属で構成され、半導体層は金属と反応速度が
１０m/sec以上でシリサイド反応をして、１５０nm以下
の幅を持つシリサイド領域を形成しうるａ−Ｓｉからな
ることを特徴とする。または、一対の導体の内少なくと
も一方がａ−Ｓｉとシリサイド反応する金属からなり、
形成されるシリサイド領域が直径１５０nm以下の錐形と
なる構造を有することを特徴とする。または、一対の導
体の少なくとも一方をａ−Ｓｉと反応して１５０nm以下
のシリサイド領域を形成しうる金属で形成すると共に、
ａ−Ｓｉの形成工程と金属の形成工程との間で被成膜面
を酸素雰囲気に晒すことなく作製したことを特徴とす
る。
で、且つ信頼生の極めて高い半導体記憶装置を提供する
ことを目的とする。 【構成】 一対の導体間に半導体層を有するセルが複数
配された半導体装置において、一対の導体の内少なくと
も一方が金属で構成され、半導体層は金属と反応速度が
１０m/sec以上でシリサイド反応をして、１５０nm以下
の幅を持つシリサイド領域を形成しうるａ−Ｓｉからな
ることを特徴とする。または、一対の導体の内少なくと
も一方がａ−Ｓｉとシリサイド反応する金属からなり、
形成されるシリサイド領域が直径１５０nm以下の錐形と
なる構造を有することを特徴とする。または、一対の導
体の少なくとも一方をａ−Ｓｉと反応して１５０nm以下
のシリサイド領域を形成しうる金属で形成すると共に、
ａ−Ｓｉの形成工程と金属の形成工程との間で被成膜面
を酸素雰囲気に晒すことなく作製したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、電流あるいは熱により誘起される反応により配線と
配線を電気的に接続する機能を提供するものであり、高
集積・高速リードオンリーメモリ、高速フィールドプロ
グラマブルデバイスをはじめとする種々の高機能半導体
装置を提供するものである。
り、電流あるいは熱により誘起される反応により配線と
配線を電気的に接続する機能を提供するものであり、高
集積・高速リードオンリーメモリ、高速フィールドプロ
グラマブルデバイスをはじめとする種々の高機能半導体
装置を提供するものである。
【０００２】
【従来の技術】ＬＳＩにおいてどの配線とどの配線を接
続・絶縁するかの決定は、通常プロセス中のマスクによ
って行われ、この配線の接続が回路の機能を決定する。
しかし、このようにして作製された回路は、その機能が
ＩＣプロセス後には一義的に決定されており、他の用途
に転用することはできないために用途に応じて個別に作
らざる得ない。従って、大量生産ができないという問題
があった。また、各ＩＣ毎に配線間接続を決定するため
のマスクを設計する必要があり、設計から製作までの期
間が長くなるという問題があった。
続・絶縁するかの決定は、通常プロセス中のマスクによ
って行われ、この配線の接続が回路の機能を決定する。
しかし、このようにして作製された回路は、その機能が
ＩＣプロセス後には一義的に決定されており、他の用途
に転用することはできないために用途に応じて個別に作
らざる得ない。従って、大量生産ができないという問題
があった。また、各ＩＣ毎に配線間接続を決定するため
のマスクを設計する必要があり、設計から製作までの期
間が長くなるという問題があった。
【０００３】そこで、各演算素子間を結ぶ配線の接続及
び絶縁をＩＣプロセス終了後に任意に決定することがで
きれば、あらかじめ素子を大量生産しておき、必要な機
能に応じてその都度回路機能を配線接続により書き込む
ことが可能となり、結果として所望のＩＣを安価にかつ
迅速に供給することが可能となる。
び絶縁をＩＣプロセス終了後に任意に決定することがで
きれば、あらかじめ素子を大量生産しておき、必要な機
能に応じてその都度回路機能を配線接続により書き込む
ことが可能となり、結果として所望のＩＣを安価にかつ
迅速に供給することが可能となる。
【０００４】従来、配線間の接続及び絶縁をＩＣプロセ
ス終了後に任意に決定する方法としては、ヒューズ方式
とアンチヒューズ方式がある。ヒューズ方式は、ＩＣプ
ロセス終了時点では全ての配線間の接続をヒューズ素子
（ポリシリコン）で接続しておき、これを電流により溶
断し任意の箇所を絶縁状態とする手法であるが、この方
式では溶断されたポリシリコンがまわりに飛び散り誤動
作を起こす場合がある。また、溶断されていないポリシ
リコンの抵抗が小さくないために回路動作の高速化が困
難という問題がある。
ス終了後に任意に決定する方法としては、ヒューズ方式
とアンチヒューズ方式がある。ヒューズ方式は、ＩＣプ
ロセス終了時点では全ての配線間の接続をヒューズ素子
（ポリシリコン）で接続しておき、これを電流により溶
断し任意の箇所を絶縁状態とする手法であるが、この方
式では溶断されたポリシリコンがまわりに飛び散り誤動
作を起こす場合がある。また、溶断されていないポリシ
リコンの抵抗が小さくないために回路動作の高速化が困
難という問題がある。
【０００５】アンチヒューズ方式は、絶縁膜をブレーク
ダウンさせて配線間を接続する手法であるが、接続後の
抵抗が大きいため、回路動作の高速化が困難である。さ
らに、接続後に接続部がヒューズとなり、これが溶断す
るなど安定した接続状態を保持することができず、信頼
性に欠けるという問題がある。
ダウンさせて配線間を接続する手法であるが、接続後の
抵抗が大きいため、回路動作の高速化が困難である。さ
らに、接続後に接続部がヒューズとなり、これが溶断す
るなど安定した接続状態を保持することができず、信頼
性に欠けるという問題がある。
【０００６】そこで、ゴミのでないアンチヒューズ方式
で、接続後の抵抗が小さな高信頼の配線の接続技術が要
求されている。近年アモルファスシリコンを用いたアン
チヒューズが研究されているが、ブレークダウンを起こ
す電圧が大きく、接続後に十分に低い抵抗を長期間安定
して維持することはできていない。また、電界をかける
とＦＮ（Fowler-Nordheim）電流が流れだし動作時のシ
ステムの消費電力が増大する場合があり、十分な性能が
得られていないのが現状である。
で、接続後の抵抗が小さな高信頼の配線の接続技術が要
求されている。近年アモルファスシリコンを用いたアン
チヒューズが研究されているが、ブレークダウンを起こ
す電圧が大きく、接続後に十分に低い抵抗を長期間安定
して維持することはできていない。また、電界をかける
とＦＮ（Fowler-Nordheim）電流が流れだし動作時のシ
ステムの消費電力が増大する場合があり、十分な性能が
得られていないのが現状である。
【０００７】一方、以上の接続技術を用いてＩＣプロセ
ス終了後に書き込みが可能なメモリを実現することがで
きる。映画やビデオ、音楽ソフト等は１度書き込めば、
その後は、何度も読み出すだけで、再び書き換える必要
のないものであり、いわば読み出し専用のメモリと言え
る。
ス終了後に書き込みが可能なメモリを実現することがで
きる。映画やビデオ、音楽ソフト等は１度書き込めば、
その後は、何度も読み出すだけで、再び書き換える必要
のないものであり、いわば読み出し専用のメモリと言え
る。
【０００８】これら映画やビデオ、音楽等の情報の多く
は磁気テープやコンパクトディスクに保存されている。
しかし、磁気テープやコンパクトディスクを用いた方法
では、読み出しセンサーを磁気テープやディスク表面に
近づけて、テープやディスクを高速回転させる機械的な
構造が必要である。この方法では、読み出し装置を小型
化することは難しく、また、読み出し速度が機械的な回
転速度で決まるため、大量のデータを高速に読み出すこ
とは困難である。同時に、書き込みにも長時間を必要と
する。
は磁気テープやコンパクトディスクに保存されている。
しかし、磁気テープやコンパクトディスクを用いた方法
では、読み出しセンサーを磁気テープやディスク表面に
近づけて、テープやディスクを高速回転させる機械的な
構造が必要である。この方法では、読み出し装置を小型
化することは難しく、また、読み出し速度が機械的な回
転速度で決まるため、大量のデータを高速に読み出すこ
とは困難である。同時に、書き込みにも長時間を必要と
する。
【０００９】そこで、磁気媒体等に比べて高速に読み出
し・書き込みが行えて、読み出し・書き込み装置に機械
的な回転部を必要としない小型の記憶媒体が要求されて
いる。これを実現する記憶媒体として、ＩＣプロセスに
より製造される、電気的に読み出しが可能なリードオン
リーメモリ（ＲＯＭ）がある。このメモリには、ＩＣ製
造工程におけるマスクで情報を記憶するマスクＲＯＭ、
ＩＣチップ製造後に電流によって、ヒューズ素子（ポリ
シリコン）を溶断して情報を記憶するヒューズＲＯＭ、
同じく電流によって絶縁体をブレークダウンさせて導電
体とすることで情報を記憶するアンチヒューズＲＯＭが
ある。
し・書き込みが行えて、読み出し・書き込み装置に機械
的な回転部を必要としない小型の記憶媒体が要求されて
いる。これを実現する記憶媒体として、ＩＣプロセスに
より製造される、電気的に読み出しが可能なリードオン
リーメモリ（ＲＯＭ）がある。このメモリには、ＩＣ製
造工程におけるマスクで情報を記憶するマスクＲＯＭ、
ＩＣチップ製造後に電流によって、ヒューズ素子（ポリ
シリコン）を溶断して情報を記憶するヒューズＲＯＭ、
同じく電流によって絶縁体をブレークダウンさせて導電
体とすることで情報を記憶するアンチヒューズＲＯＭが
ある。
【００１０】しかし、ＩＣ製造プロセス中のマスクで情
報を記憶するマスクＲＯＭは、書き込む情報に応じて、
新しくマスクを製作しなくてはならず、製品が出来るま
でに多くの時間を要し、少量生産では製造価格が高価な
ものとなってしまう。
報を記憶するマスクＲＯＭは、書き込む情報に応じて、
新しくマスクを製作しなくてはならず、製品が出来るま
でに多くの時間を要し、少量生産では製造価格が高価な
ものとなってしまう。
【００１１】前述したように、ヒューズＲＯＭは、
「１」が記憶されているメモリ素子を流れる電流が、溶
断されていないヒューズ（高抵抗ポリシリコン）により
小さく抑えられるため、高速読み出しが困難である。さ
らに、ヒューズ溶断時のゴミの発生による誤動作が発生
するという問題もある。また、絶縁体をブレークダウン
させて導電体とすることで情報を記憶するアンチヒュー
ズＲＯＭも、ブレークダウン後の抵抗を小さくすること
が難しく、その結果「１」が記憶されているメモリ素子
を流れる電流が小さくなり、高速読み出しが難しいとい
う問題がある。アンチヒューズＲＯＭに関しては、例え
ば、K.E.Gordon，R.J.Wongらの報告（”CONDUCTING FIL
AMENT OF THE PROGRAMMED METAL ELECTRODE AMORPHOUS
SILICON ANTIFUSE”，IEDM27-30,1993）或いは特開昭62
-49651等に開示されている。
「１」が記憶されているメモリ素子を流れる電流が、溶
断されていないヒューズ（高抵抗ポリシリコン）により
小さく抑えられるため、高速読み出しが困難である。さ
らに、ヒューズ溶断時のゴミの発生による誤動作が発生
するという問題もある。また、絶縁体をブレークダウン
させて導電体とすることで情報を記憶するアンチヒュー
ズＲＯＭも、ブレークダウン後の抵抗を小さくすること
が難しく、その結果「１」が記憶されているメモリ素子
を流れる電流が小さくなり、高速読み出しが難しいとい
う問題がある。アンチヒューズＲＯＭに関しては、例え
ば、K.E.Gordon，R.J.Wongらの報告（”CONDUCTING FIL
AMENT OF THE PROGRAMMED METAL ELECTRODE AMORPHOUS
SILICON ANTIFUSE”，IEDM27-30,1993）或いは特開昭62
-49651等に開示されている。
【００１２】
【発明が解決しようとする課題】以上のように、将来求
められるであろう情報のアクセススピードの上昇に追い
つき、良品質の半導体メモリーを提供する為には、上述
した従来技術では未だ充分なものとは言えない。
められるであろう情報のアクセススピードの上昇に追い
つき、良品質の半導体メモリーを提供する為には、上述
した従来技術では未だ充分なものとは言えない。
【００１３】特に、書き込み、及び読み出し速度を更に
向上させなければならず、又、誤動作（誤った情報の読
み出し）の発生確率を更に低くしなければならない。
向上させなければならず、又、誤動作（誤った情報の読
み出し）の発生確率を更に低くしなければならない。
【００１４】そこで、本発明は、高速書き込み、読み出
しが可能で、且つ誤動作の生じ難い信頼生の高い半導体
記憶装置を安価にて提供することを目的とする。
しが可能で、且つ誤動作の生じ難い信頼生の高い半導体
記憶装置を安価にて提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明のシリサイド反応
を利用した半導体装置は、一対の導体間に半導体層を有
するセルが複数配された半導体装置において、前記一対
の導体の内少なくとも一方が金属から構成され、前記半
導体層は、前記金属と反応速度が１０ｍ／ｓｅｃ以上で
シリサイド反応をして、１５０ｎｍ以下の幅を持つシリ
サイド領域を形成し得るアモルファスシリコンからなる
ことを特徴とする。
を利用した半導体装置は、一対の導体間に半導体層を有
するセルが複数配された半導体装置において、前記一対
の導体の内少なくとも一方が金属から構成され、前記半
導体層は、前記金属と反応速度が１０ｍ／ｓｅｃ以上で
シリサイド反応をして、１５０ｎｍ以下の幅を持つシリ
サイド領域を形成し得るアモルファスシリコンからなる
ことを特徴とする。
【００１６】また、本発明のシリサイド反応を利用した
半導体装置は、一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層がアモ
ルファスシリコンからなり、前記一対の導体の内少なく
とも一方がアモルファスシリコンとシリサイド反応する
金属からなり、形成されるシリサイド領域が直径１５０
ｎｍ以下の錐形となる構造を備えたことを特徴とする。
半導体装置は、一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層がアモ
ルファスシリコンからなり、前記一対の導体の内少なく
とも一方がアモルファスシリコンとシリサイド反応する
金属からなり、形成されるシリサイド領域が直径１５０
ｎｍ以下の錐形となる構造を備えたことを特徴とする。
【００１７】更に、本発明のシリサイド反応を利用した
半導体装置は、一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層をアモ
ルファスシリコンで形成し、前記一対の導体の少なくと
も一方をアモルファスシリコンと反応して１５０ｎｍ以
下の幅を持つシリサイド領域を形成しうる金属で形成す
るとともに、前記アモルファスシリコンの形成工程と前
記金属の形成工程との間で被成膜面を酸素雰囲気に曝す
ことなく作製したことを特徴とする。
半導体装置は、一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層をアモ
ルファスシリコンで形成し、前記一対の導体の少なくと
も一方をアモルファスシリコンと反応して１５０ｎｍ以
下の幅を持つシリサイド領域を形成しうる金属で形成す
るとともに、前記アモルファスシリコンの形成工程と前
記金属の形成工程との間で被成膜面を酸素雰囲気に曝す
ことなく作製したことを特徴とする。
【００１８】
【作用】本発明者らは、アンチヒューズのブレークダウ
ン電圧及び接続後の抵抗値の低減を妨げる要因を鋭意研
究した結果、アモルファスシリコンと金属との界面に存
在する酸素等の不純物が大きく影響していることを見い
だした。更に、接続後のアンチヒューズの信頼性が形成
するシリサイド領域の幅に大きく依存することを発見し
た。本発明は、この発見を基に完成したものである。
ン電圧及び接続後の抵抗値の低減を妨げる要因を鋭意研
究した結果、アモルファスシリコンと金属との界面に存
在する酸素等の不純物が大きく影響していることを見い
だした。更に、接続後のアンチヒューズの信頼性が形成
するシリサイド領域の幅に大きく依存することを発見し
た。本発明は、この発見を基に完成したものである。
【００１９】本発明においては、シリサイド反応が、１
０ｍ／ｓｅｃ以上の反応速度をもって進行したシリサイ
ド領域を有するセルは、その抵抗が低く、導通（ブレー
クダウン）状態を長期間安定して維持できる。
０ｍ／ｓｅｃ以上の反応速度をもって進行したシリサイ
ド領域を有するセルは、その抵抗が低く、導通（ブレー
クダウン）状態を長期間安定して維持できる。
【００２０】さらに、上記反応速度が得られるようなア
モルファスシリコンは、非導通（非ブレークダウン）状
態での抵抗値が高く、リーク電流が少ない。又、他のセ
ルの書き込み（ブレークダウン）動作によって誤って書
き込みがなされる確率も低くすることができる。
モルファスシリコンは、非導通（非ブレークダウン）状
態での抵抗値が高く、リーク電流が少ない。又、他のセ
ルの書き込み（ブレークダウン）動作によって誤って書
き込みがなされる確率も低くすることができる。
【００２１】また、導通（ブレークダウン）して低抵抗
となったセルのシリサイド領域は、結晶粒がランダムに
集まった形状ではなく、円錐又は角錐状（ピラミッド
状）の錐形となる為に、セルの導通抵抗が低く電気的に
安定した状態となる。
となったセルのシリサイド領域は、結晶粒がランダムに
集まった形状ではなく、円錐又は角錐状（ピラミッド
状）の錐形となる為に、セルの導通抵抗が低く電気的に
安定した状態となる。
【００２２】また、アモルファスシリコンの膜厚を１５
０ｎｍ以下として、シリサイド形成時に流れる電流を３
０ｍＡ以下としたときに形成されるシリサイド領域は、
その大きさが幅１５０ｎｍ以下となる。シリサイド形成
時に発生する内部応力を小さくできる為に、接続後のセ
ルの信頼性が高く、長期間での使用で不良の発生率が極
めて低い。
０ｎｍ以下として、シリサイド形成時に流れる電流を３
０ｍＡ以下としたときに形成されるシリサイド領域は、
その大きさが幅１５０ｎｍ以下となる。シリサイド形成
時に発生する内部応力を小さくできる為に、接続後のセ
ルの信頼性が高く、長期間での使用で不良の発生率が極
めて低い。
【００２３】なお、本発明において、シリサイド領域の
幅とは、角錘状の場合は底面の四角の対角線の長さをい
う。円錐状の場合は底面の円の直径となる。
幅とは、角錘状の場合は底面の四角の対角線の長さをい
う。円錐状の場合は底面の円の直径となる。
【００２４】更に、シリサイド反応する半導体層と金属
とを連続的に形成、即ち空気のような酸素雰囲気下に被
処理基体（被成膜面）を晒すことなく行う結果、界面特
性が優れ、錐形のシリサイド領域を１０ｍ／ｓｅｃ以上
の反応速度で形成することが容易にできる。
とを連続的に形成、即ち空気のような酸素雰囲気下に被
処理基体（被成膜面）を晒すことなく行う結果、界面特
性が優れ、錐形のシリサイド領域を１０ｍ／ｓｅｃ以上
の反応速度で形成することが容易にできる。
【００２５】また、導通可能なアンチヒューズであるメ
モリ要素を構成する半導体層（以後、「第１の半導体領
域」とも言う）の抵抗をＲ1、シリサイド反応速度を
Ｖ1、整流器を構成するための整流バリアが生じる第２
の半導体領域の抵抗をＲ2、シリサイド反応速度をＶ2、
としたとき、Ｒ1＞Ｒ2の関係及び／又はＶ1＞Ｖ2が満た
される様に構成することで、整流機能が損なわれず長期
間維持できる。
モリ要素を構成する半導体層（以後、「第１の半導体領
域」とも言う）の抵抗をＲ1、シリサイド反応速度を
Ｖ1、整流器を構成するための整流バリアが生じる第２
の半導体領域の抵抗をＲ2、シリサイド反応速度をＶ2、
としたとき、Ｒ1＞Ｒ2の関係及び／又はＶ1＞Ｖ2が満た
される様に構成することで、整流機能が損なわれず長期
間維持できる。
【００２６】（実施態様例）以下、本発明の好適な実施
態様例について詳細に説明する。
態様例について詳細に説明する。
【００２７】図１は、本発明の半導体記憶装置の一例を
示す回路図である。「０」又は「１」を記憶するセル
は、導通可能なアンチヒューズであるメモリ要素ＡＦに
加え、必要に応じて設けられるスイッチ素子であるＭＯ
ＳトランジスタＴｒを備えている。各セルは、ワード線
３、４の選択と、ビット線１、２の選択により、読み出
し動作、書き込み動作が行われる。
示す回路図である。「０」又は「１」を記憶するセル
は、導通可能なアンチヒューズであるメモリ要素ＡＦに
加え、必要に応じて設けられるスイッチ素子であるＭＯ
ＳトランジスタＴｒを備えている。各セルは、ワード線
３、４の選択と、ビット線１、２の選択により、読み出
し動作、書き込み動作が行われる。
【００２８】図２は、図１に示すメモリ要素ＡＦ部分の
構成を示す模式的断面図である。図２において、５は、
半導体基体であり、図１のＭＯＳトランジスタ等が形成
されるシリコン基板等で構成される。６は、ＭＯＳトラ
ンジスタＴｒのｎ+ドレイン領域であり、燐や砒素をド
ープしたシリコン層等で構成される。７は、ＳｉＯ2等
の絶縁膜である。８は、半導体層であり、絶縁膜７のコ
ンタクトホール内に形成され、下地のｎ+ドレイン領域
６とコンタクトしている。９は、半導体層８とシリサイ
ド反応することによりシリサイド領域を形成する導体で
ある。１０は、導体９を接続する配線であり、図１の例
ではビット線１、２に相当する。
構成を示す模式的断面図である。図２において、５は、
半導体基体であり、図１のＭＯＳトランジスタ等が形成
されるシリコン基板等で構成される。６は、ＭＯＳトラ
ンジスタＴｒのｎ+ドレイン領域であり、燐や砒素をド
ープしたシリコン層等で構成される。７は、ＳｉＯ2等
の絶縁膜である。８は、半導体層であり、絶縁膜７のコ
ンタクトホール内に形成され、下地のｎ+ドレイン領域
６とコンタクトしている。９は、半導体層８とシリサイ
ド反応することによりシリサイド領域を形成する導体で
ある。１０は、導体９を接続する配線であり、図１の例
ではビット線１、２に相当する。
【００２９】本発明においては、ｎ+ドレイン領域６と
導体９との間にある閾値以上の電圧を印加することによ
り、選択されたセルのメモリ要素ＡＦを導通する。導通
により流れる電流で発生した熱が半導体層８と導体９と
の間のシリサイド反応を生ぜしめ、又は促進し、電気的
に安定な導通状態を形成する。
導体９との間にある閾値以上の電圧を印加することによ
り、選択されたセルのメモリ要素ＡＦを導通する。導通
により流れる電流で発生した熱が半導体層８と導体９と
の間のシリサイド反応を生ぜしめ、又は促進し、電気的
に安定な導通状態を形成する。
【００３０】特に、本発明では、ビット線１，２に１０
０ｍＡの定電流を流す定電流源（不図示）を接続して、
メモリ要素ＡＦをブレークダウンさせたときに、シリサ
イド反応が１０ｍ／ｓｅｃ（１秒あたり１０メートル）
の反応速度で進行するように、半導体層８の材料、導体
９の材料、及び／又は作製方法を選択する。
０ｍＡの定電流を流す定電流源（不図示）を接続して、
メモリ要素ＡＦをブレークダウンさせたときに、シリサ
イド反応が１０ｍ／ｓｅｃ（１秒あたり１０メートル）
の反応速度で進行するように、半導体層８の材料、導体
９の材料、及び／又は作製方法を選択する。
【００３１】半導体層８として用いられる材料は、ノン
ドープ又はＰ型ドーパントであるボロンが微量ドープさ
れたアモルファスシリコンを用いることが望ましい。更
には、前記アモルファスシリコンは、水素又はハロゲン
原子を含む水素化又はハロゲン化シリコンであるとよ
い。又、アモルファスシリコンは、コンタミネーション
等により不本意に導入される酸素を極力排除する方法で
形成されたシリコンであることが望ましい。
ドープ又はＰ型ドーパントであるボロンが微量ドープさ
れたアモルファスシリコンを用いることが望ましい。更
には、前記アモルファスシリコンは、水素又はハロゲン
原子を含む水素化又はハロゲン化シリコンであるとよ
い。又、アモルファスシリコンは、コンタミネーション
等により不本意に導入される酸素を極力排除する方法で
形成されたシリコンであることが望ましい。
【００３２】本発明の導体９として用いられる材料は、
一般に高融点金属と呼ばれるものの中で、アモルファス
シリコンと良好にシリサイド反応する金属が用いられ
る。具体的には、タングステン（Ｗ）、チタン（Ｔ
ｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、コバル
ト（Ｃｏ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、
ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、バナジウム
（Ｖ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）単体、
又はこれらの材料の合金、或いはこれらの材料を主成分
とする化合物等である。
一般に高融点金属と呼ばれるものの中で、アモルファス
シリコンと良好にシリサイド反応する金属が用いられ
る。具体的には、タングステン（Ｗ）、チタン（Ｔ
ｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、コバル
ト（Ｃｏ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、
ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、バナジウム
（Ｖ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）単体、
又はこれらの材料の合金、或いはこれらの材料を主成分
とする化合物等である。
【００３３】図２の例では、導体９は半導体層８の上面
にのみ形成されているが、望ましくは半導体層８の下面
にも付設されていることが好ましい。上下に上述した材
料の導体があれば、シリサイド反応が上下から進行する
為に、書き込み速度が更に向上し、導通抵抗も更に低く
なる。又、印加電圧の極性によらずシリサイド反応が生
じる為に、駆動回路の設計の自由度が拡がる。
にのみ形成されているが、望ましくは半導体層８の下面
にも付設されていることが好ましい。上下に上述した材
料の導体があれば、シリサイド反応が上下から進行する
為に、書き込み速度が更に向上し、導通抵抗も更に低く
なる。又、印加電圧の極性によらずシリサイド反応が生
じる為に、駆動回路の設計の自由度が拡がる。
【００３４】金属と半導体の反応を生じさせる電流の向
きを、電子が金属層からアモルファス半導体層側に向か
って流れ込むようにすれば、電子流により金属原子がア
モルファス半導体中に移動しやすくなるため、効率よく
アモルファス半導体領域を低抵抗化することができる。
きを、電子が金属層からアモルファス半導体層側に向か
って流れ込むようにすれば、電子流により金属原子がア
モルファス半導体中に移動しやすくなるため、効率よく
アモルファス半導体領域を低抵抗化することができる。
【００３５】特に金属としてＷ、Ｔｉの何れかを選択す
ると、より一層アモルファスシリコンを容易にＷもしく
はＴｉ上に選択的に金属とアモルファスシリコンの反応
が起こらない低温で成膜することができるため、アンチ
ヒューズをセルフアラインで連続成膜できるため、高清
浄界面を有したアンチヒューズを少ないマスク枚数で製
作できる利点がある。
ると、より一層アモルファスシリコンを容易にＷもしく
はＴｉ上に選択的に金属とアモルファスシリコンの反応
が起こらない低温で成膜することができるため、アンチ
ヒューズをセルフアラインで連続成膜できるため、高清
浄界面を有したアンチヒューズを少ないマスク枚数で製
作できる利点がある。
【００３６】アモルファス半導体層の厚さは、ブレーク
ダウン電圧などの仕様によって決定される。周辺回路と
の関係から５０ｎｍ〜２００ｎｍであることが望ましい
が，さらに形成するシリサイド領域の信頼性を高くする
ためには１５０ｎｍ以下であることが好ましい。また、
金属の厚さは、半導体との化合物形成反応に十分な膜厚
にする必要があり、金属にＷを選び、半導体にアモルフ
ァスシリコンを選ぶと、金属の膜厚の約３．６倍の膜厚
のアモルファスシリコンが反応してＷＳｉ2ができるた
め、Ｗの膜厚は少なくともアモルファスシリコンの膜厚
の約０．３倍は必要となる。金属にＴｉを選び、半導体
にアモルファスシリコンを選ぶと、金属の膜厚の約３．
２倍の膜厚のアモルファスシリコンが反応してＴｉＳｉ
2ができるため、この場合もＴｉの膜厚は少なくともア
モルファスシリコンの膜厚の約０．３倍は必要となる。
ダウン電圧などの仕様によって決定される。周辺回路と
の関係から５０ｎｍ〜２００ｎｍであることが望ましい
が，さらに形成するシリサイド領域の信頼性を高くする
ためには１５０ｎｍ以下であることが好ましい。また、
金属の厚さは、半導体との化合物形成反応に十分な膜厚
にする必要があり、金属にＷを選び、半導体にアモルフ
ァスシリコンを選ぶと、金属の膜厚の約３．６倍の膜厚
のアモルファスシリコンが反応してＷＳｉ2ができるた
め、Ｗの膜厚は少なくともアモルファスシリコンの膜厚
の約０．３倍は必要となる。金属にＴｉを選び、半導体
にアモルファスシリコンを選ぶと、金属の膜厚の約３．
２倍の膜厚のアモルファスシリコンが反応してＴｉＳｉ
2ができるため、この場合もＴｉの膜厚は少なくともア
モルファスシリコンの膜厚の約０．３倍は必要となる。
【００３７】さらに、アモルファス半導体領域に、直列
に整流作用を有する構造をつけ加えることにより、メモ
リセルとしての機能をもつ。このメモリセルは、構造が
簡単で、しかも配線間隔に並べることができることか
ら、超高密度のＲＯＭを実現することができる。
に整流作用を有する構造をつけ加えることにより、メモ
リセルとしての機能をもつ。このメモリセルは、構造が
簡単で、しかも配線間隔に並べることができることか
ら、超高密度のＲＯＭを実現することができる。
【００３８】また、本発明の半導体装置は、完全セルフ
アラインで作製することができるため、製造工程が簡略
化され、高記録密度のＲＯＭを容易に作製することがで
きる。
アラインで作製することができるため、製造工程が簡略
化され、高記録密度のＲＯＭを容易に作製することがで
きる。
【００３９】図１の回路では、スイッチング素子として
トランジスタを用いた三端子セルを出したが、本発明に
おいては、ワード線とビット線の交点にメモリ要素ＡＦ
のみ用いた構成や、交点にメモリ要素と整流素子として
のダイオードを積層した構成などの２端子セルであって
もよい。
トランジスタを用いた三端子セルを出したが、本発明に
おいては、ワード線とビット線の交点にメモリ要素ＡＦ
のみ用いた構成や、交点にメモリ要素と整流素子として
のダイオードを積層した構成などの２端子セルであって
もよい。
【００４０】本発明の半導体層の作成方法としては、シ
ランを原料ガスとして用いたグロー放電によるプラズマ
ＣＶＤ法や、水素ガスを含む雰囲気下でのスパッタリン
グ法が挙げられる。
ランを原料ガスとして用いたグロー放電によるプラズマ
ＣＶＤ法や、水素ガスを含む雰囲気下でのスパッタリン
グ法が挙げられる。
【００４１】プラズマＣＶＤ法に用いられるガスとして
は、ＳｉＨ4，Ｓｉ2Ｈ6,ＳｉＦ4，ＳｉＣｌ4，ＳｉＨＣ
ｌ3，ＳｉＨ2Ｃｌ2等のガスを１種または２種以上組み
合わせて用い、必要に応じてＨ2，Ａｒ，Ｂ2Ｈ6、等のガ
スを用いる。
は、ＳｉＨ4，Ｓｉ2Ｈ6,ＳｉＦ4，ＳｉＣｌ4，ＳｉＨＣ
ｌ3，ＳｉＨ2Ｃｌ2等のガスを１種または２種以上組み
合わせて用い、必要に応じてＨ2，Ａｒ，Ｂ2Ｈ6、等のガ
スを用いる。
【００４２】スパッタリング法の場合には、原料ターゲ
ットとして高純度の単結晶シリコンを用い、Ｈ2やＡｒ
雰囲気下でスパッタリングする。より好ましくは、バイ
アスを印加してスパッタリングされる原子の動きをコン
トロールするバイアススパッタ法が好ましく用いられ
る。これら各方法の成膜条件については、各実施例の説
明の中で詳述する。
ットとして高純度の単結晶シリコンを用い、Ｈ2やＡｒ
雰囲気下でスパッタリングする。より好ましくは、バイ
アスを印加してスパッタリングされる原子の動きをコン
トロールするバイアススパッタ法が好ましく用いられ
る。これら各方法の成膜条件については、各実施例の説
明の中で詳述する。
【００４３】導体の作製方法としては、蒸着法、イオン
プレーティング法、スパッタリング法、ＣＶＤ法がある
が、上述したアモルファスシリコンからなる半導体の作
製法と同様にバイアススパッタ法を用いることが望まし
い。
プレーティング法、スパッタリング法、ＣＶＤ法がある
が、上述したアモルファスシリコンからなる半導体の作
製法と同様にバイアススパッタ法を用いることが望まし
い。
【００４４】特に、導体と半導体の成膜を共に同一チャ
ンバ又は、空気のような酸素雰囲気にさらすことなく基
板を移送できるマルチチャンバを用いて形成すれば、導
体と半導体の界面の特性が優れたものとなり、上述した
シリサイド反応が再現性良く起こる。
ンバ又は、空気のような酸素雰囲気にさらすことなく基
板を移送できるマルチチャンバを用いて形成すれば、導
体と半導体の界面の特性が優れたものとなり、上述した
シリサイド反応が再現性良く起こる。
【００４５】そして、不本意に導入される不純物を極力
低減された半導体と金属との反応により形成され、比較
的低い電圧でブレークダウンしたセルに生じるシリサイ
ド領域は、その形状がピラミッド状、コーン状、或いは
角錐、円錐と表現されるような錘形となる。
低減された半導体と金属との反応により形成され、比較
的低い電圧でブレークダウンしたセルに生じるシリサイ
ド領域は、その形状がピラミッド状、コーン状、或いは
角錐、円錐と表現されるような錘形となる。
【００４６】そして、この錘形のシリサイド領域によ
り、一対の導体間を低抵抗化（ショート）したセルは、
安定で、読みだし速度も速く、信頼性が高い。
り、一対の導体間を低抵抗化（ショート）したセルは、
安定で、読みだし速度も速く、信頼性が高い。
【００４７】また、さらにアモルファスシリコン膜厚を
１５０ｎｍ以下とし、シリサイド形成時に流れる電流を
３０ｍＡ以下としたときに形成されるシリサイド領域の
形状は、直径が１５０ｎｍ以下の錘形となる。このシリ
サイド領城により一対の導体間を低抵抗化（ショート）
したセルは、信頼性が高く、長期間での使用での不良の
発生率が極めて少ない。
１５０ｎｍ以下とし、シリサイド形成時に流れる電流を
３０ｍＡ以下としたときに形成されるシリサイド領域の
形状は、直径が１５０ｎｍ以下の錘形となる。このシリ
サイド領城により一対の導体間を低抵抗化（ショート）
したセルは、信頼性が高く、長期間での使用での不良の
発生率が極めて少ない。
【００４８】因みに、図２９は本発明によるセルのシリ
サイド領域の形状と、従来のセルのシリサイド領域とを
示す断面図である。図において、６４２，６４４は金属
（Ｔａ）からなる導体、６４３，６４３’はアモルファ
スシリコン層、６４５，６４５’はタンタルシリサイド
層である。
サイド領域の形状と、従来のセルのシリサイド領域とを
示す断面図である。図において、６４２，６４４は金属
（Ｔａ）からなる導体、６４３，６４３’はアモルファ
スシリコン層、６４５，６４５’はタンタルシリサイド
層である。
【００４９】図２９（ｃ）のシリサイド層ではマイグレ
ーションにより結晶粒の位置や形状が不安定な為、再現
性に劣る。図２９（ｂ）のシリサイド層では、シリサイ
ド反応による体積変化が大きく、これによつて生じる内
部応力によって長期間の使用で不良が発生し、接続後の
信頼性が十分でない。図２９（ａ）の本発明のシリサイ
ド層は低抵抗且つ安定で、信頼性が高い。
ーションにより結晶粒の位置や形状が不安定な為、再現
性に劣る。図２９（ｂ）のシリサイド層では、シリサイ
ド反応による体積変化が大きく、これによつて生じる内
部応力によって長期間の使用で不良が発生し、接続後の
信頼性が十分でない。図２９（ａ）の本発明のシリサイ
ド層は低抵抗且つ安定で、信頼性が高い。
【００５０】次に、本発明のセルの電気的特性について
述べる。図３は、電気的特性を測定する為に作製した本
発明のセルの試料である。試料はシリコン基板１８の上
にタングステン１５、ノンドープのアモルファスシリコ
ン１４が積層され、絶縁膜１３に設けられたコンタクト
ホール内にタングステン１２と配線１１とが積層されて
いる。１７はＤＣ電源、１６は抵抗である。
述べる。図３は、電気的特性を測定する為に作製した本
発明のセルの試料である。試料はシリコン基板１８の上
にタングステン１５、ノンドープのアモルファスシリコ
ン１４が積層され、絶縁膜１３に設けられたコンタクト
ホール内にタングステン１２と配線１１とが積層されて
いる。１７はＤＣ電源、１６は抵抗である。
【００５１】図４は書き込みを行ったときの実験結果を
示している。図４において、横軸は電極１１と基板との
間に印加した電圧であり、縦軸は電極１１にそのときに
流れる電流である。特性１９は高抵抗シリコンが、１７
Ｖの電圧の印加によりブレークダウンしていることを示
している。ブレークダウン後の電流は、１ＫΩの保護抵
抗１６により上限が抑えられ、電流＝電圧／１ｋΩで示
される特性にそって変化していることがわかる。
示している。図４において、横軸は電極１１と基板との
間に印加した電圧であり、縦軸は電極１１にそのときに
流れる電流である。特性１９は高抵抗シリコンが、１７
Ｖの電圧の印加によりブレークダウンしていることを示
している。ブレークダウン後の電流は、１ＫΩの保護抵
抗１６により上限が抑えられ、電流＝電圧／１ｋΩで示
される特性にそって変化していることがわかる。
【００５２】特性２０は特性１９を測定した後に、再び
電圧を印加して電流を測定した結果である。電流は最初
から電流＝電圧／１ｋΩで示される特性にそって変化し
ている。つまり、高抵抗シリコン層がすでに低抵抗層に
変化しているのである。書き込み前に数ＧΩ以上あった
抵抗が、５０Ω程度と非常に小さくなっている。以上の
結果より、この場合は、書き込み電圧を例えば、２０Ｖ
とすれば十分である。
電圧を印加して電流を測定した結果である。電流は最初
から電流＝電圧／１ｋΩで示される特性にそって変化し
ている。つまり、高抵抗シリコン層がすでに低抵抗層に
変化しているのである。書き込み前に数ＧΩ以上あった
抵抗が、５０Ω程度と非常に小さくなっている。以上の
結果より、この場合は、書き込み電圧を例えば、２０Ｖ
とすれば十分である。
【００５３】次にアモルファスシリコンがアンチヒュー
ズを製作するのに適していることを示す。図５は多結晶
とアモルファスシリコンを用いた場合の書き込み後のア
ンチヒューズの抵抗を測定した結果を示したものであ
る。実験方法は上で述べたものと同様であるが、アモル
ファスシリコンのかわりに多結晶シリコンを成膜したサ
ンプルも製作し両者の特性を比較した。多結晶シリコン
の成膜条件はＳｉＨ4が１ｓｃｃｍ、Ａｒが３２０ｓｃ
ｃｍ、プラズマを励起する電極には１８０ＭＨｚ、１５
０Ｗを印加し１０ｍＴｏｒｒのプラズマを励起した。基
板はフローティングとし、温度は３００℃にした。この
時の基板を照射するイオンエネルギーは２５ｅＶで成膜
速度は１ｎｍ／ｍｉｎである。成膜は１００分行った。
ズを製作するのに適していることを示す。図５は多結晶
とアモルファスシリコンを用いた場合の書き込み後のア
ンチヒューズの抵抗を測定した結果を示したものであ
る。実験方法は上で述べたものと同様であるが、アモル
ファスシリコンのかわりに多結晶シリコンを成膜したサ
ンプルも製作し両者の特性を比較した。多結晶シリコン
の成膜条件はＳｉＨ4が１ｓｃｃｍ、Ａｒが３２０ｓｃ
ｃｍ、プラズマを励起する電極には１８０ＭＨｚ、１５
０Ｗを印加し１０ｍＴｏｒｒのプラズマを励起した。基
板はフローティングとし、温度は３００℃にした。この
時の基板を照射するイオンエネルギーは２５ｅＶで成膜
速度は１ｎｍ／ｍｉｎである。成膜は１００分行った。
【００５４】特性２１と２２はそれぞれアモルファスと
多結晶を用いた場合のブレークダウン後の電圧−電流特
性を示している。アモルファスを用いた場合の特性は理
想的な線形抵抗の特性を示し、抵抗値も５０Ωと低いこ
とがわかる。これに対し多結晶を用いた場合の特性２２
は、非線形な特性を示し抵抗値も１ｋΩ以上の大きな値
となっている。
多結晶を用いた場合のブレークダウン後の電圧−電流特
性を示している。アモルファスを用いた場合の特性は理
想的な線形抵抗の特性を示し、抵抗値も５０Ωと低いこ
とがわかる。これに対し多結晶を用いた場合の特性２２
は、非線形な特性を示し抵抗値も１ｋΩ以上の大きな値
となっている。
【００５５】さらに、図６にアモルファスシリコンと多
結晶シリコンのブレークダウンさせるときの電流−電圧
特性を示す。特性２４と２３は、それぞれアモルファス
と多結晶シリコンを用いた場合の書き込み時の電流電圧
特性である。アモルファスシリコンを用いた特性２４
が、多結晶を用いた場合の特性２３に比べて、書き込み
時のトンネル電流が小さいことが分かる。
結晶シリコンのブレークダウンさせるときの電流−電圧
特性を示す。特性２４と２３は、それぞれアモルファス
と多結晶シリコンを用いた場合の書き込み時の電流電圧
特性である。アモルファスシリコンを用いた特性２４
が、多結晶を用いた場合の特性２３に比べて、書き込み
時のトンネル電流が小さいことが分かる。
【００５６】大規模な回路では書き込まれないアンチヒ
ューズが無数に存在するために、回路全体でのこのよう
なリーク電流の合計は大きなものとなる。このため、消
費電力が増加することになり、大規模回路への応用が困
難となる。このことを考慮すると、アンチヒューズはア
モルファスシリコンで構成するほうがよいことが分か
る。
ューズが無数に存在するために、回路全体でのこのよう
なリーク電流の合計は大きなものとなる。このため、消
費電力が増加することになり、大規模回路への応用が困
難となる。このことを考慮すると、アンチヒューズはア
モルファスシリコンで構成するほうがよいことが分か
る。
【００５７】図７にパルスでブレークダウンを起こす時
の実験回路を示している。３６はアンチヒューズであ
り、この測定では真性アモルファスシリコンを用いたも
のであるが、膜厚が５０ｎｍのものを使った。３４はＪ
ＦＥＴであり、この場合電圧源３８の電圧値で決まる定
電流源として働く。この実験では３８の電圧を０Ｖとし
た時には、ＪＦＥＴは７ｍＡの電流源として働いてい
る。３０はパルス発生装置であり、抵抗３１，３５は高
周波測定時の反射波を抑制するために整合をとるための
抵抗である。アンチヒューズ３６には並列に３５ｐＦの
寄生容量３７がはいっている。３２はオシロスコープ
で、入力容量１．７ｐＦ、入力インピーダンス１０ＭΩ
の高周波プローブ３３を介してアンチヒューズの両端に
かかる電圧を測定している。
の実験回路を示している。３６はアンチヒューズであ
り、この測定では真性アモルファスシリコンを用いたも
のであるが、膜厚が５０ｎｍのものを使った。３４はＪ
ＦＥＴであり、この場合電圧源３８の電圧値で決まる定
電流源として働く。この実験では３８の電圧を０Ｖとし
た時には、ＪＦＥＴは７ｍＡの電流源として働いてい
る。３０はパルス発生装置であり、抵抗３１，３５は高
周波測定時の反射波を抑制するために整合をとるための
抵抗である。アンチヒューズ３６には並列に３５ｐＦの
寄生容量３７がはいっている。３２はオシロスコープ
で、入力容量１．７ｐＦ、入力インピーダンス１０ＭΩ
の高周波プローブ３３を介してアンチヒューズの両端に
かかる電圧を測定している。
【００５８】図８は測定結果を示している。４０は入力
パルスの波形であり、１０Ｖで２５０ｎｓｅｃのパルス
を入力した。４１はパルスを１回だけ入力した時にアン
チヒューズにかかっている電圧であり、約９Ｖでブレー
クダウンが起こっていることが分かる。ブレークダウン
直後にアンチヒューズにかかっている電圧は１．１６Ｖ
となり、この値よりこの時のアンチヒューズの抵抗は１
５５Ωであることが分かる。４２は２回目パルスを入力
した時にアンチヒューズにかかっている電圧の変化であ
る。これより初めからアンチヒューズは１５５Ωでショ
ートしていることが分かる。４３は１００回目パルスを
入力した時にアンチヒューズにかかっている電圧の変化
であり、これも初めからアンチヒューズは１５５Ωでシ
ョートしていることが分かる。このことから、このアン
チヒューズは１回の書き込みで安定して導通状態となる
ことが分かった。
パルスの波形であり、１０Ｖで２５０ｎｓｅｃのパルス
を入力した。４１はパルスを１回だけ入力した時にアン
チヒューズにかかっている電圧であり、約９Ｖでブレー
クダウンが起こっていることが分かる。ブレークダウン
直後にアンチヒューズにかかっている電圧は１．１６Ｖ
となり、この値よりこの時のアンチヒューズの抵抗は１
５５Ωであることが分かる。４２は２回目パルスを入力
した時にアンチヒューズにかかっている電圧の変化であ
る。これより初めからアンチヒューズは１５５Ωでショ
ートしていることが分かる。４３は１００回目パルスを
入力した時にアンチヒューズにかかっている電圧の変化
であり、これも初めからアンチヒューズは１５５Ωでシ
ョートしていることが分かる。このことから、このアン
チヒューズは１回の書き込みで安定して導通状態となる
ことが分かった。
【００５９】図９は１回目のパルス入力時にブレークダ
ウンが起きる瞬間の電圧変化を拡大して示したものであ
る。４４でブレークダウンが起きていることが分かる。
その後電圧は減少し４５でほぼ一定値に落ち着いてい
る。これより、いったんブレークダウンが起き始めると
１ｎｓｅｃ程度の時間でアンチヒューズは導通状態にな
ることが分かる。これは通常行われているアンチヒュー
ズの書き込み速度より２桁以上も速い速度であり、高清
浄の界面を実現したことによる効果である。この書き込
みにおいて、シリサイド反応がシリサイド反応速度１０
ｍ／ｓｅｃ以上で行われていることが分かる。
ウンが起きる瞬間の電圧変化を拡大して示したものであ
る。４４でブレークダウンが起きていることが分かる。
その後電圧は減少し４５でほぼ一定値に落ち着いてい
る。これより、いったんブレークダウンが起き始めると
１ｎｓｅｃ程度の時間でアンチヒューズは導通状態にな
ることが分かる。これは通常行われているアンチヒュー
ズの書き込み速度より２桁以上も速い速度であり、高清
浄の界面を実現したことによる効果である。この書き込
みにおいて、シリサイド反応がシリサイド反応速度１０
ｍ／ｓｅｃ以上で行われていることが分かる。
【００６０】図８においてパルスが入力されてから書き
込みが終了する時間は約５０ｎｓｅｃであるが、これの
大部分の時間は７ｍＡの電流源で３５ｐＦの寄生容量を
充電する時間であり、実際の書き込み時間は先に述べた
ように１ｎｓｅｃ程度である。よって全体の書き込み時
間をさらに速くするためにはＪＦＥＴの電流駆動能力を
さらに大きくすればよい。また、微細化により寄生容量
を小さくすれば充電時間が短くなり書き込み時間も短く
なる。
込みが終了する時間は約５０ｎｓｅｃであるが、これの
大部分の時間は７ｍＡの電流源で３５ｐＦの寄生容量を
充電する時間であり、実際の書き込み時間は先に述べた
ように１ｎｓｅｃ程度である。よって全体の書き込み時
間をさらに速くするためにはＪＦＥＴの電流駆動能力を
さらに大きくすればよい。また、微細化により寄生容量
を小さくすれば充電時間が短くなり書き込み時間も短く
なる。
【００６１】ここではＪＦＥＴを用いたが、これを通常
のＣＭＯＳインバータにかえて、そのゲート電圧をパル
ス発生装置で駆動してもよい。この場合もＰＭＯＳトラ
ンジスタを通して電源から電圧がアンチヒューズに供給
され、ブレークダウンを誘起することができる。このと
きも、この実験で用いた７ｍＡの電流源としてＰＭＯＳ
を動作させることは容易に実現できる。また、さらに電
流駆動能力を大きくすることもデバイスの設計により容
易に実現できる。
のＣＭＯＳインバータにかえて、そのゲート電圧をパル
ス発生装置で駆動してもよい。この場合もＰＭＯＳトラ
ンジスタを通して電源から電圧がアンチヒューズに供給
され、ブレークダウンを誘起することができる。このと
きも、この実験で用いた７ｍＡの電流源としてＰＭＯＳ
を動作させることは容易に実現できる。また、さらに電
流駆動能力を大きくすることもデバイスの設計により容
易に実現できる。
【００６２】図３２に、書き込み後のアンチヒューズの
信頼性評価の結果を示す。比較のために、図３２中の
（ａ）に標準的に使われているＡｌ配線の配線寿命を示
す。図３２の（ｂ）は（ａ）に比ベ各温度での配線寿命
が長いが、ばらつきが大きくなっている。図３２の
（ｂ）はアモルファスシリコン膜厚が２３０ｎｍのアン
チヒューズに３８ｍＡの電流を流して、幅が２００ｎｍ
のシリサイド領域を形成したセルの不良発生率である。
これに対し、アモルファスシリコン膜厚が７０ｎｍのア
ンチヒューズに８ｍＡの電流を流して幅が１００ｎｍの
シリサイド領域を形成したセルの寿命を示す図３２の
（ｃ）は、各温度で平均寿命が（ａ），（ｂ）に比べて
長く、且つばらつきも小さい。
信頼性評価の結果を示す。比較のために、図３２中の
（ａ）に標準的に使われているＡｌ配線の配線寿命を示
す。図３２の（ｂ）は（ａ）に比ベ各温度での配線寿命
が長いが、ばらつきが大きくなっている。図３２の
（ｂ）はアモルファスシリコン膜厚が２３０ｎｍのアン
チヒューズに３８ｍＡの電流を流して、幅が２００ｎｍ
のシリサイド領域を形成したセルの不良発生率である。
これに対し、アモルファスシリコン膜厚が７０ｎｍのア
ンチヒューズに８ｍＡの電流を流して幅が１００ｎｍの
シリサイド領域を形成したセルの寿命を示す図３２の
（ｃ）は、各温度で平均寿命が（ａ），（ｂ）に比べて
長く、且つばらつきも小さい。
【００６３】本発明のアンチヒューズはシリサイド反応
を利用しているため、反応時の体積変化によりストレス
が発生する。このストレスが大きくなると、書き込み後
のシリサイド領域が不安定となり、ばらつきの原因とな
る。シリサイド形成時のストレス発生を防ぐために、反
応の起きる部分を小さくして体積変化を抑えることが有
効である。アモルファスシリコンの膜厚を１５０ｎｍ以
下に抑え、シリサイド形成時に流す電流を３０ｍＡ以下
とする事で、小さなシリサイド領域が形成され、信頼性
の高い書き込みが可能となる。さらに金属材料として、
アモルファスシリコンと反応してシリサイドを形成する
Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃ
ｒ，Ｖ，Ｐｄのいずれかを用いることで、小さいシリサ
イド領域で安定して低い抵抗を得る事が可能となる。
を利用しているため、反応時の体積変化によりストレス
が発生する。このストレスが大きくなると、書き込み後
のシリサイド領域が不安定となり、ばらつきの原因とな
る。シリサイド形成時のストレス発生を防ぐために、反
応の起きる部分を小さくして体積変化を抑えることが有
効である。アモルファスシリコンの膜厚を１５０ｎｍ以
下に抑え、シリサイド形成時に流す電流を３０ｍＡ以下
とする事で、小さなシリサイド領域が形成され、信頼性
の高い書き込みが可能となる。さらに金属材料として、
アモルファスシリコンと反応してシリサイドを形成する
Ｗ，Ｔａ，Ｔｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃ
ｒ，Ｖ，Ｐｄのいずれかを用いることで、小さいシリサ
イド領域で安定して低い抵抗を得る事が可能となる。
【００６４】様々な大きさのシリサイド領域を形成した
ときの、書き込み後の不良発生率を図３３に示す。シリ
サイド領域の幅が１５０ｎｍ以上となると、形成したシ
リサイド領域の寿命が劣化することが分かる。一方、１
５０ｎｍ以下の幅を持つシリサイド領域を形成した場合
では、通常のＡｌ配線の寿命を上回る、良好な信頼性を
示した。アモルファスシリコンの膜厚を１５０ｎｍ以下
に抑え、シリサイド形成時に流す電流を３０ｍＡ以下と
する事で、信頼性の高いアンチヒューズの書き込みが可
能となる。
ときの、書き込み後の不良発生率を図３３に示す。シリ
サイド領域の幅が１５０ｎｍ以上となると、形成したシ
リサイド領域の寿命が劣化することが分かる。一方、１
５０ｎｍ以下の幅を持つシリサイド領域を形成した場合
では、通常のＡｌ配線の寿命を上回る、良好な信頼性を
示した。アモルファスシリコンの膜厚を１５０ｎｍ以下
に抑え、シリサイド形成時に流す電流を３０ｍＡ以下と
する事で、信頼性の高いアンチヒューズの書き込みが可
能となる。
【００６５】
【実施例】以下に実施例をあげて本発明をより詳細に説
明するが、本発明がこれら実施例に限定されないことは
いうまでもない。
明するが、本発明がこれら実施例に限定されないことは
いうまでもない。
【００６６】（実施例１）本発明の実施例１は、図１、
図２に示す構成の装置であり、１０ｍ／ｓｅｃ以上の反
応速度でシリサイド反応が進行することで、上下導体を
導通するシリサイド領域が選択されたセルに発生する。
このシリサイド領域が形成されたセルを「１」、シリサ
イドのないセルを「０」とすれば２値の記憶ができる。
図２に示す構成の装置であり、１０ｍ／ｓｅｃ以上の反
応速度でシリサイド反応が進行することで、上下導体を
導通するシリサイド領域が選択されたセルに発生する。
このシリサイド領域が形成されたセルを「１」、シリサ
イドのないセルを「０」とすれば２値の記憶ができる。
【００６７】本実施例の半導体装置は以下のように形成
した。ｐ型層を有するシリコン基板を用意して、周知の
ＮＭＯＳプロセスにてｎ+ドレイン領域６を形成し、Ｃ
ＶＤによりＳｉＯ2膜７を形成した後、一辺１μｍのほ
ぼ正方形のコンタクトホールを開けた。次に、プラズマ
ＣＶＤにより１００ｎｍのノンドープ水素化アモルファ
スシリコン８を形成した。条件は以下の通り。
した。ｐ型層を有するシリコン基板を用意して、周知の
ＮＭＯＳプロセスにてｎ+ドレイン領域６を形成し、Ｃ
ＶＤによりＳｉＯ2膜７を形成した後、一辺１μｍのほ
ぼ正方形のコンタクトホールを開けた。次に、プラズマ
ＣＶＤにより１００ｎｍのノンドープ水素化アモルファ
スシリコン８を形成した。条件は以下の通り。
【００６８】 使用ガス（流量）・・・ SiH4(3sccm)、Ar(320sccm) 供給電力 ・・・ 180MHz、150W 圧力 ・・・ 10mTorr 基板温度 ・・・ 300℃ 次に基板を外気にさらすことなく、不活性雰囲気の搬送
チャンバを介してＣＶＤチャンバから別のＣＶＤチャン
バに移送した。このチャンバでは、以下の条件下でタン
グステン膜９を０．５μｍ厚で形成した。
チャンバを介してＣＶＤチャンバから別のＣＶＤチャン
バに移送した。このチャンバでは、以下の条件下でタン
グステン膜９を０．５μｍ厚で形成した。
【００６９】使用ガス（流量比）・・・ H2/Ar/WF6/Si
H4(100:100:10:4) 圧力 ・・・ 120mTorr 基板温度 ・・・ 210℃ 成膜速度 ・・・ 1.2μm/min 次に、マルチチャンバシステムから基板を取り出して、
フォトリソグラフィによりアモルファスシリコン膜とタ
ングステン膜を図２の形状にパターニングした。その
後、配線用のＡｌ１０をＲＦ・ＤＣ結合スパッタリング
で成膜し、パターニングした。Ａｌの成膜条件は以下の
通り。
H4(100:100:10:4) 圧力 ・・・ 120mTorr 基板温度 ・・・ 210℃ 成膜速度 ・・・ 1.2μm/min 次に、マルチチャンバシステムから基板を取り出して、
フォトリソグラフィによりアモルファスシリコン膜とタ
ングステン膜を図２の形状にパターニングした。その
後、配線用のＡｌ１０をＲＦ・ＤＣ結合スパッタリング
で成膜し、パターニングした。Ａｌの成膜条件は以下の
通り。
【００７０】使用ガス（流量） ・・・ Ar(82sccm) 供給電力 ・・・ 80W 圧力 ・・・ 3mTorr ターゲットバイアス・・・ -200V 基板バイアス ・・・ -20V 基板温度 ・・・ 室温 最後にパッシベーション膜を付与して、サンプルを完成
させた。情報書き込み前にセルの抵抗を測定したところ
アモルファスシリコン膜の印加電圧６Ｖの時に、抵抗値
は２〜３ＧΩであった。次いでタングステン側を正の電
位として１７Ｖ印加するとセルがシリサイド反応により
ブレークダウンしてＭＯＳトランジスタを含めたセルの
ＯＮ抵抗値は１ｋΩ（アモルファスシリコン層メモリ要
素は５０Ω程度）となった。
させた。情報書き込み前にセルの抵抗を測定したところ
アモルファスシリコン膜の印加電圧６Ｖの時に、抵抗値
は２〜３ＧΩであった。次いでタングステン側を正の電
位として１７Ｖ印加するとセルがシリサイド反応により
ブレークダウンしてＭＯＳトランジスタを含めたセルの
ＯＮ抵抗値は１ｋΩ（アモルファスシリコン層メモリ要
素は５０Ω程度）となった。
【００７１】次に、上述したサンプルとほぼ同じ構成を
もつが、アモルファスシリコン（ａ−Ｓｉ）の厚みを５
００Åに変更したサンプルを作製した。このサンプル
は、書き込み電圧９Ｖ、書き込み時間５０ｎｓｅｃ、書
き込み電流７ｍＡで書き込みが行えた。書き込み後のａ
−Ｓｉの抵抗は、１５５Ωであった。また、ａ−Ｓｉ膜
をバイアススパッタ法により形成しサンプルを作製し
た。スパッタ条件は以下の通り。
もつが、アモルファスシリコン（ａ−Ｓｉ）の厚みを５
００Åに変更したサンプルを作製した。このサンプル
は、書き込み電圧９Ｖ、書き込み時間５０ｎｓｅｃ、書
き込み電流７ｍＡで書き込みが行えた。書き込み後のａ
−Ｓｉの抵抗は、１５５Ωであった。また、ａ−Ｓｉ膜
をバイアススパッタ法により形成しサンプルを作製し
た。スパッタ条件は以下の通り。
【００７２】 使用ガス（流量） ・・・ Ar/H2 (200sccm/20sccm) 圧力 ・・・ 10mTorr 基板温度 ・・・ 150℃ 成膜速度 ・・・ 250Å/min 供給電力 ・・・ 100MHz/100W ターゲットバイアス・・・ -180V 基板バイアス ・・・ 10V このサンプルでも上述したサンプルと同様の特性を示し
た。以上本実施例によれば、単一の書き込みパルスで確
実に低抵抗化でき、しかも前記パルスを従来必要だった
電圧より低くできる。シリサイド反応速度は、前述した
方法で測定したところ１０ｍ／ｓｅｃ以上であった。
た。以上本実施例によれば、単一の書き込みパルスで確
実に低抵抗化でき、しかも前記パルスを従来必要だった
電圧より低くできる。シリサイド反応速度は、前述した
方法で測定したところ１０ｍ／ｓｅｃ以上であった。
【００７３】因みに、比較例としてドレイン領域６上に
アモルファスシリコンを形成した後に、フォトリソグラ
フィにてパターニングした後にタングステン膜を成膜し
てサンプルを作製した。このサンプルは ８ｍ／ｓｅｃ
のシリサイド反応速度でブレークダウンするが、ブレー
クダウンしたセル毎の抵抗値はばらつきが大きく、誤動
作するセルが多かった。このようにブレークダウンした
セルの抵抗値のばらつきと、誤ってブレークダウンして
しまったセルの数とを統計的に比較すると、シリサイド
速度が１０ｍ／ｓｅｃ未満の比較例のサンプルは、本実
施例による１０ｍ／ｓｅｃ以上のサンプルの２倍以上の
ばらつきと、誤動作があった。
アモルファスシリコンを形成した後に、フォトリソグラ
フィにてパターニングした後にタングステン膜を成膜し
てサンプルを作製した。このサンプルは ８ｍ／ｓｅｃ
のシリサイド反応速度でブレークダウンするが、ブレー
クダウンしたセル毎の抵抗値はばらつきが大きく、誤動
作するセルが多かった。このようにブレークダウンした
セルの抵抗値のばらつきと、誤ってブレークダウンして
しまったセルの数とを統計的に比較すると、シリサイド
速度が１０ｍ／ｓｅｃ未満の比較例のサンプルは、本実
施例による１０ｍ／ｓｅｃ以上のサンプルの２倍以上の
ばらつきと、誤動作があった。
【００７４】（実施例２）図１０は、本発明の実施例２
による装置のセルの構造を示す断面図である。
による装置のセルの構造を示す断面図である。
【００７５】本実施例の特徴はコンタクトホール内の下
地導体上に金属／アモルファスシリコン／金属のサンド
イッチ構造を埋めこみ、その上面を平坦にして配線を設
けたものである。本実施例によれば、最少加工寸法以下
のサイズのメモリ要素を形成し、セルの高集積化、マス
ク枚数の削減を達成し装置を大量に安く提供することが
可能となる。本実施例のサンプルは以下のようにして作
製した。
地導体上に金属／アモルファスシリコン／金属のサンド
イッチ構造を埋めこみ、その上面を平坦にして配線を設
けたものである。本実施例によれば、最少加工寸法以下
のサイズのメモリ要素を形成し、セルの高集積化、マス
ク枚数の削減を達成し装置を大量に安く提供することが
可能となる。本実施例のサンプルは以下のようにして作
製した。
【００７６】実施例１と同様に、ＮＭＯＳトランジスタ
を形成した基板５０を用意して、一辺０．５μｍのコン
タクトホールを開けた。ＷＦ6ガス等を用いてコンタク
トホール内にのみタングステン（Ｗ）膜５４’を選択堆
積した。その後、常圧ＣＶＤ法によりＳｉＨ4をＡｒで
１％に希釈したガスを用いて、基板温度２００℃で、ア
モルファスシリコン膜５３を選択的に形成した。再びア
モルファスシリコン膜上にＷ５４を選択的に堆積するこ
とで、コンタクトホール内にサンドイッチ構造のアモル
ファスシリコンメモリ要素を形成した。以上の成膜はマ
ルチチャンバシステムを用いて、大気にさらすことなく
連続的に行った。次いで、Ａｌ−Ｓｉ−Ｃｕからなる配
線５５を形成して、パッシベーション膜を付与してサン
プルを完成した。
を形成した基板５０を用意して、一辺０．５μｍのコン
タクトホールを開けた。ＷＦ6ガス等を用いてコンタク
トホール内にのみタングステン（Ｗ）膜５４’を選択堆
積した。その後、常圧ＣＶＤ法によりＳｉＨ4をＡｒで
１％に希釈したガスを用いて、基板温度２００℃で、ア
モルファスシリコン膜５３を選択的に形成した。再びア
モルファスシリコン膜上にＷ５４を選択的に堆積するこ
とで、コンタクトホール内にサンドイッチ構造のアモル
ファスシリコンメモリ要素を形成した。以上の成膜はマ
ルチチャンバシステムを用いて、大気にさらすことなく
連続的に行った。次いで、Ａｌ−Ｓｉ−Ｃｕからなる配
線５５を形成して、パッシベーション膜を付与してサン
プルを完成した。
【００７７】本実施例によれば、アモルファスシリコン
膜の両方に金属があるために、書き込み電圧の向きをど
ちら向きにしてもよく、書き込み用駆動回路の設計の自
由度が拡がる。
膜の両方に金属があるために、書き込み電圧の向きをど
ちら向きにしてもよく、書き込み用駆動回路の設計の自
由度が拡がる。
【００７８】また、書き込み速度は、実施例１のサンプ
ルより１０〜４０％向上した。リーク電流も実施例１の
サンプルより更に１０〜４０％程低くできた。配線容量
も１０〜２０％低くなった。
ルより１０〜４０％向上した。リーク電流も実施例１の
サンプルより更に１０〜４０％程低くできた。配線容量
も１０〜２０％低くなった。
【００７９】また、上記サンプルのコンタクトホールを
テーパ状に、開孔上部が広く、開孔下部が狭くなるよう
にエッチングしたサンプルを作製したところ、歩留まり
が上記サンプルより更に向上した。特性は同レベルであ
った。
テーパ状に、開孔上部が広く、開孔下部が狭くなるよう
にエッチングしたサンプルを作製したところ、歩留まり
が上記サンプルより更に向上した。特性は同レベルであ
った。
【００８０】（実施例３）図１１に本発明の実施例３に
よる装置を示す。
よる装置を示す。
【００８１】本実施例は、ダイオードを整流素子として
用いた２端子セルであり、工程削減による低コスト化
と、配線の成膜及びパターニングのみの工程による高集
積化を実現するものである。
用いた２端子セルであり、工程削減による低コスト化
と、配線の成膜及びパターニングのみの工程による高集
積化を実現するものである。
【００８２】図１１（ａ）はその構成を、（ｂ）は回路
を、（ｃ）は断面を示している。６２，６２’はビット
線となる配線、６８はｐ+層、６９はｎ-層、７０はｎ+
層であり、ここでダイオード（ｐ+ｎ-ｎ+）を構成して
いる。７１は、アモルファスシリコンとシリサイド化す
る金属層、７２はアモルファスシリコン層、６０，６
０’はワード線となる上部配線である。
を、（ｃ）は断面を示している。６２，６２’はビット
線となる配線、６８はｐ+層、６９はｎ-層、７０はｎ+
層であり、ここでダイオード（ｐ+ｎ-ｎ+）を構成して
いる。７１は、アモルファスシリコンとシリサイド化す
る金属層、７２はアモルファスシリコン層、６０，６
０’はワード線となる上部配線である。
【００８３】本実施例のサンプルは以下のようにして作
製した。絶縁性表面をもつ基板上にＡｌとＣｒとの積層
からなる下地配線用の導電膜を形成した。その上にｐ+
型のポリシリコン、ｎ-型のポリシリコン、ｎ+型のポリ
シリコン、Ｔｉ、アモルファスシリコンをマルチチャン
バシステムで連続的に成膜した。
製した。絶縁性表面をもつ基板上にＡｌとＣｒとの積層
からなる下地配線用の導電膜を形成した。その上にｐ+
型のポリシリコン、ｎ-型のポリシリコン、ｎ+型のポリ
シリコン、Ｔｉ、アモルファスシリコンをマルチチャン
バシステムで連続的に成膜した。
【００８４】次に、下地配線となるビット線パターンに
応じて、層６２から層７２までを反応性イオンエッチン
グでパターニングした。
応じて、層６２から層７２までを反応性イオンエッチン
グでパターニングした。
【００８５】その後、ストライプ状に残った積層パター
ンのうち、層６２を除く層６８〜層７２までを上部配線
パターンの幅に応じてＣＦ4ガスとＯ2ガスを用いてエッ
チング除去して、島状の積層体６１（または６８〜７
２）を形成した。
ンのうち、層６２を除く層６８〜層７２までを上部配線
パターンの幅に応じてＣＦ4ガスとＯ2ガスを用いてエッ
チング除去して、島状の積層体６１（または６８〜７
２）を形成した。
【００８６】その後、層間絶縁膜を形成する為に、酸化
膜成膜とレジストを用いたエッチバックにより、ほぼ平
坦化された層間絶縁膜を形成した。
膜成膜とレジストを用いたエッチバックにより、ほぼ平
坦化された層間絶縁膜を形成した。
【００８７】そして、ａ−Ｓｉ層７２を露出させ、窒素
雰囲気下で希フッ酸を用いて自然酸化膜を除去し、つい
で超純水により洗浄し、窒素雰囲気下を搬送して、メタ
ル成膜チャンバに基板を移し、Ｃｕ配線を形成した。
雰囲気下で希フッ酸を用いて自然酸化膜を除去し、つい
で超純水により洗浄し、窒素雰囲気下を搬送して、メタ
ル成膜チャンバに基板を移し、Ｃｕ配線を形成した。
【００８８】本実施例において、ビット線となる配線と
してＡｌとＣｒの積層構造を用いたが、他の金属あるい
は合金材料もしくは低抵抗の半導体材料を用いてもよい
ことはいうまでもない。
してＡｌとＣｒの積層構造を用いたが、他の金属あるい
は合金材料もしくは低抵抗の半導体材料を用いてもよい
ことはいうまでもない。
【００８９】次に、図１９に示す装置を作製した。図１
９のＲＯＭの構造はＩＣプロセスにおいて完全セルフア
ラインで形成することが可能である。例えば、図１９に
おいて、配線３８５、Ｎ+層３８６、Ｐ層３８７、アモ
ルファス半導体層３８８、金属層３８９の各層を連続的
に成膜し、まとめて縦方向の配線パターンでエッチング
する。次に周辺部を、例えばシリコン酸化膜等の絶縁膜
で覆い平坦化した後に配線３８２の層を成膜し、今度は
さきほどの配線パターンと直行した配線パターンで一番
下の配線３８５，３８４の直近までエッチングする。最
後に再び絶縁膜で覆えば図１９のＲＯＭ部ができる。
９のＲＯＭの構造はＩＣプロセスにおいて完全セルフア
ラインで形成することが可能である。例えば、図１９に
おいて、配線３８５、Ｎ+層３８６、Ｐ層３８７、アモ
ルファス半導体層３８８、金属層３８９の各層を連続的
に成膜し、まとめて縦方向の配線パターンでエッチング
する。次に周辺部を、例えばシリコン酸化膜等の絶縁膜
で覆い平坦化した後に配線３８２の層を成膜し、今度は
さきほどの配線パターンと直行した配線パターンで一番
下の配線３８５，３８４の直近までエッチングする。最
後に再び絶縁膜で覆えば図１９のＲＯＭ部ができる。
【００９０】本構造は縦方向に積み重ねることがＩＣプ
ロセス上容易にできるため、同一チップ面積でさらに集
積度を上げることができる。
ロセス上容易にできるため、同一チップ面積でさらに集
積度を上げることができる。
【００９１】次に、図１２を用いて、本実施例の変形例
について述べる。
について述べる。
【００９２】図１２（ａ）、（ｂ）において、２０１，
２０３，２０７，２１１，２１３，２１７は金属であ
り、２０２，２１２はアンチヒューズとなる不純物密度
が１０ 18ｃｍ-3のＰ型アモルファスシリコンである。
２０３，２０７，２１１，２１３，２１７は金属であ
り、２０２，２１２はアンチヒューズとなる不純物密度
が１０ 18ｃｍ-3のＰ型アモルファスシリコンである。
【００９３】２０４は不純物密度が１０20ｃｍ-3のＰ型
多結晶シリコン、２０５は３×１０ 17ｃｍ-3Ｐ型多結晶
シリコン、２０６は１０20ｃｍ-3のＮ型多結晶シリコン
である。これに対して図２１（ｂ）はアンチヒューズに
つくＰＮが（ａ）とは逆方向についており、２１４は不
純物濃度が１０20ｃｍ-3のＮ型多結晶シリコン、２１５
は３×１０17ｃｍ-3Ｎ型多結晶シリコン、２１６は１０
20ｃｍ-3のＰ型多結晶シリコンである。
多結晶シリコン、２０５は３×１０ 17ｃｍ-3Ｐ型多結晶
シリコン、２０６は１０20ｃｍ-3のＮ型多結晶シリコン
である。これに対して図２１（ｂ）はアンチヒューズに
つくＰＮが（ａ）とは逆方向についており、２１４は不
純物濃度が１０20ｃｍ-3のＮ型多結晶シリコン、２１５
は３×１０17ｃｍ-3Ｎ型多結晶シリコン、２１６は１０
20ｃｍ-3のＰ型多結晶シリコンである。
【００９４】この様にダイオードと直列にアンチヒュー
ズを作成する場合には、リーク電流の低減のためにｐｎ
ダイオード部分をなるべく単結晶に近い半導体層もしく
は多結晶で構成する必要がある。すべての層を連続成膜
する際には多結晶とアモルファスを同一装置内で作り分
ける必要がある。
ズを作成する場合には、リーク電流の低減のためにｐｎ
ダイオード部分をなるべく単結晶に近い半導体層もしく
は多結晶で構成する必要がある。すべての層を連続成膜
する際には多結晶とアモルファスを同一装置内で作り分
ける必要がある。
【００９５】図１２（ａ）、（ｂ）では、ダイオードを
構成する多結晶半導体の上にアモルファス半導体２０
２，２１２を形成する構造となっている。アモルファス
半導体は、低温ＣＶＤもしくはスパッタで形成すること
が可能である。例えば、プラズマＣＶＤであれば、成膜
条件はＳｉＨ4が３ｓｃｃｍ、Ａｒが３２０ｓｃｃｍ、
プラズマを励起する電極には１８０ＭＨｚ、１５０Ｗを
印加し、１０ｍＴｏｒｒのプラズマを励起し、基板はフ
ローティングとし、温度は３００℃にすればよい。この
とき同時に不純物密度が１０20ｃｍ-3のＰ型のターゲッ
トをスパッタによって、基板上に成膜すると、その時の
ターゲットバイアスによって１０16〜１０ 20ｃｍ-3の任
意の濃度にＰ型にドープされたアモルファスシリコンが
成膜できる。
構成する多結晶半導体の上にアモルファス半導体２０
２，２１２を形成する構造となっている。アモルファス
半導体は、低温ＣＶＤもしくはスパッタで形成すること
が可能である。例えば、プラズマＣＶＤであれば、成膜
条件はＳｉＨ4が３ｓｃｃｍ、Ａｒが３２０ｓｃｃｍ、
プラズマを励起する電極には１８０ＭＨｚ、１５０Ｗを
印加し、１０ｍＴｏｒｒのプラズマを励起し、基板はフ
ローティングとし、温度は３００℃にすればよい。この
とき同時に不純物密度が１０20ｃｍ-3のＰ型のターゲッ
トをスパッタによって、基板上に成膜すると、その時の
ターゲットバイアスによって１０16〜１０ 20ｃｍ-3の任
意の濃度にＰ型にドープされたアモルファスシリコンが
成膜できる。
【００９６】多結晶シリコンの成膜条件はＳｉＨ4が１
ｓｃｃｍ、Ａｒが３２０ｓｃｃｍ、プラズマを励起する
電極には１８０ＭＨｚ、１５０Ｗを印加し、圧力１０ｍ
Ｔｏｒｒのプラズマを励起し、基板をフローティングと
し、温度は３００℃にすればよい。Ｐ型もしくはＮ型に
ドープするときには、同様に不純密度が１０20ｃｍ-3の
Ｐ型あるいはＮ型のターゲットをスパッタによって、同
時に基板上に成膜すると、そのときのターゲットバイア
スによって１０16〜１０20ｃｍ-3の任意の濃度にドープ
された多結晶シリコンが成膜できる。
ｓｃｃｍ、Ａｒが３２０ｓｃｃｍ、プラズマを励起する
電極には１８０ＭＨｚ、１５０Ｗを印加し、圧力１０ｍ
Ｔｏｒｒのプラズマを励起し、基板をフローティングと
し、温度は３００℃にすればよい。Ｐ型もしくはＮ型に
ドープするときには、同様に不純密度が１０20ｃｍ-3の
Ｐ型あるいはＮ型のターゲットをスパッタによって、同
時に基板上に成膜すると、そのときのターゲットバイア
スによって１０16〜１０20ｃｍ-3の任意の濃度にドープ
された多結晶シリコンが成膜できる。
【００９７】このように成膜した各層を先に述べたよう
にＲＩＥでセルフアラインでエッチングすればよい。
にＲＩＥでセルフアラインでエッチングすればよい。
【００９８】（実施例４）本実施例では、図１３に示す
手順で、ダイオードの部分をｎ+ｐｐ+型とした半導体装
置を作製した。
手順で、ダイオードの部分をｎ+ｐｐ+型とした半導体装
置を作製した。
【００９９】このアンチヒューズの構造は、金属の半導
体上への選択成長技術と、半導体の金属上への選択成長
技術によってこの半導体装置をセルフアラインで形成し
たものである。
体上への選択成長技術と、半導体の金属上への選択成長
技術によってこの半導体装置をセルフアラインで形成し
たものである。
【０１００】このセルフアラインでの形成工程を図１３
に示す。金属層２２０を成膜し、ＲＩＥにより所望のパ
ターンにエッチングする。成膜方法は通常のスパッタに
より容易に成膜することができる。その後、プラズマＣ
ＶＤ法により不純物濃度が１０20ｃｍ-3のＮ型多結晶シ
リコン２２１、３×１０17ｃｍ-3のＰ型多結晶シリコン
２２２、１０20ｃｍ-3のＰ型多結晶シリコン２２３を成
膜する。多結晶シリコンの成膜条件はＳｉＨ4が１ｓｃ
ｃｍ、Ａｒが３２０ｓｃｃｍ、プラズマを励起する電極
には１８０ＭＨｚ、１５０Ｗを印加し、圧力１０ｍＴｏ
ｒｒのプラズマを励起し、基板はフローティングとし、
温度は３００℃にすればよい。Ｐ型もしくはＮ型にドー
プするときには、同様に不純密度が１０20ｃｍ-3のＰ型
あるいはＮ型のターゲットをスパッタによって、同時に
基板上に成膜すると、そのときのターゲットバイアスに
よって１０16〜１０20ｃｍ-3の任意の濃度にドープされ
た多結晶シリコンが成膜できる（図１３（ａ））。
に示す。金属層２２０を成膜し、ＲＩＥにより所望のパ
ターンにエッチングする。成膜方法は通常のスパッタに
より容易に成膜することができる。その後、プラズマＣ
ＶＤ法により不純物濃度が１０20ｃｍ-3のＮ型多結晶シ
リコン２２１、３×１０17ｃｍ-3のＰ型多結晶シリコン
２２２、１０20ｃｍ-3のＰ型多結晶シリコン２２３を成
膜する。多結晶シリコンの成膜条件はＳｉＨ4が１ｓｃ
ｃｍ、Ａｒが３２０ｓｃｃｍ、プラズマを励起する電極
には１８０ＭＨｚ、１５０Ｗを印加し、圧力１０ｍＴｏ
ｒｒのプラズマを励起し、基板はフローティングとし、
温度は３００℃にすればよい。Ｐ型もしくはＮ型にドー
プするときには、同様に不純密度が１０20ｃｍ-3のＰ型
あるいはＮ型のターゲットをスパッタによって、同時に
基板上に成膜すると、そのときのターゲットバイアスに
よって１０16〜１０20ｃｍ-3の任意の濃度にドープされ
た多結晶シリコンが成膜できる（図１３（ａ））。
【０１０１】その後ＲＩＥにより多結晶シリコン２２
１，２２２，２２３の３層をエッチングし（図１３
（ｂ））、その後酸化膜２２４を堆積してから半導体２
２３が露出するまで平坦化を行い、次に露出した半導体
２２３上にのみ金属層２２５を選択成長させる（図１３
（ｃ））。さらに、半導体の金属上への選択成長技術に
より、金属２２５上にのみ半導体層２２６を形成する。
ふたたび金属の半導体上への選択成長技術により、半導
体層２２６上にのみ金属２２７を形成して、図１３の
（ｄ）の構造となる。金属２２５、２２７の半導体上へ
の選択成長は、実施例２に述べた方法で行える。
１，２２２，２２３の３層をエッチングし（図１３
（ｂ））、その後酸化膜２２４を堆積してから半導体２
２３が露出するまで平坦化を行い、次に露出した半導体
２２３上にのみ金属層２２５を選択成長させる（図１３
（ｃ））。さらに、半導体の金属上への選択成長技術に
より、金属２２５上にのみ半導体層２２６を形成する。
ふたたび金属の半導体上への選択成長技術により、半導
体層２２６上にのみ金属２２７を形成して、図１３の
（ｄ）の構造となる。金属２２５、２２７の半導体上へ
の選択成長は、実施例２に述べた方法で行える。
【０１０２】（実施例５）本発明の実施例５の装置は、
ショットキーダイオードの整流素子とアンチヒューズ型
のメモリ要素とを有するセルで構成されたものである。
図１４は本実施例の装置を説明するための模式図であ
る。
ショットキーダイオードの整流素子とアンチヒューズ型
のメモリ要素とを有するセルで構成されたものである。
図１４は本実施例の装置を説明するための模式図であ
る。
【０１０３】本実施例の装置について、作製工程に沿っ
てその構造について述べる。まず絶縁膜表面を有する基
板２３０として、ＳｉＯ2を有するシリコンウェハ上に
下地導体となる金属２３１としてＷを成膜した（図１４
（ａ））。
てその構造について述べる。まず絶縁膜表面を有する基
板２３０として、ＳｉＯ2を有するシリコンウェハ上に
下地導体となる金属２３１としてＷを成膜した（図１４
（ａ））。
【０１０４】その後、Ｗ膜をパターニングしてから絶縁
膜２３２を成膜し、コンタクトホールを開けた。そし
て、前出の実施例同様にＰ型のポリシリコン層２３３と
Ｐ+型のポリシリコン層２３４とを堆積させた。
膜２３２を成膜し、コンタクトホールを開けた。そし
て、前出の実施例同様にＰ型のポリシリコン層２３３と
Ｐ+型のポリシリコン層２３４とを堆積させた。
【０１０５】Ｐ層２３３はボロンを３×１０17ｃｍ-3程
含む層厚０．２μｍのポリシリコン、Ｐ+層２３４はボ
ロンを１×１０20ｃｍ-3程含む層厚０．１μｍのポリシ
リコンとした（図１４（ｂ））。
含む層厚０．２μｍのポリシリコン、Ｐ+層２３４はボ
ロンを１×１０20ｃｍ-3程含む層厚０．１μｍのポリシ
リコンとした（図１４（ｂ））。
【０１０６】次に、Ｗ膜２３５を５０ｎｍ選択成長させ
た後、連続的に５０ｎｍのａ−Ｓｉ膜２３６、Ｗ膜２３
７を形成し、メモリ要素を作製した（図１４（ｃ））。
た後、連続的に５０ｎｍのａ−Ｓｉ膜２３６、Ｗ膜２３
７を形成し、メモリ要素を作製した（図１４（ｃ））。
【０１０７】ａ−Ｓｉ膜２３６としては、ボロンを１×
１０18ｃｍ-3程含むＰ型の水素化アモルファスシリコン
を用いた。
１０18ｃｍ-3程含むＰ型の水素化アモルファスシリコン
を用いた。
【０１０８】本実施例の半導体装置ではシリサイド化す
る金属と半導体とのショットキーダイオードを用いる為
に、ドーパント種の切替えが不要になるので、層２３
３、２３４の形成が同一チャンバで容易に行えた。
る金属と半導体とのショットキーダイオードを用いる為
に、ドーパント種の切替えが不要になるので、層２３
３、２３４の形成が同一チャンバで容易に行えた。
【０１０９】また、メモリ要素も選択成長を利用する為
に、マルチチャンバシステムを用いて成膜する事により
界面に不本意な酸素などのコンタミネーションが少なく
なり１０ｍ／ｓｅｃ以上のシリサイド反応速度が得られ
た。これにより、本実施例の装置は、高速で書き込みが
行え、誤動作も生じなかった。
に、マルチチャンバシステムを用いて成膜する事により
界面に不本意な酸素などのコンタミネーションが少なく
なり１０ｍ／ｓｅｃ以上のシリサイド反応速度が得られ
た。これにより、本実施例の装置は、高速で書き込みが
行え、誤動作も生じなかった。
【０１１０】図１４では上層配線を示していないが、こ
れはＷ膜２３７自体を配線状にパターニングして用いて
もよいし、更に別の導電層を形成してもよい。
れはＷ膜２３７自体を配線状にパターニングして用いて
もよいし、更に別の導電層を形成してもよい。
【０１１１】（実施例６）図１５は本発明の実施例６の
装置を示す図である。これは、多数の配線中で、任意の
配線間をショートさせる手法を示している。金属配線２
５１，２５２と導電体配線２５３，２５４に挟まれてア
モルファス半導体２５５，２５６，２５７，２５８が設
けられている。この金属配線２５１，２５２は例えばタ
ングステンやタンタル等であるが、その他の金属でもよ
い。導電体配線２５３、２５４は金属でもよいし高濃度
に不純物ドープされた半導体でもよい。
装置を示す図である。これは、多数の配線中で、任意の
配線間をショートさせる手法を示している。金属配線２
５１，２５２と導電体配線２５３，２５４に挟まれてア
モルファス半導体２５５，２５６，２５７，２５８が設
けられている。この金属配線２５１，２５２は例えばタ
ングステンやタンタル等であるが、その他の金属でもよ
い。導電体配線２５３、２５４は金属でもよいし高濃度
に不純物ドープされた半導体でもよい。
【０１１２】例えば、配線２５２と２５３の間のアンチ
ヒューズ２５５を電気的に導通状態にすることを考え
る。まず最初に、図１５（ａ）に示す様に金属配線２５
１を電圧源２６１に、金属配線２５２を電圧源２６２
に、導電体配線２５３をグラウンド電極に、２５４を電
圧源２６３に接続する。この時、電圧源２６１は電圧源
２６２，２６３よりも小さな電圧を出力している。例え
ば、電圧源２６１の出力はＶDD／２、２６２，２６３は
ＶDDとすると、アモルファス半導体領域２５５にはＶDD
の電圧が、２５６，２５８にはＶDD／２の電圧がかか
り、２５７には電圧はかからない。アモルファス半導体
中でブレークダウンを起こすための電圧がＶDD／２とＶ
DDの間になるようにアモルファス半導体層の厚さや不純
物濃度を設定しておくと、ブレークダウンはアモルファ
ス半導体２５５のみで起こる。よって、アモルファス半
導体２５５だけが金属配線２５２と反応し、低抵抗シリ
サイドとなる。
ヒューズ２５５を電気的に導通状態にすることを考え
る。まず最初に、図１５（ａ）に示す様に金属配線２５
１を電圧源２６１に、金属配線２５２を電圧源２６２
に、導電体配線２５３をグラウンド電極に、２５４を電
圧源２６３に接続する。この時、電圧源２６１は電圧源
２６２，２６３よりも小さな電圧を出力している。例え
ば、電圧源２６１の出力はＶDD／２、２６２，２６３は
ＶDDとすると、アモルファス半導体領域２５５にはＶDD
の電圧が、２５６，２５８にはＶDD／２の電圧がかか
り、２５７には電圧はかからない。アモルファス半導体
中でブレークダウンを起こすための電圧がＶDD／２とＶ
DDの間になるようにアモルファス半導体層の厚さや不純
物濃度を設定しておくと、ブレークダウンはアモルファ
ス半導体２５５のみで起こる。よって、アモルファス半
導体２５５だけが金属配線２５２と反応し、低抵抗シリ
サイドとなる。
【０１１３】この方法で、金属配線及び導電体配線に加
える電圧を変えることにより、任意の場所のアモルファ
ス半導体領域を低抵抗シリサイドに変えることができ
る。これは任意の配線どうしの接続及び絶縁を任意に決
定できることを示している。
える電圧を変えることにより、任意の場所のアモルファ
ス半導体領域を低抵抗シリサイドに変えることができ
る。これは任意の配線どうしの接続及び絶縁を任意に決
定できることを示している。
【０１１４】配線２５２と２５４の間のアンチヒューズ
２５７も電気的に導通状態にする場合は、配線２５４も
接地すればよい。この時、すでにアンチヒューズ２５５
が導通状態になっていると電流が配線２５２からアンチ
ヒューズ２５５を通り、配線２５３に流れるため配線抵
抗などによる電圧降下が配線２５２上で生じることが考
えられる。このときの等価回路を図１５（ｂ）に示す。
２５７も電気的に導通状態にする場合は、配線２５４も
接地すればよい。この時、すでにアンチヒューズ２５５
が導通状態になっていると電流が配線２５２からアンチ
ヒューズ２５５を通り、配線２５３に流れるため配線抵
抗などによる電圧降下が配線２５２上で生じることが考
えられる。このときの等価回路を図１５（ｂ）に示す。
【０１１５】抵抗２７０，２７１，２７３，２７４は配
線２５２，２５３，２５４における抵抗成分である。抵
抗２７２はアンチヒューズ２５５のオン抵抗であり、２
７５はアンチヒューズ２５７を示している。例えば、配
線２５１，２５２，２５３，２５４がＷでできており、
配線幅が１μｍ、配線高さが１μｍとすると、アンチヒ
ューズが１μｍ間隔で並んでいるとき、隣り合うアンチ
ヒューズまでの配線長さ１μｍ当たりの抵抗はせいぜい
０．０５５Ω程度である。
線２５２，２５３，２５４における抵抗成分である。抵
抗２７２はアンチヒューズ２５５のオン抵抗であり、２
７５はアンチヒューズ２５７を示している。例えば、配
線２５１，２５２，２５３，２５４がＷでできており、
配線幅が１μｍ、配線高さが１μｍとすると、アンチヒ
ューズが１μｍ間隔で並んでいるとき、隣り合うアンチ
ヒューズまでの配線長さ１μｍ当たりの抵抗はせいぜい
０．０５５Ω程度である。
【０１１６】これに対して、アンチヒューズのオン抵抗
２７２は数十Ω程度であるので抵抗２７０，２７２，２
７３を流れる電流による抵抗２７０での電圧降下はほと
んどない。結局、アンチヒューズ２７５だけにブレーク
ダウン電圧が印加されるために選択的に導通状態とする
ことができる。
２７２は数十Ω程度であるので抵抗２７０，２７２，２
７３を流れる電流による抵抗２７０での電圧降下はほと
んどない。結局、アンチヒューズ２７５だけにブレーク
ダウン電圧が印加されるために選択的に導通状態とする
ことができる。
【０１１７】この例において、また、電圧源２６１はＶ
DD／２としたが、これはＶDDより小さな電圧を出力すれ
ばよく、ＶDD／２に限ることはない。また、配線に加え
る電圧は正としたが、これはブレークダウン時に電子が
金属側からアモルファス半導体に向かって流れたほうが
金属原子の半導体中へのマイグレーションを引き起こす
ために低抵抗の導通状態を容易に実現できるためであ
る。
DD／２としたが、これはＶDDより小さな電圧を出力すれ
ばよく、ＶDD／２に限ることはない。また、配線に加え
る電圧は正としたが、これはブレークダウン時に電子が
金属側からアモルファス半導体に向かって流れたほうが
金属原子の半導体中へのマイグレーションを引き起こす
ために低抵抗の導通状態を容易に実現できるためであ
る。
【０１１８】アモルファス半導体をはさみ込んでいる配
線材料が両側ともＷ，Ｔａ，Ｔｉ，Ｍｏなどの金属でで
きていれば、電圧の正負はどちらでもよい。
線材料が両側ともＷ，Ｔａ，Ｔｉ，Ｍｏなどの金属でで
きていれば、電圧の正負はどちらでもよい。
【０１１９】金属とアモルファス半導体の反応は、この
例で示したように、所定のアモルファス半導体層に電流
を流すことによって行ってもよいが、レーザやヒータで
熱を外部から与えることによって反応を行ってもよい。
また、熱を外部から与えながら電流を流して反応を起こ
してもよい。両者を併用することにより、反応が容易に
なり高速な配線間の接続が達成される。
例で示したように、所定のアモルファス半導体層に電流
を流すことによって行ってもよいが、レーザやヒータで
熱を外部から与えることによって反応を行ってもよい。
また、熱を外部から与えながら電流を流して反応を起こ
してもよい。両者を併用することにより、反応が容易に
なり高速な配線間の接続が達成される。
【０１２０】本実施例では、２本の金属配線と２本の導
電体配線について述べたが、これはそれぞれ任意の本数
並べてもよく、この場合も同様に、任意の場所の金属配
線と導電体配線の絶縁および接続を、任意に決定するこ
とができる。
電体配線について述べたが、これはそれぞれ任意の本数
並べてもよく、この場合も同様に、任意の場所の金属配
線と導電体配線の絶縁および接続を、任意に決定するこ
とができる。
【０１２１】また、本実施例では、配線が金属で構成さ
れている例を示したが、すべての配線を金属以外のもの
で構成し、そのかわり配線と配線の間に、アモルファス
半導体層に接する金属層を挟み込んでもよい。
れている例を示したが、すべての配線を金属以外のもの
で構成し、そのかわり配線と配線の間に、アモルファス
半導体層に接する金属層を挟み込んでもよい。
【０１２２】以上説明した本実施例の２端子セルは、単
純な構成である為に、低コストでの作成が可能で、印加
電圧の極性もいずれか一方を選択でき、ワード線の配線
抵抗がメモリ要素のオン抵抗（ブレークダウンしたメモ
リ要素の抵抗値）より小さい為、ワード線での電圧降下
もない。
純な構成である為に、低コストでの作成が可能で、印加
電圧の極性もいずれか一方を選択でき、ワード線の配線
抵抗がメモリ要素のオン抵抗（ブレークダウンしたメモ
リ要素の抵抗値）より小さい為、ワード線での電圧降下
もない。
【０１２３】以上の様に２つの配線間にかける電圧によ
って、配線の接続、絶縁を任意に決定できるため、半導
体集積回路において、素子と素子の接続の仕方をＩＣ製
造プロセスの後で設定することができる。これにより、
例えば、ＡＮＤ回路とＯＲ回路を多数並べておいて、そ
れらの回路間を接続する配線を、各ユーザの使用目的に
よって自由に決定することができる、いわゆる、プログ
ラマブル・ロジック・アレイ（ＰＬＡ）を実現すること
ができる。以下にその実施例を示す。
って、配線の接続、絶縁を任意に決定できるため、半導
体集積回路において、素子と素子の接続の仕方をＩＣ製
造プロセスの後で設定することができる。これにより、
例えば、ＡＮＤ回路とＯＲ回路を多数並べておいて、そ
れらの回路間を接続する配線を、各ユーザの使用目的に
よって自由に決定することができる、いわゆる、プログ
ラマブル・ロジック・アレイ（ＰＬＡ）を実現すること
ができる。以下にその実施例を示す。
【０１２４】（実施例７）本発明の第７の実施例を図１
６、１７に示す。
６、１７に示す。
【０１２５】図１６はその回路構成を、図１７（ａ）、
（ｂ）はそれぞれ平面図及びメモリ要素周辺の断面図を
示す。
（ｂ）はそれぞれ平面図及びメモリ要素周辺の断面図を
示す。
【０１２６】本実施例は、ニューロンＭＯＳトランジス
タ（νＭＯＳ）のコントロールゲート（２８９，２９
０，２９１）に印加する信号を決定するコントロールゲ
ートマトリクスの交点に本発明のメモリ要素を用いたも
のである。コントロールゲートマトリクスのビット線２
８１，２８２はνＭＯＳの動作時に所定の高電位及び低
電位に保持される。
タ（νＭＯＳ）のコントロールゲート（２８９，２９
０，２９１）に印加する信号を決定するコントロールゲ
ートマトリクスの交点に本発明のメモリ要素を用いたも
のである。コントロールゲートマトリクスのビット線２
８１，２８２はνＭＯＳの動作時に所定の高電位及び低
電位に保持される。
【０１２７】従って、各コントロールゲート（２８９〜
２９１）に印加すべき電圧をプログラムする為に、メモ
リ要素アンチヒューズ（ＡＦ）を用いる。なお、２８６
〜２８８はダイオードである。
２９１）に印加すべき電圧をプログラムする為に、メモ
リ要素アンチヒューズ（ＡＦ）を用いる。なお、２８６
〜２８８はダイオードである。
【０１２８】書き込み動作はワード線 ２８３〜２８５
とビット線とを用いて、前述した実施例と同様に行え
る。
とビット線とを用いて、前述した実施例と同様に行え
る。
【０１２９】メモリ要素のブレークダウンに応じてコン
トロールゲートに印加される電圧は、フローティングゲ
ート（２９２）との容量結合によってνＭＯＳトランジ
スタのソース・ドレイン間（ＶW、ＶB間）に流れる電流
をコントロールする。
トロールゲートに印加される電圧は、フローティングゲ
ート（２９２）との容量結合によってνＭＯＳトランジ
スタのソース・ドレイン間（ＶW、ＶB間）に流れる電流
をコントロールする。
【０１３０】フローティングゲート２９２の電位は、コ
ントロールゲートにかかる電圧の線形和となる為に、ν
ＭＯＳは単体で多値を扱うことができる。
ントロールゲートにかかる電圧の線形和となる為に、ν
ＭＯＳは単体で多値を扱うことができる。
【０１３１】次に図１７（ｂ）の構造について述べる。
３００はシリコン基板、３０１はＳｉＯ2、２９１はＮ+
型ポリシリコン等のコントロールゲート、２９２はＮ+
型ポリシリコンなどのフローティングゲート、３０２は
層間絶縁膜、３０４はシリサイド化する金属、３０５は
シリサイド反応する水素化アモルファスシリコン、２８
２はビット線となる上層配線、３０３はＰＮダイオード
を形成する為のＰ型ポリシリコン、２８５はＡｌ等の配
線である。
３００はシリコン基板、３０１はＳｉＯ2、２９１はＮ+
型ポリシリコン等のコントロールゲート、２９２はＮ+
型ポリシリコンなどのフローティングゲート、３０２は
層間絶縁膜、３０４はシリサイド化する金属、３０５は
シリサイド反応する水素化アモルファスシリコン、２８
２はビット線となる上層配線、３０３はＰＮダイオード
を形成する為のＰ型ポリシリコン、２８５はＡｌ等の配
線である。
【０１３２】本発明ではνＭＯＳのコントロールゲート
マトリクスにメモリ要素を設けることにより、多値を扱
えるプログラマブルロジックを至極小型化できる。
マトリクスにメモリ要素を設けることにより、多値を扱
えるプログラマブルロジックを至極小型化できる。
【０１３３】（実施例８）本発明の実施例８は、図１、
図２に示す半導体装置の変形例である。図２に示す半導
体層８は、イオン注入されたものであり、１０の配線上
のパッシベーション膜は約２５０℃以下の低温で形成し
た膜である。イオン注入なされていない場合に比較して
シリサイド反応の速度が約２割向上した。これにより書
き込み速度が向上するばかりでなく、書き込み電圧の低
減化にも有効で、より高集積化、低電力化に有効であ
る。
図２に示す半導体装置の変形例である。図２に示す半導
体層８は、イオン注入されたものであり、１０の配線上
のパッシベーション膜は約２５０℃以下の低温で形成し
た膜である。イオン注入なされていない場合に比較して
シリサイド反応の速度が約２割向上した。これにより書
き込み速度が向上するばかりでなく、書き込み電圧の低
減化にも有効で、より高集積化、低電力化に有効であ
る。
【０１３４】これらの素子作製方法について以下に説明
する。Ｐ型層を有するシリコン基板を用意して、周知の
ＮＭＯＳプロセスにてｎ+ドレイン領域６を形成し、Ｃ
ＶＤによりＳｉＯ2膜を形成した後、一辺１μｍのほぼ
正方形のコンタクトホールを開けた。次にプラズマＣＶ
Ｄにより５０ｎｍのノンドープ水素化アモルファスシリ
コンを形成した。条件は以下の通り。
する。Ｐ型層を有するシリコン基板を用意して、周知の
ＮＭＯＳプロセスにてｎ+ドレイン領域６を形成し、Ｃ
ＶＤによりＳｉＯ2膜を形成した後、一辺１μｍのほぼ
正方形のコンタクトホールを開けた。次にプラズマＣＶ
Ｄにより５０ｎｍのノンドープ水素化アモルファスシリ
コンを形成した。条件は以下の通り。
【０１３５】 使用ガス（流量）・・・ SiH4 (3SCCM)、Ar (320SCCM) プラズマ条件 ・・・ 180MHz、150W 圧力 ・・・ 10mTorr 基板温度 ・・・ 300℃ 次に、基板を外気にさらすことなく、不活性雰囲気の搬
送チャンバを介してＣＶＤチャンバから別のＣＶＤチャ
ンバに移送した。このチャンバでは、以下の条件下でタ
ングステン膜を５０ｎｍ厚で形成した。
送チャンバを介してＣＶＤチャンバから別のＣＶＤチャ
ンバに移送した。このチャンバでは、以下の条件下でタ
ングステン膜を５０ｎｍ厚で形成した。
【０１３６】使用ガス ・・・ H2/Ar/WF6/SiH4
( 流量比 100:100:10:4 ) 圧力 ・・・ 120mTorr 基板温度 ・・・ 210℃ 成膜速度 ・・・ 1.2μｍ/min 次に、マルチチャンバシステムから基板を取り出して、
フォトリソグラフィにより、アモルファスシリコン膜と
タングステン膜を図２の形状にパターニングした。Ｗ以
外にＴａ等の金属でもよい。
( 流量比 100:100:10:4 ) 圧力 ・・・ 120mTorr 基板温度 ・・・ 210℃ 成膜速度 ・・・ 1.2μｍ/min 次に、マルチチャンバシステムから基板を取り出して、
フォトリソグラフィにより、アモルファスシリコン膜と
タングステン膜を図２の形状にパターニングした。Ｗ以
外にＴａ等の金属でもよい。
【０１３７】パターニング後、上記メタルを介してボロ
ンを加速電圧２５ｋｅＶ、ドーズ量５×１０12ｃｍ-2で
１回目のイオン注入を行った。つづいて２回目のイオン
注入をＳｉ、Ａｒ、Ｐ、Ａｓイオン注入により、それぞ
れ加速電圧 ５０〜１１０ｋｅＶで行い、上記アモルフ
ァス層にイオンを注入した。
ンを加速電圧２５ｋｅＶ、ドーズ量５×１０12ｃｍ-2で
１回目のイオン注入を行った。つづいて２回目のイオン
注入をＳｉ、Ａｒ、Ｐ、Ａｓイオン注入により、それぞ
れ加速電圧 ５０〜１１０ｋｅＶで行い、上記アモルフ
ァス層にイオンを注入した。
【０１３８】その後、配線用のＡｌをＲＦ−ＤＣスパッ
タリングで成膜し、パターニングした。Ａｌの成膜条件
は以下の通り。
タリングで成膜し、パターニングした。Ａｌの成膜条件
は以下の通り。
【０１３９】使用ガス ・・・ Ar ( 82 SCCM ) 供給電力 ・・・ 80W 圧力 ・・・ 3mTorr ターゲットバイアス ・・・ -200V 基板バイアス ・・・ -20V 基板温度 ・・・ 室温 最後に、ＳｉＮパッシベーション膜を２５０℃以下で成
膜した。２５０℃を越えると、一部でシリサイド反応が
起こることあり、パッシベーションは２５０℃以下です
るのが好ましいことが分かった。この低温成膜によりイ
オン注入された層にはなにも変質は生じなく、安定な半
導体装置となった。
膜した。２５０℃を越えると、一部でシリサイド反応が
起こることあり、パッシベーションは２５０℃以下です
るのが好ましいことが分かった。この低温成膜によりイ
オン注入された層にはなにも変質は生じなく、安定な半
導体装置となった。
【０１４０】上記構成において、半導体層８は必ずしも
ａ−Ｓｉ層でなくても、ｐｏｌｙＳｉでも良く、以上の
イオン注入によりイオン注入されたａ−Ｓｉとなるた
め、同等の特性が得られた。
ａ−Ｓｉ層でなくても、ｐｏｌｙＳｉでも良く、以上の
イオン注入によりイオン注入されたａ−Ｓｉとなるた
め、同等の特性が得られた。
【０１４１】（実施例９）本発明の実施例９は、図１２
に示す構成の装置で２０２，２１２に示す第１の半導体
領域としてのａ−Ｓｉ層をノンドープ層とし、第２の半
導体層の一部としての２０５，２１５をそれぞれＰ型ａ
−Ｓｉ層、Ｎ型ａ−Ｓｉ層としたものである。この場
合、ノンドープａ−Ｓｉ層２０２，２１２の膜厚は５０
ｎｍ、一方２０５のＰ型ａ−Ｓｉ層の膜厚は７０ｎｍで
濃度は５×１０17ｃｍ-3とし、２１５のＮ型ａ−Ｓｉ層
の膜厚は６０ｎｍで濃度は２×１０17ｃｍ-3とした。こ
の構成により導体つまり金属２０１と２０３との間の抵
抗より整流バリアが形成される金属２０３，２０７との
間の抵抗の方が低く、また同様に金属２１１と２１３と
の間の抵抗より整流バリアが形成される金属２１３，２
１７との間の抵抗の方が低くなっている。これにより、
金属２０１及び金属２１１に書き込みパルスを印加する
と２０２，２１２に示すａ−Ｓｉ層はシリサイド反応を
起こすが、下部２０４，２０５，２０６のａ−Ｓｉ層及
び２１４，２１５，２１６のａ−Ｓｉ層はシリサイド反
応を起こさず、ＰＮ接合が破壊してしまう問題点は生じ
なかった。これは、下部ａ−Ｓｉ層の抵抗を低くしたこ
とにより電流が局所的に流れず電流密度が低下すること
により実現できると考えられる。
に示す構成の装置で２０２，２１２に示す第１の半導体
領域としてのａ−Ｓｉ層をノンドープ層とし、第２の半
導体層の一部としての２０５，２１５をそれぞれＰ型ａ
−Ｓｉ層、Ｎ型ａ−Ｓｉ層としたものである。この場
合、ノンドープａ−Ｓｉ層２０２，２１２の膜厚は５０
ｎｍ、一方２０５のＰ型ａ−Ｓｉ層の膜厚は７０ｎｍで
濃度は５×１０17ｃｍ-3とし、２１５のＮ型ａ−Ｓｉ層
の膜厚は６０ｎｍで濃度は２×１０17ｃｍ-3とした。こ
の構成により導体つまり金属２０１と２０３との間の抵
抗より整流バリアが形成される金属２０３，２０７との
間の抵抗の方が低く、また同様に金属２１１と２１３と
の間の抵抗より整流バリアが形成される金属２１３，２
１７との間の抵抗の方が低くなっている。これにより、
金属２０１及び金属２１１に書き込みパルスを印加する
と２０２，２１２に示すａ−Ｓｉ層はシリサイド反応を
起こすが、下部２０４，２０５，２０６のａ−Ｓｉ層及
び２１４，２１５，２１６のａ−Ｓｉ層はシリサイド反
応を起こさず、ＰＮ接合が破壊してしまう問題点は生じ
なかった。これは、下部ａ−Ｓｉ層の抵抗を低くしたこ
とにより電流が局所的に流れず電流密度が低下すること
により実現できると考えられる。
【０１４２】従って本実施例においては、上記膜厚、濃
度等を用いたがそれに限定されることなく、２０２，２
１２の第１の半導体領域のａ−Ｓｉ層の抵抗よりも第２
の半導体領域の２０４，２０５，２０６、第２の半導体
領域の２１４，２１５，２１６の抵抗がそれぞれ低く設
定されていればよい。本構成では整流バリアを持った整
流器の材料としてａ−Ｓｉを用い、２０２，２１２と同
じ材料で構成しており、シリサイド反応を生じる材料と
なっているが、この場合では整流バリアを持った整流器
側の抵抗を小さくしておけばｐｏｌｙＳｉ、単結晶Ｓｉ
でもよい。
度等を用いたがそれに限定されることなく、２０２，２
１２の第１の半導体領域のａ−Ｓｉ層の抵抗よりも第２
の半導体領域の２０４，２０５，２０６、第２の半導体
領域の２１４，２１５，２１６の抵抗がそれぞれ低く設
定されていればよい。本構成では整流バリアを持った整
流器の材料としてａ−Ｓｉを用い、２０２，２１２と同
じ材料で構成しており、シリサイド反応を生じる材料と
なっているが、この場合では整流バリアを持った整流器
側の抵抗を小さくしておけばｐｏｌｙＳｉ、単結晶Ｓｉ
でもよい。
【０１４３】本実施例では抵抗の大小を膜厚・濃度によ
り実現したが、この手段として金属と第１の半導体領域
とが接するパターン寸法、つまり上部２０１，２０２の
パターンを下部パターン２０３〜２０７より小さく、同
様に上部２１１，２１２のパターンを下部パターン２１
３〜２１７より小さくしてもよい。これにより高集積メ
モリを不良なく安定に動作させることができた。
り実現したが、この手段として金属と第１の半導体領域
とが接するパターン寸法、つまり上部２０１，２０２の
パターンを下部パターン２０３〜２０７より小さく、同
様に上部２１１，２１２のパターンを下部パターン２１
３〜２１７より小さくしてもよい。これにより高集積メ
モリを不良なく安定に動作させることができた。
【０１４４】（実施例１０）本発明の実施例１０は、図
１２に示す構成の半導体装置で、第１の半導体領域の２
０２，２１２のａ−Ｓｉ層をＰ型イオン注入層とし、第
２の半導体領域の一部をなす２０５，２１５をノンドー
プａ−Ｓｉ層としたものである。この場合、実施例９と
異なり導体である金属２０１と２０３との間の抵抗、つ
まり第１の半導体領域の抵抗より導体である金属２０３
と２０７との間の抵抗、つまり第２の半導体層の抵抗の
方が高抵抗に、同様に金属２１１と２１３との間の抵
抗、つまり第１の半導体領域の抵抗より、金属２１３と
２１７との間の抵抗、つまり第２の半導体領域の抵抗の
方が高抵抗になっているが、書き込みパルス印加後、２
０２，２１２のａ−Ｓｉ層がシリサイド反応を起こし、
下部第２の半導体領域のａ−Ｓｉ層、２０４，２０５，
２０６、及び２１４，２１５，２１６はシリサイド化し
なかった。これは、第１の半導体領域のａ−Ｓｉ層２０
２，２１２がイオン注入された層でありシリサイド化し
やすい為で、整流バリアを持つ整流器側が上部第１の半
導体領域の２０２，２１２のａ−Ｓｉ層よりも高抵抗で
も可能であることが分かった。
１２に示す構成の半導体装置で、第１の半導体領域の２
０２，２１２のａ−Ｓｉ層をＰ型イオン注入層とし、第
２の半導体領域の一部をなす２０５，２１５をノンドー
プａ−Ｓｉ層としたものである。この場合、実施例９と
異なり導体である金属２０１と２０３との間の抵抗、つ
まり第１の半導体領域の抵抗より導体である金属２０３
と２０７との間の抵抗、つまり第２の半導体層の抵抗の
方が高抵抗に、同様に金属２１１と２１３との間の抵
抗、つまり第１の半導体領域の抵抗より、金属２１３と
２１７との間の抵抗、つまり第２の半導体領域の抵抗の
方が高抵抗になっているが、書き込みパルス印加後、２
０２，２１２のａ−Ｓｉ層がシリサイド反応を起こし、
下部第２の半導体領域のａ−Ｓｉ層、２０４，２０５，
２０６、及び２１４，２１５，２１６はシリサイド化し
なかった。これは、第１の半導体領域のａ−Ｓｉ層２０
２，２１２がイオン注入された層でありシリサイド化し
やすい為で、整流バリアを持つ整流器側が上部第１の半
導体領域の２０２，２１２のａ−Ｓｉ層よりも高抵抗で
も可能であることが分かった。
【０１４５】本構成の整流器としては、ＰＩＮ型を用い
たが、これに限定されることなくショットキー型整流器
でもよい。本素子の構成により安定な動作が実現でき、
高集積メモリには好適である。
たが、これに限定されることなくショットキー型整流器
でもよい。本素子の構成により安定な動作が実現でき、
高集積メモリには好適である。
【０１４６】（実施例１１）本発明の実施例１１は、図
１２に示す構成の装置で金属２０３，２１３を第２の半
導体領域２０４，２１４とシリサイド反応を起こさない
金属材料によって構成したものである。シリサイド反応
を起こさない金属材料としてＡｌ−Ｓｉ合金を用いたと
ころ、第２の半導体領域２０４，２１４の不純物濃度を
５×１０17ｃｍ-3としたときにも第２の半導体領域２０
４，２０５，２０６あるいは２１４，２１５，２１６
は、金属２０７，２０３あるいは２１７，２１３と反応
してシリサイドを形成することはなかった。本実施例に
おけるシリサイド化しない金属材料を用いる手法は、実
施例９、１０に示した手法と同様に書き込み時に第２の
半導体領域が誤って反応することを防ぐために非常に有
効である。また、本実施例では金属２０３，２０７，２
１３，２１７の全てを、シリサイドを形成しない金属で
構成したが、本実施例にとらわれずその一部に対して行
うことも可能である。例えば、２０３，２１３を複数の
導電材料によって構成し、そのうち第２の半導体層と接
する部分のみを、シリサイド化しない金属とすることも
可能である。
１２に示す構成の装置で金属２０３，２１３を第２の半
導体領域２０４，２１４とシリサイド反応を起こさない
金属材料によって構成したものである。シリサイド反応
を起こさない金属材料としてＡｌ−Ｓｉ合金を用いたと
ころ、第２の半導体領域２０４，２１４の不純物濃度を
５×１０17ｃｍ-3としたときにも第２の半導体領域２０
４，２０５，２０６あるいは２１４，２１５，２１６
は、金属２０７，２０３あるいは２１７，２１３と反応
してシリサイドを形成することはなかった。本実施例に
おけるシリサイド化しない金属材料を用いる手法は、実
施例９、１０に示した手法と同様に書き込み時に第２の
半導体領域が誤って反応することを防ぐために非常に有
効である。また、本実施例では金属２０３，２０７，２
１３，２１７の全てを、シリサイドを形成しない金属で
構成したが、本実施例にとらわれずその一部に対して行
うことも可能である。例えば、２０３，２１３を複数の
導電材料によって構成し、そのうち第２の半導体層と接
する部分のみを、シリサイド化しない金属とすることも
可能である。
【０１４７】本素子の構造により、意図しない部分での
シリサイド反応を防ぐことができ、動作の安定した信頼
性の高い高集積メモリを実現することが可能である。
シリサイド反応を防ぐことができ、動作の安定した信頼
性の高い高集積メモリを実現することが可能である。
【０１４８】次に、本発明の半導体装置及びその応用例
について、図１７から図３０を用いて説明する。
について、図１７から図３０を用いて説明する。
【０１４９】（実施例１２）図１８に本発明の第１２の
実施例を示す。すべての論理関数はＡＮＤとＯＲ論理の
結合により表わすことができることは既知の事実であ
る。この回路は、ＡＮＤ回路とＯＲ回路をあらかじめ用
意しておき、これらの回路の入出力配線の接続・絶縁を
ＩＣ製造プロセス後に任意に決定することで、任意の関
数を実現することができる、いわゆるプログラマブル・
ロジック・アレイ（ＰＬＡ）である。本実施例では、説
明を簡単にするために２入力の排他的論理和（ＸＯＲ）
を例にして説明する。
実施例を示す。すべての論理関数はＡＮＤとＯＲ論理の
結合により表わすことができることは既知の事実であ
る。この回路は、ＡＮＤ回路とＯＲ回路をあらかじめ用
意しておき、これらの回路の入出力配線の接続・絶縁を
ＩＣ製造プロセス後に任意に決定することで、任意の関
数を実現することができる、いわゆるプログラマブル・
ロジック・アレイ（ＰＬＡ）である。本実施例では、説
明を簡単にするために２入力の排他的論理和（ＸＯＲ）
を例にして説明する。
【０１５０】図１８（ａ）において３４１，３４２は２
入力ＡＮＤ回路であり、３４８は２入力ＯＲ回路であ
る。３３９，３４０はインバータである。これらの回路
は通常のＩＣプロセス技術によって作ることができる。
３３０〜３３７，３４３〜３４７は入出力配線である。
これらの配線は金属でもよいし、それ以外の導電体でも
よい。配線３３０〜３３３は配線３３４〜３３７とは異
なる層で形成し、配線３４３と３４４は配線３４５，３
４６と異なる層で形成してある。
入力ＡＮＤ回路であり、３４８は２入力ＯＲ回路であ
る。３３９，３４０はインバータである。これらの回路
は通常のＩＣプロセス技術によって作ることができる。
３３０〜３３７，３４３〜３４７は入出力配線である。
これらの配線は金属でもよいし、それ以外の導電体でも
よい。配線３３０〜３３３は配線３３４〜３３７とは異
なる層で形成し、配線３４３と３４４は配線３４５，３
４６と異なる層で形成してある。
【０１５１】図１８（ｂ）は、図１８（ａ）の配線３３
０と配線３３７の交点３３８の構造を示している。３４
９で示される層は金属層であり、この層にアモルファス
半導体層３５０が接している。配線３３０と３３７の内
どちらか一方が金属の時は、金属層３４９はあってもよ
いしなくてもよい。また、アモルファス半導体層と金属
層が接する構造は、配線３３０と３３７の間に複数個あ
ってもよい。
０と配線３３７の交点３３８の構造を示している。３４
９で示される層は金属層であり、この層にアモルファス
半導体層３５０が接している。配線３３０と３３７の内
どちらか一方が金属の時は、金属層３４９はあってもよ
いしなくてもよい。また、アモルファス半導体層と金属
層が接する構造は、配線３３０と３３７の間に複数個あ
ってもよい。
【０１５２】例えば、配線３３０と３３７の間に電圧を
かけて、アモルファス半導体層３５０中でブレークダウ
ンを起こし、低抵抗シリサイドを形成することで、配線
３３０と３３７を電気的に選択して電気的に接続するこ
とができる。図１８（ａ）の３３８で示しているような
黒い丸は、配線と配線が選択的に接続されたことを示し
ており、これらの接続はＩＣ製造プロセスの最終段階も
しくは全プロセス終了後に選択的に行うことが可能であ
る。
かけて、アモルファス半導体層３５０中でブレークダウ
ンを起こし、低抵抗シリサイドを形成することで、配線
３３０と３３７を電気的に選択して電気的に接続するこ
とができる。図１８（ａ）の３３８で示しているような
黒い丸は、配線と配線が選択的に接続されたことを示し
ており、これらの接続はＩＣ製造プロセスの最終段階も
しくは全プロセス終了後に選択的に行うことが可能であ
る。
【０１５３】例えば、配線間の接続を図１８（ａ）の様
に行うと、入力Ａ，Ｂに対して、出力３４７の値はＡ，
Ｂの排他的論理和となる。ここでは排他的論理和を実現
する配線の接続をしているが、接続する配線を変えるこ
とにより、２入力のすべての論理演算を実現することが
可能である。
に行うと、入力Ａ，Ｂに対して、出力３４７の値はＡ，
Ｂの排他的論理和となる。ここでは排他的論理和を実現
する配線の接続をしているが、接続する配線を変えるこ
とにより、２入力のすべての論理演算を実現することが
可能である。
【０１５４】ここでは２入力について考えたが、入力・
ＡＮＤ回路・ＯＲ回路の数は必要に応じて任意に増やし
てもよく、同様に多入力の任意の論理関数を実現するこ
とができる。
ＡＮＤ回路・ＯＲ回路の数は必要に応じて任意に増やし
てもよく、同様に多入力の任意の論理関数を実現するこ
とができる。
【０１５５】また、このように配線間を任意に接続する
技術はＰＬＡのみならず、多数の演算ユニット間の配線
を任意に接続する、フィールド・プログラマブル・ゲー
ト・アレイ（ＦＰＧＡ）に応用できることは言うまでも
ない。
技術はＰＬＡのみならず、多数の演算ユニット間の配線
を任意に接続する、フィールド・プログラマブル・ゲー
ト・アレイ（ＦＰＧＡ）に応用できることは言うまでも
ない。
【０１５６】（実施例１３）本発明の第１３の実施例で
あるリード・オンリー・メモリ（ＲＯＭ）を図１９に示
す。図１９のスイッチ３９０，３９１は、図２０（ａ）
に示すようにＮＭＯＳを用いて実現できるが、図２０
（ｂ）のようにＣＭＯＳインバータで構成してもよい。
図２０（ａ）でノード４０１の電圧は、Φ１を「１」に
すると電源電圧がトランジスタ４０２を通して現われ、
Φ１を「０」にするとトランジスタ４０３を通してグラ
ウンド電圧が現われる。図２０（ｂ）では、Φ１が
「１」で出力端子４０５にはグラウンド電圧が、Φ１が
「０」で出力端子４０５には電源電圧が現われる。
あるリード・オンリー・メモリ（ＲＯＭ）を図１９に示
す。図１９のスイッチ３９０，３９１は、図２０（ａ）
に示すようにＮＭＯＳを用いて実現できるが、図２０
（ｂ）のようにＣＭＯＳインバータで構成してもよい。
図２０（ａ）でノード４０１の電圧は、Φ１を「１」に
すると電源電圧がトランジスタ４０２を通して現われ、
Φ１を「０」にするとトランジスタ４０３を通してグラ
ウンド電圧が現われる。図２０（ｂ）では、Φ１が
「１」で出力端子４０５にはグラウンド電圧が、Φ１が
「０」で出力端子４０５には電源電圧が現われる。
【０１５７】また、スイッチ３９２，３９３はノード３
７０，３７３を電源電圧端子に接続した状態、グラウン
ド端子に接続した状態、フローティング状態の３状態に
設定できるスイッチで、図２０（ｃ）に示すようにＮＭ
ＯＳを用いて実現できる。
７０，３７３を電源電圧端子に接続した状態、グラウン
ド端子に接続した状態、フローティング状態の３状態に
設定できるスイッチで、図２０（ｃ）に示すようにＮＭ
ＯＳを用いて実現できる。
【０１５８】また、図２０（ｄ）に示すようにＣＭＯＳ
インバータとＮＭＯＳで構成してもよい。図２０（ｃ）
でノード４１０はΦ２を「０」にするとトランジスタ４
０７がカットオフし、フローティングになる。Φ２が
「１」のもとでは、Φ１を「１」にするとトランジスタ
４０８，４０７を通して電源電圧が、Φ１を「０」にす
るとトランジスタ４０９，４０７を通してグラウンド電
圧がノード４１０に現われる。図２０（ｄ）ではノード
４１３は、Φ２を「０」にするとフローティングにな
る。Φ２が「１」のもとでは、Φ１を「１」にするとグ
ラウンド電圧が、Φ１を「０」にすると電源電圧がノー
ド４１３に現われる。
インバータとＮＭＯＳで構成してもよい。図２０（ｃ）
でノード４１０はΦ２を「０」にするとトランジスタ４
０７がカットオフし、フローティングになる。Φ２が
「１」のもとでは、Φ１を「１」にするとトランジスタ
４０８，４０７を通して電源電圧が、Φ１を「０」にす
るとトランジスタ４０９，４０７を通してグラウンド電
圧がノード４１０に現われる。図２０（ｄ）ではノード
４１３は、Φ２を「０」にするとフローティングにな
る。Φ２が「１」のもとでは、Φ１を「１」にするとグ
ラウンド電圧が、Φ１を「０」にすると電源電圧がノー
ド４１３に現われる。
【０１５９】図２０（ａ）、（ｃ）において、ＮＭＯＳ
４０２，４０３，４０８，４０９，４０７はＰＭＯＳで
もよいし、図２０（ｅ）に示すようなＣＭＯＳ構成のア
ナログスイッチでもよい。ＣＭＯＳ構成のアナログスイ
ッチにおいて、Φ１を「１」にするとノード４１４の電
圧と同じ電圧が４１５に現われる。
４０２，４０３，４０８，４０９，４０７はＰＭＯＳで
もよいし、図２０（ｅ）に示すようなＣＭＯＳ構成のア
ナログスイッチでもよい。ＣＭＯＳ構成のアナログスイ
ッチにおいて、Φ１を「１」にするとノード４１４の電
圧と同じ電圧が４１５に現われる。
【０１６０】図１９の等価回路を図２１に示す。説明を
簡単にするために、図１９をこの等価回路を用いて説明
する。
簡単にするために、図１９をこの等価回路を用いて説明
する。
【０１６１】まずＲＯＭへの書き込みについて説明す
る。この書き込みは、ＩＣプロセスの最終段階（例えば
パッケージングの前）に行ってもよいし、全ＩＣプロセ
ス終了後に行ってもよい。
る。この書き込みは、ＩＣプロセスの最終段階（例えば
パッケージングの前）に行ってもよいし、全ＩＣプロセ
ス終了後に行ってもよい。
【０１６２】スイッチ４６７は、図１９におけるアモル
ファス半導体層３８８による絶縁状態を等価回路で表わ
したものである。スイッチ４６６，４６８，４６９も同
様にアモルファス半導体層を示しており、書き込み前は
これらのスイッチは全てオフ状態である。ＰＮダイオー
ド４７１は図１９における３８７，３８６のＰＮ接合を
示している。ＰＮダイオード４７０，４７２，４７３も
同様である。
ファス半導体層３８８による絶縁状態を等価回路で表わ
したものである。スイッチ４６６，４６８，４６９も同
様にアモルファス半導体層を示しており、書き込み前は
これらのスイッチは全てオフ状態である。ＰＮダイオー
ド４７１は図１９における３８７，３８６のＰＮ接合を
示している。ＰＮダイオード４７０，４７２，４７３も
同様である。
【０１６３】４５３，４５６はワードラインで、４６
０，４６４はビットラインである。スイッチ４５０，４
５４は例えば図２０（ａ）あるいは図２０（ｂ）に示し
たスイッチであり、スイッチ４５８，４６２は例えば図
２０（ｃ）あるいは図２０（ｄ）で示したスイッチであ
る。４７５，４７７，４７９，４８１はビットラインの
信号を増幅し、その「１」，「０」を判断するセンスア
ンプを構成するインバータである。
０，４６４はビットラインである。スイッチ４５０，４
５４は例えば図２０（ａ）あるいは図２０（ｂ）に示し
たスイッチであり、スイッチ４５８，４６２は例えば図
２０（ｃ）あるいは図２０（ｄ）で示したスイッチであ
る。４７５，４７７，４７９，４８１はビットラインの
信号を増幅し、その「１」，「０」を判断するセンスア
ンプを構成するインバータである。
【０１６４】説明のために、スイッチ４６８で表わされ
るアモルファス半導体を選択的に低抵抗シリサイドと
し、等価的にスイッチ４６８をオンにする方法について
示す。実際は、スイッチ４６８だけに限らず任意のアモ
ルファス半導体を選択的に低抵抗シリサイドとすること
ができることは言うまでもない。また、ワードライン、
ビットラインの本数は任意に増やしても、同様の方法で
任意の場所のアモルファス半導体を選択的に低抵抗シリ
サイドとすることができることは言うまでもない。
るアモルファス半導体を選択的に低抵抗シリサイドと
し、等価的にスイッチ４６８をオンにする方法について
示す。実際は、スイッチ４６８だけに限らず任意のアモ
ルファス半導体を選択的に低抵抗シリサイドとすること
ができることは言うまでもない。また、ワードライン、
ビットラインの本数は任意に増やしても、同様の方法で
任意の場所のアモルファス半導体を選択的に低抵抗シリ
サイドとすることができることは言うまでもない。
【０１６５】最初、スイッチ４５０，４５４，４５８，
４６２は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。
４６２は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。
【０１６６】その後スイッチ４６２を電圧源側に接続し
て、ビットライン４６４の電位を電源電圧ＶDDにする。
この時、ワードライン４５６，４５３とビットライン４
６４の間には、ＶDDの電圧がかかることになるが、この
電圧の方向はＰＮ接合４７１，４７３にとって、逆バイ
アスとなる。ＰＮ接合の逆バイアス時の抵抗を、アモル
ファス半導体層の抵抗に比べて十分大きくしておけば、
ワードライン４５６，４５３とビットライン４６４の間
にかかる電圧のほとんどは、ＰＮ接合にかかる。このた
め、スイッチ４６７，４６９で示されるアモルファス半
導体領域はブレークダウンすることはなく、つねに高抵
抗層のままである。
て、ビットライン４６４の電位を電源電圧ＶDDにする。
この時、ワードライン４５６，４５３とビットライン４
６４の間には、ＶDDの電圧がかかることになるが、この
電圧の方向はＰＮ接合４７１，４７３にとって、逆バイ
アスとなる。ＰＮ接合の逆バイアス時の抵抗を、アモル
ファス半導体層の抵抗に比べて十分大きくしておけば、
ワードライン４５６，４５３とビットライン４６４の間
にかかる電圧のほとんどは、ＰＮ接合にかかる。このた
め、スイッチ４６７，４６９で示されるアモルファス半
導体領域はブレークダウンすることはなく、つねに高抵
抗層のままである。
【０１６７】ワードライン４５６，４５３とビットライ
ン４６０の間には電圧はかかっていないので、この時点
においては、スイッチ４６６，４６８で示されるアモル
ファス半導体領域もブレークダウンすることはなく、つ
ねに高抵抗層のままである。
ン４６０の間には電圧はかかっていないので、この時点
においては、スイッチ４６６，４６８で示されるアモル
ファス半導体領域もブレークダウンすることはなく、つ
ねに高抵抗層のままである。
【０１６８】つぎに、スイッチ４５４を４５５側にし
て、ワードライン４５６の電位をＶDDに上げると、ワー
ドライン４５６とビットライン４６０の間にはＶDDがか
かり、ワードライン４５６とビットライン４６４の間に
は電位差はなくなる。
て、ワードライン４５６の電位をＶDDに上げると、ワー
ドライン４５６とビットライン４６０の間にはＶDDがか
かり、ワードライン４５６とビットライン４６４の間に
は電位差はなくなる。
【０１６９】この時、ワードライン４５６とビットライ
ン４６４の間には電圧はかかっていないので、この時点
においては、スイッチ４６９で示されるアモルファス半
導体領域はブレークダウンすることはなく、つねに高抵
抗層のままである。
ン４６４の間には電圧はかかっていないので、この時点
においては、スイッチ４６９で示されるアモルファス半
導体領域はブレークダウンすることはなく、つねに高抵
抗層のままである。
【０１７０】しかし、ワードライン４５６とビットライ
ン４６０の間にはＶDDがかかり、しかもこの方向はＰＮ
接合４７２にとって順方向であるために、この時のＰＮ
接合の抵抗はスイッチ４６８で示されるアモルファス半
導体領域の抵抗に比べて十分小さくなり、ＶDDのほとん
どはスイッチ４６８で示されるアモルファス半導体領域
にかかる。よって、スイッチ４６８で示されるアモルフ
ァス半導体領域中でブレークダウンが生じ、低抵抗シリ
サイドとなり、等価的にスイッチ４６８はオンする。こ
れによって、ワードライン４５６とビットライン４６０
の交点のメモリセルに「１」が書き込まれたことにな
る。
ン４６０の間にはＶDDがかかり、しかもこの方向はＰＮ
接合４７２にとって順方向であるために、この時のＰＮ
接合の抵抗はスイッチ４６８で示されるアモルファス半
導体領域の抵抗に比べて十分小さくなり、ＶDDのほとん
どはスイッチ４６８で示されるアモルファス半導体領域
にかかる。よって、スイッチ４６８で示されるアモルフ
ァス半導体領域中でブレークダウンが生じ、低抵抗シリ
サイドとなり、等価的にスイッチ４６８はオンする。こ
れによって、ワードライン４５６とビットライン４６０
の交点のメモリセルに「１」が書き込まれたことにな
る。
【０１７１】この一連の書き込み動作をまとめると、以
下の３つの動作を繰り返すことで任意の場所のメモリセ
ルに「１」を書き込むことができる。 １）全てのワードライン、ビットラインの電位をグラウ
ンドにする。 ２）書き込みたいメモリセルが接続されているビットラ
インの電位はグラウンドのままで、それ以外のビットラ
インの電位をＶDDとする。 ３）書き込みたいメモリセルが接続されているワードラ
インの電位をＶDDとする。
下の３つの動作を繰り返すことで任意の場所のメモリセ
ルに「１」を書き込むことができる。 １）全てのワードライン、ビットラインの電位をグラウ
ンドにする。 ２）書き込みたいメモリセルが接続されているビットラ
インの電位はグラウンドのままで、それ以外のビットラ
インの電位をＶDDとする。 ３）書き込みたいメモリセルが接続されているワードラ
インの電位をＶDDとする。
【０１７２】また１本のワードラインに接続している複
数のメモリセルに対して同時に書き込むことが可能であ
る。ワードラインを必ず１本だけ選択することで、同ア
ドレスラインに接続された全メモリセルから、任意に選
択した最大全メモリセルに対して同時に書き込みを行う
ことができる。
数のメモリセルに対して同時に書き込むことが可能であ
る。ワードラインを必ず１本だけ選択することで、同ア
ドレスラインに接続された全メモリセルから、任意に選
択した最大全メモリセルに対して同時に書き込みを行う
ことができる。
【０１７３】複数のメモリセルに対する同時書き込みに
より書き込み時間の短縮を図ることができる。このよう
な方法は、動画のような大容量のデータを大量に書き込
む場合に有効である。但し、図２１に示したような回路
ではスイッチ４６８と４６９に対して同時に書き込むこ
とは難かしくなる。例えばスイッチ４６８が４６９より
もわずかでも速く書き込まれると、ワードラインがスイ
ッチ４６８によってグランドに接続されるため、もはや
４６９には書き込みに必要な電圧がかからなくなるから
である。
より書き込み時間の短縮を図ることができる。このよう
な方法は、動画のような大容量のデータを大量に書き込
む場合に有効である。但し、図２１に示したような回路
ではスイッチ４６８と４６９に対して同時に書き込むこ
とは難かしくなる。例えばスイッチ４６８が４６９より
もわずかでも速く書き込まれると、ワードラインがスイ
ッチ４６８によってグランドに接続されるため、もはや
４６９には書き込みに必要な電圧がかからなくなるから
である。
【０１７４】この問題を解決し、同時書き込みを可能と
する構成を図３０に示す。
する構成を図３０に示す。
【０１７５】図３０は各ビットラインを流れる電流によ
って書き込みが終了したことを検知する検出回路８５０
を加えたメモリ回路を示している。この回路は、書き込
み中のビットライン８５９〜８６１の電位をモニタして
いる。書き込み動作が開始した瞬間では、書き込みを行
うメモリセルに接続しているワードライン８５８とビッ
トラインの電位８５９〜８６１は、それぞれＶDDとグラ
ウンド電位である。書き込みが始まりメモリセル８５４
が低抵抗シリサイドとなると、大電流が流れビットライ
ン８５９の電位が上昇してＶｏｎ（インバータ８６３、
８６２の閾値）を越える。検出回路８５０がそれを検知
しＮＭＯＳ８６２をオフにし、ＰＭＯＳ８６４、８６３
をＯＮにすることで、８５０からビットライン８５９を
ＶDDに充電することで、メモリセル８５４への書き込み
を終了させる。
って書き込みが終了したことを検知する検出回路８５０
を加えたメモリ回路を示している。この回路は、書き込
み中のビットライン８５９〜８６１の電位をモニタして
いる。書き込み動作が開始した瞬間では、書き込みを行
うメモリセルに接続しているワードライン８５８とビッ
トラインの電位８５９〜８６１は、それぞれＶDDとグラ
ウンド電位である。書き込みが始まりメモリセル８５４
が低抵抗シリサイドとなると、大電流が流れビットライ
ン８５９の電位が上昇してＶｏｎ（インバータ８６３、
８６２の閾値）を越える。検出回路８５０がそれを検知
しＮＭＯＳ８６２をオフにし、ＰＭＯＳ８６４、８６３
をＯＮにすることで、８５０からビットライン８５９を
ＶDDに充電することで、メモリセル８５４への書き込み
を終了させる。
【０１７６】この動作により、同一ワードライン上の他
のメモリセル８５５、８５６に対しても再び電圧ＶDDが
かかり次々に書き込みが行われていく。この検出回路を
ビットラインごとにとりつけることで複数のメモリセル
への同時書き込みが可能になる。
のメモリセル８５５、８５６に対しても再び電圧ＶDDが
かかり次々に書き込みが行われていく。この検出回路を
ビットラインごとにとりつけることで複数のメモリセル
への同時書き込みが可能になる。
【０１７７】本発明によるアンチヒューズは、通常、回
路動作電圧と書き込み電圧の２種類の電源を必要とす
る。ＥＥＰＲＯＭなどでも２つの電源が必要で、そのた
め昇圧回路等が組み込まれているが、本発明のアンチヒ
ューズでも同様の手法で２つの電源を用意すれば良い。
路動作電圧と書き込み電圧の２種類の電源を必要とす
る。ＥＥＰＲＯＭなどでも２つの電源が必要で、そのた
め昇圧回路等が組み込まれているが、本発明のアンチヒ
ューズでも同様の手法で２つの電源を用意すれば良い。
【０１７８】しかし、本発明のアンチヒューズでは、実
際に高い電圧が必要なのはブレークダウンが起こるまで
の非常に短い時間であることから、回路を簡略化するこ
とができる。また、アンチヒューズは１度しか書き込め
ないことからも、使用頻度の低い書き込み回路は小さな
面積に実現するのが望ましい。
際に高い電圧が必要なのはブレークダウンが起こるまで
の非常に短い時間であることから、回路を簡略化するこ
とができる。また、アンチヒューズは１度しか書き込め
ないことからも、使用頻度の低い書き込み回路は小さな
面積に実現するのが望ましい。
【０１７９】図３４に、アンチヒューズ書き込み回路
で、単一電源を用い省電力で高速書き込み可能な回路の
一例を示す。図３４の回路は、静電容量Ｃ2（９０５）
を介してワードライン９１０にパルス入力Ｖ4を印加す
ることにより、ビットライン９１１とワードライン９１
０との間の電圧を瞬間的にアモルファスシリコンのブレ
ークダウン電圧以上まで増加させる回路を有する単一電
源省電力高速書き込み回路である。図において、９０１
はＰＭＯＳ、９０２、９０３はＮＭＯＳトランジスタで
ある。
で、単一電源を用い省電力で高速書き込み可能な回路の
一例を示す。図３４の回路は、静電容量Ｃ2（９０５）
を介してワードライン９１０にパルス入力Ｖ4を印加す
ることにより、ビットライン９１１とワードライン９１
０との間の電圧を瞬間的にアモルファスシリコンのブレ
ークダウン電圧以上まで増加させる回路を有する単一電
源省電力高速書き込み回路である。図において、９０１
はＰＭＯＳ、９０２、９０３はＮＭＯＳトランジスタで
ある。
【０１８０】図３４の回路を用いて以下のようにしてア
ンチヒューズの書き込みを行うことができる。 １）書き込みを行う前に、書き込みを行うメモリセル９
０６に対応したワードライン９１０の電位をＶDD、ビッ
トライン９１１の電位をグラウンド電位に固定してお
く。この時、Ｖ3にはＶDDを、Ｖ1，Ｖ2，Ｖ4にはグラウ
ンド電位を入力しておく。これにより、トランジスタ９
０１、９０３を介して容量Ｃ1（９０４）への充電が行
われる。 ２）容量Ｃ1（９０４）の充電が完了し、ワードライン
の電位がＶDDまで上昇したら、Ｖ3をグラウンド電位と
へ下げ、Ｖ1をＶDDとする。この時、Ｖ1はグラウンド電
位に固定したままででもよいが、ＶDDとしてＰＭＯＳ９
０１をオフにすることで、書き込み後の貫流電流を流さ
ないようにすることができる ３）その後、Ｖ4にＶDDのパルス電圧を入力する。ここ
で、静電容量Ｃ2はＣ1に比べ、１／５以下の小さな容量
であるように設計する。これにより、Ｖ4にパルスを入
力した時に、ワードラインの電位は約２ＶDDまで瞬間的
に上昇し、ワードライン９１０とビットライン９１１と
の間に２ＶDDの電圧が瞬間的にかかるため、アモルファ
スシリコンのブレークダウンが起こる。このときブレー
クダウンにより容量Ｃ1に蓄積されていた電荷がアンチ
ヒューズを介してグラウンド電位に固定されたビットラ
インに流れ、シリサイド反応が進行し書き込みが行われ
る。
ンチヒューズの書き込みを行うことができる。 １）書き込みを行う前に、書き込みを行うメモリセル９
０６に対応したワードライン９１０の電位をＶDD、ビッ
トライン９１１の電位をグラウンド電位に固定してお
く。この時、Ｖ3にはＶDDを、Ｖ1，Ｖ2，Ｖ4にはグラウ
ンド電位を入力しておく。これにより、トランジスタ９
０１、９０３を介して容量Ｃ1（９０４）への充電が行
われる。 ２）容量Ｃ1（９０４）の充電が完了し、ワードライン
の電位がＶDDまで上昇したら、Ｖ3をグラウンド電位と
へ下げ、Ｖ1をＶDDとする。この時、Ｖ1はグラウンド電
位に固定したままででもよいが、ＶDDとしてＰＭＯＳ９
０１をオフにすることで、書き込み後の貫流電流を流さ
ないようにすることができる ３）その後、Ｖ4にＶDDのパルス電圧を入力する。ここ
で、静電容量Ｃ2はＣ1に比べ、１／５以下の小さな容量
であるように設計する。これにより、Ｖ4にパルスを入
力した時に、ワードラインの電位は約２ＶDDまで瞬間的
に上昇し、ワードライン９１０とビットライン９１１と
の間に２ＶDDの電圧が瞬間的にかかるため、アモルファ
スシリコンのブレークダウンが起こる。このときブレー
クダウンにより容量Ｃ1に蓄積されていた電荷がアンチ
ヒューズを介してグラウンド電位に固定されたビットラ
インに流れ、シリサイド反応が進行し書き込みが行われ
る。
【０１８１】書き込みを行わないメモリセルは、書き込
み開始前に対応するビットラインをＶDDに保持しておく
ことで、前述の書き込み動作を行っても書き込まれるこ
とがない。また、書き込みを行わないメモリセルに対応
したワードラインにＶ4を入力しない場合、ワードライ
ンの電位はグラウンド電位からＶDDのいずれでもよい。
み開始前に対応するビットラインをＶDDに保持しておく
ことで、前述の書き込み動作を行っても書き込まれるこ
とがない。また、書き込みを行わないメモリセルに対応
したワードラインにＶ4を入力しない場合、ワードライ
ンの電位はグラウンド電位からＶDDのいずれでもよい。
【０１８２】図３４の書き込み回路では、静電容量Ｃ1
の放電により書き込み電流は自動的に停止する。従っ
て、低抵抗化が完了したアンチヒューズに無駄な電流を
流すことによる電力の消費が無く、省電力での書き込み
が可能となる。また、ワードラインとグラウンド電位間
の静電容量を、大きな容量のＣ1と小さな容量のＣ2の２
つの直列容量に分けることにより、等価的なワードライ
ンとグラウンド電位間の容量が小さくなる。この結果、
書き込み１回当たりに充放電される電荷量が減少するた
め、更に省電力の書き込みが可能となる。
の放電により書き込み電流は自動的に停止する。従っ
て、低抵抗化が完了したアンチヒューズに無駄な電流を
流すことによる電力の消費が無く、省電力での書き込み
が可能となる。また、ワードラインとグラウンド電位間
の静電容量を、大きな容量のＣ1と小さな容量のＣ2の２
つの直列容量に分けることにより、等価的なワードライ
ンとグラウンド電位間の容量が小さくなる。この結果、
書き込み１回当たりに充放電される電荷量が減少するた
め、更に省電力の書き込みが可能となる。
【０１８３】書き込み時にワードラインの電位を上昇さ
せるのに必要な時間は、Ｃ1をＶDDまで充電する時間に
ほぼ等しくできるので、ワードラインをグラウンド電位
に対し２ＶDDまで充電する場合に比べ充電にかかる時間
を短縮することができる。
せるのに必要な時間は、Ｃ1をＶDDまで充電する時間に
ほぼ等しくできるので、ワードラインをグラウンド電位
に対し２ＶDDまで充電する場合に比べ充電にかかる時間
を短縮することができる。
【０１８４】また、以上の書き込み回路では１つのトラ
ンジスタに書き込み電圧２ＶDDがかかることがないた
め、特に耐圧の高いデバイスで回路を構成する必要がな
い。そのため、周辺回路の設計が容易となる。
ンジスタに書き込み電圧２ＶDDがかかることがないた
め、特に耐圧の高いデバイスで回路を構成する必要がな
い。そのため、周辺回路の設計が容易となる。
【０１８５】読み出し時には、Ｖ2をＶDDとすることで
大きな容量Ｃ1を短絡する。これにより、ワードライン
のグラウンドライン電位に対する容量を小さくできるた
め、非常に高速の読み出しを行うことができる。
大きな容量Ｃ1を短絡する。これにより、ワードライン
のグラウンドライン電位に対する容量を小さくできるた
め、非常に高速の読み出しを行うことができる。
【０１８６】図３４では、トランジスタ９０２はＮＭＯ
Ｓとしたが、ＰＭＯＳを用いてもよい。この場合、上述
の書き込み動作において、ＶDDを入力する代わりにグラ
ウンド電位を入力し、グラウンド電位を入力する代わり
にＶDDを入力する。
Ｓとしたが、ＰＭＯＳを用いてもよい。この場合、上述
の書き込み動作において、ＶDDを入力する代わりにグラ
ウンド電位を入力し、グラウンド電位を入力する代わり
にＶDDを入力する。
【０１８７】書き込み時に入力するパルスＶ4の発生に
も同様の、容量を介した瞬間的な電位の押し上げ効果を
利用することもできる。これにより、Ｖ4の電位を瞬間
的にＶDDよりも大きくすることができる。書き込み電圧
を２ＶDDよりも大きく設計した場合でも大きなＶ4を発
生させることでワードラインの電位を書き込み電圧まで
上昇させることができる。また、本回路において、パル
スＶ4の発生にいかなる方法を用いてもかまわない。ま
た、Ｖ4は電圧ＶDDのパルス波形としたが、これに限る
必要はない。
も同様の、容量を介した瞬間的な電位の押し上げ効果を
利用することもできる。これにより、Ｖ4の電位を瞬間
的にＶDDよりも大きくすることができる。書き込み電圧
を２ＶDDよりも大きく設計した場合でも大きなＶ4を発
生させることでワードラインの電位を書き込み電圧まで
上昇させることができる。また、本回路において、パル
スＶ4の発生にいかなる方法を用いてもかまわない。ま
た、Ｖ4は電圧ＶDDのパルス波形としたが、これに限る
必要はない。
【０１８８】また、図３４の例では、容量を介した書き
込み電圧の発生による書き込みの一例として、単一電源
での書き込み回路を示したが、Ｖ1，Ｖ2，Ｖ3，Ｖ4への
入力は同じ電圧振幅である必要はない。さらに、入力Ｖ
4は静電容量を介してワードラインの電位を上昇させる
効果を持つが、Ｃ1を介さずにＣ2だけを介してワードラ
インに接続してもよく、同様な効果が得られる。
込み電圧の発生による書き込みの一例として、単一電源
での書き込み回路を示したが、Ｖ1，Ｖ2，Ｖ3，Ｖ4への
入力は同じ電圧振幅である必要はない。さらに、入力Ｖ
4は静電容量を介してワードラインの電位を上昇させる
効果を持つが、Ｃ1を介さずにＣ2だけを介してワードラ
インに接続してもよく、同様な効果が得られる。
【０１８９】また、Ｖ4によりワードラインの電圧を上
昇させる代わりに、ビットラインの電圧を瞬間的に引き
上げることにより、同様の効果を得ることができる。図
３４においてワードラインに接続した、Ｃ2を介してＶ4
を入力する回路部分と同様の回路部分をビットライン側
に接続することにより可能となる。この時入力Ｖ4はは
じめにＶDDに保持しておき、書き込み時にグラウンド電
位にすることで、ビットラインの電位を瞬間的に下げる
ことができる。さらに、同様の手法をワードラインとビ
ットラインの両方に用いることも可能である。
昇させる代わりに、ビットラインの電圧を瞬間的に引き
上げることにより、同様の効果を得ることができる。図
３４においてワードラインに接続した、Ｃ2を介してＶ4
を入力する回路部分と同様の回路部分をビットライン側
に接続することにより可能となる。この時入力Ｖ4はは
じめにＶDDに保持しておき、書き込み時にグラウンド電
位にすることで、ビットラインの電位を瞬間的に下げる
ことができる。さらに、同様の手法をワードラインとビ
ットラインの両方に用いることも可能である。
【０１９０】以上のように、本回路により、通常の２電
源回路での回路の複雑化の問題を解決でき、同時に省電
力且つ高速書き込みが可能となる。
源回路での回路の複雑化の問題を解決でき、同時に省電
力且つ高速書き込みが可能となる。
【０１９１】図１９の構造のＲＯＭでは、配線３８２，
３８３，３８４，３８５及び金属層３８９、アモルファ
ス半導体層３８８、Ｐ層３８７、Ｎ+層３８６の周り
は、例えばシリコン酸化膜等の絶縁膜で覆うことにな
る。例えば、オゾンが溶解した超純水、過酸化水素水、
硫酸と過酸化水素水の混合溶液などの液相で界面の絶縁
膜を形成した後にＣＶＤなどで厚い酸化膜を形成しても
よい。半導体に例えばシリコンを用いると、各メモリセ
ル部分において、シリコンの誘電率は周りのシリコン酸
化膜の誘電率より３倍大きくなるため、書き込み時にア
モルファス半導体層に電界をかけたときに、電気力線は
誘電率のより大きなシリコン側に伸びる。これにより、
角に電界が集中する、いわゆる端効果を防ぐことができ
るため、ブレークダウン電流をアモルファス半導体層の
端だけでなく全面で起こすことが可能となり、全面にわ
たって均一な低抵抗金属半導体層を形成することができ
る。これは素子の低抵抗化、高速化にとって非常に大き
な利点となる。金属層３８９とアモルファス半導体層３
８８を入れ替えると、書き込み時に金属層からアモルフ
ァス半導体層に電子が流れ込み、この電子流により金属
原子がアモルファス半導体層に押し出されるため、アモ
ルファス半導体領域を低抵抗化することが容易になる。
３８３，３８４，３８５及び金属層３８９、アモルファ
ス半導体層３８８、Ｐ層３８７、Ｎ+層３８６の周り
は、例えばシリコン酸化膜等の絶縁膜で覆うことにな
る。例えば、オゾンが溶解した超純水、過酸化水素水、
硫酸と過酸化水素水の混合溶液などの液相で界面の絶縁
膜を形成した後にＣＶＤなどで厚い酸化膜を形成しても
よい。半導体に例えばシリコンを用いると、各メモリセ
ル部分において、シリコンの誘電率は周りのシリコン酸
化膜の誘電率より３倍大きくなるため、書き込み時にア
モルファス半導体層に電界をかけたときに、電気力線は
誘電率のより大きなシリコン側に伸びる。これにより、
角に電界が集中する、いわゆる端効果を防ぐことができ
るため、ブレークダウン電流をアモルファス半導体層の
端だけでなく全面で起こすことが可能となり、全面にわ
たって均一な低抵抗金属半導体層を形成することができ
る。これは素子の低抵抗化、高速化にとって非常に大き
な利点となる。金属層３８９とアモルファス半導体層３
８８を入れ替えると、書き込み時に金属層からアモルフ
ァス半導体層に電子が流れ込み、この電子流により金属
原子がアモルファス半導体層に押し出されるため、アモ
ルファス半導体領域を低抵抗化することが容易になる。
【０１９２】また同時書き込みの場合で、発熱の影響が
問題になる場合には、基板を液体または流体で冷却しな
がら、書き込みを行えば良い。
問題になる場合には、基板を液体または流体で冷却しな
がら、書き込みを行えば良い。
【０１９３】次に書き込んだ情報を読み出す方法につい
て述べる。図２２はスイッチ４６６，４６８で表わされ
るアモルファス半導体領域だけが低抵抗シリサイドとな
っている（つまり、メモリの内容が「１」となってい
る）場合の等価回路である。
て述べる。図２２はスイッチ４６６，４６８で表わされ
るアモルファス半導体領域だけが低抵抗シリサイドとな
っている（つまり、メモリの内容が「１」となってい
る）場合の等価回路である。
【０１９４】説明を簡単にするためにここでは、スイッ
チ４６６，４６８で表わされるアモルファス半導体領域
だけが低抵抗シリサイドとなっている場合を考えるが、
実際はこれに限らず、任意の場所のメモリ素子におい
て、アモルファス半導体領域が低抵抗シリサイドとなっ
ていてもよいことは言うまでもない。
チ４６６，４６８で表わされるアモルファス半導体領域
だけが低抵抗シリサイドとなっている場合を考えるが、
実際はこれに限らず、任意の場所のメモリ素子におい
て、アモルファス半導体領域が低抵抗シリサイドとなっ
ていてもよいことは言うまでもない。
【０１９５】最初、スイッチ４５０，４５４，４５８，
４６２は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。
４６２は全てグラウンド電極側にし、全てのワードライ
ンとビットラインを接地する。
【０１９６】次に、スイッチ４５８，４６２をグラウン
ドから切り離し、ビットライン４６０，４６４をフロー
ティング状態にする。
ドから切り離し、ビットライン４６０，４６４をフロー
ティング状態にする。
【０１９７】その後、例えばスイッチ４５４を電源側に
してワードライン４５６の電位を電源電圧ＶDDとする。
スイッチ４６８はオン状態で、また、ＰＮ接合は順方向
バイアスされるので、ビットライン４６０にはワードラ
イン４５６から電流が流れ込み電位が上昇する。インバ
ータ４７７，４８１の閾値をグラウンド電位よりも少し
高く設定しておくと、ビットライン４６０の電位がイン
バータ４７７の閾値を越えると、インバータ４７７は反
転し、それにともなって、インバータ４７５も反転し、
出力ノード４７４の値は、「０」から「１」に変化す
る。この出力変化により、スイッチ４６８で示されるア
モルファス半導体層が実は低抵抗シリサイドとなってい
ることを知ることができる。つまり、メモリセルも情報
が「１」であることを読み出すことができるのである。
してワードライン４５６の電位を電源電圧ＶDDとする。
スイッチ４６８はオン状態で、また、ＰＮ接合は順方向
バイアスされるので、ビットライン４６０にはワードラ
イン４５６から電流が流れ込み電位が上昇する。インバ
ータ４７７，４８１の閾値をグラウンド電位よりも少し
高く設定しておくと、ビットライン４６０の電位がイン
バータ４７７の閾値を越えると、インバータ４７７は反
転し、それにともなって、インバータ４７５も反転し、
出力ノード４７４の値は、「０」から「１」に変化す
る。この出力変化により、スイッチ４６８で示されるア
モルファス半導体層が実は低抵抗シリサイドとなってい
ることを知ることができる。つまり、メモリセルも情報
が「１」であることを読み出すことができるのである。
【０１９８】このとき、スイッチ４６６もショートして
いるが、ワードライン４５３の電位はグラウンド電位
で、ビットライン４６０の電位は正の電位となるので、
ＰＮ接合４７０は逆方向となり、ビットライン４６０か
らワードライン４５３には電流は流れることはない。
いるが、ワードライン４５３の電位はグラウンド電位
で、ビットライン４６０の電位は正の電位となるので、
ＰＮ接合４７０は逆方向となり、ビットライン４６０か
らワードライン４５３には電流は流れることはない。
【０１９９】ビットライン４６４に関しては、スイッチ
４６９がオフなので、ワードライン４５６とビットライ
ン４６４との間には電流が流れず、ビットライン４６４
の電位はグラウンド電位のままである。よって、出力端
子４７８は常に「０」となり、これにより、スイッチ４
６９で示されるアモルファス半導体層が絶縁状態を保持
していることを知ることができる。つまり、メモリセル
も情報が「０」であることを読み出すことができるので
ある。
４６９がオフなので、ワードライン４５６とビットライ
ン４６４との間には電流が流れず、ビットライン４６４
の電位はグラウンド電位のままである。よって、出力端
子４７８は常に「０」となり、これにより、スイッチ４
６９で示されるアモルファス半導体層が絶縁状態を保持
していることを知ることができる。つまり、メモリセル
も情報が「０」であることを読み出すことができるので
ある。
【０２００】次に、スイッチ４６６，４６７で示される
メモリの情報を読み出す場合は、再び全てのワードライ
ンとビットラインを再びグラウンド電位にした後に、全
てのビットラインをフローティングにして、今度はワー
ドライン４５３を電源電圧に上げればよい。ビットライ
ン４６０の電位はスイッチ４６６と順方向ＰＮ接合４７
０を通して流れ込む電流により上昇する。一方、ビット
ライン４６４はスイッチ４６７がオフのため「０」のま
まである。
メモリの情報を読み出す場合は、再び全てのワードライ
ンとビットラインを再びグラウンド電位にした後に、全
てのビットラインをフローティングにして、今度はワー
ドライン４５３を電源電圧に上げればよい。ビットライ
ン４６０の電位はスイッチ４６６と順方向ＰＮ接合４７
０を通して流れ込む電流により上昇する。一方、ビット
ライン４６４はスイッチ４６７がオフのため「０」のま
まである。
【０２０１】この一連の読み出し動作をまとめると、以
下の３つの動作を繰り返すことで任意の場所のメモリセ
ルの情報を読み出すことができる。 １）全てのワードライン、ビットラインの電位をグラウ
ンドにする。 ２）全てのビットラインをフローティングにする。 ３）読み出したいメモリセルが接続されているワードラ
インの電位をＶDDとする。 （このときの各ビットラインに接続されているセンスア
ンプの出力で、メモリの内容をしることができる。）
下の３つの動作を繰り返すことで任意の場所のメモリセ
ルの情報を読み出すことができる。 １）全てのワードライン、ビットラインの電位をグラウ
ンドにする。 ２）全てのビットラインをフローティングにする。 ３）読み出したいメモリセルが接続されているワードラ
インの電位をＶDDとする。 （このときの各ビットラインに接続されているセンスア
ンプの出力で、メモリの内容をしることができる。）
【０２０２】ビットラインがグラウンド電位より少し上
昇し、「１」の情報の読み出しを行ったあとにその読み
出し結果をラッチしてしまえば、それ以降はワードライ
ンを電圧源から切り離してもよい。これにより消費電力
を減少させることができる。
昇し、「１」の情報の読み出しを行ったあとにその読み
出し結果をラッチしてしまえば、それ以降はワードライ
ンを電圧源から切り離してもよい。これにより消費電力
を減少させることができる。
【０２０３】この実施例では、２本のワードラインと２
本のビットラインについて述べたが、これらは任意の本
数でよいことは言うまでもない。その場合も、同じ原理
で任意のメモリセルに書き込みができるとともに、任意
のメモリセルの情報を読み出すことができる。
本のビットラインについて述べたが、これらは任意の本
数でよいことは言うまでもない。その場合も、同じ原理
で任意のメモリセルに書き込みができるとともに、任意
のメモリセルの情報を読み出すことができる。
【０２０４】このＲＯＭの特徴は、メモリ素子が導通状
態（「１」の情報を記憶しているとき）では、低抵抗シ
リサイドと順方向ＰＮ接合を通して情報が読み出される
ために、非常に高速な読み出しが可能になることであ
る。従来のＲＯＭは表面デバイスであるＭＯＳトランジ
スタをスイッチ素子として用いているために電流が小さ
く高速化が困難であった。しかし、順方向ＰＮ接合を流
れる電流は、接合にかかる電圧にたいして指数関数的に
増加するために、表面デバイスであるＭＯＳトランジス
タに比べ大きな電流が流せるので高速化が可能となる。
態（「１」の情報を記憶しているとき）では、低抵抗シ
リサイドと順方向ＰＮ接合を通して情報が読み出される
ために、非常に高速な読み出しが可能になることであ
る。従来のＲＯＭは表面デバイスであるＭＯＳトランジ
スタをスイッチ素子として用いているために電流が小さ
く高速化が困難であった。しかし、順方向ＰＮ接合を流
れる電流は、接合にかかる電圧にたいして指数関数的に
増加するために、表面デバイスであるＭＯＳトランジス
タに比べ大きな電流が流せるので高速化が可能となる。
【０２０５】さらに大きな特徴は、このＲＯＭの構造は
ＩＣプロセスにおいて完全セルフアラインで形成するこ
とが可能であることである。例えば、図１９において、
配線３８５、Ｎ+層３８６、Ｐ層３８７、アモルファス
半導体層３８８、金属層３８９の各層 を連続的に成膜
し、まとめて縦方向の配線パターンでエッチングする。
次に周辺部を、例えばシリコン酸化膜等の絶縁膜で覆い
平坦化した後に配線３８２の層を成膜し、今度はさきほ
どの配線パターンと直行した配線パターンで一番下の配
線３８４，３８５の直近までエッチングする。最後に再
び絶縁膜で覆えば図１９のＲＯＭ部ができる。
ＩＣプロセスにおいて完全セルフアラインで形成するこ
とが可能であることである。例えば、図１９において、
配線３８５、Ｎ+層３８６、Ｐ層３８７、アモルファス
半導体層３８８、金属層３８９の各層 を連続的に成膜
し、まとめて縦方向の配線パターンでエッチングする。
次に周辺部を、例えばシリコン酸化膜等の絶縁膜で覆い
平坦化した後に配線３８２の層を成膜し、今度はさきほ
どの配線パターンと直行した配線パターンで一番下の配
線３８４，３８５の直近までエッチングする。最後に再
び絶縁膜で覆えば図１９のＲＯＭ部ができる。
【０２０６】このプロセスにより、メモリセルを配線間
隔で並べることができるため高集積化を実現できる。こ
の配線間隔はＩＣ製造工程における、最小加工寸法で決
定されるため、非常に高密度なＲＯＭを実現できる。こ
の最小加工寸法をＬとすると、１メモリセルあたりが占
有する面積は４Ｌ2となるが、これは基板平面上に２次
元的に素子を製作するＭＯＳトランジスタを用いた従来
型のＲＯＭでは全く実現できないような高い集積度であ
る。
隔で並べることができるため高集積化を実現できる。こ
の配線間隔はＩＣ製造工程における、最小加工寸法で決
定されるため、非常に高密度なＲＯＭを実現できる。こ
の最小加工寸法をＬとすると、１メモリセルあたりが占
有する面積は４Ｌ2となるが、これは基板平面上に２次
元的に素子を製作するＭＯＳトランジスタを用いた従来
型のＲＯＭでは全く実現できないような高い集積度であ
る。
【０２０７】また、本構造は縦方向に積み重ねることが
ＩＣプロセス上容易にできるため、同一チップ面積でさ
らに集積度を上げることができる。
ＩＣプロセス上容易にできるため、同一チップ面積でさ
らに集積度を上げることができる。
【０２０８】本実施例では、各ワード線とビット線を直
接電圧源あるいはグラウンドに接続する方法を用いた
が、ワードライン及びビットラインが数多く存在すると
きには、図２１中のスイッチ４５０，４５４，４５８，
４６２は図３１に示すようなデコーダを用いて構成して
もよい。これは、４つの出力４８９，４９０，４９１，
４９２の中から１つの出力を選び、その出力だけを
「１」として、そのほかの出力を「０」とする回路であ
る。
接電圧源あるいはグラウンドに接続する方法を用いた
が、ワードライン及びビットラインが数多く存在すると
きには、図２１中のスイッチ４５０，４５４，４５８，
４６２は図３１に示すようなデコーダを用いて構成して
もよい。これは、４つの出力４８９，４９０，４９１，
４９２の中から１つの出力を選び、その出力だけを
「１」として、そのほかの出力を「０」とする回路であ
る。
【０２０９】４８４で表わされるような黒丸は、配線群
４８２と４８３の相互接続の状態が電気的にショートし
ていることを示している。ＡとＢは入力で４９３，４９
４はインバータである。４８５，４８６，４８７，４８
８はＡＮＤ回路であり、４８５の出力４８９はＡが
「０」でＢが「０」のときだけ「１」になる。４８６の
出力４９０はＡが「０」でＢが「１」のときだけ「１」
になる。４８７の出力４９１はＡが「１」でＢが「０」
のときだけ「１」になる。４８８の出力４９２はＡが
「１」でＢが「１」のときだけ「１」になる。
４８２と４８３の相互接続の状態が電気的にショートし
ていることを示している。ＡとＢは入力で４９３，４９
４はインバータである。４８５，４８６，４８７，４８
８はＡＮＤ回路であり、４８５の出力４８９はＡが
「０」でＢが「０」のときだけ「１」になる。４８６の
出力４９０はＡが「０」でＢが「１」のときだけ「１」
になる。４８７の出力４９１はＡが「１」でＢが「０」
のときだけ「１」になる。４８８の出力４９２はＡが
「１」でＢが「１」のときだけ「１」になる。
【０２１０】このように２つの入力Ａ，Ｂにより４本の
出力線のうち１本を選択することができる。また、フロ
ーティングの状態は、各出力線にＮＭＯＳトランジスタ
を接続して、そのゲートに入力する信号を「０」にする
ことで実現できる。
出力線のうち１本を選択することができる。また、フロ
ーティングの状態は、各出力線にＮＭＯＳトランジスタ
を接続して、そのゲートに入力する信号を「０」にする
ことで実現できる。
【０２１１】回路を大規模化することによって、これと
同じ原理を用いて、さらに多数の出力線の中から任意の
出力線を選び出すことが可能である。
同じ原理を用いて、さらに多数の出力線の中から任意の
出力線を選び出すことが可能である。
【０２１２】このようにデコーダによってワード線、ビ
ット線を選択してもよいが、このかわりに、ランダムロ
ジックを用いても同様のことができるのは言うまでもな
い。
ット線を選択してもよいが、このかわりに、ランダムロ
ジックを用いても同様のことができるのは言うまでもな
い。
【０２１３】図１９で示したメモリセルの構造は、図２
３（ａ）に示すようにアモルファス半導体とＰ層の間に
高濃度層４９５を挟んでもよい。これにより、金属とア
モルファス半導体との反応が終了した時に、低抵抗シリ
サイドと高濃度層が接することでコンタクト抵抗はさら
に減少し大きな順方向電流を流すことができる。
３（ａ）に示すようにアモルファス半導体とＰ層の間に
高濃度層４９５を挟んでもよい。これにより、金属とア
モルファス半導体との反応が終了した時に、低抵抗シリ
サイドと高濃度層が接することでコンタクト抵抗はさら
に減少し大きな順方向電流を流すことができる。
【０２１４】本実施例では、ＲＯＭの中にＰＮ接合を用
いているが、これはＰＮ接合のかわりに、図２３（ｂ）
に示すように半導体４９６と金属４９７のショットキ−
接合を用いてもよい。この場合もＰＮ接合同様、メモリ
セルに整流性を持たせることができる。
いているが、これはＰＮ接合のかわりに、図２３（ｂ）
に示すように半導体４９６と金属４９７のショットキ−
接合を用いてもよい。この場合もＰＮ接合同様、メモリ
セルに整流性を持たせることができる。
【０２１５】以上において、ＰＮ接合及びショットキー
接合の方向は、それぞれの場合に応じて電源電圧の正負
を変えれば逆になってもよい。
接合の方向は、それぞれの場合に応じて電源電圧の正負
を変えれば逆になってもよい。
【０２１６】（実施例１４）本発明の第１４の実施例を
図２４に示す。
図２４に示す。
【０２１７】図２４は、２つの入力の論理和を出力する
回路である。５０３〜５１０，５１３〜５２０はスイッ
チとＰＮダイオードからなっており、これは、ワードラ
イン５０１，５１１とビットライン５２５，５２６，５
２７，５２８に挟まれた、アモルファス半導体層とＰＮ
接合を示している。ここで、スイッチがオンになってい
るのは、選択的にアモルファス半導体層と金属層を反応
させて、低抵抗シリサイドにしていることを示してい
る。
回路である。５０３〜５１０，５１３〜５２０はスイッ
チとＰＮダイオードからなっており、これは、ワードラ
イン５０１，５１１とビットライン５２５，５２６，５
２７，５２８に挟まれた、アモルファス半導体層とＰＮ
接合を示している。ここで、スイッチがオンになってい
るのは、選択的にアモルファス半導体層と金属層を反応
させて、低抵抗シリサイドにしていることを示してい
る。
【０２１８】５０２，５１２はインバータである。スイ
ッチ５２１〜５２４は各ビットラインをグラウンド電位
に初期化するためのスイッチであり、初期化のあとでこ
れらのスイッチをオフとしてビットラインをフローティ
ングにすることで、演算結果が各ビットラインに現われ
る。
ッチ５２１〜５２４は各ビットラインをグラウンド電位
に初期化するためのスイッチであり、初期化のあとでこ
れらのスイッチをオフとしてビットラインをフローティ
ングにすることで、演算結果が各ビットラインに現われ
る。
【０２１９】ビットライン５２５には、スイッチ５０
３，５１３を通してＡとＢの信号が電気的に接続されて
いるので、そのどちらか一方でも「１」であれば、ビッ
トライン５２５には「１」が現われる。つまり、これ
は、ＡとＢの論理和を計算していることになる。
３，５１３を通してＡとＢの信号が電気的に接続されて
いるので、そのどちらか一方でも「１」であれば、ビッ
トライン５２５には「１」が現われる。つまり、これ
は、ＡとＢの論理和を計算していることになる。
【０２２０】同様にビットライン５２６にはＢの反転と
Ａの論理和、ビットライン５２７にはＡの反転とＢの論
理和、ビットライン５２８にはＡの反転とＢの反転の論
理和が現われる。この方法で、さらに入力線及び出力線
の本数を増やして行けば、任意の入力の任意の組み合わ
せの論理和を計算することができる。
Ａの論理和、ビットライン５２７にはＡの反転とＢの論
理和、ビットライン５２８にはＡの反転とＢの反転の論
理和が現われる。この方法で、さらに入力線及び出力線
の本数を増やして行けば、任意の入力の任意の組み合わ
せの論理和を計算することができる。
【０２２１】ＡとＢの入力の組み合わせは全部で４通り
あるが、その各１通りに対してビットライン５２５〜５
２８の４本のうちの１本だけが「０」になり、他の３本
は「１」となる。そこで、各ビットラインの出力を反転
させて出力すると、Ａ，Ｂの組み合わせの各１通りに対
してビットライン５２５〜５２８の４本のうちの１本だ
けが「１」になり、他の３本は「０」となる、いわゆる
図３０で示したようなデコーダが実現できる。
あるが、その各１通りに対してビットライン５２５〜５
２８の４本のうちの１本だけが「０」になり、他の３本
は「１」となる。そこで、各ビットラインの出力を反転
させて出力すると、Ａ，Ｂの組み合わせの各１通りに対
してビットライン５２５〜５２８の４本のうちの１本だ
けが「１」になり、他の３本は「０」となる、いわゆる
図３０で示したようなデコーダが実現できる。
【０２２２】図２５は、図２４の各論理和の出力を、イ
ンバータ５２９，５３０，５３１，５３２で反転して出
力する回路である。インバータ５２９で反転された出力
は、Ａの反転とＢの反転の論理積で示される。インバー
タ５３０で反転された出力は、Ａの反転とＢの論理積で
示される。インバータ５３１で反転された出力は、Ｂの
反転とＡの論理積で示される。インバータ５３２で反転
された出力は、ＡとＢの論理積で示される。つまり、
Ａ，Ｂの４つの組み合わせの各１通りに対して、５２９
〜５３２の４本の出力のうちの１本だけが「１」にな
り、他の３本は「０」となるデコーダが実現されてい
る。
ンバータ５２９，５３０，５３１，５３２で反転して出
力する回路である。インバータ５２９で反転された出力
は、Ａの反転とＢの反転の論理積で示される。インバー
タ５３０で反転された出力は、Ａの反転とＢの論理積で
示される。インバータ５３１で反転された出力は、Ｂの
反転とＡの論理積で示される。インバータ５３２で反転
された出力は、ＡとＢの論理積で示される。つまり、
Ａ，Ｂの４つの組み合わせの各１通りに対して、５２９
〜５３２の４本の出力のうちの１本だけが「１」にな
り、他の３本は「０」となるデコーダが実現されてい
る。
【０２２３】さらに入力線及び出力線の本数を増やして
行けば、任意の入力の任意の組み合わせの論理積を計算
することができる。
行けば、任意の入力の任意の組み合わせの論理積を計算
することができる。
【０２２４】図２６は、図２５の論理積を計算する回路
と図２４の論理和を計算する回路を用いて、例えば２入
力の排他的論理和を実現した例である。５３３，５３
４，５３５，５３６は図２５の出力線と同じである。こ
れらの線と出力線５４２の間の接続は、スイッチとダイ
オードの組み合わせ５３８，５３９，５４０，５４１に
よって決定される。この例では、配線５３４と５３５が
配線５４２に接続されているので、５４２には５３４と
５３５の論理和が出力される。
と図２４の論理和を計算する回路を用いて、例えば２入
力の排他的論理和を実現した例である。５３３，５３
４，５３５，５３６は図２５の出力線と同じである。こ
れらの線と出力線５４２の間の接続は、スイッチとダイ
オードの組み合わせ５３８，５３９，５４０，５４１に
よって決定される。この例では、配線５３４と５３５が
配線５４２に接続されているので、５４２には５３４と
５３５の論理和が出力される。
【０２２５】よって、入力Ａ，Ｂに対して、配線５４２
にはＡとＢの排他的論理和が現われることになる。
にはＡとＢの排他的論理和が現われることになる。
【０２２６】すべての論理演算は、ＡＮＤとＯＲの組み
合わせで実現できるので、この様にＡＮＤを実現する論
理平面と、ＯＲを実現する論理平面を組み合わせること
で、任意の論理関数が実現できる。ここでは２入力の排
他的論理和を例に説明したが、さらに多入力、多出力の
ＡＮＤ平面とＯＲ平面を用いることで、任意の入力数の
任意の論理関数を実現できる。また、多入力、多出力の
ＡＮＤ平面とＯＲ平面を用いることで、任意の信号群を
入力し、それに１対１で対応した任意の信号群を出力す
る回路を作ることができることは言うまでもない。
合わせで実現できるので、この様にＡＮＤを実現する論
理平面と、ＯＲを実現する論理平面を組み合わせること
で、任意の論理関数が実現できる。ここでは２入力の排
他的論理和を例に説明したが、さらに多入力、多出力の
ＡＮＤ平面とＯＲ平面を用いることで、任意の入力数の
任意の論理関数を実現できる。また、多入力、多出力の
ＡＮＤ平面とＯＲ平面を用いることで、任意の信号群を
入力し、それに１対１で対応した任意の信号群を出力す
る回路を作ることができることは言うまでもない。
【０２２７】このような論理回路はいわば、図１８
（ａ）で示したＰＬＡと同じ概念であるが、違いは図１
８（ａ）におけるＡＮＤ回路及びＯＲ回路の機能をＲＯ
Ｍ自身が実現しているところである。
（ａ）で示したＰＬＡと同じ概念であるが、違いは図１
８（ａ）におけるＡＮＤ回路及びＯＲ回路の機能をＲＯ
Ｍ自身が実現しているところである。
【０２２８】（実施例１５）本発明の第１５の実施例を
図２７に示す。図２７は、ＲＯＭを用いたデータ検索シ
ステムである。データ検索システムの一例として、例え
ば図書検索があるが、これは膨大な図書の中から読みた
い分野や著者名を入力するだけで、例えば、それに関係
した全ての図書を出力するシステムである。従来この様
なシステムにおいては、磁気記憶媒体やコンパクトディ
スクなどに記憶された膨大な図書データをソフトウェア
上で検索していたために、データへのアクセスや演算処
理を高速化することは難しかった。膨大な図書データを
高速アクセス可能なハードウエア上に記憶するために
は、非常に高密度のＲＯＭが必要である。また、そのＲ
ＯＭはユーザが後から情報を書き込めるタイプのプログ
ラマブルＲＯＭである必要があり、高速アクセス可能な
高密度プログラマブルＲＯＭが必要である。
図２７に示す。図２７は、ＲＯＭを用いたデータ検索シ
ステムである。データ検索システムの一例として、例え
ば図書検索があるが、これは膨大な図書の中から読みた
い分野や著者名を入力するだけで、例えば、それに関係
した全ての図書を出力するシステムである。従来この様
なシステムにおいては、磁気記憶媒体やコンパクトディ
スクなどに記憶された膨大な図書データをソフトウェア
上で検索していたために、データへのアクセスや演算処
理を高速化することは難しかった。膨大な図書データを
高速アクセス可能なハードウエア上に記憶するために
は、非常に高密度のＲＯＭが必要である。また、そのＲ
ＯＭはユーザが後から情報を書き込めるタイプのプログ
ラマブルＲＯＭである必要があり、高速アクセス可能な
高密度プログラマブルＲＯＭが必要である。
【０２２９】本実施例で示す検索システムの特徴は、情
報を記憶する媒体を高速・高密度ＲＯＭで実現するばか
りでなく、入力されたデータをもとにどのデータを出力
すればよいかを演算する演算部自体も高速・高密度ＲＯ
Ｍで実現していることにある。
報を記憶する媒体を高速・高密度ＲＯＭで実現するばか
りでなく、入力されたデータをもとにどのデータを出力
すればよいかを演算する演算部自体も高速・高密度ＲＯ
Ｍで実現していることにある。
【０２３０】図２７において、配線６０８に接続されて
いる４つのメモリ素子には、“１，０，０，１”の情報
が書き込まれており、これによりＡ＝「０」，Ｂ＝
「１」の時だけ配線６０８は「０」となり配線６１６は
「１」となる。
いる４つのメモリ素子には、“１，０，０，１”の情報
が書き込まれており、これによりＡ＝「０」，Ｂ＝
「１」の時だけ配線６０８は「０」となり配線６１６は
「１」となる。
【０２３１】配線６１６に接続されている４つのメモリ
素子には、“１，１，０，１”の情報が書き込まれてお
り、配線６１６が「１」になると、配線６２１，６２
２，６２３，６２４にはそれぞれ“１，１，０，１”が
出力される。
素子には、“１，１，０，１”の情報が書き込まれてお
り、配線６１６が「１」になると、配線６２１，６２
２，６２３，６２４にはそれぞれ“１，１，０，１”が
出力される。
【０２３２】この出力情報は、ＲＯＭ６２６中の例えば
６２５の部分のアドレスを示す情報であるとすると、６
２５の情報を出力線６２７に出力することができる。
６２５の部分のアドレスを示す情報であるとすると、６
２５の情報を出力線６２７に出力することができる。
【０２３３】この一連の操作によって、ある入力Ａ，Ｂ
に対応したＲＯＭ中の情報を読み出すことが可能であ
る。例えば、この入力Ａ，Ｂが図書の著者名を示すもの
であり、その著者の全ての図書をＲＯＭ６２６の６２５
の部分に書き込んでおき、そのアドレスを配線６１６に
接続されているメモリセルに書き込んでおくと、著者名
を入力すると自動的にその図書が出力されるシステムと
なる。
に対応したＲＯＭ中の情報を読み出すことが可能であ
る。例えば、この入力Ａ，Ｂが図書の著者名を示すもの
であり、その著者の全ての図書をＲＯＭ６２６の６２５
の部分に書き込んでおき、そのアドレスを配線６１６に
接続されているメモリセルに書き込んでおくと、著者名
を入力すると自動的にその図書が出力されるシステムと
なる。
【０２３４】このシステムはインバータなど一部の周辺
回路を除き、すべて同じ構造により構成することがで
き、設計が非常に容易である。ＲＯＭ６２６にデータを
追加する場合は、未使用部分６０５，６２０に追加した
アドレスに対応した情報を新たに書き込めばよい。
回路を除き、すべて同じ構造により構成することがで
き、設計が非常に容易である。ＲＯＭ６２６にデータを
追加する場合は、未使用部分６０５，６２０に追加した
アドレスに対応した情報を新たに書き込めばよい。
【０２３５】例えば６０８に接続されているメモリセル
の情報を全て「１」に書き換えることで、Ａ，Ｂの全て
の入力の組み合わせに対して、配線６０８は常に「１」
となり、配線６１６は常に「０」である。つまり、配線
６１６に接続されているメモリの情報（アドレス）には
アクセス不能となる。一度書き込んだデータを新たにそ
っくり書き換えたいときは、この方法により、古いデー
タにアクセスできなくした後に未使用の部分に新たにデ
ータを書き込めばよい。
の情報を全て「１」に書き換えることで、Ａ，Ｂの全て
の入力の組み合わせに対して、配線６０８は常に「１」
となり、配線６１６は常に「０」である。つまり、配線
６１６に接続されているメモリの情報（アドレス）には
アクセス不能となる。一度書き込んだデータを新たにそ
っくり書き換えたいときは、この方法により、古いデー
タにアクセスできなくした後に未使用の部分に新たにデ
ータを書き込めばよい。
【０２３６】ここでは図書の検索を例に説明したが、入
力Ａ，Ｂは演算命令のコードを入力し、その命令の実行
手順を例えばＲＯＭの６２５に書いておいてもよい。ま
た、従来磁気媒体に保存していた各種のアプリケーショ
ンソフトをＲＯＭに書き込み、入力Ａ，Ｂにはそのソフ
トを起動する命令コードを入力してもよい。アプリケー
ションソフトがバージョンアップされて再び新しいソフ
トをインストールするときは、上記の手順で古いアドレ
スにアクセスできなくして新しくインストールすること
ができる。
力Ａ，Ｂは演算命令のコードを入力し、その命令の実行
手順を例えばＲＯＭの６２５に書いておいてもよい。ま
た、従来磁気媒体に保存していた各種のアプリケーショ
ンソフトをＲＯＭに書き込み、入力Ａ，Ｂにはそのソフ
トを起動する命令コードを入力してもよい。アプリケー
ションソフトがバージョンアップされて再び新しいソフ
トをインストールするときは、上記の手順で古いアドレ
スにアクセスできなくして新しくインストールすること
ができる。
【０２３７】入力はＡ，Ｂ２ビットである必要はなく任
意のビット数でよく、システムの規模も任意の規模にし
てよいことはいうまでもない。
意のビット数でよく、システムの規模も任意の規模にし
てよいことはいうまでもない。
【０２３８】（実施例１６）本発明の第１６の実施例を
図２８に示す。
図２８に示す。
【０２３９】図２８は本発明によって実現した高集積・
高速ＲＯＭをＣＰＵの入ったチップの周りに配置して直
接ボンディングワイヤで接続するいわゆる、ハイブリッ
ド型のシステムである。ＣＰＵのインストラクションコ
ードや各種アプリケーションソフトなどは全てこのＲＯ
Ｍに書き込んでもよい。また、前述のデータ検索機能を
持ったＲＯＭを周りに配置してもよい。
高速ＲＯＭをＣＰＵの入ったチップの周りに配置して直
接ボンディングワイヤで接続するいわゆる、ハイブリッ
ド型のシステムである。ＣＰＵのインストラクションコ
ードや各種アプリケーションソフトなどは全てこのＲＯ
Ｍに書き込んでもよい。また、前述のデータ検索機能を
持ったＲＯＭを周りに配置してもよい。
【０２４０】手のひらサイズの移動体情報機器には磁気
ディスク、コンパクトディスクを記憶媒体に用いること
は小型化の観点からほとんど不可能であり、本実施例の
様な高集積電子記憶媒体を演算処理装置の周りに高密度
に直接配置することが必要になる。
ディスク、コンパクトディスクを記憶媒体に用いること
は小型化の観点からほとんど不可能であり、本実施例の
様な高集積電子記憶媒体を演算処理装置の周りに高密度
に直接配置することが必要になる。
【０２４１】
【発明の効果】本発明により、低抵抗で信頼性の高いア
ンチヒューズを提供することが可能となる。即ち幅が１
５０ｎｍ以下のシリサイド領域を形成することにより不
良発生率が抑えられ、信頼性の高いアンチヒューズを提
供することができる。これにより、任意の関数を実現で
きるプログラマブル・ロジック・アレイ（ＰＬＡ）、多
数の演算ユニット間の配線を任意に接続することができ
るフィールド・プログラマブル・ゲート・アレイ（ＦＰ
ＧＡ）、高速・高密度ＲＯＭ等の半導体装置を安価に提
供することが可能となるとともに、磁気テープやコンパ
クトディスクに代わる超小型の音声・映像記録媒体を安
価に提供することが可能となる。
ンチヒューズを提供することが可能となる。即ち幅が１
５０ｎｍ以下のシリサイド領域を形成することにより不
良発生率が抑えられ、信頼性の高いアンチヒューズを提
供することができる。これにより、任意の関数を実現で
きるプログラマブル・ロジック・アレイ（ＰＬＡ）、多
数の演算ユニット間の配線を任意に接続することができ
るフィールド・プログラマブル・ゲート・アレイ（ＦＰ
ＧＡ）、高速・高密度ＲＯＭ等の半導体装置を安価に提
供することが可能となるとともに、磁気テープやコンパ
クトディスクに代わる超小型の音声・映像記録媒体を安
価に提供することが可能となる。
【図１】本発明の半導体装置の一例を示す回路図であ
る。
る。
【図２】本発明のアンチヒューズ（メモリ要素）の模式
的断面図である。
的断面図である。
【図３】電気特性測定用のセルを示す模式的断面図であ
る。
る。
【図４】書き込み時の電圧−電流特性を示すグラフであ
る。
る。
【図５】ａ−Ｓｉ及びｐｏｌｙＳｉを用の書き込み後の
抵抗を示すグラフである。
抵抗を示すグラフである。
【図６】ａ−Ｓｉ及びｐｏｌｙＳｉについて書き込み時
の電流−電圧特性を示すグラフである。
の電流−電圧特性を示すグラフである。
【図７】ブレークダウン現象を測定するための回路であ
る。
る。
【図８】ブレークダウン時の電圧変化を示すグラフであ
る。
る。
【図９】図８を部分的に拡大したグラフである。
【図１０】実施例２のセルを示す模式的断面図である。
【図１１】実施例３の半導体装置を示す模式的断面図で
ある。
ある。
【図１２】本発明の半導体装置の構成の他の例を示す模
式図である。
式図である。
【図１３】実施例４の半導体装置を作製方法を示す模式
図である。
図である。
【図１４】実施例５の半導体装置を示す模式図である。
【図１５】実施例６の半導体装置を示す模式図及び回路
図である。
図である。
【図１６】実施例７の半導体装置を示す回路図である。
【図１７】実施例７の半導体装置を示す模式的平面図及
び断面図である。
び断面図である。
【図１８】実施例１２の半導体装置を示す模式図及び回
路図である。
路図である。
【図１９】実施例１３のＲＯＭを示す模式図である。
【図２０】図１９のスイッチを説明する回路図である。
【図２１】図１９のＲＯＭの等価回路である。
【図２２】ＲＯＭの書き込み後の等価回路である。
【図２３】本発明の半導体装置の他の例を示す模式図で
ある。
ある。
【図２４】実施例１４の半導体装置を示す回路図であ
る。
る。
【図２５】実施例１４の半導体装置を示す回路図であ
る。
る。
【図２６】実施例１４の半導体装置を示す回路図であ
る。
る。
【図２７】本発明のＲＯＭを用いたデータ検索システム
を示す模式図である。
を示す模式図である。
【図２８】本発明のＲＯＭを用いたハイブリッド型シス
テムを示す模式図である。
テムを示す模式図である。
【図２９】シリサイド領域の形状を示す模式的断面図で
ある。
ある。
【図３０】書き込み完了時の検知手段及び書き込みを終
了させる手段を有する半導体装置の回路図である。
了させる手段を有する半導体装置の回路図である。
【図３１】本発明を用いたデコーダの一例を示す回路図
である。
である。
【図３２】書き込み後のアンチヒューズの信頼性を示す
グラフである。
グラフである。
【図３３】書き込み後のアンチヒューズの不良発生率を
示すグラフである。
示すグラフである。
【図３４】実施例１３の単一電源省電力高速書き込み回
路の構成を示す図である。
路の構成を示す図である。
１，２ ビット線、 ３，４ ワード線、 ５ 半導体基板、 ６ Ｎ+ドレイン部、 ７ 絶縁膜、 ８ 導通不可能な半導体層、 ９ シリサイド領域を形成する導体、 １０，１１ 配線、 １２，１５ タングステン、 １３ 絶縁膜、 １４ アモルファスシリコン、 １６ 抵抗、 １７ ＤＣ電源、 １８ シリコン基板、 １９ 書き込み時の電流電圧特、性 ２０ 書き込み後の電流電圧特性、 ２１ ａ−Ｓｉを用いたアンチヒューズの書き込み後の
抵抗、 ２２ ｐｏｌｙＳｉを用いたアンチヒューズの書き込み
後の抵抗、 ２３ ｐｏｌｙＳｉを用いたアンチヒューズの書き込み
時の電流電圧特性、 ２４ ａ−Ｓｉを用いたアンチヒューズの書き込み時の
電流電圧特性、 ３０ パルスジェネレーター、 ３１ 抵抗（５０Ω）、 ３２ デジタルオシロスコープ、 ３３ プローブ、 ３４ ＪＦＥＴ、 ３５ 抵抗（１００Ω）、 ３６ アンチヒューズ、 ３７ 寄生容量（３５ｐＦ）、 ３８ 電圧源、 ４０ 入力パルス、 ４１ １回目のパルス入力時にアンチヒューズに加わる
電圧、 ４２ ２回目のパルス入力時にアンチヒューズに加わる
電圧、 ４３ １００回目のパルス入力時にアンチヒューズに加
わる電圧、 ５０ 基板５０、 ５３ アモルファスシリコン膜、 ５４、５４’ タングステン（Ｗ）膜、 ５５ Ａｌ−Ｓｉ−Ｃｕ配線、 ６０，６０’ ワード線、 ６２，６２’ ビット線、 ６８ ｐ+層、 ６９ ｎ-層、 ７０ ｎ+層、 ７１ 金属層、 ７２ アモルファスシリコン層、 ２０１，２０３，２０７，２１１，２１３，２１７ 金
属、 ２０２，２１２ Ｐ型アモルファスシリコン、 ２０４，２０５，２１６，２２２，２２３ Ｐ型多結晶
シリコン、 ２０６，２１４，２１５，２２１ Ｎ型多結晶シリコ
ン、 ２２０ 金属層、 ２２４ 酸化膜、 ２２５，２２７ 金属層、 ２２６ 半導体層、 ２３０ 基板、 ２３１ 金属、 ２３２ 絶縁膜、 ２３３ Ｐ型ポリシリコン層、 ２３４ Ｐ+型ポリシリコン層、 ２３５ Ｗ膜、 ２３６ ａ−Ｓｉ膜、 ２３７ Ｗ膜、 ２５１，２５２ 金属配線、 ２５３，２５４ 導電体配線、 ２５５，２５６，２５７，２５８ アモルファス半導
体、 ２６１，２６２ 電圧源、 ２７０，２７１，２７３，２７４ 抵抗、 ２８１，２８２ ビット線、 ２８３〜２８５ ワード線、 ２８６〜２８８ ダイオード、 ２８９〜２９１ コントロールゲート、 ２９２ フローティングゲート、 ３００ シリコン基板、 ３０１ ＳｉＯ2、 ３０２ 層間絶縁膜、 ３０３ ＰＮダイオードを形成する為のＰ型ポリシリコ
ン、 ３０４ シリサイド化する金属、 ３０５ シリサイド化するアモルファスシリコン、 ３３０〜３３７，３４３〜３４７ 入出力配線、 ３３９，３４０ インバータ、 ３４１，３４２ ２入力ＡＮＤ回路、 ３４８ ２入力ＯＲ回路、 ３４９ 金属層、 ３５０ アモルファス半導体層、 ３８２〜３８５ 配線、 ３８６ Ｎ+層、 ３８７ Ｐ層、 ３８８ アモルファス半導体層、 ３８９ 金属層、 ３９０，３９１，３９２，３９３ スイッチ、 ３７０，３７３，４０１，４１０，４１３ ノード、 ４０２，４０３，４０７，４０８，４０９ トランジス
タ、 ４０５ 出力端子、 ４５０，４５４，４５８，４６２ スイッチ、 ４５３，４５６ ワードライン、 ４６０，４６４ ビットライン、 ４７０〜４７３ ＰＮダイオード、 ４７５，４７７，４７９，４８１ センスアンプを構成
するインバータ、 ４８２，４８３ 配線、 ４９３，４９４ インバータ、 ４８５，４８６，４８７，４８８ ＡＮＤ回路、 ５０１，５１１ ワードライン、 ５０３〜５１０，５１３〜５２０ スイッチとＰＮダイ
オード、 ５２５，５２６，５２７，５２８ ビットライン、 ５０２，５１２ インバータ、 ５２１〜５２４ スイッチ、 ５２９，５３０，５３１，５３２ インバータ、 ５３３〜５３６ 出力線、 ５３８〜５４１ スイッチとダイオードの組み合わせ、 ６０５，６２０ 未使用部分、 ６０８，６１６，６２１，６２２，６２３，６２４ 配
線、 ６２６ ＲＯＭ、 ６２７ 出力線、 ６４２，６４４ タンタル、 ６４３，６４３’ アモルファスシリコン、 ６４５，６４５’ タンタルシリサイド、 ８５０ 検出回路、 ８５９〜８６１ ビットライン、 ８５８ ワードライン、 ８６２ ＮＭＯＳ、 ８６３，８６４ ＰＭＯＳ、 ９０１ ＰＭＯＳ、 ９０２，９０３ ＮＭＯＳ、 ９０４，９０５ 静電容量、 ９０６ メモリセル、 ９１０ ワードライン、 ９１１ ビットライン。
抵抗、 ２２ ｐｏｌｙＳｉを用いたアンチヒューズの書き込み
後の抵抗、 ２３ ｐｏｌｙＳｉを用いたアンチヒューズの書き込み
時の電流電圧特性、 ２４ ａ−Ｓｉを用いたアンチヒューズの書き込み時の
電流電圧特性、 ３０ パルスジェネレーター、 ３１ 抵抗（５０Ω）、 ３２ デジタルオシロスコープ、 ３３ プローブ、 ３４ ＪＦＥＴ、 ３５ 抵抗（１００Ω）、 ３６ アンチヒューズ、 ３７ 寄生容量（３５ｐＦ）、 ３８ 電圧源、 ４０ 入力パルス、 ４１ １回目のパルス入力時にアンチヒューズに加わる
電圧、 ４２ ２回目のパルス入力時にアンチヒューズに加わる
電圧、 ４３ １００回目のパルス入力時にアンチヒューズに加
わる電圧、 ５０ 基板５０、 ５３ アモルファスシリコン膜、 ５４、５４’ タングステン（Ｗ）膜、 ５５ Ａｌ−Ｓｉ−Ｃｕ配線、 ６０，６０’ ワード線、 ６２，６２’ ビット線、 ６８ ｐ+層、 ６９ ｎ-層、 ７０ ｎ+層、 ７１ 金属層、 ７２ アモルファスシリコン層、 ２０１，２０３，２０７，２１１，２１３，２１７ 金
属、 ２０２，２１２ Ｐ型アモルファスシリコン、 ２０４，２０５，２１６，２２２，２２３ Ｐ型多結晶
シリコン、 ２０６，２１４，２１５，２２１ Ｎ型多結晶シリコ
ン、 ２２０ 金属層、 ２２４ 酸化膜、 ２２５，２２７ 金属層、 ２２６ 半導体層、 ２３０ 基板、 ２３１ 金属、 ２３２ 絶縁膜、 ２３３ Ｐ型ポリシリコン層、 ２３４ Ｐ+型ポリシリコン層、 ２３５ Ｗ膜、 ２３６ ａ−Ｓｉ膜、 ２３７ Ｗ膜、 ２５１，２５２ 金属配線、 ２５３，２５４ 導電体配線、 ２５５，２５６，２５７，２５８ アモルファス半導
体、 ２６１，２６２ 電圧源、 ２７０，２７１，２７３，２７４ 抵抗、 ２８１，２８２ ビット線、 ２８３〜２８５ ワード線、 ２８６〜２８８ ダイオード、 ２８９〜２９１ コントロールゲート、 ２９２ フローティングゲート、 ３００ シリコン基板、 ３０１ ＳｉＯ2、 ３０２ 層間絶縁膜、 ３０３ ＰＮダイオードを形成する為のＰ型ポリシリコ
ン、 ３０４ シリサイド化する金属、 ３０５ シリサイド化するアモルファスシリコン、 ３３０〜３３７，３４３〜３４７ 入出力配線、 ３３９，３４０ インバータ、 ３４１，３４２ ２入力ＡＮＤ回路、 ３４８ ２入力ＯＲ回路、 ３４９ 金属層、 ３５０ アモルファス半導体層、 ３８２〜３８５ 配線、 ３８６ Ｎ+層、 ３８７ Ｐ層、 ３８８ アモルファス半導体層、 ３８９ 金属層、 ３９０，３９１，３９２，３９３ スイッチ、 ３７０，３７３，４０１，４１０，４１３ ノード、 ４０２，４０３，４０７，４０８，４０９ トランジス
タ、 ４０５ 出力端子、 ４５０，４５４，４５８，４６２ スイッチ、 ４５３，４５６ ワードライン、 ４６０，４６４ ビットライン、 ４７０〜４７３ ＰＮダイオード、 ４７５，４７７，４７９，４８１ センスアンプを構成
するインバータ、 ４８２，４８３ 配線、 ４９３，４９４ インバータ、 ４８５，４８６，４８７，４８８ ＡＮＤ回路、 ５０１，５１１ ワードライン、 ５０３〜５１０，５１３〜５２０ スイッチとＰＮダイ
オード、 ５２５，５２６，５２７，５２８ ビットライン、 ５０２，５１２ インバータ、 ５２１〜５２４ スイッチ、 ５２９，５３０，５３１，５３２ インバータ、 ５３３〜５３６ 出力線、 ５３８〜５４１ スイッチとダイオードの組み合わせ、 ６０５，６２０ 未使用部分、 ６０８，６１６，６２１，６２２，６２３，６２４ 配
線、 ６２６ ＲＯＭ、 ６２７ 出力線、 ６４２，６４４ タンタル、 ６４３，６４３’ アモルファスシリコン、 ６４５，６４５’ タンタルシリサイド、 ８５０ 検出回路、 ８５９〜８６１ ビットライン、 ８５８ ワードライン、 ８６２ ＮＭＯＳ、 ８６３，８６４ ＰＭＯＳ、 ９０１ ＰＭＯＳ、 ９０２，９０３ ＮＭＯＳ、 ９０４，９０５ 静電容量、 ９０６ メモリセル、 ９１０ ワードライン、 ９１１ ビットライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8246 27/112 Ｈ０１Ｌ 21/82 Ａ 27/10 ４３３
Claims (37)
- 【請求項１】 一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記一対の導体の内
少なくとも一方が金属から構成され、前記半導体層は、
前記金属と反応速度が１０ｍ／ｓｅｃ以上でシリサイド
反応をして、１５０ｎｍ以下の幅を持つシリサイド領域
を形成しうるアモルファスシリコンからなることを特徴
とするシリサイド反応を利用した半導体装置。 - 【請求項２】 一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層がアモ
ルファスシリコンからなり、前記一対の導体の内少なく
とも一方がアモルファスシリコンとシリサイド反応する
金属からなり、形成されるシリサイド領域が直径１５０
ｎｍ以下の錐形となる構造を備えたことを特徴とするシ
リサイド反応を利用した半導体装置。 - 【請求項３】 一対の導体間に半導体層を有するセルが
複数配された半導体装置において、前記半導体層をアモ
ルファスシリコンで形成し、前記一対の導体の少なくと
も一方をアモルファスシリコンと反応して１５０ｎｍ以
下の幅を持つシリサイド領域を形成しうる金属で形成す
るとともに、前記アモルファスシリコンの形成工程と前
記金属の形成工程との間で被成膜面を酸素雰囲気に曝す
ことなく作製したことを特徴とするシリサイド反応を利
用した半導体装置。 - 【請求項４】 前記アモルファスシリコンの厚さは、５
０〜１５０ｎｍであることを特徴とする請求項１〜３の
いずれか１項に記載のシリサイド反応を利用した半導体
装置。 - 【請求項５】 前記アモルファスシリコン層は、イオン
注入されたものであることを特徴とする請求項１〜４の
いずれか１項に記載のシリサイド反応を利用した半導体
装置。 - 【請求項６】 前記アモルファスシリコン層は、前記金
属を介してイオン注入された層であることを特徴とする
請求項５に記載のシリサイド反応を利用した半導体装
置。 - 【請求項７】 前記半導体装置の表面は、２５０℃以下
の成膜温度で形成された絶縁層で覆われていることを特
徴とする請求項１〜６のいずれか１項に記載のシリサイ
ド反応を利用した半導体装置。 - 【請求項８】 前記一対の導体を通して前記アモルファ
スシリコン層に電流を流すことにより、前記金属と前記
アモルファスシリコン間でシリサイド反応を生ぜしめ、
前記一対の導体間を電気的に短絡することを特徴とする
請求項１〜７のいずれか１項に記載のシリサイド反応を
利用した半導体装置。 - 【請求項９】 前記電流は、前記アモルファスシリコン
層から前記金属に流れ込むことを特徴とする請求項８に
記載のシリサイド反応を利用した半導体装置。 - 【請求項１０】 前記一対の導体は、両者とも金属から
なることを特徴とする請求項１〜９のいずれか１項に記
載のシリサイド反応を利用した半導体装置。 - 【請求項１１】 前記金属は、高融点金属、高融点金属
を含む合金、または高融点金属の化合物であることを特
徴とする請求項１〜１０のいずれか１項に記載のシリサ
イド反応を利用した半導体装置。 - 【請求項１２】 前記金属は、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，
Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔのう
ち少なくとも１つを含むことを特徴とする請求項１〜１
１のいずれか１項に記載のシリサイド反応を利用した半
導体装置。 - 【請求項１３】 セルフアラインで形成されることを特
徴とする請求項１〜１２のいずれか１項に記載のシリサ
イド反応を利用した半導体装置。 - 【請求項１４】 金属あるいは半導体の選択成長技術に
よるセルフアラインで形成されることを特徴とする請求
項１〜１３のいずれか１項に記載のシリサイド反応を利
用した半導体装置。 - 【請求項１５】 ＷあるいはＴｉの選択成長と、シリコ
ンの選択成長技術によるセルフアラインで形成されるこ
とを特徴とする請求項１４に記載のシリサイド反応を利
用した半導体装置。 - 【請求項１６】 前記一対の導体間の抵抗の変化を電気
的に検知する手段を設けることを特徴とする請求項１〜
１５のいずれか１項に記載のシリサイド反応を利用した
半導体装置。 - 【請求項１７】 前記シリサイド反応により前記一対の
導体間の抵抗が変化することを検知する手段を持ち、そ
の検知をもって前記反応を終了せしめる手段を有するこ
とを特徴とする請求項１〜１６のいずれか１項に記載の
シリサイド反応を利用した半導体装置。 - 【請求項１８】 前記一対の導体の一方の導体に容量を
介してパルスを入力することにより、前記一対の導体間
の電位差を瞬間的に増加させることでアモルファスシリ
コンのブレークダウンを発生させることを特徴とする請
求項１〜１６のいずれか１項に記載のシリサイド反応を
利用した半導体装置。 - 【請求項１９】 前記セルは、前記半導体層と前記導体
との間、または前記導体の前記半導体層と反対側に、整
流特性を有する第２の半導体領域を有することを特徴と
する請求項１〜１８のいずれか１項に記載のシリサイド
反応を利用した半導体装置。 - 【請求項２０】 前記整流特性を示す構造は、ｐｎ接合
であることを特徴とする請求項１９に記載のシリサイド
反応を利用した半導体装置。 - 【請求項２１】 前記整流特性を示す構造は、ショット
キー接合であることを特徴とする請求項１９に記載のシ
リサイド反応を利用した半導体装置。 - 【請求項２２】 前記第２の半導体領域は前記半導体層
の抵抗率より小さな抵抗率を有する構造を備えたことを
特徴とする請求項１９〜２１のいずれか１項に記載のシ
リサイド反応を利用した半導体装置。 - 【請求項２３】 前記半導体層はノンドープ又はボロン
が所定量ドープされたアモルファスシリコンからなり、
前記第２の半導体領域は不純物がドープされたシリコン
からなることを特徴とする請求項２２に記載のシリサイ
ド反応を利用した半導体装置。 - 【請求項２４】 前記第２の半導体領域はシリサイド反
応するシリサイド反応速度が前記第１の半導体領域のシ
リサイド反応速度より遅い半導体材料で構成されている
構造を備えたことを特徴とする請求項１９〜２３のいず
れか１項にシリサイド反応を利用した半導体装置。 - 【請求項２５】 前記半導体層は、イオン注入により形
成されたアモルファスシリコンであり、前記第２の半導
体領域は気相法により堆積されたアモルファスシリコン
堆積膜または結晶シリコンであることを特徴とする請求
項２４に記載のシリサイド反応を利用した半導体装置。 - 【請求項２６】 前記一対の導体のうち前記第２の半導
体に隣接する導体の前記第２の半導体と接触する部分
は、前記第２の半導体領域と反応してシリサイド層を形
成しない金属により形成されていることを特徴とする請
求項１９〜２５のいずれか１項に記載のシリサイド反応
を利用した半導体装置。 - 【請求項２７】 複数の第１の導電性配線と、複数の第
２の導電性配線とがマトリックス状に配置され、前記複
数の第１及び第２の導電性配線が交差する部分に、前記
セルが設けられていることを特徴とする請求項１〜２６
のいずれか１項に記載のシリサイド反応を利用した半導
体装置。 - 【請求項２８】 前記第１の導電性配線とこれに接する
前記導体とが同じ材料で形成され、または／及び前記第
２の導電性配線とこれに接する前記導体とが同じ材料で
形成されていることを特徴とする請求項２７に記載のシ
リサイド反応を利用した半導体装置。 - 【請求項２９】 前記電気的に検知する手段は、前記一
対の導体間の抵抗の変化を検知できなくする手段を有す
ることを特徴とする請求項１７〜２８のいずれか１項に
記載のシリサイド反応を利用した半導体装置。 - 【請求項３０】 前記半導体装置は、リード・オンリー
・メモリであることを特徴とする請求項１〜２９のいず
れか１項に記載のシリサイド反応を利用した半導体装
置。 - 【請求項３１】 前記リード・オンリー・メモリは、１
Ｇビット以上のデータを記憶できることを特徴とする請
求項３０に記載のシリサイド反応を利用した半導体装
置。 - 【請求項３２】 前記リード・オンリー・メモリは、２
０ｎｓｅｃ以下でデータを読み出せることを特徴とする
請求項３０または３１に記載のシリサイド反応を利用し
た半導体装置。 - 【請求項３３】 前記シリサイド反応により任意の配線
間の電気的な接続及び絶縁を、製造プロセス終了後に任
意に決定でき、これによりプログラマブル・ロジック・
アレイ（ＰＬＡ）またはフィールド・プログラマブル・
ゲート・アレイ（ＦＰＧＡ）の回路機能を任意に設定で
きることを特徴とする請求項１〜２９のいずれか１項に
記載のシリサイド反応を利用した半導体装置。 - 【請求項３４】 前記シリサイド反応によりＭＯＳトラ
ンジスタのゲート電極と電源またはグランド電極の接続
及び絶縁を、製造プロセス終了後に任意に決定できるこ
とを特徴とする請求項１〜３３のいずれか１項に記載の
シリサイド反応を利用した半導体装置。 - 【請求項３５】 前記シリサイド反応によりＭＯＳトラ
ンジスタのソース電極または／及びドレイン電極と電源
またはグランド電極の接続及び絶縁を、製造プロセス終
了後に任意に決定できることを特徴とする請求項１〜３
４のいずれか１項に記載のシリサイド反応を利用した半
導体装置。 - 【請求項３６】 基板上に１導電型の半導体領域を有
し、この領域内に設けられた反対導電型のソース及びド
レイン領域と、該ソース及びドレイン領域を隔てる領域
に絶縁膜を介して設けられた電位的にフローティング状
態にあるフローティングゲート電極と、前記フローティ
ングゲート電極と絶縁膜を介して容量結合する複数の入
力ゲート電極とを有するニューロンＭＯＳトランジスタ
において、前記シリサイド反応により前記複数の入力ゲ
ート電極と電源またはグランド電極の接続及び絶縁を、
製造プロセス終了後に任意に決定できることを特徴とす
る請求項１〜３５に記載のシリサイド反応を利用した半
導体装置。 - 【請求項３７】 基板温度を液体または気体により冷却
しながら前記シリサイド反応をおこすことを特徴とする
請求項１〜３６のいずれか１項に記載のシリサイド反応
を利用した半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27799594A JPH08139197A (ja) | 1994-11-11 | 1994-11-11 | シリサイド反応を利用した半導体装置 |
| US08/554,053 US5714795A (en) | 1994-11-11 | 1995-11-06 | Semiconductor device utilizing silicide reaction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27799594A JPH08139197A (ja) | 1994-11-11 | 1994-11-11 | シリサイド反応を利用した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139197A true JPH08139197A (ja) | 1996-05-31 |
Family
ID=17591167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27799594A Pending JPH08139197A (ja) | 1994-11-11 | 1994-11-11 | シリサイド反応を利用した半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5714795A (ja) |
| JP (1) | JPH08139197A (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060502 |