JPH07176703A - 半導体装置 - Google Patents

半導体装置

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JPH07176703A
JPH07176703A JP5318733A JP31873393A JPH07176703A JP H07176703 A JPH07176703 A JP H07176703A JP 5318733 A JP5318733 A JP 5318733A JP 31873393 A JP31873393 A JP 31873393A JP H07176703 A JPH07176703 A JP H07176703A
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Abstract

(57)【要約】 【目的】 本発明は、回路動作速度及びプログラミング
における信頼性を改善したリード・オンリー・メモリ等
の半導体装置を提供することを目的とする。 【構成】 複数のビット線と、複数のワード線と、該複
数のビット線及び複数のワード線の各々の間に設けられ
たメモリセルとからなり、該メモリセルは、ワード線に
より電気的に制御されるスイッチング素子の一方または
両端に、半導体層の少なくとも一方の面に金属層を形成
したアンチフューズを１つ以上直列接続して構成され、
その一端がビット線に他端が電源またはアースに接続さ
れた半導体装置であって、各メモリセルに対応するワー
ド線およびビット線に所定の電気信号を印加することに
より、前記半導体層と前記金属層との間で反応させて該
半導体層と金属層との化合物を形成して前記アンチフュ
ーズを低抵抗化させえるようにしたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に大容量不揮発性記憶装置に適用されるリード・オン
リー・メモリに関する。
【０００２】
【従来の技術】不揮発性半導体メモリとして最も知られ
ているものにマスクＲＯＭがある。マスクＲＯＭはＬＳ
Ｉ製造工程で使用するマスクによってデータをプログラ
ミングするメモリである。このマスクＲＯＭは、特に複
雑な製造工程は必要なくプロセス的に低コストで実現で
きることや、書き込み動作が不必要であるために書き込
み用の特別な回路を必要とせず容易に大容量のメモリを
実現することができることを特徴としている。
【０００３】しかしながら、マスクＲＯＭはメモリに記
憶する内容に合わせて異なったマスクが必要であり、ま
たある程度の製造プロセスを経る必要があるため、ユー
ザが発注してから半導体メーカが製品を製造しユーザに
供給するまでの時間（ＴＡＴ：Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）が非常に長くなるという難点を有している。
また製品が完成するまでには一定の製造工程を必要とす
ることから小量生産ではかえってコストがかかり、さら
に、マスク製造後にデータの修正が必要となった場合に
は新たにマスクを作り直さなければいけないため、ユー
ザ及びメーカともある程度の危険性を負わねばならない
という問題がある。
【０００４】これに対して、電気的にデータの書き込み
を行うことができるΡＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ
Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は、不揮発性半導
体メモリであり、ＬＳＩチップ製造後にデータを電気的
に書き込むことができる。つまりデータの書き込みは必
ずしもメーカが行う必要はなく、ユーザにおいてもプロ
グラミングが可能である。従って、マスクＲＯＭのよう
にＴＡＴが長くなることはない。
【０００５】従来、このようなＰＲＯＭには、フューズ
素子が記憶素子として使用され、フューズ素子を溶断し
て情報を記録するフューズＲＯＭと絶縁体をブレークダ
ウンして導電体として情報を記録するアンチフューズＲ
ＯＭがある。しかし、フューズＲＯＭ場合、フューズ素
子はどうしても高抵抗素子にならざるを得ないため、回
路動作の高速化には不向きという欠点がある。またプロ
グラミングはフューズを溶断して行うが、フューズ材料
を完全に溶断しきれなかったり、あるいは溶断時に生じ
たゴミが残ってしまうことがあり、高い信頼性を得るこ
とが難しいという問題がある。一方、アンチフューズＲ
ＯＭでは、ブレークダウン後の抵抗を小さくするのが難
しく、電流が制限されるため高速読み出しができないと
いう問題がある。
【０００６】従って、現在、このようなフューズを用い
たＰＲＯＭはほとんど使用されていないが、あえて用い
られたとしてもシステムの開発段階に限られ、量産時に
はマスクＲＯＭに切り換えられるのが一般的である。
【０００７】
【発明が解決しようとする課題】本発明は、上に述べた
フューズ素子の問題点を解決し、ＰＲＯＭの回路動作速
度及びプログラミングにおける信頼性を改善することを
目的とする。さらにこれにより、製造コストが低く、製
造期間が短くてすむ大量生産向け超高密度不揮発性半導
体メモリを実現することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の要旨は、
複数のビット線と、複数のワード線と、該複数のビット
線及び複数のワード線の各々の間に設けられたメモリセ
ルとからなり、該メモリセルは、ワード線により電気的
に制御されるスイッチング素子の一方または両端に、半
導体層の少なくとも一方の面に金属層を形成したアンチ
フューズを１つ以上直列接続して構成され、その一端が
ビット線に他端が電源またはアースに接続された半導体
装置であって、各メモリセルに対応するワード線および
ビット線に所定の電気信号を印加することにより、前記
半導体層と前記金属層との間で反応させて該半導体層と
金属層との化合物を形成して前記アンチフューズを低抵
抗化させえるようにしたことを特徴とする半導体装置に
存在する。
【０００９】また、本発明の第２の要旨は、複数のビッ
ト線と、複数のワード線と、該複数のワード線の各々に
前記複数のビット線の各々に対応して接続されたメモリ
セルとからなり、該メモリセルは、ワード線により電気
的に制御されるスイッチング素子に対し、半導体層の少
なくとも一方の面に金属層を形成したアンチフューズを
１つ以上直列接続したアンチフューズを並列接続して構
成され、個々のメモリセルが前記複数のワード線にわた
ってビット線ごとに直列接続され、その一端がビット線
に他端が電源またはアースに接続された半導体装置であ
って、各メモリセルに対応するワード線およびビット線
に所定の電気信号を印加することにより、前記半導体層
と金属層との間で反応させて該半導体層と金属層との化
合物を形成して前記アンチフューズを低抵抗化させえる
ようにしたことを特徴とする半導体装置に存在する。
【００１０】本発明の第３の要旨は、第１の要旨に記載
の半導体装置（第１の半導体装置）と第２の要旨に記載
の半導体装置（第２の半導体装置）により構成され、前
記第１の半導体装置のビット線が前記第２の半導体装置
のワード線に接続され、あるいは前記第２の半導体装置
のビット線が前記第１の半導体装置のワード線に接続さ
れ、任意のブール関数を記憶できるようにしたことを特
徴とする半導体装置に存在する。
【００１１】
【作用】以下に本発明の作用を図１及び２を用いて説明
する。
【００１２】図１は、本発明のアンチフューズ構造の一
例を示す断面図である。ここでアンチフューズとはフュ
ーズと逆の働きをする素子のことをいう。フューズは、
もともとは低抵抗であるが、ある程度の電流を流すと発
熱により溶断し配線間を断絶する働きを持っている。一
方、アンチフューズはこの逆の働きをし、もともとは高
抵抗であるが、ある程度の電流を流すことにより溶接し
て配線間を電気的に短絡状態にする働きを有している。
【００１３】図１は、アンチフューズとなる金属層、半
導体層及び金属層からなる３層構造体の構造を示してい
る。図１（ａ）は短絡させる前のアンチフューズの構造
を、（ｂ）は短絡させた後の構造を示している。１０１
は金属層（例えばＷ層）、１０２は半導体層（例えばＳ
ｉ層）、そして１０３は金属層（例えばＴａ層）であ
る。Ｓｉ層１０２は極めて不純物濃度が低い高抵抗なも
のを用いる。
【００１４】アンチフューズを短絡状態にするのは次の
ようにすればよい。まず、アンチフューズの上部電極で
あるＷ層１０１と下部電極であるＴａ層１０３との間に
Ｓｉ層１０２がブレークダウンするのに十分な電圧を加
える。ここで金属層１０１、１０３の抵抗はＳｉ層１０
２の抵抗よりも十分低いため印加された電圧のほとんど
がＳｉ層１０２にかかることになる。Ｓｉ層１０２がブ
レークダウンすると大電流が流れ、この大電流で発生し
た熱によりＳｉ層１０２と金属層１０１、１０３が反応
し低抵抗のシリサイド化合物１０４ができる。このよう
にしてアンチフューズは短絡される。
【００１５】以上のような構造、反応機構によりアンチ
フューズが実現できる。Ｓｉ層がブレークダウンする電
圧はＳｉ層の膜厚によって決まる。従って設計によって
任意の耐圧を持ったアンチフューズを作ることができ
る。金属層１０１、１０３の膜厚はＳｉ層がシリサイド
化合物となるのに十分な量確保されていれば任意の膜厚
でよい。また、Ｓｉ層の不純物濃度としては、できるだ
け高抵抗にする必要から、１０15ｃｍ-3以下の低濃度が
望ましい。
【００１６】また、金属層は、半導体と反応して低抵抗
化合物を生成する物であれば、どのような材料も用いる
ことができるが、特に、Ｔａ、Ｗの他、Ｔｉ，Ｃｏ，Ｍ
ｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔ等の金
属が好適に用いられる。
【００１７】次に、スイッチング素子として例えばＭＯ
Ｓトランジスタを用い、そのソース、ドレイン等のコン
タクトホールの中にアンチフューズを形成した構造につ
いて説明する。
【００１８】図２において、（ａ）はアンチフューズが
短絡する前の構造を、（ｂ）は短絡した後の構造を示し
ている。２０１は例えば０．４〜０．６Ω・ｃｍのｐ型
シリコンウェハである。２０２のＳｉＯ2膜（例えば厚
さ約６００ｎｍ）を形成し素子分離を施した後で、ｎ+
層２０３（例えば２×１０20ｃｍ-3の不純物濃度）を形
成する。その後、例えば約５００ｎｍのＳｉ０2膜２０
４を成膜し、ｎ+層２０３の一部が外部と電気的に導通
がとれるように開口部２０５を設ける。ここで設定した
各数値等は様々な条件や設計仕様によりこれとは異なる
値をとってもよいことは言うまでもない。
【００１９】ｎ+層に開いた開口部に例えば厚さ２００
ｎｍの金属層２０６（例えばＴａ層）を形成し、さらに
Ｔａ層の上には抵抗率が非常に高い厚さ約１００ｎｍの
Ｓｉ層（例えばイントリンシックシリコン）２０７が形
成されている。更にこの上に取り出し配線材料として例
えば厚さ８００ｎｍの金属層２０８（例えばＷ層）が形
成されている。これらの金属層２０６、２０８はシリコ
ンとシリサイド化合物を形成して低抵抗となるものなら
ば、Ｔａ、Ｗ以外の金属を用いてもよいし、膜厚も条件
に合わせて任意に設定してもよい。しかし、後でシリサ
イド化合物２０９を形成したときに全てのＳｉ層２０７
がシリサイド化合物２０９となるのに十分な量の膜厚は
必要である。Ｓｉ層２０７の膜厚もアンチフューズの耐
圧等の設計仕様により１００ｎｍより薄くしても厚くし
てもよいが、周辺回路において使用できる電源電圧を考
えると、０．５ｎｍ〜１μｍが好ましい範囲である。
【００２０】図２のアンチフューズは、図１で述べたも
のと同様な機構で短絡することができる。まず、アンチ
フューズの上部電極であるＷ層２０８と下部電極である
Ｔａ層２０６に接しているｎ+層２０３との間にＳｉ層
２０７がブレークダウンするのに十分な電圧を加える。
ここで、金属層２０６、２０８の抵抗及びｎ+層２０３
とＴａ層２０６のコンタクト抵抗はＳｉ層２０７の抵抗
よりも十分低いため、印加された電圧のほとんどはＳｉ
層２０７にかかることになる。Ｓｉ層２０７がブレーク
ダウンすると大電流が流れ、この大電流で発生した熱に
よりＳｉ層２０７と金属層２０６、２０８が反応しシリ
サイド化合物２０９ができる。このようにしてアンチフ
ューズを短絡することができる。この構造のアンチフュ
ーズにおいては、金属層２０６とｎ+層２０３との間に
おいてもシリサイド化合物２１０が生じ、金属層２０６
とｎ+層２０３との間のコンタクト抵抗も下げることが
できる。
【００２１】図２の例においては、ｐ型シリコンウェハ
２０１を用いて説明したが、ｎ型シリコンウエハであっ
ても、またウェハ上に形成されたｎ型またはｐ型のシリ
コン層であってもよい。またｎ+層２０３はｐ+層であっ
てもよい。また、金属層、半導体層および金属層からな
る１つの３層構造体のアンチフューズを説明したが、こ
の構造が２重、３重と複数層積み重なったものであって
も同様な機能を実現できることは言うまでもない。ま
た、金属層は、半導体層と反応して半導体層を低抵抗で
きるに十分であれば、半導体層の両側に設ける必要はな
く、片側だけでも良い。さらに、図１及び２の例では、
金属層をビット線と別個に設けているが、ビット線を金
属層として兼用しても良い。
【００２２】本発明において、アンチフューズは、半導
体と金属層との反応により極めて小さな抵抗となる。特
に、半導体層としてシリコンを用い、金属としてＴａ，
Ｗを用いることにより、抵抗値を１００万分の１以下に
下げることが可能となる。真性シリコンとＴａとを反応
させてシリサイドを形成した場合、例えば面積０．２５
×０．２５μｍ2で、厚さ１００ｎｍのイントリンシッ
クシリコンの抵抗値は、３×１０9Ωであるのに対し、
シリサイド化により１．６Ωにまで下げることができ
る。従って、以上のメモリセルをワード線、ビット線で
接続して、リード・オンリー・メモリを構成することに
より、高速読み出し可能な超高密度不揮発性半導体メモ
リを実現することが可能となる。
【００２３】さらに、図２に示すように、本発明のアン
チフューズはコンタクトホール内に形成することができ
るため、１つのトランジスタの面積で１つのメモリセル
を形成でき、メモリの高密度化が達成できる。
【００２４】本発明のスイッチング素子は、ＭＯＳトラ
ンジスタの他に、例えばバイポーラトランジスタ等を用
いることができる。
【００２５】また、本発明において、リード・オンリー
・メモリへの書き込みは、各ユーザーが、許容される記
憶容量の範囲内で、任意の数のデータを任意に書き込む
ことができるが、例えば、リード・オンリー・メモリの
製造工程の最終段階において電気的に一括して書き込み
を行った後、書き込み防止することも可能であり、これ
によって、映像、種々のソフトウェアを大量に生産する
ことが可能となる。
【００２６】
【実施例】以下に、実施例を挙げて本発明をより詳細に
説明するが、本発明がこれらの実施例に限定されないこ
とは言うまでもない。
【００２７】（実施例１）本発明の第１の実施例とし
て、超高密度で電気的に書き込み、読み出しが可能なＮ
ＯＲ型リード・オンリー・メモリを図３に示す。
【００２８】図３はＮＯＲ型リード・オンリー・メモリ
の基本メモリセルの回路図の一例を示している。３０１
はワード線、３０２はビット線、３０３、３０４は図
１、２で説明したアンチフューズを記号で表している。
【００２９】本実施例においては、スイッチング素子と
してｎチャネルＭＯＳトランジスタ３０５を使用してい
るが、ｐチャネルＭＯＳトランジスタであっても、また
他のバイポーラトランジスタなどのスイッチング素子で
あってもよい。
【００３０】メモリセルは、図３（ａ）に示すように、
ｎチャネルＭＯＳトランジスタのソースとドレインの両
方にアンチフューズを設けても、図３（ｂ）または
（ｃ）のようにソースまたはドレインのどちらか一方に
アンチフューズを設けてもよい。あるいは、アンチフュ
ーズを前記３層構造体が複数層積み重なった構造のもの
としてもよい。またアースに接続しているところを電源
ラインに接続していても論理の組み方が変わるだけで同
一の機能を実現できる。
【００３１】本実施例では、図２のようにして、アンチ
フューズをソース、ドレインのコンタクトホール内に形
成した。
【００３２】次に、データの書き込み方法について説明
する。ここでは説明を簡単にするために、一例として３
行３列のマトリックス状にメモリセルを配列した９ビッ
トＮＯＲ型リード・オンリー・メモリのメモリ部を図４
に示す。４０１〜４０３がワード線、４０４〜４０６が
ビット線である。この例においては、図３（ｂ）の構造
のメモリセル４０７〜４１５を採用した。
【００３３】例えば、メモリセル４０７に論理値「０」
を書き込む場合を考えてみる。まずワード線４０１を例
えば５Ｖとし、それ以外のワード線４０２、４０３は０
Ｖとする。これにより、ワード線４０１に接続されてい
るメモリセル４０７、４１０、４１３のトランジスタは
オン状態となり、それ以外のメモリセルのトランジスタ
はオフ状態となっている。
【００３４】この状態で、ビット線４０４に例えば５
Ｖ、それ以外のビット線４０５、４０６に０Ｖを印加す
る。メモリセル４０７のＭＯＳトランジスタはオン状態
にあり、しかもオン抵抗はアンチフューズの抵抗に対し
極めて小さい値に設定しているため、ビット線に印加さ
れた５Ｖはほとんどアンチフューズにかかることとな
る。アンチフューズが５Ｖより低い電圧でブレークダウ
ンするように設計されていれば、メモリセル４０７のア
ンチフューズはただちにブレークダウンをおこし短絡す
る。
【００３５】一方、ワード線４０１につながる他のメモ
リセル４１０、４１３の場合は、ＭＯＳトランジスタは
オン状態であるが、ビット線４０５、４０６が０Ｖであ
るため、いずれのアンチフューズもブレークダウンしな
い。またメモリセル４１１、４１２、４１４及び４１５
については、全くどこにも電圧は加わらないためブレー
クダウンすることはない。
【００３６】メモリセル４０８、４０９については、ビ
ット線４０４には５Ｖが印加されているが、ワード線４
０２、４０３は０Ｖのため、ＭＯＳトランジスタはオフ
状態である。従って、ＭＯＳトランジスタのオフ抵抗を
ブレークダウンさせる前のアンチフューズの抵抗より例
えば１００倍以上大きくなるように設計することで、ビ
ット線４０４にかかった５ＶのほとんどがＭＯＳトラン
ジスタにかかることとなり、アンチフューズには電圧は
ほとんどかからない。つまりアンチフューズがブレーク
ダウンすることはない。
【００３７】以上のようにして、メモリセル４０７に論
理値「０」を書き込むことができる。同様にしてメモリ
セル４０７に論理値「１」を書き込む場合には、論理値
「０」を書き込む場合と同様の電圧をワード線に印加し
ビット線にはビット線４０４だけ０Ｖに変えることで、
メモリセル４０７にアンチフューズを短絡させないと言
う情報を記憶させることができる。
【００３８】次に、データの読み出し方法について説明
する。例えばメモリセル４０７に書き込まれているデー
タを読み出す場合を考える。
【００３９】まず、読み出すべきビット線をあらかじめ
電源電圧まで充電しておく。読み出し時の電源電圧を例
えば１Ｖとすると、この場合にはビット線４０４を１Ｖ
まで充電しておくことになる。ワード線４０１〜４０３
は０Ｖであり、たとえビット線４０４に接続されている
メモリセル４０７〜４０９のアンチフューズが短絡して
いてもそれぞれのＭＯＳトランジスタがオフ状態である
ので、ビット線４０４の電圧はすぐには１Ｖから下がる
ことはない。
【００４０】次に、ワード線４０１に１Ｖの電圧を加え
る。この時ビット線４０７につながるメモリセルのうち
メモリセル４０７のＭＯＳトランジスタだけがオン状態
となる。するとメモリセル４０７のアンチフューズが短
絡している状態か、あるいは短絡していない状態かによ
りビット線４０４の電位は変化する。具体的には、メモ
リセル４０７が論理値「１」を記憶している時つまりア
ンチフューズが短絡していない時には、ビット線４０４
の電位は１Ｖのままであり、論理値「０」を記憶してい
る時つまりアンチフューズが短絡している時には、ビッ
ト線４０４に充電されていた電荷はメモリセル４０７を
通して放電されるため、ビット線４０４の電位は０Ｖに
下がることとなる。この後、ビット線４０４の電位を検
出することによりメモリセル４０７に書き込まれていた
データが読み出されることになる。
【００４１】以上のような書き込み・読み出しを行うリ
ード・オンリー・メモリの周辺回路も含めた簡単な構成
例を説明する。
【００４２】図５は、１ビット×１６ワードのＮＯＲ型
リード・オンリー・メモリの構成例を示している。５０
１〜５１６はメモリセルであり、ここでは図３の（ａ）
のメモリセルを採用した。５３１〜５３４はビット線で
あり、５１７〜５２０は、これらのビット線５３１〜５
３４を選択し入出力バスライン５３０に接続するための
スイッチの働きをするｎチャネルＭＯＳトランジスタで
ある。５３５はカラムデコーダであり、アドレス信号Ａ
0，Ａ1により制御信号φ1に応じて２２〜５２５の信号
線に５１７〜５２０のＭＯＳトランジスタを選択するた
めの信号を出力する。
【００４３】５３６はローデコーダであり、アドレス信
号Ａ2，Ａ3により制御信号φ2に応じて５２６〜５２９
のワード線に選択信号を出力する。これらのカラムデコ
ーダ、ローデコーダは公知の回路技術を用いて実現でき
る。５２１は、プリチャージ信号φpによりビットライ
ンおよび入出力バスライン５３０を充電するためのスイ
ッチの役割をするｐチャネルＭＯＳトランジスタであ
る。５３７は、入出力バスライン５３０の電圧を検出し
てデータの出力を行うセンスアンプである。センスアン
プも公知の回路技術を用いて実現できる。５３８は、書
き込み時に書き込み信号φwにより書き込みデータを入
力する端子と入出力バスライン５３０とを接続するｎチ
ャネルＭＯＳトランジスタである。
【００４４】データの書き込みは図６に示す書き込みサ
イクルによって行う。図６は、図５の１ビット×１６ワ
ードＮＯＲ型リード・オンリー・メモリの各制御信号の
書き込み時のタイムチャートの例である。期間Ｔ1にお
いては、φ1、φ2を５Ｖ、φwを０Ｖにする。この期間
中にアドレス信号、書き込みデータ信号を切り換える。
期間Ｔ2においては、φ1、φ2を０Ｖ、φwを５Ｖにす
る。これによりアドレス信号により選択されたメモリセ
ルに情報が書き込まれる。書き込み時には、φpは常に
５Ｖとしておく。以下同様な操作を繰り返してデータを
書き込んで行く。
【００４５】データの読み出しは、図７に示す読み出し
サイクルによって行う。図７は、図５の１ビット×１６
ワードＮＯＲ型リード・オンリー・メモリの制御信号の
読み出し時のタイムチャートの例である。期間Ｔ1にお
いては、φ1、φ2およびφpを１Ｖにする。この期間中
にアドレス信号を切り換え、入出力バスラインの電圧を
センスアンプにより検知する。この時検知されて出力さ
れるデータは直前の読み出しサイクルで選択されたメモ
リセルに書き込まれていたデータである。期間Ｔ 2にお
いては、φ1、φpを０Ｖに、φ2を１Ｖにする。この期
間においてビット線を選択しプリチャージを行う。期間
Ｔ3においては、φ1、φ2を０Ｖ、φpを１Ｖにする。こ
の期間Ｔ3で、ワード線を選択して選択されているビッ
ト線の電圧は、メモリセルのデータに応じて変化する。
次に、再び回ってきた期間Ｔ1において、先に述ベたよ
うにデータを出力する。このような読み出しサイクルを
繰り返すことで次々にデータを読み出すことができる。
【００４６】本実施例においては、書き込み時電源電圧
を５Ｖ、読み出し時電源電圧を１Ｖとしたが、これより
高い電圧であっても低い電圧で設計してもよいことは言
うまでもない。しかし、読み出し時にビット線にかかる
電圧は、読み出し時にアンチフューズを誤書き込みしな
いためにアンチフューズのブレークダウン電圧より低く
する必要がある。また逆に、書き込み時にビット線にか
かる電圧は、アンチフューズのブレークダウン電圧より
も高くする必要がある。ここで、安定した書き込み・読
み出しを行うために、トランジスタのオフ抵抗は、書き
込み前のアンチフューズの抵抗の１０倍以上とし、オン
抵抗は１０分の１以下にするのが望ましい。また、書き
込み後のアンチフューズの抵抗は、トランジスタのオン
抵抗の１０分の１以下にするのが望ましい。
【００４７】本実施例のＮＯＲ型リード・オンリー・メ
モリは、外部からの電気信号によりデータを書き込むた
めマスクＲＯＭのように特別なマスクを作製する必要は
なく、製造コストを削減することができる。また容易に
大量生産することができ製造日数も短くできる。また、
１トランジスタの面積で１メモリセル形成できるため、
集積度を大幅に高めることができる。その結果、例え
ば、磁気メモリに代わる大記憶容量の半導体メモリが実
現できる。
【００４８】（実施例２）本発明の第２の実施例とし
て、ＮＡＮＤ型リード・オンリー・メモリを説明する。
【００４９】図８はＮＡＮＤ型リード・オンリー・メモ
リの基本メモリセルの回路図の一例である。８０１はワ
ード線、８０２はアンチフューズであり、スイッチング
素子８０３に対し並列にアンチフューズが接続されてい
る。
【００５０】本実施例においては、スイッチング素子８
０３としてｎチャネルＭＯＳトランジスタを使用してい
るが、ｐチャネルＭＯＳトランジスタであっても、また
他のバイポーラトランジスタなどのスイッチング素子で
あってもよい。ここでアンチフューズは複数個直列に接
続されたものでもよい。
【００５１】また、図２のようにして、アンチフューズ
をソース、ドレインのコンタクトホール内に作り込むこ
とにより、１メモリセル当たり１トランジスタ分の面積
で構成することができる。
【００５２】ＮＡＮＤ型リード・オンリー・メモリの簡
単な構造例を図９に示す。９０１〜９０４はワード線、
９０５〜９０８はメモリセルであり、ここでは、図８の
メモリセルを採用している。９０９はビット線である。
例えば、メモリセル９０７に論理値「０」のデータを書
き込む場合には、ワード線９０１、９０２および９０４
を例えば５Ｖとし、メモリセル９０５、９０６および９
０８のｎチャネルＭＯＳトランジスタをオン状態してお
く。一方、ワード線９０３は０Ｖとしておき、メモリセ
ル９０７のｎチャネルＭＯＳトランジスタをオフ状態に
しておく。この状態において、ビット線９０９に５Ｖの
電圧を加えることによりメモリセル９０７のアンチフュ
ーズをブレークダウンさせ、論理値「０」を書き込むこ
とができる。逆に、メモリセル９０７に論理値「１」を
書き込む場合には、ビット線９０９に０Ｖの電圧をかけ
ておけばよい。
【００５３】読み出しは、例えば、次のようにして行
う。まずビット線９０９を１Ｖにあらかじめ充電してお
く。たとえば、メモリセル９０７に書き込まれているデ
ータを読み出す時には、ワード線９０１、９０２および
９０４を１Ｖに、ワード線９０３を０Ｖにすることで、
メモリセル９０７のトランジスタだけオフ状態にする。
こうすることでビット線９０９にはメモリセル９０７の
アンチフューズの状態に応じたデータが出力される。
【００５４】図１０は、１ビット×１６ワードのＮＡＮ
Ｄ型リード・オンリー・メモリの構成例を示している。
１００１〜１０１６はメモリセルであり、ここでも図８
のメモリセルを採用した。１０１７〜１０２０は、直列
に並んだメモリセル列を選択して入出力バスライン１０
２１に接続するためのスイッチの働きをするｎチャネル
ＭＯＳトランジスタである。１０２２はカラムデコーダ
であり、アドレス信号Ａ0，Ａ1により制御信号φ1に応
じて１０２３〜１０２６の信号線に１０１７〜１０２０
のＭＯＳトランジスタを選択するための信号を出力す
る。１０２７はローデコーダであり、アドレス信号
Ａ2，Ａ3により制御信号φ2に応じて１０２８〜１０３
１のワード線に選択信号を出力する。これらのカラムデ
コーダ、ローデコーダは公知の回路技術により実現でき
る。１０３２はプリチャージ信号φpにより入出力バス
ライン１０２１を充電するためのスイッチの役割をする
ｐチャネルＭＯＳトランジスタである。１０３３は入出
力バスライン１０２１の電圧を検出してデータの出力を
行うセンスアンプである。このセンスアンプも公知の回
路技術により実現できる。１０３４は、書き込み時に書
き込み信号φwにより書き込みデータを入力する端子と
入出力バスラインとを接続するｎチャネルＭＯＳトラン
ジスタである。
【００５５】データの書き込みは、実施例１と同様に、
図６に示す書き込みサイクルによって行うことができ
る。期間Ｔ1においては、φ1、φ2を５Ｖ、φwを０Ｖに
する。この期間中にアドレス信号、書き込みデータ信号
を切り換える。期間Ｔ2においては、φ1、φ2を０Ｖ、
φwを５Ｖにする。これによりアドレス信号により選択
されたメモリセルに情報が書き込まれる。書き込み時に
はφpは常に５Ｖとしておく。以下同様な操作を繰り返
してデータを書き込んで行く。
【００５６】データの読み出しも実施例１と同様に、図
７に示す読み出しサイクルによって行うことができる。
図７は図１０の１ビット×１６ワードＮＯＲ型リード・
オンリー・メモリの制御信号の読み出し時のタイムチャ
ートである。期間Ｔ1においては、φ1、φ2およびをφp
を１Ｖにする。この期間中にアドレス信号を切り換え、
入出力バスラインの電圧をセンスアンプにより検知す
る。この時検知されて出力されるデータは直前の読み出
しサイクルで選択されたメモリセルに書き込まれていた
データである。期間Ｔ2においては、φ1、φpを０Ｖに
φ2を１Ｖにする。この期間でビット線を選択しプリチ
ャージを行う。期間Ｔ3においては、φ1、φ2を０Ｖ、
φpを１Ｖにする。この期間で、ワード線を選択するこ
とにより選択されているビット線の電圧を選択されてい
るメモリセルのデータに応じて変化させる。次に再び回
ってきた期間Ｔ1において、先に述べたようにデータを
出力する。このような読み出しサイクルを繰り返すこと
で次々にデータを読み出すことができる。
【００５７】本実施例においては、書き込み時電源電圧
を５Ｖ、読み出し時電源電圧を１Ｖとしたが、これより
高い電圧であっても低い電圧で設計してもよいことは言
うまでもない。しかし読み出し時にビット線にかかる電
圧は、読み出し時にアンチフューズを誤書き込みしない
ためにアンチフューズのブレークダウン電圧より低くす
る必要がある。また逆に書き込み時にビット線にかかる
電圧はアンチフューズのブレークダウン電圧よりも高く
する必要がある。
【００５８】本実施例のＮＡＮＤ型リード・オンリー・
メモリも実施例１のＮＯＲ型と同様に、外部からの電気
信号によりデータを書き込むためマスクＲＯＭのように
特別なマスクを作製する必要はなく製造コストは比較的
少なくすることができる。また容易に大量生産すること
ができ製造日数も短くできる。また実施例１の場合と同
様に、１メモリセルあたり１トランジスタで構成できる
ため、集積度を高めることが可能となる。
【００５９】（実施例３）本発明の第３の実施例を図１
１に示す。図１１は、ＮＯＲ型及びＮＡＮＤ型リード・
オンリー・メモリを用いて構成したＰＬＡ（Ｐｒｏｇｒ
ａｍａｂｌｅ Ｌоｇｉｃ Ａｒｒａｙ）である。ＰＬＡ
は単にデータを記憶するものではなく、任意の論理関数
（ブール関数）を記憶させることにより様々な論理制御
回路を実現することができるものである。
【００６０】図１１の左側の回路が実施例２で説明した
ＮＡＮＤ型リード・オンリー・メモリと同様な構成であ
り、右側の回路が実施例１で説明したＮＯＲ型リード・
オンリー・メモリと同様な構成となっている。これらは
それぞれＡＮＤ平面とＯＲ平面を構成しており、２つの
回路はＮＯＲゲートにより接続されている。即ち、ＮＡ
ＮＤ型リード・オンリー・メモリのビット線がＮＯＲ型
リード・オンリー・メモリのワード線に接続されてい
る。
【００６１】書き込みは、実施例１、２と同様な書き込
み方法であらかじめ行った。図中、黒く塗りつぶされた
アンチフューズがブレークダウンにより短絡されたアン
チフューズを表している。
【００６２】たとえば、１１０１、１１０２および１１
０３にそれぞれＡ、ＢおよびＣという論理信号が入力さ
れる場合を考えてみる。ここであらかじめ、φAND信
号、φO R信号によりそれぞれＡＮＤ平面、ＯＲ平面をプ
リチャージしておく。１１０１、１１０２および１１０
３にＡ，ＢおよびＣを入力すると、各メモリセルの記憶
内容に従いＡＮＤ平面のビット線にデータが出力され
る。このデータをφ信号によりＮＯＲゲートを通してＯ
Ｒ平面のワード線に出力する。図１１の場合、ＯＲ平面
のワード線１１０４、１１０５および１１０６にはそれ
ぞれＡ・Ｃ、ＢおよびＡという論理値が出力されること
がわかる。これらのＡＮＤ平面から出力されたデータを
受け取ったＯＲ平面においては、各メモリセルの記憶内
容に従いＯＲ平面のビット線にデータが出力されること
になる。これらのデータはインバータを介して１１０
７、１１０８および１１０９に出力される。最終的に
は、この例の場合１１０７、１１０８および１１０９に
はそれぞれＡ＋Ｂ、Ａ・Ｃ＋ＡおよびＡ・Ｃ＋Ｂという
論理値が出力されることがわかる。
【００６３】以上のように、本発明のアンチフューズに
任意の記憶データを電気的に書き込むことにより任意の
論理関数が実現できるＰＬＡを構成できることがわか
る。さらに本発明のアンチフューズを用いることにより
高密度なメモリを構成することができるため、このＰＬ
Ａを回路機能ブロックの一部としてチップ内に埋め込む
ことで様々な制御回路がユーザによって電気的に設計で
きる特殊用途向けＬＳＩが実現できるようになる。
【００６４】（実施例４）本発明の第４の実施例を以下
に示す。
【００６５】実施例１及び２に示したリード・オンリー
・メモリは、その製造する工程においてデータを電気的
に書き込むことができる。図１２に書き込み工程の一例
を示す。
【００６６】図１２において、１２０１は、すでに全て
のＬＳＩ製造工程を経てパッシベーション工程を終了し
た段階のメモリチップである。メモリチップ上には多数
の電極取り出し用パッド１２０２が形成されている。１
２０３は、メモリチップ１２０１上の電極取り出し用パ
ッド１２０２にそれぞれに対応してプローブ針が設けら
れたプローブ装置である。
【００６７】書き込みは、メモリチップ全面にプローブ
針を落とし、電気的に一括して行う。このようにして、
パッケージング後に外に出すことができる端子の数に制
限されず、多くの電極取り出しパッドを使って書き込み
が行えるようになる。従って、一度に大量のデータを書
き込むことができる、書き込み時間の短縮化が達成でき
る。
【００６８】書き込み工程を終了したメモリチップは、
ボンディング、パッケージング等通常の工程を経て製品
として完成するが、この際には書き込みに関する機能は
一切取り除いても良い。つまり、読み出しだけの機能に
限ったリード・オンリー・メモリとして製品化すること
ができる。
【００６９】本実施例の方法により、本発明のリード・
オンリー・メモリに書き込みを行うことで、映像や音声
等、後で書き換える必要のない種々のソフトウェアを大
量にしかも安価に生産し提供することが可能となる。
【００７０】
【発明の効果】本発明の半導体装置は、外部からの電気
信号によりデータを書き込むため、マスクＲＯＭのよう
に特別なマスクを作製する必要はなく、製造コストを削
減でき、また大量生産、製造日数の短縮化が可能とな
る。
【００７１】また、１トランジスタの面積で１メモリセ
ルを構成できるため、集積度を大幅に高めることがで
き、大容量のリード・オンリーメモリを提供することが
できる。
【００７２】さらに、低抵抗化後のアンチフューズの抵
抗値は極めて小さな値とすることが可能なため、高速読
み出しが可能なリード・オンリー・メモリを提供するこ
とができる。
【００７３】このような高速・大容量のリード・オンリ
ー・メモリに、製造工程の最終段階において一括して書
き込みを行うことにより、様々な映像や音声などの種々
のソフトウェアを大量に安価にしかもコンパクトに生産
することが可能となる。
【００７４】さらにまた、アンチフューズに任意の記憶
データを電気的に書き込むことにより任意の論理関数が
実現できるＰＬＡを構成することができる。また、ＰＬ
Ａを回路機能ブロックの一部としてチップ内に埋め込む
ことで様々な制御回路がユーザによって電気的に設計で
きる特殊用途向けＬＳＩが実現できる。
【図面の簡単な説明】
【図１】本発明のアンチフューズの構成例を示す概念図
である。
【図２】コンタクトホールに形成したアンチフューズの
構成例を示す概念図である。
【図３】ＮＯＲ型ＲＯＭの基本メモリセルの等価回路を
示す概略図である。
【図４】９ビットＮＯＲ型ＲＯＭの回路を示す概念図で
ある。
【図５】１ビットｘ１６ワードのＮＯＲ型ＲＯＭの構成
を示す概念図である。
【図６】１ビットｘ１６ワードのＮＯＲ型ＲＯＭの書き
込みのタイミングチャートを示す図である。
【図７】１ビットｘ１６ワードのＮＯＲ型ＲＯＭの読み
出しのタイミングチャートを示す図である。
【図８】ＮＡＮＤ型ＲＯＭの基本メモリセルを示す回路
図である。
【図９】ＮＡＮＤ型ＲＯＭの構成例を示す回路図であ
る。
【図１０】１ビットｘ１６ワードのＮＡＮＤ型ＲＯＭの
構成例を示す概念図である。
【図１１】本発明のＰＬＡの一例を示す回路図である。
【図１２】データの一括書き込みを説明する概念図であ
る。
【符号の説明】
１０１、１０３ 金属層、 １０２ 半導体層、 １０４ シリサイド化合物、 ２０１ ｐ型シリコンウェハ、 ２０２ ＳｉＯ2膜 ２０３ ｎ+層２０３ ２０４ Ｓｉ０2膜、 ２０５ 開口部、 ２０６、２０８ 金属層、 ２０７ Ｓｉ層２０７、 ２０９、２１０ シリサイド化合物、 ３０１ ワード線、 ３０２ ビット線、 ３０３、３０４ アンチフューズ、 ３０５ スイッチング素子、 ４０１〜４０３ ワード線、 ４０４〜４０６ ビット線、 ４０７〜４１５ メモリセル、 ５０１〜５１６ メモリセル、 ５１７〜５２０ ｎチャネルＭＯＳトランジスタ、 ５２１ ｐチャネルＭＯＳトランジスタ、 ５２２〜５２５ 信号線、 ５２６〜５２９ ワード線、 ５３０ 入出力バスライン、 ５３１〜５３４ ビット線、 ５３５ カラムデコーダ、 ５３６ ローデコーダ、 ５３７ センスアンプ、 ５３８ ｎチャネルＭＯＳトランジスタ、 ８０１ ワード線、 ８０２ アンチフューズ、 ８０３ ｎチャネルＭＯＳトランジスタ、 ９０１〜９０４ ワード線、 ９０５〜９０８ メモリセル、 ９０９ ビット線、 １００１〜１０１６ メモリセル、 １０１７〜１０２０ ｎチャネルＭＯＳトランジスタ、 １０２１ 入出力バスライン、 １０２２ カラムデコーダ、 １０２３〜１０２６ 信号線、 １０２７ ローデコーダ、 １０２８〜１０３１ ワード線、 １０３２ ｐチャネルＭＯＳトランジスタ、 １０３３ センスアンプ、 １０３４ ｎチャネルＭＯＳトランジスタ、 １２０１ メモリチップ、 １２０２ 電極取り出し用パッド、 １２０３ プローブ装置、 １２０４ プローブ針。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/88 (72)発明者 中村 佳夫 神奈川県厚木市森の里４−４−13

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数のビット線と、複数のワード線と、
    該複数のビット線及び複数のワード線の各々の間に設け
    られたメモリセルとからなり、該メモリセルは、ワード
    線により電気的に制御されるスイッチング素子の一方ま
    たは両端に、半導体層の少なくとも一方の面に金属層を
    形成したアンチフューズを１つ以上直列接続して構成さ
    れ、その一端がビット線に他端が電源またはアースに接
    続された半導体装置であって、各メモリセルに対応する
    ワード線およびビット線に所定の電気信号を印加するこ
    とにより、前記半導体層と前記金属層との間で反応させ
    て該半導体層と金属層との化合物を形成して前記アンチ
    フューズを低抵抗化させえるようにしたことを特徴とす
    る半導体装置。
  2. 【請求項２】 複数のビット線と、複数のワード線と、
    該複数のワード線の各々に前記複数のビット線の各々に
    対応して接続されたメモリセルとからなり、該メモリセ
    ルは、ワード線により電気的に制御されるスイッチング
    素子に対し、半導体層の少なくとも一方の面に金属層を
    形成したアンチフューズを１つ以上直列接続したアンチ
    フューズを並列接続して構成され、個々のメモリセルが
    前記複数のワード線にわたってビット線ごとに直列接続
    され、その一端がビット線に他端が電源またはアースに
    接続された半導体装置であって、各メモリセルに対応す
    るワード線およびビット線に所定の電気信号を印加する
    ことにより、前記半導体層と金属層との間で反応させて
    該半導体層と金属層との化合物を形成して前記アンチフ
    ューズを低抵抗化させえるようにしたことを特徴とする
    半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置（第１の半
    導体装置）と請求項２に記載の半導体装置（第２の半導
    体装置）により構成され、前記第１の半導体装置のビッ
    ト線が前記第２の半導体装置のワード線に接続され、あ
    るいは前記第２の半導体装置のビット線が前記第１の半
    導体装置のワード線に接続され、任意のブール関数を記
    憶できるようにしたことを特徴とする半導体装置。
  4. 【請求項４】 前記金属層は、前記ビット線または／及
    び前記電源またはアースへの接続配線または／及び前記
    スイッチング素子の電極と同じ材料からなることを特徴
    とする請求項１〜３のいずれか１項に記載の半導体装
    置。
  5. 【請求項５】 前記金属層は、高融点金属、高融点金属
    を含む合金、または高融点金属の化合物であることを特
    徴とする請求項１〜４のいずれか１項に記載の半導体装
    置。
  6. 【請求項６】 前記金属層は、Ｗ，Ｔａ，Ｔｉ，Ｃｏ，
    Ｍｏ，Ｈｆ，Ｎｉ，Ｚｒ，Ｃｒ，Ｖ，Ｐｄ及びＰｔの内
    少なくとも１つ含むことを特徴とする請求項５に記載の
    半導体装置。
  7. 【請求項７】 前記半導体層は、高抵抗シリコン層であ
    ることを特徴とする請求項１〜６のいずれか１項に記載
    の半導体装置。
  8. 【請求項８】 前記高抵抗シリコン層は、不純物濃度が
    １×１０15ｃｍ-3以下であることを特徴とする請求項７
    に記載の半導体装置。
  9. 【請求項９】 前記高抵抗シリコン層は、イントリンシ
    ックシリコンであることを特徴とする請求項８に記載の
    半導体装置。
  10. 【請求項１０】 前記半導体層の厚さは、０．５ｎｍ以
    上１μｍ以下であることを特徴とする請求項１〜９のい
    ずれか１項に記載の半導体装置。
  11. 【請求項１１】 前記アンチフューズは、前記スイッチ
    ング素子の両端の電極取り出し用のコンタクトホールに
    形成したことを特徴とする請求項１〜１０のいずれか１
    項に記載の半導体装置。
  12. 【請求項１２】 前記アンチフューズの低抵抗化する前
    の抵抗は、前記スイッチング素子のオン抵抗の１０倍以
    上であり、且つオフ抵抗の１０分の１以下であることを
    特徴とする請求項１〜１１のいずれか１項に記載の半導
    体装置。
  13. 【請求項１３】 前記アンチフューズの低抵抗化した後
    の抵抗は、前記スイッチング素子のオン抵抗の１０分の
    １以下であることを特徴とする請求項１〜１２のいずれ
    か１項に記載の半導体装置。
  14. 【請求項１４】 前記アンチフューズの低抵抗化した後
    の抵抗は、低抵抗化する前の抵抗の１００万分の１以下
    であることを特徴とする請求項１〜１３のいずれか１項
    に記載の半導体装置。
  15. 【請求項１５】 前記スイッチング素子は、ＭОＳトラ
    ンジスタであり、該ＭОＳトランジスタのゲート電極は
    前記ワード線に接続されていることを特徴とする請求項
    １〜１４のいずれか１項に記載の半導体装置。
  16. 【請求項１６】 半導体装置の製造工程の最終段階にお
    いて電気的に一括して書き込みを行った後、書き込み防
    止したことを特徴とする請求項１〜１５のいずれか１項
    に記載の半導体装置。
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