JP2008204600A - Ｏｔｐセル及びこれを備えるメモリ装置 - Google Patents

Abstract

【課題】簡単かつ信頼性の高い駆動を有し、また、低い消費電力及び小面積のＯＴＰセル及びメモリ装置に関する。
【解決手段】本発明のＯＴＰセル及びこれを備えるメモリ装置は、読み出し制御信号に応じて、第１及び第２ノード間に電流経路を形成する第１ＭＯＳトランジスタと、書き込み制御信号に応じて、第３及び前記第２ノード間に電流経路を形成する第２ＭＯＳトランジスタと、前記第２ノードと接地電圧の供給端との間に接続されるアンチヒューズとを備え、前記第２ノードにかかった電圧を出力信号として出力する。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、簡単かつ信頼性の高い駆動を有し、また、低い消費電力及び小面積のＯＴＰセル及びメモリ装置に関する。

一般的に、ＯＴＰセル（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ ｃｅｌｌ）は、単一メモリ（ｓｉｎｇｌｅ ｍｅｍｏｒｙ）又はメモリアレイ（ｍｅｍｏｒｙ ａｒｒａｙ）形式でＩＣチップに多く適用されている。特に、ダイ（ｄｉｅ）又はチップのＩＤ表示、パラメータ値の設定、内部電圧レベルの調整のために主に用いられている。したがって、単位ＯＴＰセル及びＯＴＰメモリアレイは、実際のＩＣチップの歩留まり及び特性に大きな影響を及ぼす。

一方、ＬＣＤドライバＩＣにＯＴＰセル及びＯＴＰメモリアレイが用いられるが、これは、前述のような目的のために用いられる。また、欠陥のあるＳＲＡＭのリペア（ｒｅｐａｉｒ／ｒｅｐｌａｃｅ）のためのダミーアドレスの指定に用いられる。なお、近来は、モジュール業界で求められているＬＣＤ ｓｅｔｔｉｎｇ ａｕｔｏ−ｓｅｑｕｅｎｃｅの内部条件の設定にも頻繁に用いられている。

このようなＯＴＰセルは、通常、２つの形態、つまりヒューズ又はアンチヒューズを備えて実現される。

まず、ヒューズで実現される形態は、メタルやポリ抵抗をカットすることである。すなわち、ノーマル状態でのＯＴＰセル内のヒューズは、短絡することで最小の抵抗を有し、カット後は開放されて無限の抵抗を有する。ところが、このようにヒューズを備えるＯＴＰセルの場合、メタルやポリ抵抗をカットするためのレーザー装備を備えなければならないため、コストと時間が多くかかるという短所がある。それだけでなく、温度などの外部条件によって、カットされたメタルやポリ抵抗がまた短絡して、信頼性の低下という問題をもたらす。

一方、アンチヒューズで実現される形態は、ＣＭＯＳトランジスタのゲートと基板とを電極とするゲート絶縁層キャパシタ（ｇａｔｅ ｏｘｉｄｅ ｃａｐａｃｉｔｏｒ）によって実現される。ノーマル状態でキャパシタが無限の抵抗を有し、アンチヒューズが開放され、ゲート又は基板に高電圧ＶＰＰが印加されると、ゲート及び基板が短絡して、アンチヒューズは、数〜数十Ωの抵抗値を有する。このとき、数〜数十Ωの抵抗値は、ゲート絶縁層が破壊される場合に有する抵抗値である。

このように、ＣＭＯＳゲート絶縁層からなるアンチヒューズで実現される形態は、回路の設計によってカットのための電圧を印加するものであって、ヒューズで実現される形態とは異なり、レーザー装備による投資コストがかからず、時間及び温度に影響されないため、信頼性が高いという長所がある。

このようなアンチヒューズを用いるＯＴＰセルに関する米国特許「ＵＳ６９２７９９７Ｂ２」を参照して、従来技術について説明する。

図１は、従来技術に係る単位ＯＴＰセルの回路図である。

同図に示すように、従来技術に係る単位ＯＴＰセルは、ノードＡとノードＢとの間に接続されるアンチヒューズＡＮＴ＿ＦＳ１と、ノードＢと接地電圧の供給端とを切替えるためのスイッチＳＷ１と、ノードＣにかかった電圧がゲート端に印加され、かつ、ノードＢに自体のドレイン端が接続されるＮＭＯＳトランジスタＮＭ１と、ノードＤにかかった電圧がゲート端に印加され、かつ、ＮＭＯＳトランジスタＮＭ１のソース端とノードＥとの間にドレイン・ソース経路を有するＮＭＯＳトランジスタＮＭ２とを備える。

参考までに、ＮＭＯＳトランジスタＮＭ１は、高電圧ＭＯＳトランジスタであって、高電圧ＶＰＰの印加によってＮＭＯＳトランジスタＮＭ２のゲート絶縁層の破壊を防止する。

一方、図１に示す単位ＯＴＰセルにデータを書き込み、これを読み出す過程を下記表１と図２Ａ及び図２Ｂを参照して説明する。

図２Ａは、図１の単位ＯＴＰセルにデータを書き込む場合の駆動を示す図である。

前記表１及び図２Ａに示すように、Ａノードには高電圧ＶＰＰが印加され、ノードＣ及びノードＤには論理レベル「Ｌ」が印加され、スイッチＳＷ１はターンオンされる。したがって、図２Ａに示すように、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２はターンオフされ、スイッチＳＷ１のみターンオンされることによって、ノードＡからスイッチＳＷ１を経て接地電圧の供給端に至る経路が形成される。すなわち、ＣＭＯＳトランジスタからなるアンチヒューズＡＮＴ＿ＦＳ１の基板とゲートとに高電圧ＶＰＰが印加されるため、ゲート絶縁層が破壊されてアンチヒューズＡＮＴ＿ＦＳ１は、数〜数十Ωの抵抗値を有する。

一方、図２Ｂは、図１の単位ＯＴＰセルに書き込まれているデータを読み出す場合の駆動を示す図である。

前記表１及び図２Ｂに示すように、Ａノードには外部電圧ＶＤＤが印加され、ノードＣ及びノードＤには論理レベル「Ｈ」が印加され、スイッチＳＷ１はターンオフされる。したがって、図２Ｂに示すように、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２はターンオンされ、スイッチＳＷ１のみターンオフされることによって、ノードＡからアンチヒューズＡＮＴ＿ＦＳ１、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２を経てノードＥに至る経路が形成される。

まず、アンチヒューズＡＮＴ＿ＦＳ１がカットされて、出力ノードＥに論理レベル「Ｈ」のデータが出力される場合について説明する。ノードＡに印加される外部電圧ＶＤＤは、アンチヒューズＡＮＴ＿ＦＳ１の数〜数十Ωによる電圧降下と、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２のターンオン抵抗による電圧降下とを経て、ノードＥに出力される。すなわち、このようなＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２とアンチヒューズＡＮＴ＿ＦＳ１とによる電圧降下によって、ノードＥには外部電圧ＶＤＤに相応するレベルの電圧が出力される。

また、アンチヒューズＡＮＴ＿ＦＳ１がカットされず、出力ノードＥに論理レベル「Ｌ」のデータが出力される場合について説明する。アンチヒューズＡＮＴ＿ＦＳ１がカットされていないため、アンチヒューズＡＮＴ＿ＦＳ１は無限の抵抗を有する。したがって、ノードＡに印加される外部電圧ＶＤＤは、アンチヒューズＡＮＴ＿ＦＳ１の無限の抵抗による電圧降下と、ＮＭＯＳトランジスタＮＭ１及びＮＭＯＳトランジスタＮＭ２のターンオン抵抗による電圧降下とを経て、ノードＥに出力される。すなわち、アンチヒューズＡＮＴ＿ＦＳ１によって、ノードＥには接地電圧に相応するレベルの電圧が出力される。

参考までに、図面には示していないが、ノードＥを介して出力されるデータは、差動増幅器によって感知及び増幅される。

一方、図１に示すような単位ＯＴＰセルを複数備えるＯＴＰメモリについて図面を参照して説明する。

図３は、従来技術に係るＯＴＰメモリのブロック構成図である。

同図に示すように、従来技術に係るＯＴＰメモリは、ロウ方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の第１及び第２読み出し駆動ラインＲＤ＿ＣＴＲＬ１＜０：Ｎ＞，ＲＤ＿ＣＴＲＬ２＜０：Ｎ＞と、ロウ方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインＷＲ＿ＣＴＲＬ＜０：Ｎ＞と、第１及び第２読み出し駆動ラインＲＤ＿ＣＴＲＬ１＜０：Ｎ＞，ＲＤ＿ＣＴＲＬ２＜０：Ｎ＞、及び書き込み駆動ラインＷＲ＿ＣＴＲＬ＜０：Ｎ＞に接続される複数の単位ＯＴＰセル１０と、カラム方向に形成されて、互いに異なる読み出し駆動ラインＲＤ＿ＣＴＲＬ１＜０：Ｎ＞，ＲＤ＿ＣＴＲＬ２＜０：Ｎ＞、及び書き込み駆動ラインＷＲ＿ＣＴＲＬ＜０：Ｎ＞に接続される複数の単位ＯＴＰセル１０からの出力データを伝達する複数のデータラインＢＬ０〜ＢＬｎと、各データラインＢＬ０〜ＢＬｎによって伝達されるデータを感知及び増幅して、該当データを出力する複数の感知増幅器２０と、複数の単位ＯＴＰセル１０に高電圧ＶＰＰを印加するための高電圧供給部３０とを備える。

参考までに、感知増幅器２０は、差動増幅器によって実現される。

しかし、このような従来技術を用いる場合、アンチヒューズをカットしてデータを書き込む過程が複雑なため、アクセス時間が長くなるという問題がある。また、差動増幅器によって実現された感知増幅器を使用することによって、バイアス端による持続的な電流の消費及び大面積による問題もある。

そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、簡単かつ信頼性の高い駆動を有し、また、低い消費電力及び小面積のＯＴＰセル及びメモリ装置を提供することにある。

上記目的を達成するための本発明のＯＴＰセルは、読み出し制御信号に応じて、第１及び第２ノード間に電流経路を形成する第１ＭＯＳトランジスタと、書き込み制御信号に応じて、第３及び前記第２ノード間に電流経路を形成する第２ＭＯＳトランジスタと、前記第２ノードと接地電圧の供給端との間に接続されるアンチヒューズとを備え、前記第２ノードにかかった電圧を出力信号として出力する。

また、上記目的を達成するための本発明のメモリ装置は、カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の読み出し駆動ラインと、カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインと、互いに異なる前記読み出し駆動ライン及び前記書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する複数のデータラインと、前記各データラインに接続されて、伝達されるデータを感知及び増幅して出力する複数の感知増幅器とを備える。

更に、本発明のメモリ装置は、カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の読み出し駆動ラインと、カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインと、互いに異なる前記読み出し駆動ライン及び前記書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する複数のデータラインとを備える。

また、本発明のメモリ装置は、カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ読み出し駆動ラインと、カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ書き込み駆動ラインと、前記読み出し駆動ライン及び書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する第１ないし第Ｍデータラインと、前記各データラインに接続されて、伝達されるデータを感知及び増幅して出力する第１ないし第Ｍ感知増幅器と、ロウ方向に形成されて、前記複数のデータラインのうち、共通のデータラインに接続される前記複数の単位ＯＴＰセルに高電圧を供給する第１ないし第Ｍ高電圧供給ラインと、書き込み駆動時に印加される前記該当アドレスに対応する高電圧供給ラインに選択的に前記高電圧を供給する供給選択手段とを備える。

また、本発明のメモリ装置は、カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ読み出し駆動ラインと、カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ書き込み駆動ラインと、互いに異なる前記読み出し駆動ライン及び前記書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する第１ないし第Ｍデータラインと、ロウ方向に形成されて、前記複数のデータラインのうち、共通のデータラインに接続される前記複数の単位ＯＴＰセルに高電圧を供給する第１ないし第Ｍ高電圧供給ラインと、書き込み駆動時に印加される前記該当アドレスに対応する高電圧供給ラインに選択的に前記高電圧を供給する供給選択手段とを備える。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図４は、本発明に係る単位ＯＴＰセルの回路図である。

同図に示すように、本発明に係る単位ＯＴＰセルは、ノードＮ３と接地電圧の供給端との間に接続されるアンチヒューズＡＮＴ＿ＦＳ２と、書き込み制御信号ＷＲ＿ＣＴＲＬをゲートで受信し、かつ、ノードＮ２とノードＮ３との間に接続されるＰＭＯＳトランジスタＰＭ１と、読み出し制御信号ＲＤ＿ＣＴＲＬをゲートで受信し、かつ、ノードＮ１とノードＮ３との間に接続されるＰＭＯＳトランジスタＰＭ２とを備え、ノードＮ３にかかった電圧を出力信号として出力する。

そして、出力信号を感知及び増幅するために、インバータ式感知増幅器１００を更に備える。

このように、本発明に係る単位ＯＴＰセルは、図１に示す従来技術に比べて、より小さいＭＯＳトランジスタを使用するため、小面積を有する。

また、データを感知及び出力するためにインバータ式感知増幅器を使用するため、従来の差動増幅器よりも短いアクセス時間を有し、バイアス電流が要らないため、不要な電力消費を減らす。そして、インバータ式感知増幅器は、従来の差動増幅器よりも小面積を有する。

それだけでなく、インバータ式感知増幅器は、ノードＮ３にかかった電圧をゲートで受信するため、感知増幅器による電流の消費が発生せず、データを書き込むとき、それによる電流が漏れない。すなわち、データを書き込むときに印加される高電圧ＶＰＰが電流の漏れなくアンチヒューズＡＮＴ＿ＦＳ２のゲート端に印加される。したがって、正確なレベルの高電圧が印加されるため、アンチヒューズのカットが適宜に行われて信頼性が高い。

参考までに、読み出し制御信号ＲＤ＿ＣＴＲＬ及び書き込み制御信号ＷＲ＿ＣＴＲＬが印加されるＰＭＯＳトランジスタＰＭ１及びＰＭＯＳトランジスタＰＭ２は、ＮＭＯＳトランジスタによって実現でき、このような場合、読み出し制御信号ＲＤ＿ＣＴＲＬ及び書き込み制御信号ＷＲ＿ＣＴＲＬの活性化レベルが反転する。

また、ＰＭＯＳトランジスタＰＭ１は、高電圧によって破壊される現象（ブレイクダウン）を防止するために、高電圧ＭＯＳトランジスタによって実現することができる。

一方、図４に示す本発明に係る単位ＯＴＰセルの駆動について下記表２、図５Ａ及び図５Ｂを参照して具体的に説明する。

図５Ａは、図４の単位ＯＴＰセルにデータを書き込む場合の駆動を示す図である。

前記表２及び図５Ａに示すように、ノードＮ２には高電圧ＶＰＰが印加され、ノードＮ１には外部電圧ＶＤＤが印加される。そして、書き込み制御信号ＷＲ＿ＣＴＲＬが論理レベル「Ｌ」に活性化され、読み出し制御信号ＲＤ＿ＣＴＲＬが論理レベル「Ｈ」に非活性化される。

したがって、図５Ａに示すように、ＰＭＯＳトランジスタＰＭ１のみターンオンされることによって、ノードＮ２からアンチヒューズＡＮＴ＿ＦＳ２に至る経路が形成される。すなわち、ＣＭＯＳトランジスタからなるアンチヒューズＡＮＴ＿ＦＳ２のゲートに高電圧ＶＰＰが印加されるため、ゲート絶縁層が破壊されてアンチヒューズＡＮＴ＿ＦＳ２は、数〜数十Ωの抵抗値を有する。

一方、図５Ｂは、図４の単位ＯＴＰセルに書き込まれているデータを読み出す場合の駆動を示す図である。

前記表２及び図５Ｂに示すように、ノードＮ２には高電圧ＶＰＰが印加され、ノードＮ１には外部電圧ＶＤＤが印加される。そして、書き込み制御信号ＷＲ＿ＣＴＲＬが論理レベル「Ｈ」に非活性化され、読み出し制御信号ＲＤ＿ＣＴＲＬが論理レベル「Ｌ」に活性化される。したがって、図５Ｂに示すように、ＰＭＯＳトランジスタＰＭ２のみターンオンされることによって、ノードＮ１からアンチヒューズＡＮＴ＿ＦＳ２に至る経路が形成される。

まず、アンチヒューズＡＮＴ＿ＦＳ２がカットされて、出力ノードＮ３に論理レベル「Ｌ」のデータが出力される場合について説明する。アンチヒューズＡＮＴ＿ＦＳ２のカットによって数〜数十Ωの抵抗値を有するため、ノードＮ３は、接地電圧に相応するレベルを有する。

また、アンチヒューズＡＮＴ＿ＦＳ２がカットされず、出力ノードＮ３に論理レベル「Ｈ」のデータが出力される場合について説明する。アンチヒューズＡＮＴ＿ＦＳ２がカットされていないため、アンチヒューズＡＮＴ＿ＦＳ２は無限の抵抗を有する。したがって、アンチヒューズＡＮＴ＿ＦＳ２の無限の抵抗によって電流経路が形成されないため、ノードＮ３は、ノードＮ１と同じ高電圧ＶＰＰを有する。

したがって、図５Ａ及び図５Ｂに示すように、本発明に係る単位ＯＴＰセルの駆動方法は従来に比べて単純であり、アクセス時間及び消費する電流量を減らす。

次は、前記単位ＯＴＰセルを複数備えるメモリ装置について図面を参照して説明する。

図６は、第１実施形態に係るＯＴＰメモリのブロック構成図である。

同図に示すように、第１実施形態に係るＯＴＰメモリは、カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０：Ｎ＞と、カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０：Ｎ＞と、読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０：Ｎ＞及び書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０：Ｎ＞に接続される複数の単位ＯＴＰセル２００と、ロウ方向に形成されて、互いに異なる読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０：Ｎ＞及び書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０：Ｎ＞に接続される複数の単位ＯＴＰセルからの出力データを伝達する複数のデータラインＤＴ＿ＬＮ＜０：Ｎ＞と、複数の単位ＯＴＰセルに高電圧ＶＰＰを印加するための高電圧供給部３００とを備える。

ここで、前記単位ＯＴＰセルは、読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０＞にゲート端が接続され、かつ、外部電圧ＶＤＤの供給端とノードＮ４との間にソース・ドレイン経路を有するＰＭＯＳトランジスタＰＭ３と、書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０＞にゲート端が接続され、かつ、高電圧ＶＰＰの供給端とノードＮ４との間にソース・ドレイン経路を有するＰＭＯＳトランジスタＰＭ４と、ノードＮ４と接地電圧の供給端との間に配置されるアンチヒューズＡＮＴ＿ＦＳ３とを備える。

そして、前記単位ＯＴＰセルは、ノードＮ４にかかった電圧を感知及び増幅して、該当データラインＤＴ＿ＬＮ＜０＞に出力する感知増幅器２２０を更に備える。

また、共通のデータラインＤＴ＿ＬＮ＜０：Ｎ＞に接続される単位ＯＴＰセルは、感知増幅器を共有することができる。このような場合、感知増幅器は、単位ＯＴＰセル内に備えられず、データラインＤＴ＿ＬＮ＜０：Ｎ＞の単位として備えられる。

駆動について簡略に説明する。まず、データをプログラムする場合であって、該当アドレスに対応する書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０＞が活性化される場合、書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０＞に接続される複数の単位ＯＴＰセルのアンチヒューズＡＮＴ＿ＦＳ３がカットされる。

したがって、該当アドレスに対応する読み出し駆動ラインＲＤ＿ＣＴＲＬ＜０＞が活性化されると、それに接続される複数の単位ＯＴＰセルが活性化されて、該当データラインＤＴ＿ＬＮ＜０：Ｎ＞には論理レベル「Ｌ」のデータが出力される。

したがって、第１実施形態に係るＯＴＰメモリ内のアレイ形態に配置されている図４のような単位ＯＴＰセルは、従来に比べて単純な駆動方式を有するため、アクセス時間が速くなる。そして、単純な駆動によって、従来の読み出し駆動ラインの数を減らすことができ、そのため駆動ラインの配置による面積を減らすことができる。それだけでなく、インバータ式によって実現された感知増幅器を介して出力されるデータを感知及び増幅することによって、従来の差動増幅器に比べて小面積及びバイアス端による不要な電流消費を減らす。

図７は、第２実施形態に係るＯＴＰメモリのブロック構成図である。

同図に示すように、第２実施形態に係るＯＴＰメモリは、カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０：Ｎ＞と、カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０：Ｎ＞と、読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０：Ｎ＞及び書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０：Ｎ＞に接続される複数の単位ＯＴＰセル２００＿００，２００＿１０，…２００＿ＮＮと、ロウ方向に形成されて、互いに異なる読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０：Ｎ＞及び書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０：Ｎ＞に接続される複数の単位ＯＴＰセルからの出力データを伝達する複数のデータラインＤＴ＿ＬＮ＜０：Ｎ＞と、共通のデータラインＤＴ＿ＬＮ＜０：Ｎ＞に接続される複数の単位ＯＴＰセルに高電圧ＶＰＰを供給するためにロウ方向に形成された複数の高電圧供給ラインＶＰＰ＿ＬＮ＜０：Ｎ＞と、高電圧ＶＰＰを印加するための高電圧供給部５００と、複数の高電圧供給ラインＶＰＰ＿ＬＮ＜０：Ｎ＞のうち、書き込み駆動時に印加される該当アドレスに対応するラインに選択的に高電圧ＶＰＰを供給する供給選択部４００とを備える。

ここで、前記単位ＯＴＰセルは、図６で言及した内容と同様であるため、具体的な説明は省略する。

参考までに、前記単位ＯＴＰセル内に備えられる感知増幅器は、共通のデータラインＤＴ＿ＬＮ＜０：Ｎ＞に接続される複数の単位ＯＴＰセルによって共有することができる。このような場合、感知増幅器は、単位ＯＴＰセル内に備えられず、データラインＤＴ＿ＬＮ＜０：Ｎ＞の単位として備えられる。

駆動について簡略に説明する。まず、データをプログラムする場合であって、該当アドレスに対応する書き込み駆動ラインＷＲ＿ＣＴ＿ＬＮ＜０＞が活性化され、供給選択部４００に高電圧供給ラインＶＰＰ＿ＬＮ＜０＞が選択される場合、単位ＯＴＰセル２００＿００のみ活性化されて、アンチヒューズがカットされる。

したがって、該当アドレスに対応する読み出し駆動ラインＲＤ＿ＣＴ＿ＬＮ＜０＞が活性化される場合、単位ＯＴＰセル２００＿００が活性化されて、データラインＤＴ＿ＬＮ＜０＞には論理レベル「Ｌ」のデータが出力される。

このように、第２実施形態に係るＯＴＰメモリは、図６に示す第１実施形態とは異なり、データを書き込むときに１つの単位ＯＴＰセルのみ活性化される。したがって、データプログラム時に１つのセルのみ活性化されるため、第１実施形態に比べて正確なデータが書き込まれ、そのためデータに対する信頼性が高い。

したがって、本発明に係る単位ＯＴＰセルと、これをアレイ形態に備えるメモリ装置は、従来に比べて小さいＭＯＳトランジスタによって実現されて、駆動方法が簡単かつ短いアクセス時間を有する。

また、出力データをインバータ式感知増幅器を介して感知及び増幅することによって、従来のバイアス端によって発生した持続的な電流消費を減らすことができ、短いアクセス時間を有する。それだけでなく、インバータ式感知増幅器は、アンチヒューズのカット時に電流が漏れず、アンチヒューズに正確なレベルの高電圧が印加されて正確なカットが行われるようにする。低い消費電流及び正確なカット駆動によって、データの信頼性が高まる。

本発明は、より小さいＭＯＳトランジスタによって実現されて、小面積及び短いアクセス時間を有し、インバータ式感知増幅器を備えて、電流の漏れ及び面積を減らすことができる。

以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来技術に係る単位ＯＴＰセルの回路図である。 図１の単位ＯＴＰセルにデータを書き込む場合の駆動を示す図である。 図１の単位ＯＴＰセルに書き込まれているデータを読み出す場合の駆動を示す図である。 従来技術に係るＯＴＰメモリのブロック構成図である。 本発明に係る単位ＯＴＰセルの回路図である。 図４の単位ＯＴＰセルにデータを書き込む場合の駆動を示す図である。 図４の単位ＯＴＰセルに書き込まれているデータを読み出す場合の駆動を示す図である。 第１実施形態に係るＯＴＰメモリのブロック構成図である。 第２実施形態に係るＯＴＰメモリのブロック構成図である。

符号の説明

２００ 単位ＯＴＰセル
４００ 供給選択部

Claims (20)

1. 読み出し制御信号に応じて、第１及び第２ノード間に電流経路を形成する第１ＭＯＳトランジスタと、
   書き込み制御信号に応じて、第３及び前記第２ノード間に電流経路を形成する第２ＭＯＳトランジスタと、
   前記第２ノードと接地電圧の供給端との間に接続されるアンチヒューズとを備え、
   前記第２ノードにかかった電圧を出力信号として出力することを特徴とするＯＴＰセル。
2. 前記第１ＭＯＳトランジスタが、
   前記読み出し制御信号をゲートで受信し、かつ、前記第１及び第２ノード間にソース・ドレイン経路を有する第１ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のＯＴＰセル。
3. 前記第２ＭＯＳトランジスタが、
   前記書き込み制御信号をゲートで受信し、かつ、前記第３及び第２ノード間にソース・ドレイン経路を有する第２ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のＯＴＰセル。
4. 前記第１ＭＯＳトランジスタが、
   前記読み出し制御信号をゲートで受信し、かつ、前記第１及び第２ノード間にドレイン・ソース経路を有する第１ＮＭＯＳトランジスタであり、
   前記第２ＭＯＳトランジスタが、
   前記書き込み制御信号をゲートで受信し、かつ、前記第３及び第２ノード間にドレイン・ソース経路を有する第２ＮＭＯＳトランジスタである
   ことを特徴とする請求項２に記載のＯＴＰセル。
5. 前記第２ノードにかかった電圧を感知及び増幅するインバータ式感知増幅器を更に備えることを特徴とする請求項４に記載のＯＴＰセル。
6. 前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタが、
   高電圧トランジスタであることを特徴とする請求項５に記載のＯＴＰセル。
7. カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の読み出し駆動ラインと、
   カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインと、
   互いに異なる前記読み出し駆動ライン及び前記書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、
   ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する複数のデータラインと、
   前記各データラインに接続されて、伝達されるデータを感知及び増幅して出力する複数の感知増幅器と
   を備えることを特徴とするメモリ装置。
8. 前記複数の単位ＯＴＰセルに高電圧を印加する高電圧供給部を更に備えることを特徴とする請求項７に記載のメモリ装置。
9. 前記単位ＯＴＰセルが、
   前記読み出し駆動ラインにゲート端が接続され、かつ、外部電圧の供給端とノードとの間に接続される第１ＭＯＳトランジスタと、
   前記書き込み駆動ラインにゲート端が接続され、かつ、前記高電圧供給部の出力端と前記ノードとの間に接続される第２ＭＯＳトランジスタと、
   前記ノードと接地電圧の供給端との間に配置されるアンチヒューズとを備え、
   前記ノードにかかった電圧を前記データラインを介して出力することを特徴とする請求項８に記載のメモリ装置。
10. 前記第１ＭＯＳトランジスタが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、前記外部電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第１ＰＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタが、
    前記書き込み駆動ラインにゲート端が接続され、かつ、前記高電圧供給部の出力端と前記ノードとの間にソース・ドレイン経路を有する第２ＰＭＯＳトランジスタである
    ことを特徴とする請求項９に記載のメモリ装置。
11. 前記第１ＰＭＯＳトランジスタが、
    高電圧ＣＭＯＳトランジスタであることを特徴とする請求項１０に記載のメモリ装置。
12. カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される複数の読み出し駆動ラインと、
    カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される複数の書き込み駆動ラインと、
    互いに異なる前記読み出し駆動ライン及び前記書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、
    ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する複数のデータラインと
    を備えることを特徴とするメモリ装置。
13. 前記単位ＯＴＰセルが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、外部電圧の供給端とノードとの間に接続される第１ＭＯＳトランジスタと、
    前記書き込み駆動ラインにゲート端が接続され、かつ、高電圧の供給端と前記ノードとの間に接続される第２ＭＯＳトランジスタと、
    前記ノードと接地電圧の供給端との間に配置されるアンチヒューズと、
    前記ノードにかかった電圧を感知及び増幅して、前記データラインを介して出力する感知増幅器と
    を備えることを特徴とする請求項１２に記載のメモリ装置。
14. 前記第１ＭＯＳトランジスタが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、前記外部電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第１ＰＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタが、
    前記書き込み駆動ラインにゲート端が接続され、かつ、前記高電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第２ＰＭＯＳトランジスタである
    ことを特徴とする請求項１３に記載のメモリ装置。
15. カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ読み出し駆動ラインと、
    カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ書き込み駆動ラインと、
    前記読み出し駆動ライン及び書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、
    ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する第１ないし第Ｍデータラインと、
    前記各データラインに接続されて、伝達されるデータを感知及び増幅して出力する第１ないし第Ｍ感知増幅器と、
    ロウ方向に形成されて、前記複数のデータラインのうち、共通のデータラインに接続される前記複数の単位ＯＴＰセルに高電圧を供給する第１ないし第Ｍ高電圧供給ラインと、
    書き込み駆動時に印加される前記該当アドレスに対応する高電圧供給ラインに選択的に前記高電圧を供給する供給選択手段と
    を備えることを特徴とするメモリ装置。
16. 前記単位ＯＴＰセルが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、外部電圧の供給端とノードとの間に接続される第１ＭＯＳトランジスタと、
    前記書き込み駆動ラインにゲート端が接続され、かつ、高電圧の供給端と前記ノードに接続される第２ＭＯＳトランジスタと、
    前記ノードと接地電圧の供給端との間に配置されるアンチヒューズとを備え、
    前記ノードにかかった電圧を前記データラインを介して出力することを特徴とする請求項１５に記載のメモリ装置。
17. 前記第１ＭＯＳトランジスタが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、前記外部電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第１ＰＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタが、
    前記書き込み駆動ラインにゲート端が接続され、かつ、前記高電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第２ＰＭＯＳトランジスタである
    ことを特徴とする請求項１６に記載のメモリ装置。
18. カラム方向に形成されて、読み出し駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ読み出し駆動ラインと、
    カラム方向に形成されて、書き込み駆動時に印加される該当アドレスによって活性化される第１ないし第Ｎ書き込み駆動ラインと、
    互いに異なる前記読み出し駆動ライン及び前記書き込み駆動ラインに接続されてデータを書き込む複数の単位ＯＴＰセルと、
    ロウ方向に形成されて、前記複数の単位ＯＴＰセルからの出力データを伝達する第１ないし第Ｍデータラインと、
    ロウ方向に形成されて、前記複数のデータラインのうち、共通のデータラインに接続される前記複数の単位ＯＴＰセルに高電圧を供給する第１ないし第Ｍ高電圧供給ラインと、
    書き込み駆動時に印加される前記該当アドレスに対応する高電圧供給ラインに選択的に前記高電圧を供給する供給選択手段と
    を備えることを特徴とするメモリ装置。
19. 前記単位ＯＴＰセルが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、外部電圧の供給端とノードとの間に接続される第１ＭＯＳトランジスタと、
    前記書き込み駆動ラインにゲート端が接続され、かつ、高電圧の供給端と前記ノードとの間に接続される第２ＭＯＳトランジスタと、
    前記ノードと接地電圧の供給端との間に配置されるアンチヒューズと、
    前記ノードにかかった電圧を感知及び増幅して、前記データラインを介して出力する感知増幅器と
    を備えることを特徴とする請求項１８に記載のメモリ装置。
20. 前記第１ＭＯＳトランジスタが、
    前記読み出し駆動ラインにゲート端が接続され、かつ、外部電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第１ＰＭＯＳトランジスタであり、
    前記第２ＭＯＳトランジスタが、
    前記書き込み駆動ラインにゲート端が接続され、かつ、前記高電圧の供給端と前記ノードとの間にソース・ドレイン経路を有する第２ＰＭＯＳトランジスタである
    ことを特徴とする請求項１９に記載のメモリ装置。

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