JPH0636568A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２配線間の接続あるいは非接続を決定するヒ
ューズを使用している半導体装置において、ヒューズ部
の占有面積を少なくする。 【構成】 Ｓｉ基板１上に形成された素子分離酸化膜２
上に、第１層目のヒューズ４を配置し、その上に層間酸
化膜３を介して、さらに第２層目のヒューズ５を配置
し、ヒューズ４，５を階層構造に配置する。 【効果】 ２本のヒューズを階層構造にしているので、
ヒューズ部の占有面積が少なくなり、素子の集積度が向
上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、配線間の接続あるい
は非接続を決めるためにヒューズを使用している半導体
装置に関し、特にヒューズ部の専有面積の低減に関する
ものである。

【０００２】

【従来の技術】図３は従来の半導体記憶装置の一例を示
すブロック図である。図において、１２は行アドレスデ
ータ入力、１３は行アドレス入力１２を増幅または反転
するための行アドレス・バッファ、１４は行アドレス入
力１２に与えられた行アドレス信号を復号化するための
行アドレス・デコーダ、１５は列アドレスデータ入力、
１６は列アドレス入力１５を増幅または反転するための
列アドレス・バッファ、８は列アドレス入力１５に与え
られた列アドレス信号を復号化するための列アドレス・
デコーダである。１７は情報を記憶するメモリセルがマ
トリクス状に配列されているメモリセルアレイ、１８は
マルチプレクサ、１９は小振幅の読みだし電圧を感知し
て増幅するセンスアンプ、２０はセンスアンプ１９の出
力を更に半導体記憶装置の外部に取り出すレベルまで増
幅するための出力データ・バッファ、２１は読みだしデ
ータ出力、２２は書き込みデータ入力、２３は書き込み
データ入力２２に与えられた信号を増幅するための入力
データ・バッファである。２４はチップ選択入力、２５
は読みだし／書き込み制御入力、２６はチップ選択／非
選択とデータ読みだし／書き込みモードに応じてセンス
アンプ１９、出力データ・バッファ２０、書き込みデー
タ・バッファ２３などを制御する読みだし／書き込み制
御回路である。

【０００３】図４は図３の半導体記憶装置のメモリセル
の周辺部を示したものである。ここでは簡単のため２行
２列の構成のものを示している。図４において、１０
ａ，１０ｂと２８ａ，２８ｂとはそれぞれ対応するビッ
ト線対である。２９と３０とは行アドレス・デコーダ１
４の出力点に接続されたワード線、３１ａ〜３１ｄはワ
ード線２９，３０とビット線対１０ａ，１０ｂ及び２８
ａ，２８ｂとの交点に配置されたメモリセル、３２ａ，
３２ｂと３３ａ，３３ｂとは一端を電源電位２７に他端
をビット線に接続されたビット線負荷である。３４ａ，
３４ｂと３５ａ，３５ｂとは図３の列アドレス・デコー
ダ８の出力信号がゲートに入力され、ドレインまたはソ
ースがそれぞれビット線１０ａ，１０ｂと２８ａ，２８
ｂとに接続され、図３のマルチプレクサ１８を構成する
トランスファ・ゲートである。１９はＩ／Ｏ線対１１
ａ，１１ｂの電位差を検出するセンスアンプ、２０はセ
ンスアンプ１９の出力を増幅する出力バッファ、２１は
データ出力である。

【０００４】図４のメモリセル３１には、例えば図５
(a) に示す高抵抗負荷型ＮＭＯＳメモリセルや、図５
(b) に示すＣＭＯＳ型メモリセルが用いられる。図５
(a) ，(b)において、３７ａ，３７ｂはドレインを記憶
ノード４１ａ，４１ｂに、ゲートを互いに他方のドレイ
ンに、ソースをグランド３６に接続したＮチャネルのド
ライバ・トランジスタ、３８ａ，３８ｂはドレインまた
はソースを記憶ノード４１ａ，４１ｂに、ゲートをワー
ド線２９または３０に、ソースまたはドレインをビット
線１０または２８に接続したＮチャネルのアクセス・ト
ランジスタ、３９ａ，３９ｂは一端を電源電位Ｖｃｃ２
７に他端を記憶ノード４１ａ，４１ｂに接続した負荷抵
抗、４０ａ，４０ｂはドレインを記憶ノード４１ａ，４
１ｂに、ゲートを互いに他のドレインに、ソースを電源
電位２７に接続したＰチャネル・トランジスタである。

【０００５】図７は、図４のメモリセルの周辺部と同様
な回路である。Ｐチャネルトランジスタ６とＮチャネル
トランジスタ７の組合せにより、図４のトランスファゲ
ート３４，３５と同等な働きをし、ビット線１０ａとＩ
／Ｏ線１１ａとの間をＯＮ，ＯＦＦするものである。４
は配線間の接続あるいは非接続を決定するヒューズであ
り、このヒューズ４は、図８に示されるように、半導体
基板１上に酸化膜２を介して形成された第１層目のポリ
シリコンでできている。列デコーダ８の出力は、ヒュー
ズ４を介してＮチャネルトランジスタ７へ入り、列デコ
ーダ８の出力のインバータ９による反転信号は、ヒュー
ズ４を介してＰチャネルトランジスタ６へ入る。

【０００６】次に動作について説明する。図６は従来の
半導体記憶装置の動作タイミング図である。図におい
て、Ａｉｎはアドレス入力、Ａｏｕｔはアドレス・バッ
ファ出力、ＷＬはワード線、Ｉ／ＯはＩ／Ｏ線、ＳＡｏ
ｕｔはセンスアンプ出力、Ｄｏｕｔはデータ出力であ
る。メモリセル３１ａを選択する場合には、行アドレス
入力１２から選択すべきメモリセル３１ａが位置する行
に対応した行アドレス信号が入力され、メモリセル３１
ａが接続されたワード線２９が選択（例えばＨｉｇｈ）
レベルになり、他のワード線３０は非選択（例えばＬｏ
ｗ）レベルにされる。同様にビット線の選択も列アドレ
ス１５から選択すべきメモリセル３１ａとそのメモリセ
ル３１ａが接続されたビット線対１０ａ，１０ｂが位置
する列に対応した列アドレス信号が入力され、そのビッ
ト線１０ａ，１０ｂに接続されたトランスファ・ゲート
３４ａ，３４ｂのみが導通するので、選択されたビット
線１０ａ，１０ｂのみＩ／Ｏ線対１１ａ，１１ｂに接続
され、他のビット線２８ａ，２８ｂは非選択となり、Ｉ
／Ｏ線対１１ａ，１１ｂから切り離される。

【０００７】次に選択されたメモリセル３１ａの読み出
し動作について説明する。いまメモリセルの記憶ノード
４１ａがＨｉｇｈレベルであり、記憶ノード４１ｂがＬ
ｏｗレベルであるとする。この時メモリセルの一方のド
ライバ・トランジスタ３７ａは非導通状態にあり、他方
のドライバ・トランジスタ３７ｂは導通状態にある。ワ
ード線２９がＨｉｇｈで選択された状態にあるから、メ
モリセルのアクセス・トランジスタ３８ａ，３８ｂは共
に導通状態にある。従って、電源電位Ｖｃｃ２７→ビッ
ト線負荷３２ｂ→ビット線１０ｂ→アクセス・トランジ
スタ３８ｂ→ドライバ・トランジスタ３７ｂ→接地３６
の経路に直流電流が発生する。しかしもう一方の経路で
ある電源電位Ｖｃｃ２７→ビット線負荷３２ａ→ビット
線１０ａ→アクセス・トランジスタ３８ａ→ドライバ・
トランジスタ３７ａ→接地３６の経路ではドライバ・ト
ランジスタ３７ａが非導通であるので直流電流は流れな
い。この時直流電流の流れない方のビット線１０ａの電
位は、ビット線負荷トランジスタ３２ａ，３２ｂ，３３
ａ，３３ｂのしきい値電圧をＶｔｈとすると、“電源電
位Ｖｃｃ−しきい値電圧Ｖｔｈ”となる。また、直流電
流の流れる方のビット線１０ｂの電位は、ドライバ・ト
ランジスタ３７ｂ、アクセス・トランジスタ３８ｂとビ
ット線負荷３２ｂとの導通抵抗で抵抗分割されて、“電
源電位Ｖｃｃ−しきい値電圧Ｖｔｈ”からΔＶだけ電位
が低下し、“電源電位Ｖｃｃ−しきい値電圧Ｖｔｈ−Δ
Ｖ”になる。ここでΔＶはビット線振幅と呼ばれ、通常
５０ｍＶ〜５００ｍＶ程度であり、ビット線負荷の大き
さにより調節される。このビット線振幅はトランスファ
・ゲート３４ａ，３４ｂを介してＩ／Ｏ線１１ａ，１１
ｂに現れ、これをセンスアンプ１９により増幅し、さら
に出力バッファ２０で増幅し、データ出力２１として読
み出される。なお、読みだしの場合には入力データ・バ
ッファ２３は読みだし／書き込み制御回路２６によりＩ
／Ｏ線対２９ａ，２９ｂを駆動しないようにできてい
る。書き込みの場合には、Ｌｏｗデータを書き込む側の
ビット線の電位を強制的に低電位に引き下げ、他方のビ
ット線の電位を高電位に引き上げることにより書き込み
を行う。例えば、メモリセル３１ａに反転データを書き
込むには、データ入力バッファ２３により一方のＩ／Ｏ
線１１ａをＬｏｗレベルに、他方のＩ／Ｏ線１１ｂをＨ
ｉｇｈレベルにし、一方のビット線１０ａをＬｏｗレベ
ルに、他方のビット線１０ｂをＨｉｇｈレベルにして書
き込み動作を行う。

【０００８】図７において、列デコーダ８の出力がＨｉ
ｇｈであった時には、インバータ９の出力がＬｏｗとな
る。ヒューズ４が切断されていなければ、Ｈｉｇｈレベ
ルの信号がＮチャネルトランジスタ７へ入力され、Ｌｏ
ｗレベルの信号がＰチャネルトランジスタ６へ入力され
る。その結果、トランスファゲート６，７が導通し、ビ
ット線１０ａとＩ／Ｏ線１１ａが接続される。

【０００９】ヒューズ４は冗長使用時に切断される。ヒ
ューズ４上のビット線１０ａに接続しているメモリセル
に不良があった場合、この不良セルを冗長セルに置換す
る。ヒューズ４を切断することにより、トランスファゲ
ート６，７はＯＦＦし、ビット線１０ａに接続している
メモリセル群は、外部アドレス信号に関係なく非選択に
なる。そして、冗長回路によって、この非選択になった
メモリセル群（１ビット線に対応）は、冗長のメモリセ
ル群（１ビット線に対応）に置換され、不良セルは救済
されることになる。

【００１０】図８は、ヒューズを使用している半導体装
置のヒューズ形成方法を示すものである。図８におい
て、Ｓｉ基板１上に分離酸化膜２を積層し、該分離酸化
膜２上に、ヒューズ４を第１層のポリシリコンから形成
している。そしてこれらは冗長回路の使用時にともにレ
ーザビームにより切断されるものである。

【００１１】

【発明が解決しようとする課題】従来の半導体装置にお
けるヒューズは、以上のように同一層、即ち第１層目の
ポリシリコンで構成されているため、また、それらヒュ
ーズ間の分離には一定間隔を必要とするので、ヒューズ
部の占有面積が大きくなるという問題点があった。

【００１２】この発明は、上記のような問題点を解消す
るためになされたもので、ヒューズ部の占有面積を小さ
くすることのできる半導体装置を得ることを目的とす
る。

【００１３】

【課題を解決するための手段】この発明に係る半導体装
置は、ヒューズを各ヒューズ間に層間絶縁膜を介して相
互に上下に位置するよう階層構造に配置したものであ
る。また、該階層構造のヒューズを１本のレーザビーム
の照射により同時に切断できるようにしたものである。

【００１４】

【作用】この発明における半導体装置は、ヒューズを階
層構造に配置しているので、ヒューズ部の占有面積を小
さくすることができる。また該階層構造のヒューズは１
本のレーザビームの照射により同時に切断することがで
きる。

【００１５】

【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１は、この発明の一実施例による半導体装
置を示し、第１層目のヒューズ４の上に、第２層目のヒ
ューズ５を配置したことを特徴とする。即ち図１におい
て、Ｓｉ基板上１に分離酸化膜２を積層し、該分離酸化
膜２上に、１層目のヒューズ４を配置する。該１層目の
ヒューズ４上に、層間酸化膜３を積層し、該層間酸化膜
３上に、２層目のヒューズ５を配置する。

【００１６】図２は、図１のヒューズ４，５の半導体装
置における配置構成を示す図である。この図２は図７と
同様のメモリセルの周辺部の回路であり、同一構成部分
には同一符号を付けている。図２において、２本のヒュ
ーズを図１に示すように階層構造にすれば、図８のよう
に１層目のみで構成した場合に較べて、ヒューズ部の占
有面積を少なくすることができる。従ってこれにより半
導体装置の高集積化を図ることができる。

【００１７】また図８の従来例の構成における２つのヒ
ューズ４は、レーザビームの照射により同時に溶断され
るべきものであるが、２つのヒューズ４，５を本実施例
のように階層構造に配置した場合、１本のレーザビーム
により同時に溶断することができ、レーザビームの強度
は強いものが必要となるが、レーザビームを配置する構
成はより簡単となる。

【００１８】実施例２．なお、上記実施例１では、ヒュ
ーズの階層構造を１層目と２層目で構成した場合につい
て述べたが、これは半導体装置のポリシリコン又は半導
体層を複数層配置した構造において、ｎ層目とｎ＋１層
目（ｎ＝自然数）とに配置するよう構成してもよい。

【００１９】また、上記実施例１では、２本のヒューズ
を図２の回路に使用した例を述べたが、この２本のヒュ
ーズは半導体記憶装置における他の回路、あるいは一般
に半導体装置における他の回路に使用してもよい。

【００２０】

【発明の効果】以上のように、この発明によれば、２配
線間の接続あるいは非接続を決定する複数のヒューズを
有する半導体装置において、２本のヒューズを階層構造
にしたので、ヒューズ部の占有面積を小さくでき、半導
体装置の高集積化を図ることができる効果がある。また
上記２本のヒューズを１回のレーザビームの照射により
溶断することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による階層構造をしたヒュー
ズの断面図である。

【図２】本発明のヒューズを適用した回路の回路図であ
る。

【図３】従来の半導体記憶装置の一例を示すブロック図
である。

【図４】図３の半導体記憶装置のメモリセル周辺のブロ
ックを示した図である。

【図５】図４の半導体記憶装置の一例を示す図である。

【図６】従来の半導体記憶装置の動作タイミング図であ
る。

【図７】従来の同一層で形成されたヒューズを回路に適
用した図である。

【図８】従来の同一層で形成されたヒューズの断面図で
ある。

【符号の説明】

１ Ｓｉ基板 ２ 分離酸化膜 ３ 層間酸化膜 ４ 第１層目のヒューズ ５ 第２層目のヒューズ ６ Ｐチャネルトランジスタ ７ Ｎチャネルトランジスタ ８ 列アドレス・デコーダ ９ インバータ １０ａ，１０ｂ ビット線対 １１ａ，１１ｂ Ｉ／Ｏ線対 １２ 行アドレス入力 １３ 行アドレス・バッファ １４ 行アドレス・デコーダ １５ 列アドレス入力 １６ 列アドレス・バッファ １７ メモリセルアレイ １８ マルチプレクサ １９ センスアンプ ２０ 出力データ・バッファ ２１ 読み出しデータ出力 ２２ 書き込みデータ入力 ２３ 入力データ・バッファ ２４ チップ選択入力 ２５ 読み出し／書き込み制御入力 ２６ 読み出し／書き込み制御回路 ２７ 電源電位 ２８ａ，２８ｂ ビット線対 ２９ ワード線 ３０ ワード線 ３１ａ，３１ｂ，３１ｃ，３１ｄ メモリセル ３２ａ，３２ｂ ビット線負荷 ３３ａ，３３ｂ ビット線負荷 ３４ａ，３４ｂ トランスファ・ゲート ３５ａ，３５ｂ トランスファ・ゲート ３６ グランド ３７ａ，３７ｂ Ｎチャネルのドライバ・トランジスタ ３８ａ，３８ｂ Ｎチャネルのアクセス・トランジスタ ３９ａ，３９ｂ 負荷抵抗 ４０ａ，４０ｂ Ｐチャネル・トランジスタ ４１ａ，４１ｂ 記憶ノード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 Ｍ 8427−4Ｍ 27/112 8225−4Ｍ Ｈ０１Ｌ 21/82 Ｒ 8728−4Ｍ 27/10 ４３３

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２配線間の接続あるいは非接続を決定す
   る複数のヒューズを有する半導体装置において、 上記複数のヒューズを半導体基板上の酸化膜上に各ヒュ
   ーズ間に層間絶縁膜を配して相互に上下に位置するよう
   階層構造に配置したことを特徴とする半導体装置。
2. 【請求項２】 上記階層構造の複数のヒューズは、１本
   のレーザビームの照射により同時に切断されるものであ
   ることを特徴とする請求項１記載の半導体装置。