JPH03179780A - 半導体装置 - Google Patents

半導体装置

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JPH03179780A
JPH03179780A JP1318378A JP31837889A JPH03179780A JP H03179780 A JPH03179780 A JP H03179780A JP 1318378 A JP1318378 A JP 1318378A JP 31837889 A JP31837889 A JP 31837889A JP H03179780 A JPH03179780 A JP H03179780A
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gate
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Yoshihiro Takemae
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｉ要） ＭＯ３型電界効果トランジスタのゲートに情報を記憶す
る半導体装置に関し、 読出し時の電力消費を低減することを目的とし、第１の
電界効果トランジスタのフローティングゲートに電荷を
蓄積することにより情報を記憶する半導体装置において
、前記フローティングゲートをゲートとし、かつ、該第
１の電界効果トランジスタと逆導電型とされた第２の電
界効果トランジスタと、該第１及び第２の電界効果トラ
ンジスタの両ドレインを共通に接続して出力を取り出す
出力手段とを有するよう構成する。
〔産業上の利用分野〕
本発明は半導体装置に係り、特にＭＯ８型電界効果トラ
ンジスタのゲートに情報を記憶する半導体装置に関する
。
情報を記憶する半導体装置、すなわちメモリには種々の
タイプのものが知られているが、その中で消去可能な読
み出し専用メモリ（ＲＯＭ）がある。この消去可能なＲ
ＯＭは、消去後に任意、の情報を塵き込むことができる
が、書き込み速度が遅く、読み出し専用メモリと呼ばれ
ており、消去の方法に応じて紫外線を用いるＥＦＲＯＭ
（イレーザブル・プログラマブル・ＲＯＭ）と電気的に
消去可能なＥＥＰＲＯＭ（エレクトリカリイ・イレーザ
ブル・プログラマブル・ＲＯＭ）がある。これらのＥＰ
ＲＯＭやＥＥＰＲＯＭでは電力消費をできるだけ低減す
ることが必要とされる。
〔従来の技術〕
第１１図は従来の半導体装置の一例の構成図を示す。同
図中、１はデータ入力端子、２はライトアンプ（ＷＡ）
、３はセンスアンプ（ＳＡ）で、センスアンプ３は抵抗
Ｒｏ＋　と増幅Ｂ４とからなり、増幅器４の出力端がデ
ータ出力端子５に接続されている。抵抗Ｒｏ＋　と増幅
器４の入力端との接続点はＷＡ２の出力端と共にセンス
ラインＳＬを介してＭＯ３型電界効果トランジスタＱｏ
Ｉのドレインに接続されている。
ワードラインＷＬはコンデンサＣｏ＋を介して上記トラ
ンジスタＱｏ＋のゲートに接続されている。このコンデ
ンサＣｏ＋　とトランジスタＱｏ＋（、ｉＥＰＲＯＭの
メモリセルを構成しており、それらの接続点であるフロ
ーティングノードＮｏ＋に情報を電荷の形態で蓄積する
。
このメモリセル（ＥＰＲＯＭセル）は一般には２層の多
結晶シリコンを用いた構造であるが、最近プロセスの簡
易性から第１２図に示すような１層の多結晶シリコンを
用いた構造も提案されている。同図中、半導体基板６に
半導体基板６とは逆導電型の拡散層７が例えばイオン注
入により形成され、更に半導体基板６上に周知の製造方
法にて酸化１１８及び多結晶シリコン１１９が順次積層
される。なお、同図の紙面垂直方向であって、多結晶シ
リコン１１部分９ａの直下の両側の半導体基板６５に、
ドレイン領域とソース領域となる各拡散層（図示せず）
が形成されている。
これにより、多結晶シリコン膜９の一部９ａの直下に前
記したＭＯ８型電界効果トランジスタＱｏ＋が形成され
、また拡散層７．酸化膜８及び多結晶シリコンｌＩ９に
より前記したコンデンサＧｏ＋が形成される。更に、拡
散層７はコントロールゲートとしてｉ能すると共に、前
記したワードラインＷＬも兼ねている。また更に、多結
晶シリコンＩＩ９は酸化１１８によって他の部分から完
全に絶縁されており、フローティングゲートとして機能
する。
次に、このメモリセルの動作について説明する。
１き込み時は、第１１図の入力端子１から論理“１′の
データを書き込むためにハイレベルの信号をライトアン
プ２を介してトランジスタＱｏ＋のドレインへ印加する
と共に、ワードラインＳＬをハイレベルに立ち上げる。
これにより、トランジスタＱｏ＋のドレインのピンチオ
フ点に発生した高エネルギーの電子が第１２図の酸化膜
８を突き抜けてフローティングゲート（前記フローティ
ングノードＮｏｒに相当）である多結晶シリコンｌ１１
９に到達し蓄積される。
多結晶シリコン膜９に蓄積された電荷は、多結晶シリコ
ン膜９が他の部分から絶縁されていることにより放電さ
れることはなく、またトランジスタＱ。Ｉのしきい値電
圧ｖＴＨを高くする。
一方、メモリセルに論理“Ｏ”のデータを８き込むとき
は、上記の操作を何もせず、多結晶シリコン１９に電荷
を蓄積しない。
これにより、このＥＰＲＯＭのメモリセルの読み出し時
はメモリセルに論理１１１　Ｉ＋のデータが書き込まれ
ているときは、第１１図のトランジスタＱｏ＋がオフと
なり、抵抗Ｒｏ＋による電圧降下は生じないため、増幅
器４より端子５ヘハイレベルの電圧が取り出される。一
方、メモリセルに論理“０”のデータが書き込まれてい
るときは、上記トランジスタＱｏ＋がオンとなり、抵抗
Ｒｏｔを介してトランジスタＱｏ＋に電流が流れ、抵抗
Ｒ６＋による電圧降下が生じるため、増幅器４より端子
５ヘローレベルの電圧が取り出される。
また、このＥＦＲＯＭのセルに１き込まれた論理“１”
のデータを消去する場合は、紫外線を多結晶シリコン膜
９に照射し、紫外線のエネルギーを蓄積電荷に与え、多
結晶シリココン幕９から酸化膜８を介して半導体基板６
へ光Ｎ流を流すことにより、蓄積電荷を放電する。
（発明が解決しようとする課題） しかるに、上記の従来の半導体装置は、読み出し時にメ
モリセルの記憶情報が所定値（論理“０″）のときはセ
ンスアンプ３を介してセンスラインＳＬへ定常的な直流
電流を流さａければならないため、消費電力が大である
という問題がある。
本発明は上記の点に鑑みなされたもので、読み出し時の
１カ消費を低減できる半導体Ｈａを提供することを目的
とする。
〔課題を解決するための手段〕
本発明になる半導体ＩＩは、情報が蓄積されるフローテ
ィングゲートをもつ第１の電界効果トランジスタに対し
て、同じフローティングゲートをゲートとし、かつ、第
１の電界効果トランジスタと逆導電型の第２の電界効果
トランジスタを設け、これら第１及び第２の電界効果ト
ランジスタの両ドレインを出力手段により共通に接続し
て出力を取り出す構成としたものである。
〔作用〕
上記の第１及び第２の電界効果トランジスタは互いに逆
導電型で、ゲート同士、ドレイン同士が共通接続されて
いるため、上記フローティングゲートに蓄積された情報
に応じて第１及び第２の電界効果トランジスタの一方の
みがオンとされる。
これにより、オンとされた方の電界効果トランジスタを
介して出力が取り出されるため、読み出し時に定常的な
直流電流を流さなくても記憶情報の読み出しができる。
〔実施例〕
第１図は本発明になる半導体装置の第１実施例の構成図
を示す。同図中、１１はデータ入力端子、１２はライト
アンプ（ＷＡ）で、ライトアンプ１２の出力端はセンス
ラインＳＬを介してセンスアンプ（ＳＡ）１３の入力端
に接続される一方、ＮチャンネルＭＯ８型電界効果トラ
ンジスタＯｎおよびＰｆｗンネルＭＯ８型電界効果トラ
ンジスタＱｙの各ドレインに共通に接続されている。
トランジスタＱｎ及びＱ１２の両ゲートは共通にコンデ
ンサＯｎを介してワードラインＷＬに接続されている。
トランジスタＱｙのソースには所定電圧Ｖ　を発生する
ｖＳＥジェネレータ１４からのＥ 電圧■ＳＥが電源電圧として印加される。
本実施例は、前記した従来５Ａ置のトランジスタＱｏ＋
に相当する第１の電界効果トランジスタＱｎのドレイン
側に第２の電界効果トランジスタＱＩ２を付加し、更に
センスアンプ１３を抵抗を有さす、増幅器１５のみの構
成とした点に特徴を有する。従って、センスラインＳＬ
へ出力された電圧はセンスアンプ１３を構成する増幅器
１５を通して端子１６へ出力される。
なお、トランジスタＱ　＋＋のしきいｉＨＮ圧ｖｎｔＮ
とトランジスタＱＩ２のしきい値電圧Ｖ　ＴＨＰとの和
の電圧よりも大なる値の電圧がトランジスタＱ＋ｔのソ
ースに印加されると、トランジスタＱｎ及びＱ１０に直
流Ｎ流が流れてしまうので、本実施例では上記しきい値
電圧Ｖ　　とＶＴＨＰの和の値より丁ＨＮ 小なる値の電圧■ＳＥをＶｓＥジェネレータ１４で生成
し、これを電源重圧としてトランジスタＱ＋ｚのソース
に印加している。
ここで、コンデンサＣｎ、トランジスタＯｎ及びＱ１０
はＥＰＲＯＭのメモリセル（以下ＥＰＲＯＭセルともい
う）１７を構成しており、それらの共通接続点であるフ
ローティングゲート（ノード）Ｎ　ｎに情報を電荷の形
態で蓄積する。
第２図はこのメモリセルの一実施例の構造図を示す。同
図中、２１はＰ型半導体基板で、この表面の所定位置に
イオン注入等の手法によりＮ１拡＠層２２が形成されて
いる。また、ＰＰ！１半導体基板２１にはＮ９拡散層２
２とは別の位置にＮウェル２３がイオン注入等の手法に
より形成されておリ、更に第２図の紙面と垂直方向上で
あって、ＮつＩル２３内の所定位置には、２つのＰ１１
拡散が夫々ソース領域、ドレイン領域として形成されて
いる。
更に、Ｐ型半導体基板２１上には周知の製造方法により
酸化ＪＩ２４及び多結晶シリコン１！２５が順次Ｗ４層
されている。この多結晶シリコンＩ！２５は、前記した
フローティングゲートＮｏを構成しており、またＮウェ
ル２３の上方の部分２５ａが前記ＰチャンネルＭＯ８型
電界効果トランジスタＱＩ２のゲートを構成し、Ｎ＋拡
故居２２の上方の部分２５ｃが酸化１１１２４と共にコ
ンデンサＣｎを構成し、更に残りの中間部分２５ｂが酸
化膜２４及びＰ型半導体基板２１と図示しない紙面垂直
方向に形成されているＮ＋拡散層と共に前記したＮチャ
ンネルＭＯ８ＩＪｉ電界効果トランジスタＱｎを構成し
、中間部分２５ｂはトランジスタＱ■のゲートとして機
能する。
次に本実施例の動作について説明する。まず、ワードラ
インＷしを例えば１２Ｖ程度のかなりのａ１！圧に保つ
。これと同時に、論理“１Ｈのデータ書き込み時には、
ハイレベルの入力信ＱＤｉｎをライト７ンプ１２を通し
てセンスラインＳＬへ送出し、トランジスタＱｎのドレ
インに印加する。
ここで、ワードラインＷＬは前記Ｎ１拡散層２２に相当
し、かつ、このＮ９拡散層２２はコントロールゲートと
らで機能する。その結果、トランジスタＯｎにドレイン
電流が流れ従来装置と同様の原理により７０−ティング
ゲートＮｕである多結晶シリコン１Ｉ２５に電荷が蓄積
される。この蓄積電荷はトランジスタＱ＋＋のしきい値
を高い値にする。
一方、論理“０”のデータ書き込み時には、ローレベル
の入力信”ｉｎをライトアンプ２１を通してセンスライ
ンＳＬへ印加すると同時に、ワードラインＷＬを高電圧
に保つ。ワードラインＷＬが高電圧でも、トランジスタ
ＱＩ＋のドレイン電圧がローレベルであるから、トラン
ジスタＱｎのドレインには高電界は発生しないため、フ
ローティングゲートＮｎ、すなわち多結晶シリコンｖｉ
２５には電荷は蓄積されない。多結晶シリコン族２５に
電荷を蓄積していない状態が論理“Ｏ”のデータの書き
込み状態を示す。
次に、読み出し時はワードラインＷＬを書き込み時より
低い例えば５層程度の電圧にする。フローティングゲー
トＮ１１、すなわち多結晶シリコン膜２５には、論理“
１”のデータが書き込まれているときは電荷が蓄積され
ていてトランジスタＱ＋＋のしきい値を高くしているた
め、トランジスタＱｕがオフ、トランジスタＱ２がオン
となり、これによりトランジスタＱｙ、センスアンプ１
３を介してハイレベルの電圧が端子１６へ出力される。
一方、論理“０″のデータが書き込まれているとき（電
荷が蓄積されていないとき）はトランジスタＱｎのしき
い値は論理“１”のデータ轟き込み時より低い値となり
、トランジスタＱｎがオン、トランジスタＱ＋ｚがオフ
となる。従って、トランジスタＱｕ、センスラインＳＬ
、センスアンプ１３、を夫々介して端子１６へローレベ
ルの電圧が取り出される。
このように、センスアンプ１３内に電圧変換用の抵抗を
設けなくても、また定常的な直流電流をセンスラインＳ
Ｌに流さなくても、端子１６に読み出しデータを得るこ
とができる。従って、本実施例によれば、電力消費を低
減でき、センスアンプ１５の構成も従来より簡略化でき
る。
なお、メモリセル１７の構造は第２図に示した一層の多
結晶シリコン構造に限らず、第３図に示す如き２層の多
結晶シリコン構造でもよい。第３図中、第２図と同一構
成部分には同一符号を付し、その説明を省略する。第３
図において、３１は多結晶シリコンからなるフローティ
ングゲートで、酸化膜２４上に形成され、更にその上に
順次酸化１１１３２、多結晶シリコンからなるコントロ
ールゲート３３が積層されている。
従って、Ｐ型半導体基板３０には、コントロールゲート
としてのＮ′拡散層２２は形成されていない。７０−テ
ィングゲート３１は第２図の多結晶シリコン１ｇ！２５
に相当するフローティンググートＮｎである。また、コ
ントロールゲート３３はワードラインＷＬと６でも使用
される。前記したコンデンサＣｎは、コントロールゲー
ト３３と酸化１１３２と７０−ティングゲート３１とか
ら構成される。
次に、本発明装置の第２実施例について説明する。第４
図は本発明装置の第２実施例の構成図をボす。同図中、
第１図と同一構成部分には同一符号を付し、その説明を
省略する。本実施例はトランジスタＱ１２のソースに電
ｍ電圧Ｖｃｃを直接印加することによって、第１実施例
より大なる論理振幅のデータを喧’Ｆ３６へ出力できる
ようにし、もってセンスアンプを不要とした点に特徴を
有する。
ただし、第５図に示す如くトランジスタＱｎはそのしき
い値電圧Ｖ、Ｆｌ（Ｎ）がトランジスタＱｎのソース印
加電圧ＶＳＳよりも高いものを使用し、トランジスタＱ
Ｉ２はそのしきい値電圧ｖ１□（Ｐ）が電源電圧Ｖｃｃ
よりも低いものを使用する。第５勝にクロスハツチング
を付して示す電圧領域３９ではトランジスタＱｕ及びＱ
１０が同時にオンとなり、直流電流が流れてしまうから
、７０−ティングゲートＮｕにおける電圧は第５図の領
域３７又は３８の電圧となるように設定される。
本実施例は第１実施例に比べ、使用するトランジスタＱ
ａ及びＱ１０のしきい値電圧に制約があるが、センスア
ンプを不要にすることができる。
次に本発明装置の第３実施例について第６図と共に説明
する。同図中、第４図と同一構成部分には同一符号を付
し、その説明を省略する。第６図において、Ｑ１０はＮ
チャンネルＭＯ８Ｍ１！電界効果トランジスタで、その
ゲートはトランジスタＱｕ及びＱｕの両ゲートに夫々接
続され、そのドレインはデータラインＤＬを介してライ
トアンプ（ＷＡ）１２の出力端に接続され、そのソース
は接地されている。本実施例は、メモリセル４０内によ
き込み専用にこのトランジスタＱ１３を設けた点に特徴
がある。
すなわち、前記した各実施例では書き込み時にａＮ圧を
トランジスタＱ１１のドレインに印加するから、ドレイ
ン領域となる拡散層の耐圧を高くする必要があり、それ
に伴ってトランジスタＱＬ２の拡散層も高耐圧にしなけ
ればならず、製造プロセス上同類がある。そこで、本実
施例では書き込み専用にトランジスタＱＯを別途設け、
トランジスタＱ１１及びＱ　＋ｔとして耐圧が低い構造
のものでも使用できるようにしたものである。
書き込み時にはデータラインＤＬを介してトランジスタ
ＱＩ３のドレインに高電圧を印加すると同時に、ワード
ラインＷＬも高電圧にし、これにより、トラジスタＱＥ
３のゲートであるフローティングゲートＮｕにホットエ
レクトロンを注入し、電荷を蓄積させる。このトランジ
スタＱＩ３は読み出し時には全く使用されない。
次に本発明装置の応用例について説明する。第７図は本
発明５Ａ置の応用例の構成図を示す、同図中、ＦＡｏ＝
ＦＡｓは各々不良アドレス記憶セルで、各々は前記した
本発明装置の各実施例のいずれかのメモリセルにより構
成されている。この不良アドレス記憶セルＦ　Ａ　ｏ〜
ＦＡｓの各々には、メインメモリ７レイ４１の不良メモ
リアレイを示す１０ピツトの不良アドレスの各ビット値
が予め記憶されている。
このＦ　Ａ　ｏ〜ＦＡｓから読み出された不良アドレス
は、メインメモリ７レイ４１の使用時に、外部アドレス
Ｅ　Ａ　ｏ　””　Ｅ　Ａ　ｓの対応するビットと夫々
排他的論理和回路４２゜〜４２９で一致／不−致を検出
される。その検出結果は１０人力ＯＲ回路４３を通して
選択回路４４へ供給される。ここで、排他的論理和回路
４２ｏ〜４２９は夫々一致ｆＲローレベル、不一致詩ハ
イレベルの信号を出力するから、不良アドレス記憶セル
ＦＡｏ＝ＦＡｓに記憶されている不良アドレスと一致し
た外部アドレスＥ　Ａ　ｏ　＝　Ｅ　Ａ　ｓ入力時にの
み、ＯＲ回路４３の出力信号はローレベルとなり、この
とき選択回路４４はメインメモリアレイ４１の代りに冗
長メモリアレイ４５を選択し、不良アドレスのメインメ
モリアレイの使用を禁止する。なお、選択回路４４はＯ
Ｒ＠路４３からハイレベルが入力されるときはメインメ
モリアレイ４１を選択する。
このような不良アドレス記憶セルＦ　Ａ　ｏ〜ＦＡ９と
しでは、従来より電気的切断によるヒユーズ。
レーザ溶断によるヒユーズなどが一般的に知られている
が、電気的切断によるヒユーズは切断時に大なる電流を
必要とするため、切断用の耐圧の大なるトランジスタを
必要とし、チップ面積の増大をＢく。また、レーザ溶断
によるヒユーズでは高価なレーザ装置が必優となる。
これに対し、本発明装置を不良アドレス記憶セルＦＡｏ
”−ＦＡｓに適用した場合は、大なる電流を必要とせず
に電気的清き込みが可能で、しがも定常的な直流電流は
読み出し時には流れないのでメモリのスタンバイ電流を
増加させることがなく、更に第２図に示した一層の多結
晶シリコン構造にした場合はチップ面積も小さくするこ
とができる。
次に、本発明装置が適用された不良アドレス記憶セルア
レイの各実施例について説明する。第８図は上記不良ア
ドレス記憶セルアレイの一実施例の構成図を示す。同図
中、ＷＡ　ｏ　”−ＷＡ　ｓは夫々ライトアンプで互い
に独立して設けられており、またＷ　Ｌ　ｏ　＝　Ｗ　
Ｌ　ｙは夫々ワードラインである。
５１ｏｏ〜５１７９は夫々前記した本発明装置の各実施
例のうちいずれか−の実施例のメモリセル（ＥＰＲＯＭ
セル）を示す。ＥＰＲＯＭセル５１ｏｏ〜５１７９は、
１０個のライトアンプＷＡ　ｏ　＝ＷＡ　ｓに対応して
１０列、８本のワードラインＷＬｏ”□ＷＬ？に対応し
て８行段けられ、８行１０列のマトリックス状に配列さ
れている。
この不良アドレス記憶セルアレイによれば、まずワード
ラインＷＬｏをハイレベルにすると共にライトアンプＷ
Ａｏ　”ＷＡｓに１０ビツトの不良アドレスの各ビット
値を入力し、これによりその不良アドレスをＥＰＲＯＭ
セル５１　ｏ　ｏ　〜Ｓ１ｏ　ｓに書き込む。次にワー
ドラインＷ　Ｌ　＋をハイレベルにすると共にライトア
ンプＷ　Ａ　ｏ　＝　Ｗ　Ａ　ｓに次の１０ビツトの不
良アドレスの各ビット値を入力し、次の不良アドレスを
ＥＰＲＯＭセル５１１６〜５１１９に書き込む。以下、
上記と同様にして、ＥＰＲＯＭセル５１ｏｏ〜５１７９
に全部で８つの不良アドレスが書き込まれる。
このように、ワードラインＷＬｏ＝ＷＬ７を順次ハイレ
ベルとし、かつ、ライトアンプＷＡｏ〜ＷＡｓの各出力
を不良アドレスに応じて適宜ハイレベルにすることによ
り、全部で８つの１０ビツト不良アドレスを記憶するこ
とができる。ＥＰＲＯＭセル５１００〜５１０９．５１
ｕ＋〜５１１９．−５１７０〜５１７９の各１０ピツト
出力は、不良アドレスとして出力される。
第９図は上記不良アドレス記憶セルアレイの他の実施例
の構成図を示す。同図中、第８図と同一構成部分には同
・−符号を付し、その説明を省略する。第９図において
、５２゜。〜５２７９は排他的論理和回路で、ＥＰＲＯ
Ｍセル５１゜０〜５１７９に１対１に対応して設けられ
ており、ＥＰＲＯＭセル５１ｏｃ〜５１ア９の各出力と
外部入力アドレスＥ　Ａ　ｏ〜ＥＡｓとを比較する。ま
た、５３ｏｏ〜５３ｙｇはＮチャンネルＭＯ８型電界効
果トランジスタで、排他的論理和回路５２゜。
〜５２７９のうち対応する排他的論理和回路の出力信号
がゲートに印加される。
５４ｏ〜５４７は夫々プルアップ抵抗、５５゜〜５５７
は増幅器で、プルアップ抵抗５４ｏと増＠器５５ｏの接
続点は同じ行に配列された１０個のトランジスタ５３゜
０〜５３ｏ９の各ドレインに共通接続されており、同様
に他のプルアップ抵抗５４１　（ただし、ｉ＝１〜７〉
と増幅器５５ｉの接続点はトランジスタ５３Ｉｏ〜５３
７９のうち同じ行に配列された１０個のトランジスタ５
３ｉ。
〜５３１９の各ドレインに共通接続されている。
次に、この実施例の動作について説明する。第８図と同
様にして同じ行に配列された１０個のＥＰＲＯＭセル５
１　ｊｏ〜５１　ｊ９（ただし、ｊ＝Ｏ〜７）に１０ビ
ツトの不良アドレスが記憶され、すべてのＥＰＲＯＭセ
ル５１ｏｏ〜５１ｙｓには全部で８つの不良アドレスが
記憶されている。
ＥＰＲＯＭセル５１ｏｏ〜５１ｙｇの記憶不良アドレス
のビット値はメインメモリアレイ（図示せず）の使用時
に読み出され、このメインメモリアレイのアドレスを指
定する外部アドレスＥＡ。
〜ＥＡｓと比較される。すなわち、外部アドレスＥＡｏ
”ＥＡｓ入力時にまず、ワードラインＷＬ。
の電位が読み出し時のハイレベルに設定されることによ
り、ＥＰＲＯＭセル５１゜Ｏ〜５１７９から１つの不良
アドレスの各記憶ビット値が読み出され、これと外部ア
ドレスＥＡｏ＝ＥＡｓと対応するビット同士、排他的論
理和回路５２ｏｏ〜５２ｏ９で比較され、一致時ローレ
ベル、不一致時ハイレベルの信号が取り出されてトラン
ジスタ５３００〜５３ｏ９のゲートに印加される。
トランジスタ５３ｏ　ｏ〜５３ｏ９はＮチャンネルであ
るから、上記のビット値の比較結果が一致するときはオ
フ、不一致のときはオンとなる。従って、ＥＰＲＯＭセ
ル５１ｏｏ〜５１０９に記憶されている１つの不良アド
レスの各ビット値のうち一つでも外部アドレスＥ　Ａ　
ｏ〜ＥＡｓと一致していない場合は、トランジスタ５３
ｏ　ｏ〜５３ｏ９のうらそのビットに対応したトランジ
スタがオンとなるため、増幅器５５゜の出力はローレベ
ルとなる。これに対し、ＥＰＲＯＭセル５１゜。〜５１
ｏｓｌＣ記憶されている１つの不良アドレスの各ビット
値が外部アドレスＥＡｏ”ＥＡ９とすべて一致するとき
は、トランジスタ５３００〜５３ｏ９がすべて同時にオ
フとなるため、増幅器５５ｏの出力信号はハイレベルと
なる。
従って、この増幅器５５゜の出力信号がハイレベルのと
きに、入力された外部アドレスＥＡＯ〜ＥＡｓはＥＰＲ
ＯＭセル５１ｏｏ〜５１゜９に記憶されている一つの１
０ピツト不良アドレスと一致していることを示すから、
このハイレベルの増幅器５５Ｇの出力信号によって冗長
セルアレイが選択される。
同様にして、同じ外部アドレスＥＡｏ〜ＥＡｓが入力さ
れているｌｌ１ｍ、ワードラインＷ　Ｌ　＋〜Ｗ　Ｌ　
ｙの電位がＷＬ＋　、ＷＬ２　、・・・、Ｗし７の順で
順次読み出し時のハイレベルに設定されて上記したＥＰ
ＲＯＭセルの記憶不良アドレスと外部アドレスＥＡｏ〜
ＥＡｓの一致／不一致の検出が行なわれ、一致時には増
幅器５５１〜５５７のうち一致した行の増幅器からハイ
レベルの冗長セルプレイ選択信号が取り出され、これに
より冗長アル７レイを選択させる。
本実施例によれば、８行１０列の７トリクスの中に排他
的論理和回路５２゜。〜５２７９とオープンドレインの
トランジスタ５３ｏ　ｏ〜５３７９とを組込み、１０ピ
ツトの不良アドレス単位で１つの一致／不一致検出信号
を発生する構成としたため、第８図に示した実施例の出
力線数８０本に比べ出力線数を８本と大幅に低減できる
。
なお、本発明と直接関係はないが、第８図及び第９図に
示したＥＰＲＯＭセル５１゜。〜５１７９として、第１
０図に示す如き構成のメモリセル６０を使用することも
できる。このメモリセル６０は第６図に示したメモリ４
０中のＰチャンネルＭＯ８型電界効果トランジスタＱＩ
２に代えて、センスアンプ（ＳＡ）６１を接続した構成
である。
このセンス７ンブ６１は第１１図に示した従来装置にお
けるセンスアンプ３と向−構成でよく、１　’ａ　Ｖ　
ｃｃラインとトランジスタＱｎのドレインとを接続する
抵抗と、この抵抗とトランジスタＱｔ＋のドレインとの
接続点が入力端に接続された増幅器とよりなる。これに
より、７０−テイングゲ−トＮｎｋ：電荷が蓄積されて
いるときは、トランジスタＱｕがオフであり、センスア
ンプ６１より端子３６ヘハイレベルの信号が取り出され
、電荷が蓄積されていないときはトランジスタＱｎがオ
ンとなり、端子３６へローレベルの信号が取り出される
。
なお、本発明は上記の実施例に限定されるものではなく
、フローティングゲートに電荷を蓄えることにより情報
を記憶する半導体装置にすべて適用できるものであり、
よって消去を電気的に行なうＥＥＰＲＯＭのメモリセル
にも適用することができる。
（発明の効果） 上述の如く、本発明によれば、７０−ティングゲートに
蓄積された情報の読み出し時に定常的な直流電流を流さ
なくてもよいため、従来に比べて消費電力を低減するこ
とができ、よって冗長メモリセル選択のための不良アド
レス記憶セルに適用した場合はメモリのスタンバイ電流
を低減することができる等の特長を有するものである。
【図面の簡単な説明】
第１図は本発明装置の第１実施例の構成図、第２図は第
１図の要部の一実施例の構造図、第３図は第１図の要部
の他の実施例の構造図、第４図は本発明装置の第２実施
例の構成図、第５図は第４図の要部説明図、 第６図は本発明装置の第３実施例の構成図、第７図は本
発明装置の応用例の構成図、第８図及び第９図は夫々本
発明装置による不良アドレス記憶セルアレイの各実施例
の構成図、第１０図はメモリセルの一例の構成図、第１
１図は従来装置の一例の構成図、 第１２図は従来装置の要部の一例の構造図である。 図において、 １２はライトアンプ（ＷＡ）、 １３はセンスアンプ（ＳＡ）、 １４はＶＳＥジＩネレータ、 １７．４０はメモリセル、 ２１はＰダ半導体基板、 ２２はＮ＋拡散層、 ２４．３２は酸化膜、 ２５は多結晶シリコン膜、 ３１、Ｎｎはフローティングゲート、 ３２はコントロールゲート、 Ｑｎ　、ＱｏはＮチャンネルＭＯ８型電界効果トランジ
スタ、 Ｑ１０はＰチャシネ４ＭＯ８型電界効果トランジスタ、 Ｃｎはコンデンサ を示す。 本発明装置の第２実施例の構成図 第 図 第４図の要部説明図 第５図 本発明装置の第３実施例の構成図 第 図 本発明装置の応用例の構成図 第 図 本発ｉＡ装置による不良アドレス記憶セルアレイの一実
施例の構成図 第８図 本発明装置による不良アドレス記憶せルアレイの他の実
施例の構成図 メモリセルの一例の構成図 第 ０ 図 第 １ 図 従来装置の要部の一例の構造図 第 ２ 図

Claims (1)

  1. 【特許請求の範囲】 第１の電界効果トランジスタ（Ｑ＿１＿１）のフローテ
    ィングゲート（Ｎ＿１＿１）に電荷を蓄積することによ
    り情報を記憶する半導体装置において、 前記フローティングゲート（Ｎ＿１＿１）をゲートとし
    、かつ、該第１の電界効果トランジスタ（Ｑ＿１＿１）
    と逆導電型とされた第２の電界効果トランジスタ（Ｑ＿
    １＿２）と、 該第１及び第２の電界効果トランジスタ（Ｑ＿１＿１、
    Ｑ＿１＿２）の両ドレインを共通に接続して出力を取り
    出す出力手段（ＳＬ）と、 を有することを特徴とする半導体装置。
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EP0431911A2 (en) 1991-06-12
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