JPS59152597A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS59152597A JPS59152597A JP58025666A JP2566683A JPS59152597A JP S59152597 A JPS59152597 A JP S59152597A JP 58025666 A JP58025666 A JP 58025666A JP 2566683 A JP2566683 A JP 2566683A JP S59152597 A JPS59152597 A JP S59152597A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power source
- transistor
- circuit
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は製造中に発生する欠陥を救済することが可能な
メモリ回路に関するものである。
メモリ回路に関するものである。
半導体メモリは近年ますます大容量化の傾向にあるが、
チップ内に収容される素子数やチップ面積の増大に伴い
、欠陥のない良品を得ることはますます困難になってき
ている。そこで予め、チッフ内に正規のメモリセルの他
に予備のメモリセルを設けておき、欠陥をもつ正規のメ
モリセル（以下不良メモリセルと称する）が存在した場
合、その不良メモリセルを予備のメモリセルに簡．換し
て、該不良メモリセルを含むチップを救済するという冗
長構成を有した半導体メモリが必要となってきた。まず
冗長構成を有した半導体メモリにおける不良メモリセル
の救済方法について第１図を参照して説明する。第１図
において冗長構成・を有する半導体メモリは正規のメモ
リセル群１，予備のメモリセル群２，不良メモリセルの
アドレスを記憶させる不良アドレス登録回路３，及び入
力アドレスと不良メモリセルのアドレスを比較する比較
回路４を有する。最初に正規のメモリセル群１０機能試
験を行い、その中にある不良メモリセルのアドレスを識
別する。そして不良メモリセルのアドレスを同一チップ
内にあるプログラム可能な抵抗素子例えば外部から溶断
可能な多結晶シリコンで出来た抵抗覧子（以下ポリシリ
ヒューズと称する）を有する不良アドレス登録回路に記
憶させる。つまシポリシリヒューズが溶断されているか
否かでその不良メモリセルのアドレス情報を記憶させる
。
チップ内に収容される素子数やチップ面積の増大に伴い
、欠陥のない良品を得ることはますます困難になってき
ている。そこで予め、チッフ内に正規のメモリセルの他
に予備のメモリセルを設けておき、欠陥をもつ正規のメ
モリセル（以下不良メモリセルと称する）が存在した場
合、その不良メモリセルを予備のメモリセルに簡．換し
て、該不良メモリセルを含むチップを救済するという冗
長構成を有した半導体メモリが必要となってきた。まず
冗長構成を有した半導体メモリにおける不良メモリセル
の救済方法について第１図を参照して説明する。第１図
において冗長構成・を有する半導体メモリは正規のメモ
リセル群１，予備のメモリセル群２，不良メモリセルの
アドレスを記憶させる不良アドレス登録回路３，及び入
力アドレスと不良メモリセルのアドレスを比較する比較
回路４を有する。最初に正規のメモリセル群１０機能試
験を行い、その中にある不良メモリセルのアドレスを識
別する。そして不良メモリセルのアドレスを同一チップ
内にあるプログラム可能な抵抗素子例えば外部から溶断
可能な多結晶シリコンで出来た抵抗覧子（以下ポリシリ
ヒューズと称する）を有する不良アドレス登録回路に記
憶させる。つまシポリシリヒューズが溶断されているか
否かでその不良メモリセルのアドレス情報を記憶させる
。
この様に救済処置を施された半導体メモリの動作は次の
様になる。すなわち、入力アドレスと不良アドレス登録
回路に記憶されているアドレスが比較回路に入力され、
これらが互いに一致しない場合は入力アドレスに対応す
る正規のメモリセルが選択され、また一致した場合は正
規のメモリセル群内にある不良メモリセルは選択されず
そのアドレスに対応した予備のメモリセルが選択される
。
様になる。すなわち、入力アドレスと不良アドレス登録
回路に記憶されているアドレスが比較回路に入力され、
これらが互いに一致しない場合は入力アドレスに対応す
る正規のメモリセルが選択され、また一致した場合は正
規のメモリセル群内にある不良メモリセルは選択されず
そのアドレスに対応した予備のメモリセルが選択される
。
以上が冗長構成を肩する半導体メモリにおける不良メモ
リセルの救済方法及びその動作であるが、ここで本発明
が関係する不良アドレス登録回路の従来例を説明する。
リセルの救済方法及びその動作であるが、ここで本発明
が関係する不良アドレス登録回路の従来例を説明する。
第２図においてＱ１は節点Ｎ１をドレイン，電源■ｃＣ
をソース，信号ＣＥをゲートとするＰチャンネルＭＯ８
１−ランジスタ（以下Ｐ−ｃｈ｝ランジスタと称する）
である。：ＰＯＬＹｔは節点Ｎ１とＡＯＵＴの間に接続
されるポリシリヒューズであυ、Ｑ２は節点ＡＯＵＴを
ドレイン，接地一位をもつ電源ＧＮＤをソース，電源Ｖ
ＣＣをゲートとするＮチャンネルＭＯＳ｝ランジスタ（
以下Ｎ−ｃｈトランジスタと称する）である。ここで信
号ｉは半導体メモリの待機時の電流をおさえるだめの信
号である。不良メモリセルのアドレスを該不良アドレス
登録回路に記憶させるには、不良メモリセルのアドレス
が”１”情報の場合はポリシリヒューズを溶断し、″０
”情報の場合には溶断しない様にして不良メモリセルの
アドレスを記憶させる。もちろん、ここで不良メモリセ
ルのアドレス情報を記憶させるのにこの逆でも構わない
。この不良アドレス登録回路の節点ＡＯＵＴはポリシリ
ヒューズを溶断しない場合には十分な高電位が出力され
る様にＰ−ｃｈ｝ランジスタＱｌのトランジスタサイズ
を大きく、ポリシリヒューズＰＯＬＹ．の抵抗Ｒ１を小
さく、Ｎ−ｃｈトランジスタＱ２のトランジスタサイズ
を小さくなる様にしなければならない。ボリシリヒュー
ズＰＯＬＹ１が溶断されている場合には節点ＡＯＵＴに
接地電位が出力されるのは当然である。この様な従来の
回路ではポリシリヒューズを溶断しない場合、動作時に
ＤＣ的な電流が流れ、かつ節点ＡＯＵＴに十分な高電位
を出力させるためにＰ−ｃｈ｝ランジスタＱ１のトラン
ジスタサイズを太きくしなければならず信号ｉの負荷が
重くなってしまうという欠点があった。
をソース，信号ＣＥをゲートとするＰチャンネルＭＯ８
１−ランジスタ（以下Ｐ−ｃｈ｝ランジスタと称する）
である。：ＰＯＬＹｔは節点Ｎ１とＡＯＵＴの間に接続
されるポリシリヒューズであυ、Ｑ２は節点ＡＯＵＴを
ドレイン，接地一位をもつ電源ＧＮＤをソース，電源Ｖ
ＣＣをゲートとするＮチャンネルＭＯＳ｝ランジスタ（
以下Ｎ−ｃｈトランジスタと称する）である。ここで信
号ｉは半導体メモリの待機時の電流をおさえるだめの信
号である。不良メモリセルのアドレスを該不良アドレス
登録回路に記憶させるには、不良メモリセルのアドレス
が”１”情報の場合はポリシリヒューズを溶断し、″０
”情報の場合には溶断しない様にして不良メモリセルの
アドレスを記憶させる。もちろん、ここで不良メモリセ
ルのアドレス情報を記憶させるのにこの逆でも構わない
。この不良アドレス登録回路の節点ＡＯＵＴはポリシリ
ヒューズを溶断しない場合には十分な高電位が出力され
る様にＰ−ｃｈ｝ランジスタＱｌのトランジスタサイズ
を大きく、ポリシリヒューズＰＯＬＹ．の抵抗Ｒ１を小
さく、Ｎ−ｃｈトランジスタＱ２のトランジスタサイズ
を小さくなる様にしなければならない。ボリシリヒュー
ズＰＯＬＹ１が溶断されている場合には節点ＡＯＵＴに
接地電位が出力されるのは当然である。この様な従来の
回路ではポリシリヒューズを溶断しない場合、動作時に
ＤＣ的な電流が流れ、かつ節点ＡＯＵＴに十分な高電位
を出力させるためにＰ−ｃｈ｝ランジスタＱ１のトラン
ジスタサイズを太きくしなければならず信号ｉの負荷が
重くなってしまうという欠点があった。
本発明の目的は上述した欠点を改良した不良アドレス登
録回路を備えた相補型ＭＯＳメモリ回路を提供すること
にある。
録回路を備えた相補型ＭＯＳメモリ回路を提供すること
にある。
本発明による相補型ＭＯＳメモリ回路は欠陥メモリセル
のアドレスがプログラムされる不良アドレス登録回路を
備えた欠陥メモリセル救済可能な相補型ＭＯＳメモリ回
路において、前記不良アドレス登録回路が第１のインバ
ータと第２のインバータを相互接続して成るフリップフ
ロップで構成され、前記第１のインバータがプログラム
可能な抵抗素子と第１のＮ−ｃｈトランジスタとで成先
前記第２のインバータが第１のＰ−ｃｈ｝ランジスタと
第２のＮ−ｃｈ｝ランジスタとで成シ、前記第・ｌ及び
第２のインバータの各々の出カの電源投入時における時
定数の差によって前記抵抗素子への書込み・未書込みに
対応した前記フリップフロッグの２つの状態が定まる様
に構成したことを特徴とする。
のアドレスがプログラムされる不良アドレス登録回路を
備えた欠陥メモリセル救済可能な相補型ＭＯＳメモリ回
路において、前記不良アドレス登録回路が第１のインバ
ータと第２のインバータを相互接続して成るフリップフ
ロップで構成され、前記第１のインバータがプログラム
可能な抵抗素子と第１のＮ−ｃｈトランジスタとで成先
前記第２のインバータが第１のＰ−ｃｈ｝ランジスタと
第２のＮ−ｃｈ｝ランジスタとで成シ、前記第・ｌ及び
第２のインバータの各々の出カの電源投入時における時
定数の差によって前記抵抗素子への書込み・未書込みに
対応した前記フリップフロッグの２つの状態が定まる様
に構成したことを特徴とする。
次に本発明の実施例につき図を用いて詳細に説明する。
第３図に本発明の不良アドレス登録回路を示す。
第３図においてＰＯＬＹ２は電源ＶＣＣと節点Ｎ２の間
に接続されるポリシリヒューズであ．Ｄ、Ｑａは節点Ｎ
２をドレイン，電源ＧＮＤをンースとするＮ−ｃｈ｝ラ
ンジスタである。Ｑ４とＱ５は各々Ｐ一ｃｈ｝ランジス
タとＮ−ｃｈトランジスタで節点Ｎ２を入力％ＢＯＵＴ
を出カ表する相補型インバータを構成し、節点ＢＯＵＴ
はＮ−ｃｈトランジスタＱ３のゲートに・接続されてい
る。またＣ１とＣ２は各々節点Ｎ２とＢＯＵＴの容量で
あり、Ｉｔ２は溶．断されていない時のポリシリヒュー
ズＰＱＬ．Ｙ２の抵抗、ｆ３．４はＰ−ｃｈ｝ランジス
タＱ４のオン抵抗である。第３図の動作を説明する。ボ
リシリヒューズＰＯＪ，，Ｙ２が溶断されていない時、
式（１）の様に回路定数を Ｒ２Ｃｌ＜Ｒ４Ｃ２（１） 設定すれば電緻Ｖｃｃ投人後節点Ｎ２は節点ＢＯＵＴよ
シも早く電源ＶＣＣの電位になろうとする。また節点Ｎ
２は相補型インバータの入力に接続され、該相補型イン
バータの出力節点ＢＯＵＴはＮ−ｃｈトランジスタＱ３
のゲートに入力されているので節点Ｎ２は電源ＶＣＣの
電位，節点ＢＯＵＴは接地電位になる。したがってこの
回路にＤＣ的な電流が流れることはない。ポリシリヒュ
ーズＰＱＬＹ２が溶断されている時、電源投入的におい
ては節点Ｎ２は接地電位のフローティング状態であシ、
電源ＶＣＣ投入後節点１３ｏｔｒ’ｒには電源ＶＣＣの
電位が出力される。また節点ＢＯＵＴはＮ−ｃｈ｝ラン
ジスタＱ３のゲートに入力されているので、最初接地電
位のフローティング状態であった節点Ｎ２は電源ＧＮＤ
Ｋ低インピーダンスで接続された接地電位が出力される
。
に接続されるポリシリヒューズであ．Ｄ、Ｑａは節点Ｎ
２をドレイン，電源ＧＮＤをンースとするＮ−ｃｈ｝ラ
ンジスタである。Ｑ４とＱ５は各々Ｐ一ｃｈ｝ランジス
タとＮ−ｃｈトランジスタで節点Ｎ２を入力％ＢＯＵＴ
を出カ表する相補型インバータを構成し、節点ＢＯＵＴ
はＮ−ｃｈトランジスタＱ３のゲートに・接続されてい
る。またＣ１とＣ２は各々節点Ｎ２とＢＯＵＴの容量で
あり、Ｉｔ２は溶．断されていない時のポリシリヒュー
ズＰＱＬ．Ｙ２の抵抗、ｆ３．４はＰ−ｃｈ｝ランジス
タＱ４のオン抵抗である。第３図の動作を説明する。ボ
リシリヒューズＰＯＪ，，Ｙ２が溶断されていない時、
式（１）の様に回路定数を Ｒ２Ｃｌ＜Ｒ４Ｃ２（１） 設定すれば電緻Ｖｃｃ投人後節点Ｎ２は節点ＢＯＵＴよ
シも早く電源ＶＣＣの電位になろうとする。また節点Ｎ
２は相補型インバータの入力に接続され、該相補型イン
バータの出力節点ＢＯＵＴはＮ−ｃｈトランジスタＱ３
のゲートに入力されているので節点Ｎ２は電源ＶＣＣの
電位，節点ＢＯＵＴは接地電位になる。したがってこの
回路にＤＣ的な電流が流れることはない。ポリシリヒュ
ーズＰＱＬＹ２が溶断されている時、電源投入的におい
ては節点Ｎ２は接地電位のフローティング状態であシ、
電源ＶＣＣ投入後節点１３ｏｔｒ’ｒには電源ＶＣＣの
電位が出力される。また節点ＢＯＵＴはＮ−ｃｈ｝ラン
ジスタＱ３のゲートに入力されているので、最初接地電
位のフローティング状態であった節点Ｎ２は電源ＧＮＤ
Ｋ低インピーダンスで接続された接地電位が出力される
。
以上の様に本発明を適用すればポリシリヒューズを溶断
するか否かにかかわらずＤＣ的な電流をおさえることが
でき、また制御信号も必要としないで不良アドレス登録
回路を構成することができる。
するか否かにかかわらずＤＣ的な電流をおさえることが
でき、また制御信号も必要としないで不良アドレス登録
回路を構成することができる。
第１図は欠陥メモリセルの救済可能な半導体メモリの構
成図、 １・・・・・・正規のメモリセル群、２・・・・・・予
備のメモリセル群、３・・・・・・不良アドレス登録回
路、４・・・・・・比較回路、 第２図は従来の不良アドレス登録回６３図玄沁す■ は本発明の不良アドレス登録回ｈる。 Ｑｌ，Ｑ４・・・・・・ＰチャンネルＭＯＳ｝ランジス
タ、Ｑ２．Ｑａ，Ｑｓ・・・・・・ＮチャンネルＭＯＳ
｝ランジスタ、ＰＯＬＹ１．ＰＯＬＹ２・・・・・・外
部から溶断可能な抵抗素子、Ｎ１＋Ｎ２ＨＡＯＵＴＨＢ
ＯＵＴ・・・・・・節点、ｉ・・・・・・制御信号，Ｃ
１，Ｃ２・・・・・・節点Ｎ２，ＢＯＵＴの容量、几１
，Ｒ２・・・・・・ＰＯＬＹ１，ＰＯＬＹ２の抵抗、Ｒ
４・・・・・・Ｑ４のオン抵抗。
成図、 １・・・・・・正規のメモリセル群、２・・・・・・予
備のメモリセル群、３・・・・・・不良アドレス登録回
路、４・・・・・・比較回路、 第２図は従来の不良アドレス登録回６３図玄沁す■ は本発明の不良アドレス登録回ｈる。 Ｑｌ，Ｑ４・・・・・・ＰチャンネルＭＯＳ｝ランジス
タ、Ｑ２．Ｑａ，Ｑｓ・・・・・・ＮチャンネルＭＯＳ
｝ランジスタ、ＰＯＬＹ１．ＰＯＬＹ２・・・・・・外
部から溶断可能な抵抗素子、Ｎ１＋Ｎ２ＨＡＯＵＴＨＢ
ＯＵＴ・・・・・・節点、ｉ・・・・・・制御信号，Ｃ
１，Ｃ２・・・・・・節点Ｎ２，ＢＯＵＴの容量、几１
，Ｒ２・・・・・・ＰＯＬＹ１，ＰＯＬＹ２の抵抗、Ｒ
４・・・・・・Ｑ４のオン抵抗。
Claims (1)
- 欠陥メモリセルのアドレスがプログラムされる不良アド
レス登録回路を備えた欠陥メ斥リセル救済可゛能なメモ
リ回路において、前記不良アドレス登録回路が第１のイ
ンバータと第２のインバータを交差接続して成るフリッ
プフロップで構成され、前記第１のインバータがプログ
ラム可能な抵抗素子と第１の一導電型ＭＯＳト’）ンジ
スタとで成シ、前記第２のインバータが第１の逆導電型
ＭＯ８｝ランジスタと第２の一導電型ＭＯ８｝ランジス
タとで成シ、前記第１及び第２のインバータの各々の出
力の電源投入時における時定数の差によって前記抵抗素
子への書込み・未書込みに対応した前記フリップフロッ
プの状態が定まる様に構成したことを特徴とするメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025666A JPS59152597A (ja) | 1983-02-18 | 1983-02-18 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025666A JPS59152597A (ja) | 1983-02-18 | 1983-02-18 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152597A true JPS59152597A (ja) | 1984-08-31 |
| JPH0241116B2 JPH0241116B2 (ja) | 1990-09-14 |
Family
ID=12172109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025666A Granted JPS59152597A (ja) | 1983-02-18 | 1983-02-18 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152597A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251859A (ja) * | 1986-04-24 | 1987-11-02 | Matsushita Electric Ind Co Ltd | アドレスロ−ルコ−ル回路 |
| JPS648590A (en) * | 1987-07-01 | 1989-01-12 | Hitachi Ltd | Semiconductor memory |
| JPH0676560A (ja) * | 1991-12-31 | 1994-03-18 | Hyundai Electron Ind Co Ltd | カラムリペアの入出力選択回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136236A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Readout and write-in enable memory |
| JPS5711526A (en) * | 1980-06-25 | 1982-01-21 | Nec Corp | Latch circuit |
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
| JPS57152593A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Insulated gate type storing circuit |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
| JPS58130495A (ja) * | 1982-01-29 | 1983-08-03 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-02-18 JP JP58025666A patent/JPS59152597A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136236A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Readout and write-in enable memory |
| JPS5711526A (en) * | 1980-06-25 | 1982-01-21 | Nec Corp | Latch circuit |
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
| JPS57152593A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Insulated gate type storing circuit |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
| JPS58130495A (ja) * | 1982-01-29 | 1983-08-03 | Toshiba Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251859A (ja) * | 1986-04-24 | 1987-11-02 | Matsushita Electric Ind Co Ltd | アドレスロ−ルコ−ル回路 |
| JPS648590A (en) * | 1987-07-01 | 1989-01-12 | Hitachi Ltd | Semiconductor memory |
| JP2602506B2 (ja) * | 1987-07-01 | 1997-04-23 | 株式会社日立製作所 | 半導体メモリ |
| JPH0676560A (ja) * | 1991-12-31 | 1994-03-18 | Hyundai Electron Ind Co Ltd | カラムリペアの入出力選択回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241116B2 (ja) | 1990-09-14 |
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