JPH01166399A - スタティック型ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） この発明は多結晶シリコンで構成された高抵抗をメモリ
セル内の負荷素子として使用し、特にポーズ不良のメモ
リセルを検出する手段が設けられたスタティック型ラン
ダムアクセスメモリに関する。

（従来の技術） 高抵抗を負荷素子、エンハンスメント型のＭＯＳトラン
ジスタを駆動素子とするインバータを２個用意し、この
両インバータの入出力間を交差接続して構成されたフリ
ップフロップ回路を用いたメモリセルはＥ／Ｒ型ＳＲＡ
Ｍ（スタティック・ランダムアクセスＯメモリ）セルと
して知られている。このＥ／Ｒ型ＳＲＡＭセルは従来、
第４図の等価回路図に示すように構成されている。

第４図において、多結晶シリコンで構成された高抵抗Ｒ
１、Ｒ２それぞれの一端は電源電圧ＶＣＣに接続されて
いる。上記高抵抗Ｒ１、Ｒ２それぞれの他端にはＭＯＳ
トランジスタＱ１、Ｑ２それぞれのドレインが接続され
、両トランジスタＱ１、Ｑ２のソースは接地電圧ＶＳＳ
に共通に接続されている。また、上記トランジスタＱ１
のゲートはトランジスタＱ２のドレインに、トランジス
タＱ２のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１、Ｒ２そ
れぞれとトランジスタＱ１、Ｑ２それぞれとでインバー
タが構成され、かつ両インバータの入出力間が交差接続
されてフリップフロップ回路Ｆが構成されている。そし
て、このフリップフロップ回路Ｆの記憶ノードＮ１、Ｎ
２とビット線ＢＬＳＢＬとの間には、データの読出し、
書込みを制御するためのトランスファゲート用のＭＯＳ
トランジスタＱ３、Ｑ４が接続されており、両トランジ
スタＱ３、Ｑ４のゲートはワード線ＷＬに共通に接続さ
れている。なお、上記トランジスタＱ１〜Ｑ４は全てエ
ンハンスメント型でＮチャネルのものである。

上記構成でなるメモリセルにおいて、フリップフロップ
回路Ｆは双安定回路であるから、記憶ノードＮ１、Ｎ２
には一対の相補データ、すなわち“１“、“０′が記憶
される。例えば、いま記憶ノードＮ１に“１″が、Ｎ２
に“０″それぞれ記憶されているとすると、トランジス
タＱ１はオフ、Ｑ２はオン状態になっている。高抵抗Ｒ
１、Ｒ２は線型の受動素子であるから、オン状態のトラ
ンジスタＱ２に接続された高抵抗Ｒ２には定常電流が流
れる。ここで、トランジスタＱ２のオン抵抗に比べて高
抵抗Ｒ２の値が桁違いに大きいため、トランジスタＱ２
に流れる電流の値はＲ２の値で決定される。この電流は
各メモリセル毎に必ず流れ、全メモリセルの電流がＥ／
Ｒ型ＳＲＡＭの静止特電流を決定する。

第５図は上記第４図に示すメモリセルのフリップフロッ
プ回路Ｆのみの素子構造を示すものであり、第５図（Ａ
）はそのパターン平面図、第５図（Ｂ）は同図（Ａ）の
ａ−ａ’線に沿った断面図である。このフリップフロッ
プ回路はＰ型のウェル領域５０に形成されており、５１
はそれぞれ前記ＮチャネルＭＯ３）ランジスタＱ１〜Ｑ
４のソースもしくはドレイン領域となるＮ＋型拡散領域
、５２はそれぞれ前記ＮチャネルＭＯＳトランジスタＱ
１〜Ｑ４のゲート電極並びに配線を構成する第１層目の
多結晶シリコン層、５３はそれぞれ前記高抵抗Ｒ１、Ｒ
２並びに配線を構成する第２層目の多結晶シリコン層で
ある。ここで、第２層目の多結晶シリコン層５３の高抵
抗Ｒ１、Ｒ２となるべき領域５３Ａは通常、不純物をほ
とんど含んでいない。

ところで、上記構成でなるＥ／Ｒ型ＳＲＡＭセルは、他
のＳＲＡＭセル、例えば６個のＭＯＳトランジスタで構
成された完全ＣＭＯＳセルに比べ、セルの占有面積を小
さくできるという利点がある。

しかし反面、高抵抗Ｒ１、Ｒ２を通して常時、静止特電
流が流れるという問題がある。このため、高抵抗Ｒ１、
Ｒ２の抵抗値をさらに高くすることが必要になり、例え
ば第２層目の多結晶シリコン層５３の厚みを薄くする等
の技術によって静止特電流を削減するようにしている。

第６図は種々のメモリ容量のＥ／Ｒ型ＳＲＡＭにおいて
、静止特電流をその典型的な値である１μＡに押さえる
ために必要な前記高抵抗Ｒ１、Ｒ２の値をまとめて示す
図である。

ところで、前記記憶ノードＮ１、Ｎ２にはトランジスタ
Ｑ１、Ｑ２のドレインであるＮ十拡散領域とＰ型ウェル
領域とからなるＰＮ接合が存在しており、このＰＮ接合
における現実的な逆方向接合リーク電流の値は１Ｏ−１
４Ａ程度であり、抵抗に換算すると１００テラ（Ｔｅｒ
ａ）Ω程度になる。

従って、負荷用の高抵抗Ｒ１、Ｒ２と上記逆方向接合リ
ークによる等価抵抗との比は、例えば２５６にビットの
メモリ容量の場合には１００倍、１Ｍビットの場合には
２５倍、４Ｍビットの場合には約６倍、１６Ｍビットの
場合には約１，６倍となる。この比の値が大きい程メモ
リセルの動作に余裕があることになるが、メモリ容量の
大容量化に伴ってこの余裕は減少していく。

上記の説明は前記記憶ノードＮ１、Ｎ２に接続されたＰ
Ｎ接合に異常リーク成分が含まれない場合にのみ適用さ
れる。ところが、現実のメモリではある確率で欠陥性の
リーク電流や汚染性のリーク電流が発生する。これらの
異常リーク電流の値が高抵抗Ｒ１、Ｒ２を流れ得る電流
に比べて圧倒的に大きい場合には、異常リーク電流が存
在するメモリセルの記憶ノードで“１′データの保持が
不能となり、フリップフロップ回路として機能しなくな
る。このようなメモリセルを含むＳ　ＲＡＭチップは不
良チップとなるので、上記のような異常リーク電流が存
在するメモリセルは製造歩留りを落とす要因となる。す
なわち、異常リーク電流の値が高抵抗負荷を流れる電流
と同程度の場合は、“１”データを記憶している側の記
憶ノードの電圧が高抵抗負荷と異常リーク電流による等
価抵抗との抵抗分割で決まる電圧まで下降し、フリップ
フロップ回路としては極めて不安定な回路状態に陥る。

このようなメモリセルが存在すると、電源電圧マージン
、温度マージンがなくなり、データ保持が長時間続くと
データが破壊するといったＳＲＡＭとしては致命的な不
良が発生する。さらに事態を悪くするのは、この種の不
良セルを検出することが極めて難しいということである
。周知のように、マージン性の不良、あるいは十分に長
い時間を設定しないと検出できない不良をスクリーニン
グ（Ｓ　ｃｒｅｅｎｉｎｇ）するためのテストは時間が
かかり、場合によっては温度関係も各種設定１７てテス
トしなければならず、現実的な時間では検出不可能な場
合すら有り得る。

第７図は前記記憶ノードＮ１、Ｎ２にそれぞれリーク電
流経路が存在する場合の、前記第４図に示すＥ／Ｒ型Ｓ
ＲＡＭセルのフリップフロップ回路部分の等価回路図で
ある。図において、Ｒｊ、Ｒｊ′はリーク電流経路を等
測的に示した抵抗であり、Ｒｊは記憶ノードＮ１に接続
されたＰＮ接合に正常な逆方向リーク電流のみが存在す
る場合の抵抗であり、Ｒｊ′は記憶ノードＮ２に接続さ
れたＰＮ接合に異常リーク成分を含む場合の抵抗である
。典型的なＲ１、Ｒ２、ＲｊＳＲｊ’の値の温度特性は
第８図の特性図に示す通りである。

すなわち、多結晶シリコン層で構成されている高抵抗Ｒ
１、Ｒ２の活性化エネルギーは大きく、温度に対する依
存性が大きい。他方、抵抗Ｒｊは記憶ノードＮ１の接合
面積で決り、抵抗値に換算すると１００テラΩ前後の値
になり、また温度依存性はＲ１、Ｒ２に比べて小さい。

この抵抗Ｒｊにさらに接合の異常リーク成分が加わった
ものが抵抗Ｒｊ′である。このＲｊ′の値が第８図に示
すようにＲｊよりも約２桁程度が低下すると、保証温度
範囲内でＲ１、Ｒ２と交点を持つようになる。

そしてこの交点温度Ｔ１よりも低温度側でＲ１、Ｒ２と
抵抗値の大小関係が逆転する。すなわち、Ｒｊ′がＲ１
、Ｒ２よりも小さくなる。

次に、記憶ノードＮｌ、Ｎ２における静止時のデータ保
持電圧を求めてみる。

まず、記憶ノードＮ１の“１”データ保持電圧Ｖｌ　（
１）は次の式で与えられる。

・・・（１） また、記憶ノードＮ２の“１”データ保持電圧Ｖ２　（
１）は次の式で与えられる。

・・・（２） 他方、記憶ノードＮ１の“０”データ保持電圧Ｖｌ　（
０）は次の式で与えられる。

・・・（３） さらに、記憶ノードＮ２の“０″データ保持電圧Ｖ２　
（０）は次の式で与えられる。

・・・（４） ここで、Ｒｎ　（ｏｆｆ）はフリップフロップ回路Ｆを
構成するトランジスタＱ１、Ｑ２のオフ状態におけるチ
ャネルリーク電流の等価抵抗であり、Ｒｎ（ｏｎ）はオ
ン状態での等価抵抗である。正常なトランジスタでは、
Ｒｎ（ｏｆｆ）は１０１４Ω以上の極めて大きな値であ
るから、上記１〜４式は次のように書き直することがで
きる。

Ｖ　１　（１）　’ｉ　Ｖ　ｃｃ　　　　　　　　　・
・・（５）Ｖｌ（０）−Ｖ２　（０）！＝ｉ０　　　　
・・・（７）メモリセルの“１”、“０″記憶電圧はそ
れぞれＶ。ｏ、ＯＶであることが望ましいが、記憶ノー
ドＮ２の“１“データ保持電圧Ｖ２　（１）のみがＲ２
とＲＪ　／の抵抗分割で決定され、Ｖｃｃよりも低下す
る。この場合、Ｒｊ′がＲ２よりも小さくなる程、“１
”記憶電圧は低下し、これがＮチャネルＭＯＳトランジ
スタの閾値電圧Ｖ　ｔｈｎ以下にまで降下すると、上記
３式におけるＲｎ（ｏｎ）がＲｎ　（ｏｆｆ）に変わり
、記憶ノードＮ１の“０”データ保持電圧Ｖｌ　（０）
がＲＩＸＣＡの時定数でＶＣＣレベルまで充電される。

ただし、ＣＡは記憶ノードＮ１の記憶容量である。この
ことは、メモリセルの記憶状態が、初期ではノードＮ１
が“０＃、ノードＮ２が“１”の状態から、ノードＮ１
が１２、ノードＮ２が“０°の状態に変わったことにな
り、データが破壊されたことを意味する。第７図の関係
で言替えれば、Ｒ１、Ｒ２とＲｊ′との交点温度Ｔ１以
下で記憶データが破壊されることになる。この現象は静
止時に低温側で起り易いことから、低温ポーズ破壊と呼
ばれている。この種の不良の検出が困難な理由として、
低温でのテストが必要であること、ポーズ性の不良であ
り長いテスト時間が必要なこと、静止時に完全なセル破
壊に至るまでの間に様々の不安定動作に起因した特性不
良の段階が存在すること等があり、これらの不良を早期
に、特にウェハ状態でのテストで容易かつ確実に検出す
る手段が求められていた。

（発明が解決しようとする問題点） このように従来ではリーク電流に起因するセル不良の検
出に際し、外側からメモリセルの動作特性を調べること
により行なうようにしているので、不安定動作するメモ
リセルの検出が極めて困難であり、かつテスト時間も長
くなるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ポーズ不良が存在しているメモリセ
ルの不良を加速検出することによって不良セルの存在を
容易にかつ短時間で検出することができるスタティック
型ランダムアクセスメモリを提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明のスタティック型ランダムアクセスメモリは、
周辺回路とは独立してメモリセルアレイに対して電源電
圧を供給する電源電圧供給線を設け、テスト時に上記電
源電圧供給線に通常の電源電圧とは異なる値の電圧を供
給するように構成したことを特徴とする。

（作用） この発明のメモリでは、メモリセルアレイに対して独立
に設けられた電源電圧供給線に通常の電源電圧よりも値
が小さな電源を供給し、メモリセル内の記憶ノードにお
ける“１°データの保持電圧を低く設定することによっ
てポーズ不良セルにおけるデータ破壊を加速し、その後
、メモリセルアレイに通常の電源電圧を供給してデータ
の読出しを行なうようにしている。これにより不良セル
の存在を容易にかつ短時間で発見することができる。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明のスタティック型ランダムアクセスメ
モリで使用される１個のメモリセルの構成を示す回路図
である。このメモリセルは、従来と同様にエンハンスメ
ント型でＮチャネルのＭＯＳトランジスタＱ１〜Ｑ４と
高抵抗Ｒ１、Ｒ２とで構成されている。そして、トラン
ジスタＱ１、Ｑ２と高抵抗Ｒ１、Ｒ２とからなるフリッ
プフロップ回路Ｆ内のトランジスタＱ１とＱ２の共通ソ
ースは接地電圧ＶＳＳに接続され、トランスファゲート
用のトランジスタＱ３、Ｑ４の各ゲートはワード線ＷＬ
に共通に接続され、このトランジスタＱ３、Ｑ４の一端
はビット線ＢＬ、ＢＬそれぞれに接続されている。この
実施例におけるメモリセルが前記第３図に示す従来のも
のと異なっている点は、高抵抗Ｒ１、Ｒ２それぞれの一
端が電源電圧ＶＣＣが供給される電源電圧供給線１１と
は独立して設けられた電源電圧供給線１２に共通に接続
されていることである。そして、上記電源電圧供給線１
２には、ポーズ不良の検出時には電源電圧ＶＣＣよりも
小さな電圧ＶＤＤが供給され、通常のメモリ動作を行な
わせる場合には電源電圧ＶＣＣが供給される。なお、こ
のメモリセルを含むメモリセルアレイ以外の周辺回路（
図示せず）には電源電圧供給線１２の電圧ＶＣＣが電源
電圧として常時供給されている。これは、電源電圧供給
線１１と接続されるボンディングパッドを、電源電圧供
給線１２と接続されるボンディングパッドは別に設け、
テスト時には両パッドに独立した電圧を印加し、テスト
の終了後には両パッドをボンディング・ワイヤ等により
接続することで実現することができる。

このような構成において、いま記憶ノードＮ１には正常
なＰＮ接合の逆方向リーク電流が、記憶ノードＮ２には
異常リーク電流成分を含む逆方向リーク電流がそれぞれ
存在する場合のフリップフロップ回路Ｆの部分の等価回
路を第２図に示す。

第１図のようなメモリセルを持つメモリのテストを行な
うには、まず、電源電圧供給線１２に通常の電圧ＶＣＣ
を供給した状態で所定のデータの書込んでおく、次に所
定のデータが記憶されている状態で上記電源電圧供給線
１２に供給されている電圧をＶＣＣから順次ＶＤＤに低
下させる。電源電圧供給線１２に電源電圧ＶＣＣよりも
小さな電圧ＶＤＤが供給されている状態ときは、前記１
ないし４式で与えられた記憶ノードＮ１、Ｎ２における
静止時のデータ保持電圧Ｖｌ（１）　、Ｖ２（１）、Ｖ
　１　　（０）、Ｖ　２　（０）はそれぞれ次の式のよ
うに変化する。

Ｖ　１　（１）　＝　Ｖ　ｎｏ　　　　　　　　　　　
−（８）Ｖ　１　（０）　！＝、　０　　　　　　　　
　　　−（１０）Ｖ２（０）！＝：０　　　　　　　　
　　　　　　　　　　　・・・　（１１）ここで、ｖＤ
Ｄく■ｃｃなる関係があるので、異常リーク成分が存在
する記憶ノードＮ２における“１“データ保持電圧Ｖ２
　（１）は、電源電圧ＶＣＣを高抵抗Ｒ１、Ｒ２に印加
した場合に比べて低下する。このとき、ビット線電圧を
検出するセンス増幅回路を始めとする周辺回路では電源
供給線１１から常に電源電圧ＶＣＣが供給されているの
で、その回路特性は一定である。従って、メモリセル内
の高抵抗Ｒ１、Ｒ２の一端に電源電圧ＶＣＣよりも小さ
な電圧ＶＤＤを供給することにより、Ｖ２　（１）の電
圧の低下に起因するポーズ不良の検出が容易になる。す
なわち、電圧ｖ２（１）がＮチャネルＭＯＳトランジス
タの閾値電圧以下まで低下するとメモリセルの記憶デー
タが破壊され始めるのであるから、メモリセルの電源電
圧を通常の値よりも低下させることによってセルデータ
の破壊を加速させることができる。

セルデータ破壊の加速が終了したならば、電源電圧供給
線１２に供給されている電圧を今度はｖＤＤから順次Ｖ
ＣＣに上昇させ、データの読出しを行なう。ポーズ不良
によりデータが破壊されたメモリセルにおける記憶デー
タは、電源電圧供給線１２の電圧がＶＣＣに戻ったとき
でも変化しない。従って、予め書込゛んだデータと読出
しデータとが一致しなければ、そのメモリセルはポーズ
不良セルであることを検出することができる。しかも、
この検出は電圧を低下されるという操作により行われる
ため、従来と比べて極めて短時間に検出することができ
る。

第３図は上記第１図のようなメモリセルを備えたこの発
明のメモリチップ全体の構成を示すブロック図である。

メモリチップ２０内には第１図のメモリセルを多数備え
たメモリセルアレイ２１と、このメモリセルアレイ２１
内のメモリセルにおけるデータの書込み、読出し動作を
制御する周辺回路が設けられている。この周辺回路には
周知のように、チップイネーブル信号、アウトプットイ
ネーブル信号等の各種制御入力が与えられるチップ制御
回路２２、このチップ制御回路２２の出力に基づいてり
イミング信号を発生するタイミング制御回路２３、行ア
ドレスが人力される行アドレスバツフア回路２４、チッ
プ外部との間で人出データの授受を行なう入出力回路２
５、上記行アドレスバツフア回路２４の出力が与えられ
る行デコーダ回路２Ｂ、データ書込み時には上記メモリ
セルアレイ２１にデータを書き込み、データ読出し時に
はメモリセルアレイ２１からの読出しデータを検出する
センス増幅回路／書き込み回路２７、列アドレスが入力
される列アドレスバッファ回路２８、上記列アドレスバ
ッファ回路２８の出力が与えられる列デコーダ回路２９
、この列デコーダ回路２９の出力に基づいて上記メモリ
セルアレイ２１内のワード線を選択駆動するワード線駆
動回路３０等が設けられている。

さらに、３１ないし３３はそれぞれこのメモリチップ２
０に電源電圧Ｖ　ＣＣｓ接地電圧ＶＳＳ及びテスト時に
使用される電圧ｖＤＤが印加されるボンディングパッド
である。ボンディングパッド３１に印加される電源電圧
ＶＣＣは、前記電源電圧供給線１１を介してメモリセル
アレイ２１を除いた周辺回路に供給される。また、ボン
ディングパッド３３に印加される電圧ｖＤｐは、前記電
源電圧供給線１２を介してメモリセルアレイ２１のみに
供給される。さらに、ボンディングパッド３２に印加さ
れる接地電圧ＶＳＳは、接地電圧供給線１３を介してメ
モリセルアレイ２１及び周辺回路に供給される。

ここで、テスト時には前記のように各ボンディングパッ
ド３１〜３３をボンディング・ワイヤでリードフレーム
とは接続せずに、独立してそれぞれのボンディングパッ
ドに所定の電圧を供給することによりテストを行ない、
テスト後は図示のようにボンディングパッド３１と３３
をＶＣＣ用のリードフレーム３４と、ボンディングパッ
ド３２をｖｓｓ用のリードフレーム３５とそれぞれ接続
する。

［発明の効果〕 以上説明したようにこの発明によれば、ポーズ不良セル
の存在を容易にかつ短時間で検出することができること
ができるスタティック型ランダムアクセスメモリを提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリセルの構成を
示す回路図、第２図は第１図のメモリセルの等価回路図
、第３図はこの発明のメモリの全体の構成を示すブロッ
ク図、第４図は従来のＥＺＲ型ＳＲＡＭセルの回路図、
第５図は上記従来のＥ／Ｒ型ＳＲＡＭセルの一部の素子
構造を示すパターン平面図及びその断面図、第６図はメ
モリ容量と負荷用高抵抗の値との関係をまとめて示す図
、第７図は第４図に示す従来のＥ／Ｒ型ＳＲＡＭセルの
一部の等価回路図、第８図は第４図に示す従来（７）Ｅ
／Ｒ型ＳＲＡＭセルにおける各種抵抗の温度特性を示す
特性図である。 Ｑ１〜Ｑ４・・・ＮチャネルＭＯ５）ランジスタ、Ｒ１
，Ｒ２・・・高抵抗、Ｆ・・・フリップフロップ回路、
Ｒｊ、　Ｒｊ’・・・等価抵抗、ＢＬ、ＢＬ・・・ビッ
ト線、ＷＬ・・・ワード線、１１．１２・・・電源電圧
供給線。 出願人代理人　弁理士　鈴江武彦 −Ｖｃｃ １フ 第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）負荷素子として抵抗を用いたスタティック型メモ
   リセルが設けられたメモリセルアレイと、上記メモリセ
   ルアレイ内のメモリセルにおけるデータ書込み、読出し
   動作を制御する周辺回路とを具備したスタティック型ラ
   ンダムアクセスメモリにおいて、上記周辺回路とは独立
   して上記メモリセルアレイに対して電源電圧を供給する
   電源電圧供給線を設け、テスト時に上記電源電圧供給線
   に通常の電源電圧とは異なる値の電圧を供給するように
   構成したことを特徴とするスタティック型ランダムアク
   セスメモリ。
2. （２）前記電源電圧供給線にはボンディングパッドを介
   して前記電圧を供給するようにした特許請求の範囲第１
   項に記載のスタティック型ランダムアクセスメモリ。
3. （３）前記テスト時に前記電源電圧供給線にはそのメモ
   リに供給される最高電位よりも小さな値の電位が供給さ
   れる特許請求の範囲第１項に記載のスタティック型ラン
   ダムアクセスメモリ。