JP4857367B2 - 駆動回路及び画像形成装置 - Google Patents

Description

本発明は、被駆動素子の群、例えば、光源に発光ダイオード（Light Emitting Diode、以下「ＬＥＤ」という。）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、あるいは表示装置における表示素子の列等を選択的に、且つサイクル毎に駆動する駆動回路と、これを用いた画像形成装置に関するものである。

従来、例えば、下記の特許文献１等に記載されているように、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、ＬＥＤの他、有機エレクトロルミネセンス（以下「有機ＥＬ」という。）、発光サイリスタ等が用いられる。

ＬＥＤを用いたものでは、駆動回路とＬＥＤとが１対１、もしくは１対Ｎ（Ｎ＜１）に対応するように設けられ、ＬＥＤのアノード端子（以下単に「アノード」という。）及びカソード端子（以下単に「カソード」という。）間に電流を流すか否かにより、発光／非発光の状態を切り替えている。発光状態におけるＬＥＤの光出力は、駆動電流値により決まるものであり、この駆動電流値を調整することで、露光部への露光エネルギー量を調整することができる。

又、一般に、ＬＥＤは化合物半導体を用いて構成されており、この結晶欠陥に起因する光量ばらつきが不可避であって、このＬＥＤを複数搭載したＬＥＤヘッドを駆動するための駆動回路を複数有する駆動装置（例えば、モノリシック集積回路（Integrated Circuit、以下「ＩＣ」という。）で構成されたドライバＩＣ）を用いた画像形成装置に印刷濃度むらを生じてしまう。そのため、ＬＥＤへの駆動電流値を調整するために、ＬＥＤに対応してこのＬＥＤの光量ばらつきを補正するための補正メモリを設けて、各ＬＥＤの補正状態を示すデータを格納しておき、この格納されたデータに基づいた駆動電流値によりＬＥＤを駆動することで、光量ばらつきを補正する構成が知られている。

前記補正メモリは、例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）用のメモリセルと同様に、２本のビット線を備え、互いに逆論理となるデータを印加することで、データを書き込む構成になっている。ＬＥＤをダイナミック駆動する構成のドライバＩＣにおいては、補正メモリからのデータをダイナミックに切り替えて使用するのと同様に、そのメモリセルへのデータ書き込みも時分割に行うのが効率的で、そのための構成を備えている。

特開平９−１０９４５９号公報

しかしながら、従来の補正メモリを有する駆動回路及びこれを用いた画像形成装置では、次のような課題があった。

メモリセルへのデータ書き込みのためのビット線には、データの時分割書き込みのためのスイッチ素子をそれぞれ配置する必要があるので、素子数を多く要し、回路規模が大きくなって製造コスト低減の障害となっていた。この対策として、２本のビット線を１本にする構成も知られているが、電源電圧の低下時に動作できない等、不完全なものであった。

本発明のうちの第１の発明の駆動回路は、被駆動素子を駆動する駆動回路において、縦続接続された第１及び第２のインバータを有し、前記第１のインバータの入力端子が前記第２のインバータの出力端子に接続され、前記被駆動素子の駆動状態を調整するためのデータを前記第１及び第２のインバータにより格納するメモリ手段と、前記メモリ手段に格納された前記データに基づいた駆動電流により前記被駆動素子を駆動する駆動手段と、前記第１のインバータの入力端子に接続されたスイッチ素子を有し、前記スイッチ素子を介して前記メモリ手段へ前記データを伝達するデータ伝達手段と、前記第１及び第２のインバータの電源電圧を、前記メモリ手段への前記データの書き込み時に、それ以外の時の前記電源電圧よりも低い電圧値に切り替える制御手段と、を備えたことを特徴とする。

第２の発明の駆動回路は、複数の被駆動素子を駆動する駆動回路において、縦続接続された第１及び第２のインバータをそれぞれ有し、前記第１のインバータの入力端子が前記第２のインバータの出力端子にそれぞれ接続され、前記複数の被駆動素子の駆動状態を調整するためのデータを前記第１及び第２のインバータによりそれぞれ格納する複数のメモリ手段と、前記メモリ手段に格納された前記データに基づいた駆動電流により前記被駆動素子を駆動する駆動手段と、前記メモリ手段への前記データを印加するデータ印加手段と、第１及び第２の電極を有し、前記データ印加手段により印加された前記データを前記第１の電極から入力して前記第２の電極から出力する第１のスイッチ素子と、前記第１のスイッチ素子の前記第２の電極と、前記各メモリ手段における前記第１のインバータの前記入力端子と、の間にそれぞれ接続された複数の第２のスイッチ素子と、前記第１及び第２のインバータの電源電圧を、前記メモリ手段への前記データの書き込み時に、それ以外の時の前記電源電圧よりも低い電圧値に切り替える制御手段と、を備えたことを特徴とする。

第３の発明の画像形成装置は、第１又は第２の発明の駆動回路を備えたことを特徴とする。

第１及び第２の発明の駆動回路によれば、メモリ手段を構成する第１及び第２のインバータの電源電圧を、被駆動素子の駆動状態を調整するためのデータの前記メモリ手段への書き込み時に、それ以外の時の電源電圧よりも低い電圧値に切り替える制御手段を備えたことで、駆動回路を構成する素子数を削減できる。従って、回路規模及び回路形成面積を縮小でき、製造コストの削減が可能となる。

第３の発明の画像形成装置によれば、前記第１又は第２の発明の駆動回路を用いているので、スペース効率及び露光効率に優れた高品質の画像形成装置を実現できる。

図１は本発明の実施例１のドライバＩＣ１００における図６中のメモリ回路１５１の構成を示す回路図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２中のＬＥＤヘッド１３の構成を示す概略の断面図である。 図４は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図５は図４中のＬＥＤヘッド１３を示す構成図である。 図６は図５中のドライバＩＣ１００の詳細な構成を示すブロック図である。 図７は図６中のマルチプレクサ１６１の構成を示す回路図である。 図８は図６中のドライバ１８１の構成を示す回路図である。 図９は図６中の制御回路１４１の構成を示す回路図である。 図１０は図９中の降圧回路３８０の構成を示す回路図である。 図１１は図６中の制御回路１４２の構成を示す回路図である。 図１２は図６中の制御電圧発生回路１７０の構成を示す回路図である。 図１３は本発明の実施例１のＬＥＤヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。 図１４は図１３における印刷データ転送の詳細波形を示すタイムチャートである。 図１５は図１３のＡ部とＢ部の詳細を示すタイムチャートである。 図１６は図１３のＣ部とＤ部の詳細を示すタイムチャートである。 図１７は図１３のＥ部とＦ部の詳細を示すタイムチャートである。 図１８は図１３のＧ部とＨ部の詳細を示すタイムチャートである。 図１９は図１のメモリ回路１５１Ａ１の動作説明図である。 図２０は図１及び図９の動作を説明するためのタイムチャートである。 図２１は従来のメモリ回路の構成例を示す回路図である。 図２２は従来と実施例１におけるメモリセル回路の比較を対比して示す回路図である。 図２３は本発明の実施例１における図１０の降圧回路３８０の変形例を示す回路図である。 図２４は本発明の実施例２におけるメモリ回路１５１Ａ１の構成を示す回路図である。 図２５は図２４のメモリ回路１５１Ａ１の動作説明図である。 図２６は実施例２における図２４のメモリ回路１５１Ａ１の変形例を示す回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子である発光素子（例えば、ＬＥＤ）を用いた光ヘッド（例えば、ＬＥＤヘッド）が搭載された電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体ドラム１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、ＬＥＤヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム６１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各光プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に扶持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（ＬＥＤヘッド）
図３は、図２中のＬＥＤヘッドの構成を示す概略の断面図である。

このＬＥＤヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上にプリント配線板１３ｂが固定されている。プリント配線板１３ｂ上には、駆動回路等が集積された複数個のチップ状のドライバＩＣ１００と複数個のチップ状のＬＥＤアレイ２００とが熱硬化性樹脂等により固着され、それらの複数個のドライバＩＣ１００と複数個のＬＥＤアレイ２００とが、図示しないボンディングワイヤ等により相互に接続されている。複数個のＬＥＤアレイ１００上には、柱状の光学素子を多数配列してなるロッドレインズアレイ１３ｃが配置され、このロッドレインズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。

（プリンタ制御回路）
図４は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個のＬＥＤヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４Ｇ、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、画像処理部からの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオンにし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号HD-DATA３〜HD-DATA０として各ＬＥＤヘッド１３に転送される。各ＬＥＤヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。

印刷制御部４０は１ライン分のビデオ信号ＳＧ２を受信すると、各ＬＥＤヘッド１３にラッチ信号HD-LOADを送信し、印刷データ信号HD-DATAを各ＬＥＤヘッド１３内に保持させる。又、印刷制御部４０は、画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各ＬＥＤヘッド１３に保持した印刷データ信号HD-DATA３〜HD-DATA０について印刷することができる。

なお、印刷制御部４０から各ＬＥＤヘッド１３に送信されるクロック信号HD-CLK、主走査同期信号HD-HSYNC-N、及び印刷駆動信号HD-STB-Nの内、クロック信号HD-CLKは、印刷データ信号HD-DATA３〜HD-DATA０をＬＥＤヘッド１３へ送信するための信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各ＬＥＤヘッド１３によって印刷される情報は、マイナス電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、マイナス電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（ＬＥＤヘッド）
図５は、図４中のＬＥＤヘッド１３を示す構成図である。

このＬＥＤヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。被駆動素子であるＬＥＤ２０１，２０２，・・・の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイ２００（＝２００−１，２００−２，・・・）が配列されている。各ＬＥＤアレイ２００は、各々１９２個のＬＥＤ２０１，２０２，・・・を有し、各ＬＥＤアレイ２００内の各ＬＥＤ２０１，２０２，・・・において、奇数（ＯＤＤ）番目のＬＥＤ２０１，・・・のカソード同士、偶数（ＥＶＥＮ）番目のＬＥＤ２０２，・・・のカソード同士が接続され、隣接して配置される２個のＬＥＤ２０１，２０２，・・・のアノード同士が接続されており、奇数番目のＬＥＤ２０１，・・・と偶数番目のＬＥＤ２０２，・・・とは時分割に駆動される。

２６個のＬＥＤアレイ２００（＝２００−１，２００−２，・・・）に対応して、駆動回路である２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）が配列されている。これらの２６個のドライバＩＣ１００は、同一の回路により構成され、隣接するドライバＩＣ１００−１，１００−２，・・・がカスケード接続（縦続接続）されている。

各ドライバＩＣ１００は、印刷データ信号HD-DATA3〜HD-DATA0を入力するデータ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩ０、ラッチ信号HD-LOADを入力するラッチ端子ＬＯＡＤ、クロック信号HD-CLKを入力するクロック端子ＣＬＫ、ＬＥＤ駆動のための駆動電流値を指令するための基準電圧ＶＲＥＦを入力するＶＲＥＦ端子、印刷駆動信号HD-STB-N(但し、「−Ｎ」は負論理信号を意味する。)を入力する駆動端子ＳＴＢ、電源電圧ＶＤＤを入力するＶＤＤ端子、ＧＮＤ端子、時分割駆動において奇数番目のＬＥＤ駆動であるか偶数番目のＬＥＤ駆動であるかの初期状態を設定するための主走査同期信号HD-HSYNC-Nを入力する同期信号端子ＨＳＹＮＣ、制御端子ＫＤＲＶ、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０、及び駆動出力端子（例えば、駆動電流出力端子）ＤＯ９６〜ＤＯ１を有している。基準電圧ＶＲＥＦは、ＬＥＤヘッド１３内に設けられた図示しない基準電圧発生回路により発生される。

ＬＥＤアレイ２００−１，２００−２，・・・の近傍には、奇数（ＯＤＤ）側と偶数（ＥＶＥＮ）側の２個のパワーＭＯＳトランジスタ（例えば、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２１１，２１２が設けられている。奇数（ＯＤＤ）側のＮＭＯＳ２１１のドレイン端子（以下単に「ドレイン」という。）は、奇数側のＬＥＤ２０１，・・・のカソードと共通に接続され、偶数（ＥＶＥＮ）側のＮＭＯＳ２１２のドレインは、偶数側のＬＥＤ２０２，・・・のカソードと共通に接続されている。各ＮＭＯＳ２１１，２１２のソース端子（以下単に「ソース」という。）は、グランドＧＮＤに接続されている。ＮＭＯＳ２１１のゲート端子（以下単に「ゲート」という。）は、ドライバＩＣ１００−１の制御端子ＫＤＲＶと接続され、ＮＭＯＳ２１２のゲートは、ドライバＩＣ１００−２の制御端子ＫＤＲＶと接続されている。

次に、図５のＬＥＤヘッド１３における動作を説明する。
図５に示す構成においては、印刷データ信号HD-DATA３〜HD-DATA０は４本であり、隣接するＬＥＤ８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号HD-CLK毎に同時に送出する構成になっている。このため、図４の印刷制御部４０から出力される印刷データ信号HD-DATA３〜HD-DATA０は、クロック端子ＣＬＫに入力されるクロック信号HD-CLKと共に、全ドライバＩＣ１００のデータ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩ０に入力され、前記の４９９２ドット分の印刷データ信号HD-DATA３〜HD-DATA０が後述する各ドライバＩＣ１００内のフリップフロップ回路（以下「ＦＦ」という。）からなるシフトレジスタ中を順次転送される。

次に、ラッチ信号HD-LOADが全ドライバＩＣ１００のラッチ端子ＬＯＡＤに入力され、前記の４９９２ドット分の印刷データ信号HD-DATA０〜HD-DATA３が後述する各ドライバＩＣ１００内の各ＦＦに対応して設けられたラッチ回路にラッチされる。続いて、印刷データ信号HD-DATA３〜HD-DATA０と印刷駆動信号HD-STB-Nとによって、ＬＥＤ２０１，２０２，・・・の内、高レベル（以下「“Ｈ”レベル」という。）である駆動電流出力端子ＤＯ１，ＤＯ２，・・・に対応するものが点灯される。

（ドライバＩＣの全体構成）
図６は、図５中のドライバＩＣ１００の詳細な構成を示すブロック図である。

このドライバＩＣ１００は、カスケード接続された複数のＦＦ１１１（＝ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５，ＦＦ１１１Ｂ１〜ＦＦ１１１Ｂ２５，ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５，ＦＦ１１１Ｄ１〜ＦＦ１１１Ｄ２５）からなるシフトレジスタ１１０を有している。シフトレジスタ１１０は、クロック端子ＣＬＫから入力されるクロック信号HD-CLKに同期して、データ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩ０から入力される印刷データ信号HD-DATA３〜HD-DATA０を取り込んでシフトする回路である。

ここで、ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５は、カスケード接続されており、ドライバＩＣ１００のデータ入力端子ＤＡＴＡＩ０はＦＦ１１１Ａｌのデータ入力端子Ｄに接続され、ＦＦ１１１Ａ２４とＦＦ１１１１Ａ２５のデータ出力端子Ｑはセレクタ１２０のデータ入力端子Ａ０，Ｂ０に接続され、セレクタ１２０の出力端子Ｙ０がドライバ１Ｃ１００のデータ出力端子ＤＡＴＡＯ０に接続されている。同様に、ＦＦ１１１Ｂｌ〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃｌ〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄｌ〜ＦＦ１１１Ｄ２５も、それぞれカスケード接続されており、ドライバＩＣ１００のデータ入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３が、ＦＦ１１１Ｂ１、ＦＦ１１１Ｃ１、及びＦＦ１１１Ｄｌのデータ入力端子Ｄにそれぞれ接続されている。ＦＦ１１１Ｂ２４とＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ２４とＦＦ１１１Ｃ２５、ＦＦ１１１Ｄ２４とＦＦ１１１Ｄ２５の出力端子Ｑも、セレクタ１２０の入力端子Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３にそれぞれ接続され、セレクタ１２０の出力端子Ｙ１，Ｙ２，Ｙ３が、ドライバＩＣ１００のデータ出力端子ＤＡＴＡＯ１，ＤＡＴＡＯ２，ＤＡＴＡＯ３にそれぞれ接続されている。

これにより、ＦＦ１１１Ａｌ〜ＦＦ１１１Ａ２５、ＦＦ１１１Ｂｌ〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄｌ〜ＦＦ１１１Ｄ２５は、それぞれ２５段のシフトレジスタ１１０を構成しており、セレクタ１２０により、シフトレジスタ１１０のシフト段数を２４段と２５段とに切り替えることが可能な構成になっている。そのため、各ドライバＩＣ１００−１，・・・のデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバ１Ｃ１００−２，・・・のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されることになる。従って、ドライバＩＣ１００−１〜１００−２６の全てで構成されるシフトレジスタ１１０，・・・は、図４の印刷制御部４０から初段のドライバ１Ｃ１００−１中のドライバ１８１−１に入力される印刷データ信号HD-DATA３を、クロック信号HD-CLKに同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタを構成している。

シフトレジスタ１１０の出力側には、ラッチ回路部１３０及びメモリ回路部１５０の入力側が接続されている。ラッチ回路部１３０の出力側にはドライバ部１８０が接続され、メモリ回路部１５０の入力側に制御回路１４１が接続され、そのメモリ回路部１５０の出力側にマルチプレクサ部１６０が接続されている。マルチプレクサ部１６０の入力側には、制御回路１４２が接続されている。ドライバＩＣ１００の駆動端子ＳＴＢには、プルアップ抵抗１４３及び論理反転用のインバータ１４４が接続され、更に、ドライバＩＣ１００のラッチ端子ＬＯＡＤに、論理反転用のインバータ１４５が接続されている。インバータ１４４，１４５の出力端子には、２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）１４６の入力端子が接続され、このＮＡＮＤ回路１４６の出力端子に、ドライバ部１８０の入力側が接続されている。ドライバ部１８０の入力側には、制御電圧発生回路１７０も接続されている。

ここで、ラッチ回路部１３０は、ラッチ端子ＬＯＡＤから入力されるラッチ信号HD-LOADにより、シフトレジスタ１１０の出力信号をラッチする回路であり、複数のラッチ回路１３１（＝１３１Ａ１，１３１Ｂ１，１３１Ｃ１，１３１Ｄ１〜１３１Ａ２４，１３１Ｂ２４，１３１Ｃ２４，１３１Ｄ２４）により構成され、これらの出力側に、ドライバ部１８０が接続されている。

メモリ回路部１５０は、制御回路１４１によりアクセス制御され、ＬＥＤの光量ばらつき補正のための補正データ（即ち、ドット補正データ）や各ＬＥＤアレイ２００毎の光量補正データ（即ち、チップ補正データ）、もしくは各ドライバ１Ｃ１００毎の固有データを格納するものである。このメモリ回路部１５０は、複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）とメモリ回路１５２とにより構成され、これらの出力側に、マルチプレクサ部１６０及び制御電圧発生回路１７０が接続されている。メモリ回路部１５０を制御する制御回路１４１は、前記補正データを複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）やメモリ回路１５２に対して書き込みする時の書き込み指令信号を発生する機能を有している。

マルチプレクサ部１６０は、制御回路１４２により制御され、メモリ回路部１５０中の複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）から出力されるドット補正データにおいて、隣接したＬＥＤドットのうち、奇数番目ドットの補正データと偶数番目ドットの補正データとを切り替えるものであり、複数のマルチプレサ１６１（＝１６１Ａ１，１６１Ｂ１，１６１Ｃ１，１６１Ｄ１〜１６１Ａ２４，１６１Ｂ２４，１６１Ｃ２４，１６１Ｄ２４）により構成され、これらの出力側に、ドライバ部１８０が接続されている。マルチプレクサ部１６０を制御する制御回路１４２は、マルチプレクサ部１６０に対し奇数ドットデータと偶数ドットデータとの切り替え指令信号を発生する機能を有している。

ドライバ部１８０の入力側に接続された制御電圧発生回路１７０は、例えば、図示しないレギュレータ回路から発生された基準電圧ＶＲＥＦを入力し、ＬＥＤ駆動のための制御電圧を発生してドライバ部１８０へ供給する回路である。この制御電圧発生回路１７０は、ＬＥＤの全点灯駆動時のように電源電圧ＶＤＤが一瞬降下するような状況においても、基準電圧ＶＲＥＦを所定値のままとでき、ＬＥＤ駆動電流の低下を発生させない構成になっている。

ドライバ部１８０は、ＬＥＤアレイ２００の駆動手段であり、ラッチ回路部１３０、ＮＡＮＤ回路１４６、マルチプレクサ部１６０、及び制御電圧発生回路１７０の出力信号に基づき、ＬＥＤアレイ２００を駆動するための駆動電流を駆動電流出力端子ＤＯ１〜ＤＯ９６から出力する複数のドライバ１８１（１８１−１〜１８１−９６）により構成されている。

このドライバ部１８０の入力側に接続されたＮＡＮＤ回路１４６には、駆動端子ＳＴＢに入力される印刷駆動信号HD-STB-Nと、ラッチ端子ＬＯＡＤに入力されるラッチ信号HD-LOAD-P（但し、「−Ｐ」は正論理信号を意味する。）とが、インバータ１４４，１４５を介して入力され、ドライバ部１８０に対する駆動のオン／オフを制御する信号を生成する機能を有している。

（図６中のメモリ回路）
図１は、本発明の実施例１のドライバＩＣ１００における図６中のメモリ回路１５１の構成を示す回路図である。

図１のメモリ回路１５１（例えば、１５１Ａ１）では、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。

このメモリ回路１５１Ａ１には、隣接する２個（２ドット）のメモリセル回路３００−１，３００−２が示されている。左側のメモリセル回路３００−１は、奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、右側のメモリセル回路３００−２は、偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するためのものである。

メモリ回路１５１Ａ１は、シフトレジスタ１１０中のＦＦ１１１Ａ１の出力端子Ｑから出力される補正データを入力する補正データ端子Ｄと、制御手段である制御回路１４１のイネーブル信号端子Ｅ１から出力される奇数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するイネーブル信号端子Ｅ１と、制御回路１４１のイネーブル信号端子Ｅ２から出力される偶数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するイネーブル信号端子Ｅ２と、制御回路１４１のメモリ選択端子Ｗ０〜Ｗ３から出力される書き込み制御信号を入力するメモリセル選択端子Ｗ０〜Ｗ３と、奇数番目ドットに関する補正データを出力する補正データ端子ＯＤＤ０〜ＯＤＤ３と、偶数番目ドットに関する補正データを出力する補正データ端子ＥＶＮ０〜ＥＶＮ３と、制御回路１４１の電源端子ＶＭから出力される電源電圧を入力する電源端子ＶＭとを有している。電源端子ＶＭは、一定の電源電圧ＶＤＤとは異なる電圧を供給する電源系統を構成している。

補正データ端子Ｄには、データ印加手段（例えば、バッファ）３０１を介してメモリセル回路３００−１，３００−２が接続されている。メモリセル回路３００−１は、メモリ手段（例えば、メモリセル）３１１〜３１４と、データ伝達手段（例えば、スイッチ素子であるＮＭＯＳ）３２１〜３２８とを有している。メモリセル３１１は、リング状に縦続接続された第１及び第２のインバータ３１１ａ，３１１ｂにより構成されている。同様に、メモリセル３１２は、リング状に縦続接続されたインバータ３１２ａ，３１２ｂにより、メモリセル３１３は、リング状に縦続接続されたインバータ３１３ａ，３１３ｂにより、メモリセル３１４は、リング状に縦続接続されたインバータ３１４ａ，３１４ｂにより、それぞれ構成されている。各インバータ３１１ａ，３１１ｂ，３１２ａ，３１２ｂ，３１３ａ，３１３ｂ，３１４ａ，３１４ｂの電源端子は、電源端子ＶＭに共通に接続されている。

ＮＭＯＳ３２１，３２３，３２５，３２７のゲート端子（以下単に「ゲート」という。）は、イネーブル信号端子Ｅ１に共通に接続され、ＮＭＯＳ３２２，３２４，３２６，３２８のゲートは、メモリセル選択端子Ｗ０，Ｗ１，Ｗ２，Ｗ３にそれぞれ接続されている。バッファ３０１の出力端子には、ＮＭＯＳ３２１，３２２、補正データ端子ＯＤＤ０及びメモリセル３１１の直列回路と、ＮＭＯＳ３２３，３２４、補正データ端子ＯＤＤ１及びメモリセル３１２の直列回と、ＮＭＯＳ３２５，３２６、補正データ端子ＯＤＤ２及びメモリセル３１３の直列回路と、ＮＭＯＳ３２７，３２８、補正データ端子ＯＤＤ３及びメモリセル３１４の直列回路とが、共通に接続されている。

メモリセル回路３００−２は、メモリセル回路３００−１のイネーブル信号端子Ｅ１に代えてイネーブル信号端子Ｅ２に接続され、更に、メモリセル回路３００−１の補正データ端子ＯＤＤ０〜ＯＤＤ３に代えて補正データ端子ＥＶＮ０〜ＥＶＮ３に接続されている他は、メモリセル回路３００−１と同様の構成である。

（図６中のマルチプレクサ）
図７は、図６中のマルチプレクサ１６１の構成を示す回路図である。

図７のマルチプレクサ１６１（例えば、１６１Ａ１）は、メモリ回路１５１Ａ１の補正データ端子ＯＤＤ０〜ＯＤＤ３から出力される補正データを入力する補正データ端子ＯＤＤ０〜ＯＤＤ３と、メモリ回路１５１Ａ１の補正データ端子ＥＶＮ０〜ＥＶＮ３から出力される補正データを入力する補正データ端子ＥＶＮ０〜ＥＶＮ３と、制御回路１４２の選択信号端子Ｓ１Ｎ，Ｓ２Ｎから出力される選択信号を入力する選択信号端子Ｓ１Ｎ，Ｓ２Ｎと、補正データ出力用の補正データ端子Ｑ０〜Ｑ３と、入力データ切り替え用のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３３１〜３３８とを有している。

ＰＭＯＳ３３１，３３３，３３５，３３７は、選択信号端子Ｓ１Ｎの信号によりゲート制御され、入力側の補正データ端子ＯＤＤ０〜ＯＤＤ３と出力側の補正データ端子Ｑ０〜Ｑ３との間をそれぞれオン／オフする構成になっている。更に、ＰＭＯＳ３３２，３３４，３３６，３３８は、選択信号端子Ｓ２Ｎの信号によりゲート制御され、入力側の補正データ端子ＥＶＮ０〜ＥＶＮ３と出力側の補正データ端子Ｑ０〜Ｑ３との間をそれぞれオン／オフする構成になっている。

（図６中のドライバ）
図８は、図６中のドライバ１８１の構成を示す回路図である。

図８のドライバ１８１（例えば、１８１−９３）は、ラッチ回路１３１Ａ１の反転出力端子ＱＮから出力される負論理の印刷データ信号を入力する印刷データ端子Ｅと、ＮＡＮＤ回路１４６から出力される負論理のＬＥＤ駆動オン／オフ指令信号を入力する制御端子Ｓと、マルチプレクサ１６１Ａ１の補正データ端子Ｑ０〜Ｑ３から出力される補正データを入力する補正データ端子Ｑ０〜Ｑ３と、制御電圧発生回路１７０の電源端子Ｖから出力される制御電圧Vcontを入力する電源端子Ｖと、電源電圧ＶＤＤが入力されるＶＤＤ端子と、図示しないボンディングワイヤを介して接続されたＬＥＤのアノードに対して駆動電流を供給する駆動電流出力端子ＤＯ（＝ＤＯ９３）とを有している。

印刷データ端子Ｅ及び制御端子Ｓは、２入力の否定論理和回路（以下「ＮＯＲ回路」という。）３４０の入力端子に接続されている。ＮＯＲ回路３４０は、電源端子がＶＤＤ端子に接続され、グランド端子が電源端子Ｖに接続されて制御電圧Vcontに保持されている。ＮＯＲ回路３４０の出力端子と補正データ端子Ｑ０〜Ｑ３とは、２入力ＮＡＮＤ回路３４１〜３４４の入力端子にそれぞれ接続されている。各ＮＡＮＤ回路３４１〜３４４は、電源端子がＶＤＤ端子に接続され、グランド端子が電源端子Ｖに接続されて制御電圧Vcontに保持されている。更に、ＮＯＲ回路３４０の出力端子は、相補形ＭＯＳインバータ（以下「ＣＭＯＳインバータ」という。）３４５を構成するＰＭＯＳ３４５ａ及びＮＭＯＳ３４５ｂの各ゲートに共通に接続されている。ＰＭＯＳ３４５ａ及びＮＭＯＳ３４５ｂは、ＶＤＤ端子と電源端子Ｖとの間に直列に接続されている。

ＮＡＮＤ回路３４１〜３４４の出力端子には、ＰＭＯＳ３４６〜３４９のゲートがぞれぞれ接続され、更に、ＣＭＯＳインバータ３４５の出力端子に、ＰＭＯＳ３５０のゲートが接続されている。各ＰＭＯＳ３４６〜３５０のソース・ドレインは、ＶＤＤ端子と駆動電流出力端子ＤＯとの間に並列に接続されている。ＰＭＯＳ３５０は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ３４６〜３４９は、ＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである．

ここで、ＶＤＤ端子の電位と、電源端子Ｖから入力される制御電圧Vcontの電位との電位差は、ＰＭＯＳ３４６〜３５０がオンする時のゲート・ソース間電圧に略等しく、この電圧を変化させることで、ＰＭＯＳ３４６〜３５０のドレイン電流を調整することが可能となる。制御電圧Vcontを供給するための図６中の制御電圧発生回路１７０は、基準電圧ＶＲＥＦを受けて、ＰＭＯＳ３４６〜３５０等のドレイン電流が所定値となるように制御電圧Vcontを制御するために設けられている。

このように構成されるドライバ１８１−９３は、次のように動作する。
印刷データ端子Ｅに入力される印刷データがオン（＝低レベル、以下「“Ｌ”レベル」という。）であり、制御端子Ｓに入力されるＬＥＤ駆動オン／オフ指令信号がオン（＝“Ｌ”レベル）の時、ＮＯＲ回路３４０の出力信号が“Ｈ”レベルとなる。この時、補正データ端子Ｑ３〜Ｑ０のデータに従い、ＮＡＮＤ回路３４１〜３４４の出力レベル、及びＣＭＯＳインバータ３４５の出力レベルが、電源電圧ＶＤＤあるいは制御電圧Vcontとなる。

主駆動用のＰＭＯＳ３５０は、印刷データ端子Ｅに入力される印刷データ信号に従って駆動される。図１のメモリ回路１５１Ａ１には、ＬＥＤ各ドットの発光ばらつきを補正するための補正データが格納されているので、この補正データが、マルチプレクサ１６１Ａ１の補正データ端子Ｑ０〜Ｑ３から出力される。補助駆動用のＰＭＯＳ３４６〜３４９は、ＮＯＲ回路３４０の出力レベルが“Ｈ”レベルである時に、マルチプレクサ１６１Ａ１の補正データ端子Ｑ０〜Ｑ３から出力される補正データに従って選択的に駆動される。

つまり、主駆動用のＰＭＯＳ３５０と共に、補正データに従って補助駆動用のＰＭＯＳ３４６〜３４９が選択的に駆動され、ＰＭＯＳ３５０のドレイン電流に対し、選択されたＰＭＯＳ３４６〜３４９の各ドレイン電流が加算された駆動電流が、駆動電流出力端子ＤＯ９３からＬＥＤに供給される。

ＰＭＯＳ３４６〜３４９が駆動されている時、ＮＡＮＤ回路３４１〜３４４の出力レベルは“Ｌ”レベル（≒制御電圧Vcont）であるので、ＰＭＯＳ３４６〜３４９のゲート電位は、略制御電圧Vcontに等しくなる。この時、ＰＭＯＳ３４５ａはオフ状態にあり、ＮＭＯＳ３４５ｂはオン状態にあって、ＰＭＯＳ３５０のゲート電位もまた略制御電圧Vcontに等しくなる。そのため、ＰＭＯＳ３４６〜３５０のドレイン電流値を、制御電圧Vcontにより一括して調整することができる。この際、ＮＡＮＤ回路３４１〜３４４は、電源端子に電源電圧ＶＤＤ、及びグランド端子に制御電圧Vcontが印加されて動作しているので、その入力信号の電位も電源電圧ＶＤＤと制御電圧Vcontに即したものであってよく、“Ｌ”レベルは必ずしも０Ｖであることを必要としないという利点を有する。

（図６中の制御回路１４１）
図９は、図６中の制御回路１４１の構成を示す回路図である。

この制御回路１４１は、正論理のラッチ信号HD-LOAD-Pを入力するラッチ端子ＬＯＡＤと、図６中のインバータ１４４から出力される正論理の印刷駆動信号HD-STB-Pを入力する駆動端子ＳＴＢと、書き込み制御信号を図６中のメモリ回路部１５０へ出力するメモリセル選択端子Ｗ０〜Ｗ３と、書き込みイネーブル信号をメモリ回路部１５０へ出力するイネーブル信号端子Ｅ１，Ｅ２と、電源電圧をメモリ回路部１５０へ出力する電源端子ＶＭと、ＦＦ３６１〜３６５，３６９と、２入力のＮＯＲ回路３６６と、２入力の論理積回路（以下「ＡＮＤ回路」という。）３６７，３６８と、３入力のＡＮＤ回路３７０〜３７３と、降圧回路３８０とを備えている。

各ＦＦ３６１，３６２，３６９は、ラッチ端子ＬＯＡＤから入力されるラッチ信号HD-LOAD-Pを入力する負論理リセット端子Ｒと、駆動端子ＳＴＢから入力される正論理の印刷駆動信号HD-STB-Pを入力するクロック端子ＣＫと、データ入力用の入力端子Ｄと、データ出力用の非反転出力端子Ｑとを有している。各ＦＦ３６３〜３６５は、ラッチ端子ＬＯＡＤから入力されるラッチ信号HD-LOAD-Pを入力する負論理リセット端子Ｒと、クロック端子ＣＫと、データ入力用の入力端子Ｄと、データ出力用の非反転出力端子Ｑと、反転データ出力用の反転出力端子ＱＮとを有している。

ＦＦ３６１，３６２の出力端子Ｑは、ＮＯＲ回路３６６の入力端子と接続され、このＮＯＲ回路３６６の出力端子がＦＦ３６１の入力端子Ｄに接続されている。ＦＦ３６１の出力端子Ｑは、ＦＦ３６３のクロック端子ＣＫに接続され、このＦＦ３６３の出力端子ＱＮが入力端子Ｄに接続されている。ＦＦ３６３の出力端子Ｑとラッチ端子ＬＯＡＤとは、ＡＮＤ回路３６７の入力端子に接続され、このＡＮＤ回路３６７の出力端子がイネーブル信号端子Ｅ１に接続されている。ＦＦ３６３の出力端子ＱＮとラッチ端子ＬＯＡＤとは、ＡＮＤ回路３６８の入力端子に接続され、このＡＮＤ回路３６８の出力端子がイネーブル信号端子Ｅ２に接続されている。

ＡＮＤ回路３６７の出力端子は、ＦＦ３６４，３６５のクロック端子ＣＫに接続され、このＦＦ３６４，３６５の負論理リセット端子Ｒが、ラッチ端子ＬＯＡＤに接続されている。ＦＦ３６４の出力端子ＱＮは、ＦＦ３６５の入力端子Ｄに接続されている。ＦＦ３６４，３６５の出力端子Ｑ，ＱＮとＦＦ３６２の出力端子Ｑとには、ＡＮＤ回路３７０〜３７３の入力端子が接続され、このＡＮＤ回路３７０〜３７３の出力端子が、メモリセル選択端子Ｗ０〜Ｗ３に接続されている。

即ち、ＡＮＤ回路３７３の第１入力端子はＦＦ３６５の出力端子Ｑ、及び第２入力端子はＦＦ３６４の出力端子ＱＮにそれぞれ接続され、ＡＮＤ回路３７２の第１入力端子はＦＦ３６５の出力端子Ｑ、及び第２入力端子はＦＦ３６４の出力端子Ｑにそれぞれ接続され、ＡＮＤ回路３７１の第１入力端子はＦＦ３６５の出力端子ＱＮ、及び第２入力端子はＦＦ３６４の出力端子Ｑにそれぞれ接続され、ＡＮＤ回路３７０の第１入力端子はＦＦ３６５の出力端子ＱＮ、及び第２入力端子はＦＦ３６４の出力端子ＱＮにそれぞれ接続されている。

又、ＦＦ３６９の入力端子Ｄは、ラッチ端子ＬＯＡＤに接続され、出力端子Ｑに降圧回路３８０の入力端子Ｓが接続され、この降圧回路３８０の電源端子ＶＭが、図６中のメモリ回路部１５０の電源端子ＶＭに接続されている。降圧回路３８０は、入力端子Ｓに入力されるＦＦ３６９の出力レベル“Ｈ”又は“Ｌ”に基づき、電源電圧ＶＤＤを所定電圧降下させた電圧を電源端子ＶＭから出力する回路である。

図１０は、図９中の降圧回路３８０の構成を示す回路図である。
この降圧回路３８０は、ＰＭＯＳ３８１，３８３及び抵抗３８２を有している。ドレイン及びゲートがダイオード接続されたＰＭＯＳ３８１と、電源端子ＶＭと、抵抗３８２とは、ＶＤＤ端子とグランドＧＮＤとの間に直列に接続され、そのＰＭＯＳ３８１に対して、ＰＭＯＳ３８３が並列に接続されている。ＰＭＯＳ３８３のゲートは入力端子Ｓに接続されている。

入力端子Ｓが“Ｈ”レベルの時は、ＰＭＯＳ３８３がオフし、（電源電圧ＶＤＤ−ＰＭＯＳ３８１の閾値電圧Ｖｔｐ）が電源端子ＶＭから出力される。入力端子Ｓが“Ｌ”レベルの時は、ＰＭＯＳ３８３がオンしてＰＭＯＳ３８１のソース・ドレイン間が短絡され、略ＶＤＤの電圧が電源端子ＶＭから出力される構成になっている。

（図６中の制御回路１４２）
図１１は、図６中の制御回路１４２の構成を示す回路図である。

この制御回路１４２は、ＦＦ３９１及びバッファ３９２，３９３を有している。ＦＦ３９１は、同期信号端子ＨＳＹＮＣからの負論理の主走査同期信号HD-HSYNC-Nを入力する負論理のリセット端子Ｒと、ラッチ端子ＬＯＡＤからの正論理のラッチ信号HD-LOAD-Pを入力するクロック端子ＣＫと、相互に接続された入力端子Ｄ及び反転出力端子ＱＮと、非反転出力端子Ｑとを有し、これらの出力端子Ｑ，ＱＮが、バッファ３９２，３９３を介して選択信号端子Ｓ２Ｎ，Ｓ１Ｎにそれぞれ接続されている。

この制御回路１４２では、クロック端子ＣＫに入力されるラッチ信号HD-LOAD-Pに同期して、“Ｈ”又は“Ｌ”の選択信号を選択信号端子Ｓ１Ｎ，Ｓ２Ｎから出力する構成になっている。

（図６中の制御電圧発生回路）
図１２は、図６中の制御電圧発生回路１７０の構成を示す回路図である。

この制御電圧発生回路１７０は、ドライバＩＣ１００毎に１回路ずつ設けられ、演算増幅器（以下「オペアンプ」という。）４０１と、ＰＭＯＳ４０２と、直列接続された分圧抵抗Ｒ００〜Ｒ１５からなる分圧回路４０３と、アナログ形のマルチプレクサ４０４とにより構成されている。

オペアンプ４０１は、反転入力端子がＶＲＥＦ端子に接続され、非反転入力端子がマルチプレクサ４０４の出力端Ｙに接続され、出力端子がＰＭＯＳ４０２のゲート及び電源端子Ｖに接続されている。ＰＭＯＳ４０２は、図８中の各ＰＭＯＳ３４６〜３５０とゲート長が等しく、ソースがＶＤＤ端子に接続され、ドレインが分圧回路４０３を介してグランドＧＮＤに接続されている。

マルチプレクサ４０４は、直列接続された分圧抵抗Ｒ１５〜Ｒ００における各接続点からのアナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙと、図６中のメモリ回路１５２の出力端子Ｑ０〜Ｑ３から供給される論理信号が入力される４個の入力端子Ｓ０〜Ｓ３とを有し、この４本の論理信号により設定される１６通りの信号論理の組み合わせによって、入力端子Ｐ０〜Ｐ１５のうちの何れか１つの入力端子を選択し、この入力端子に印加されるアナログ電圧を出力端子Ｙからオペアンプ４０１の非反転入力端子へ出力する回路である。換言すれば、マルチプレクサ４０４における入力端子Ｓ３〜Ｓ０の論理信号レベルによって、入力端子Ｐ０〜Ｐ１５のうち何れか１つの入力端子が選択され、出力端子Ｙとの間に電流経路が形成される。

オペアンプ４０１と分圧抵抗Ｒ００〜Ｒ１５及びＰＭＯＳ４０２とで構成される回路により、フィードバック制御回路が構成され、オペアンプ４０１の非反転入力端子の電位が、略基準電圧ＶＲＥＦと等しくなるように制御される。このため、ＰＭＯＳ４０２のドレイン電流Ｉｒｅｆは、分圧抵抗Ｒ００〜Ｒ１５のうち、マルチプレクサ４０４により選択される部位の合成抵抗値と、オペアンプ４０１に入力される基準電圧ＶＲＥＦとから決定されることになる。

例えば、マルチプレクサ４０４の入力端子Ｓ３〜Ｓ０の論理値が“１１１１”となっていて、補正状態の最大が指令されている時、マルチプレクサ４０４の入力端子Ｐ１５と出力端子Ｙとが導通状態になり、入力端子Ｐ１５の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ４０２のドレイン電流１ｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ００
となる。

一方、入力端子Ｓ３〜Ｓ０の論理値が“０１１１”となっていて、補正状態の中間が指令されている時、マルチプレクサ４０４の入力端子Ｐ７と出力端子Ｙとが導通状態になり、入力端子Ｐ７の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ４０２のドレイン電流１ｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ０７＋Ｒ０８）
となる。

更に、入力端子Ｓ３〜Ｓ０の論理値が“００００”となっていて、補正状態の最小が指令されている時、マルチプレクサ４０４の入力端子Ｐ０と出力端子Ｙとが導通状態となり、入力端子Ｐ０の電圧が前記基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ４０２のドレイン電流１ｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ１４＋Ｒ１５）
となる。

このように、図８中のＰＭＯＳ３４６〜３５０と図１２中のＰＭＯＳ４０２とは、ゲート長が相等しく構成され、これらＰＭＯＳが飽和領域で動作するように制御されているので、各ＰＭＯＳはカレントミラーの関係となり、ＰＭＯＳ３４６〜３５０がオン状態となる時、基準電圧ＶＲＥＦに比例するドレイン電流Ｉｒｅｆを生じる。この結果、マルチプレクサ４０４の入力端子Ｓ３〜Ｓ０に与える論理値状態により、ドレイン電流Ｉｒｅｆを１６段階に調整することができ、図８中のＰＭＯＳ３４６〜３５０のドレイン電流もまた１６段階に調整可能とすることができる。

（ＬＥＤヘッドの全体の動作）
図１３は、本発明の実施例１における画像形成装置１の電源投入後に、図５のＬＥＤヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を示すタイムチャートである。

補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信HD-LOADを“Ｈ”とする（Ｉ部）。

次いで、奇数番目に属するドットについて１ドット当たり４ビットからなる補正データのうち、ｂｉｔ３のものを印刷データ信号HD-DATA３〜HD-DATA０からクロック信号HD-CLKに同期して入力して、図６のＦＦ１１１Ａ１〜ＦＦ１１１Ｄ２４で構成されるシフトレジスタ１１０中へシフト入力する。シフト入力が完了すると、Ａ部に示すように、印刷駆動信号HD-STB-Nが３パルス入力され、図９の制御回路１４１の動作が行われる。

図１３中のＱ１，Ｑ２，Ｑ３，Ｑ６は、図９中のＦＦ３６１，３６２，３６３，３６９の各出力端子、Ｅ１，Ｅ２は、ＡＮＤ回路３６７，３６８の出力端子に接続された各イネーブル信号端子、Ｗ３〜Ｗ０は、ＡＮＤ回路３７３〜３７０の出力端子に接続された各メモリセル選択端子である。更に、ＳｌＮ，Ｓ２Ｎは、図１１中のバッファ３９３，３９２の出力端子に接続された各選択信号端子である。

図１３のＡ部において、印刷駆動信号HD-STB-Nの１パルス目が入力されると、Ｊ部に示すように、出力端子Ｑ１の信号が発生し、次いで印刷駆動信号HD-STB-Nの２パルス目で、Ｋ部に示すように、出力端子Ｑ２の信号が発生する。又、出力端子Ｑ１の信号が立ち上がる毎に出力端子Ｑ３の信号が状態反転し、例えば、Ｌ部に示すように、出力端子Ｑ３の信号が“Ｈ”レベルに遷移する。出力端子Ｑ３の信号の遷移に引き続き、イネーブル信号端子Ｅ１，Ｅ２の信号が発生する。

又、Ｉ部に示すように、ラッチ信号HD-LOADが“Ｌ”レベルの場合には、図９中のＦＦ３６９のリセット端子Ｒはアクティブであり、この出力端子Ｑは“Ｌ”レベルとなっている。この時、図１０の降圧回路３８０における入力端子Ｓには、図９中のＦＦ３６９の出力端子Ｑからの“Ｌ”レベルが伝達され、図１０の降圧回路３８０内のＰＭＯＳ３８３のゲートが“Ｌ”レベルとなることから、このＰＭＯＳ３８３がオン状態となって、電源端子ＶＭは電源電圧ＶＤＤと略等しい電位（例えば、５Ｖ）となる。

次いで、図１３に示すように、印刷駆動信号HD-STB-Nのｌパルス目が入力されると、Ｍ部に示すように、図９のＦＦ３６９の出力端子Ｑ６の信号が立ち上がり、この信号が降圧回路３８０の入力端子Ｓに入力される。これにより、図１０の降圧回路３８０の入力端子Ｓは“Ｈ”レベルとなって、ＰＭＯＳ３８３がオフ状態となる。ＰＭＯＳ３８１のゲート・ドレイン間は接続されているため、ＰＭＯＳ３８３がオフ状態となっても飽和領域で動作し続け、抵抗３８２を介して電流が流れる。ＰＭＯＳ３８１の閾値電圧をＶｔｐ、ＰＭＯＳ３８１を飽和領域で動作させる時のゲート・ドレイン間のオーバドライブ電圧をΔＶとするとき、抵抗３８２の両端に生じる電位（即ち、電源端子ＶＭの電位）は、次式のように概算することができる。
電源端子ＶＭの電位＝電源電圧ＶＤＤ−（閾値電圧Ｖｔｐ＋ΔＶ）

電源電圧ＶＤＤの典型的な値は５Ｖであり、閾値電圧Ｖｔｐとオーバドライブ電圧ΔＶとの加算値が略２Ｖとなるように、抵抗３８２の抵抗値を設定することで、電源端子ＶＭの電位は３Ｖとすることができる。図１３のＮ部において、電源端子ＶＭの電位が５Ｖから３Ｖへ変化する状態が図示されている。なお、電源端子ＶＭの電位の近傍に図示された破線は、ＧＮＤ電位（＝０Ｖ）である。

図１３において、図９のメモリセル選択端子Ｗ３〜Ｗ０の信号は、ＦＦ３６２の出力端子Ｑ２の信号に引き続いて発生するものであるが、Ｏ部、Ｐ部のようにメモリセル選択端子Ｗ３の信号が２回に亘って出力され、次いでメモリセル選択端子Ｗ２，Ｗｌ，Ｗ０の各信号においてもそれぞれ２パルスずつ信号が発生する。そして、メモリセル選択端子Ｗ３〜Ｗ０の各パルス信号が発生する毎に、図６及び図１のメモリ回路部１５０にデータの書き込みが行われ、メモリセル選択端子Ｗ３〜Ｗ０の１パルス目で、奇数ドット用のメモリセル回路３００−１へのデータ書き込みが行われ、２パルス目で、偶数ドット用のメモリセル回路３００−２へのデータ書き込みが行われる。

制御回路１４１からメモリ回路部１５０へ出力される１パルス目のデータ書き込み制御信号は、Ａ部、Ｃ部、Ｅ部、Ｇ部について入力された印刷駆動信号HD-STB-Nを基に発生される。２パルス目のデータ書き込み制御信号は、Ｂ部、Ｄ部、Ｆ部、Ｈ部について入力された印刷駆動信号HD-STB-Nを基に発生される。このような過程を経て、メモリ回路部１５０への補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部に示すように、ラッチ信号HD-LOAD信号を“Ｌ”として、印刷データ信号HD-DATA３〜HD-DATA０の転送が可能な状態に遷移する。

ラッチ信号HD-LOADが“Ｌ”レベルになると、図９中のＦＦ３６９はリセットされ、この出力端子Ｑ６が“Ｌ”レベルとなり、図１０の降圧回路３８０における入力端子Ｓは“Ｌ”レベルとなって、電源端子ＶＭの信号が再び略５Ｖの電位に復帰する（Ｚ部）。

次いで、１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すため、主走査同期信号HD-HSYNC-Nが入力される（Ｒ部）。Ｕ部で奇数ドットの印刷データ信号HD-DATA３〜HD-DATA０が転送され、Ｓ部のラッチ信号HD-LOADパルスにより、図６のシフトレジスタ１１０（＝ＦＦ１１１Ａｌ〜ＦＦ１１１Ｄｌ，・・・，ＦＦ１１１Ａ２４〜ＦＦ１１１Ｄ２４）にシフト入力されたデータを、ラッチ回路部１３０（＝ラッチ回路１３１Ａ１〜１３１Ｄｌ，・・・，１３１Ａ２４〜１３１Ｄ２４）にラッチする。

更に、Ｗ部に示すように、印刷駆動信号HD-STB-Nが“Ｌ”へと遷移して、ドライバ部１８０によりＬＥＤの発光駆動が行われる。印刷データ信号HD-DATA３〜HD-DATA０がオンであると、Ｗ部やＸ部の印刷駆動信号HD-STB-Nが“Ｌ”となる期間、ＬＥＤは発光駆動される。同様に、Ｖ部では、偶数ドットのデータ転送が行われ、このデータがＴ部のパルスによりラッチされる。

（印刷データ転送の詳細）
図１４は、図１３における印刷データ転送の詳細波形を示すタイムチャートである。

ＬＥＤの時分割駆動の開始に先立ち、同期信号端子ＨＳＹＮＣには主走査同期信号HD-HSYNC-Nが入力される（Ａ部）。次いで、Ｂ部において、奇数番目のＬＥＤの駆動データ（Ｏｄｄ印刷データ）を転送するために、クロック端子ＣＬＫに入力されるクロック信号HD-CLKに同期して、印刷データ信号HD-DATA３〜HD-DATA０がデータ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩＯに入力される。

Ｂ部において、１ラインデータのうち、奇数ドットのデータの転送が完了すると、Ｃ部に示すように、ラッチ端子ＬＯＡＤにラッチ信号HD-LOAD-Pが入力され、ＦＦ１１１Ａ１〜ＦＦ１１１Ｄ２５で構成されるシフトレジスタ１１０を介して入力されたデータは、ラッチ回路部１３０のラッチ回路１３１Ａ１〜１３１Ｄ２４にラッチされる。次いで、駆動端子ＳＴＢには、ＬＥＤ駆動を指示するための印刷駆動信号HD-STB-Nが入力される（Ｄ部）。又、これに先立ち、ＬＥＤのコモンカソードのグランドＧＮＤへの接続のオン／オフを切り替える図５のＰＭＯＳ２１１，２１２の制御信号ＯＤＤ，ＥＶＥＮが、ドライバＩＣ１００−１，１００−２の制御端子ＫＤＲＶからそれぞれ出力される。

図１４においては、説明のために制御信号ＯＤＤ，ＥＶＥＮの両信号が図示されている。なお、制御信号ＯＤＤ，ＥＶＥＮは、ドライバＩＣ１００−１，１００−２内の図示しない制御回路により発生され、前述したメモリ回路１５１Ａ１〜１５１Ｄ２４と同様の構成を持つ図示しないメモリ回路に格納されたＯＤＤ／ＥＶＥＮ選択指令データにより、制御信号ＯＤＤ，ＥＶＥＮのうち何れかが選択され、図５のドライバ１Ｃ１００−１，１００−２における制御端子ＫＤＲＶから出力されるようになっている。

（補正データ転送の詳細）
図１５〜図１８は、図１３のタイムチャートにおいてドライバＩＣ１００（＝１００−１，１００−２，・・・）を１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。

ここで、図１５には図１３のＡ部とＢ部の詳細が示され、図１６には図１３のＣ部とＤ部の詳細が示され、図１７には図１３のＥ部とＦ部の詳細が示され、更に、図１８には図１３のＧ部とＨ部の詳細が示されている。

図１５において、ドライバＩＣ１００毎に設定されるチップ補正データは、奇数ドット転送（例えば、Ａ部）と偶数ドット転送（例えば、Ｂ部）のうち、１回のみ行えば十分である。

このため、図１５〜図１８においてはＡ部、Ｃ部、Ｅ部、Ｇ部等の奇数ドットの補正データ転送時に、シフトレジスタ１１０の段数を１段多くなるように切り替えて、送出データ列の先頭位置にチップ補正データ（Chip-b３，Chip-b２，Chip-b１，Chip-b０等と記載）を割り当てて送出するように工夫されている。

（メモリ回路の動作）
図１９は、図１のメモリ回路１５１Ａ１の動作説明図であり、図１における補正データ端子ＯＤＤ３の周辺部が示されている。

なお、補正データ端子ＯＤＤ２〜ＯＤＤ０，ＥＶＮ３〜ＥＶＮ０の周辺部についても構成は同様である。

図１９において、バッファ３０１は、インバータ３０１ａと、ＰＭＯＳ３０１ｂ及びＮＭＯＳ３０１ｃからなるＣＭＯＳインバータとの直列回路により構成されている。ＣＭＯＳインバータを構成するＰＭＯＳ３０１ｂ及びＮＭＯＳ３０１ｃは、電源電圧ＶＤＤ（例えば、５Ｖ）が印加されるＶＤＤ端子とグランドＧＮＤとの間に直列に接続されている。メモリセル３１４を構成するインバータ３１４ａ，３１４ｂのうち、インバータ３１４ａは、電源端子ＶＭとグランドＧＮＤとの間に直列に接続されたＰＭＯＳ３１４ａ−１及びＮＭＯＳ３１４ａ−２からなるＣＭＯＳインバータにより構成されている。

電源端子ＶＭに印加される電圧は、図１３で説明したように、補正データの書き込み期間中においては略３Ｖ、印刷動作中においては略５Ｖである。同様に、インバータ３１４ｂは、電源端子ＶＭとグランドＧＮＤとの間に直列に接続されたＰＭＯＳ３１４ｂ−１及びＮＭＯＳ３１４ｂ−２からなるＣＭＯＳインバータにより構成されている。

図２０は、図１及び図９の動作を説明するためのタイムチャートである。
この図２０では、図１８に関連するドット補正データの奇数ドット、ビット３に相当するメモリセル回路へのデータ書き込みを行う状況が示され、図１３のタイムチャートのＩ部、Ａ部、Ｂ部、Ｎ部、Ｏ部、Ｐ部の詳細が示されている。なお、図２０において、Ｑ６は図９におけるＦＦ３６９の出力端子Ｑの波形を示す。

図２０において、補正データ転送の開始に際してＩ部のように、ラッチ端子ＬＯＡＤに入力されるラッチ信号HD-LOAD-Pが“Ｈ”レベルとされる。これにより、図９のＦＦ３６１〜３６５，３６９のリセット端子Ｒに信号伝達され、そのＦＦ３６１〜３６５，３６９のリセット状態が解除される。これに引き続き補正データの転送が行われるのであるが、図２０においては図示が省略されている。

図１９の補正データ端子ＯＤＤ３への補正データの転送が完了すると、駆動端子ＳＴＢへ印刷駆動信号HD-STB-Nが３パルス入力される（Ａ部）。印刷駆動信号HD-STB-Nは、図６中のインバータ１４４により論理反転され、印刷駆動信号HD-STB-Pとなって図９中のＦＦ３６９のクロック端子ＣＫへ入力される。この時、印刷駆動信号HD-STB-Nの最初の立ち下がりにより、ＦＦ３６９における出力端子Ｑ６の信号が立ち上がり遷移し、図２０のＱ部に示すように、再びラッチ信号HD-LOAD-Pが“Ｌ”レベルとなるまで継続する。

一方、図２０のＡ部における印刷駆動信号HD-STB-Nの１パルス目の立ち上がりにより、イネーブル信号端子Ｅ１の信号が立ち上がり遷移する。次いで、印刷駆動信号HD-STB-Nの２パルス目の立ち下がりにより、Ｏ部に示すように、メモリセル選択端子Ｗ３の信号が発生する。この時、イネーブル信号端子Ｅ１の信号は“Ｈ”レベル、イネーブル信号端子Ｅ２の信号は“Ｌ”レベルとなっており、図１のメモリセル回路３００−１内のＮＭＯＳ３２７，３２８が共にオン状態となる。これにより、バッファ３０１の出力信号がメモリセル３１４内のインバータ３１４ｂに伝達され、データの書き込みが行われる。

又、別の場合として、図２０のＢ部に示すように、印刷駆動信号HD-STB-Nの次の３パルスが入力されると、イネーブル信号端子Ｅ１の信号が“Ｌ”レベル、イネーブル信号端子Ｅ２の信号が“Ｈ”レベルとなり、Ｐ部に示すように、再びメモリセル選択端子Ｗ３の信号が発生する。この時、図１のメモリセル回路３００−２内のメモリセルのうち、補正データ端子ＥＶＮ３に相当する位置のメモリセルが選択され、データ書き込みが行われる。

（従来のメモリ回路との比較）
図１のメモリ回路１５１Ａ１における動作の理解のために、従来のメモリ回路の構成との比較を行う。

図２１は、従来のメモリ回路の構成例を示す回路図であり、本実施例１のメモリ回路１５１Ａ１の回路図を示す図１中の要素と共通の要素には共通の符号が付されている。

従来のメモリ回路は、実施例１における隣接する２個（２ドット）のメモリセル回路３００−１，３００−２に対応するメモリセル回路３００−１Ａ，３００−２Ａを有している。このメモリセル回路３００−１Ａ，３００−２Ａでは、実施例１の電源端子ＶＭが削除され、更に、実施例１のバッファ３０１の出力側に、相補的な補正データを生成するための論理反転用のインバータ４１０が追加されている。バッファ３０１の入力側の補正データ端子Ｄは、図６中のＦＦ１１１Ａ１の出力端子Ｑに接続されている。

左側のメモリセル回路３００−１Ａは、実施例１と同様に奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、実施例１のＮＭＯＳ３２１〜３２８及びメモリセル３１１〜３１４と、新たに追加されたＮＭＯＳ４１１〜４１８とを有している。インバータ４１０の出力端子とメモリセル３１１との間には、メモリセル選択端子Ｗ０から入力される書き込み制御信号によりゲート制御されるＮＭＯＳ４１１，４１２が直列に接続され、メモリセル３１１に対して、実施例１のＮＭＯＳ３２１，３２２側からの書き込みの他に、ＮＭＯＳ４１１，４１２側からの書き込みも可能な構成になっている。

同様に、インバータ４１０の出力端子とメモリセル３１２との間に、メモリセル選択端子Ｗ１から入力される書き込み制御信号によりゲート制御されるＮＭＯＳ４１３，４１４が直列に接続され、インバータ４１０の出力端子とメモリセル３１３との間に、メモリセル選択端子Ｗ２から入力される書き込み制御信号によりゲート制御されるＮＭＯＳ４１５，４１６が直列に接続され、更に、インバータ４１０の出力端子とメモリセル３１４との間に、メモリセル選択端子Ｗ３から入力される書き込み制御信号によりゲート制御されるＮＭＯＳ４１７，４１８が直列に接続されている。

右側のメモリセル回路３００−２Ａは、実施例１と同様に偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するものであり、メモリセル回路３００−１Ａのイネーブル信号端子Ｅ１に代えてイネーブル信号端子Ｅ２に接続され、更に、メモリセル回路３００−１Ａの補正データ端子ＯＤＤ０〜ＯＤＤ３に代えて補正データ端子ＥＶＮ０〜ＥＶＮ３に接続されている他は、メモリセル回路３００−１Ａと同様の構成である。

従来のメモリセル回路３００−１Ａ，３００−２Ａのその他の構成は、実施例１のメモリセル回路３００−１，３００−２とほぼ同様である。

図２１から明らかなように、従来のメモリセル回路３００−１Ａ，３００−２Ａにおけるメモリセル３１１〜３１４は、実施例１と同様に、２つのインバータ３１１ａと３１１ｂ、３１２ａと３１２ｂ、３１３ａと３１３ｂ、３１４ａと３１４ｂを、それぞれ互いに逆接続した構成になっているが、接続ノードそれぞれにデータ書き込み時のスイッチ用ＮＭＯＳ３２１〜３２８，４１１〜４１８を接続している。これに対し、本実施例１の図１の構成においては、片側のスイッチ用ＮＭＯＳ３２１〜３２８のみを残し、他の片端のスイッチ用ＮＭＯＳ４１１〜４１８及びこれに接続されるデータ用インバータ４１０を省略した構成となっている。

そのため、従来の図２１の構成において、ＮＭＯＳ４１７，４１８を省略した構成を考え、この構成では正常に動作できない場合のあることを示し、これに対して本実施例１の構成においては、前記不具合が解決されていることを以下説明する。

図２２（ａ）、（ｂ）は、従来と実施例１におけるメモリセル回路の比較を対比して示す回路図であり、同図（ａ）は従来の図２１の一部を示す図、及び、同図（ｂ）は実施例１の図１９に対応する図である。

図２２（ａ）には、従来の図２１における補正データ端子ＯＤＤ３の周辺部が示されており、片側のスイッチ用ＮＭＯＳ４１７，４１８は省略されている。メモリセル３１４を構成するインバータ３１４ａ，３１４ｂの電源は、ＶＤＤ端子に接続されており、その電位は典型例で略５Ｖであり、その電位は略一定とされる。

これに対し、図２２（ｂ）に示す実施例１の構成では、メモリセル３１４を構成するインバータ３１４ａ，３１４ｂの電源が、電源端子ＶＭに接続されており、その電位は切り替え可能に構成されている。図２０で説明したように、電源端子ＶＭの電位は、データ書き込み時においては略３Ｖとされ、書き込みシーケンスが完了した後には略５Ｖとされる。

従来の図２２（ａ）の構成において、インバータ３１４ａ，３１４ｂの電源電圧ＶＤＤは略５Ｖとされており、例えば、インバータ３１４ｂに“Ｈ”レベルのデータを書き込む場合を考えてみる。

補正データ端子Ｄが“Ｈ”レベルの場合、バッファ３０１の出力端子には“Ｈ”レベルに相当する略５Ｖが出力されており、データ書き込みのためＮＭＯＳ３２７，３２８が共にオン状態になる。この時、イネーブル信号端子Ｅ１及びメモリセル選択端子Ｗ３は“Ｈ”レベルであって、この電位は電源電圧ＶＤＤに略等しく、典型例では５Ｖであり、ＮＭＯＳ３２７，３２８がオンするためには、ＮＭＯＳ３２８及びインバータ３１４ｂの接続点（即ち、補正データ端子ＯＤＤ３）の電位は、電源電圧ＶＤＤからＮＭＯＳ３２７，３２８の閾値電圧Ｖｔｎとゲートオーバドライブ電圧ΔＶを減じた値までしか電位上昇させることができない。従って、補正データ端子ＯＤＤ３の電位は、
ＶＤＤ−（Ｖｔｎ＋ΔＶ）
となって、典型的な設計例では略３Ｖである。

この場合、インバータ３１４ｂについて考えると、ＰＭＯＳ３１４ｂ−１においてはソース電位が電源電圧ＶＤＤの略５Ｖであって、ゲート電位が略３Ｖであり、ゲート・ソース間電圧Ｖｇｓは２Ｖとなって、このＰＭＯＳ３１４ｂ−１はオン状態となる。この結果、インバータ３１４ｂの出力端子の電位は、所望の“Ｌ”レベルより著しく増加してしまい、この出力電圧はインバータ３１４ａに伝達され、ＮＭＯＳ３１４ａ−２をオン状態とする。そのため、補正データ端子ＯＤＤ３の電位は、ＮＭＯＳ３１４ａ−２により引き下げられてしまい、更に“Ｈ”レベルの確保を困難にしてしまう。

このように、従来の図２１のメモリ回路では、片側のスイッチ用ＮＭＯＳ４１１〜４１８を削除することで、素子数が削減できるものの、“Ｈ”レベルのデータ書き込みが困難となる場合がある。

これに対し、本実施例１の図２２（ｂ）の場合、インバータ３１４ａ，３１４ｂの電源は、電源端子ＶＭに接続されており、この電位は切り替え可能に構成されている。図２０で説明したように、電源端子ＶＭの電位は、データ書き込み時においては略３Ｖとされるので、図２２中の電源端子ＶＭの電位は３Ｖとして注記している。

従来の図２２（ａ）と同様のケースを考えると、バッファ３０１の出力端子の電位が略５Ｖであり、同様に補正データ端子ＯＤＤ３の電位も略３Ｖとなる。この時、インバータ３１４ａ，３１４ｂの電源電位は電源端子ＶＭの３Ｖであり、ＰＭＯＳ３１４ｂ−１のゲート・ソース間電圧は略０Ｖとなって閾値電圧Ｖｔｐよりも小さく、このＰＭＯＳ３１４ｂ−１がオフ状態になる。この時、ＮＭＯＳ３１４ｂ−２はオン状態になってＮＭＯＳ３１４ｂ−２のソース電位は略０Ｖであり、ＮＭＯＳ３１４ａ−２７はオフ状態になる。

このように、ＰＭＯＳ３１４ｂ−１及びＮＭＯＳ３１４ａ−２はオフ状態になるので、図２２（ｂ）においては破線にて図示している。この時、ＰＭＯＳ３１４ａ−１はオン状態となり、補正データ端子ＯＤＤ３の電位を電源端子ＶＭの電位（略３Ｖ）に引き上げる方向に動作して、ＮＭＯＳ３２７，３２８による“Ｈ”レベル伝達をより確実なものとすることができる。

本実施例１の図２２（ｂ）の状態においては、ＮＭＯＳ３１４ｂ−２及びＰＭＯＳ３１４ａ−１はオン状態にあり、補正データ端子ＯＤＤ３の信号は“Ｈ”レベルにあって、この電位は電源端子ＶＭの電位に略等しい３Ｖである。その後、補正データ書き込みの一連のシーケンスが完了して、図２０のＺ部に示したように、電源端子ＶＭの電位が５Ｖに復帰すると、補正データ端子ＯＤＤ３の信号も電源端子ＶＭの電位に追従して略５Ｖとなり（即ち、バッファ３０１の電源電位であるＶＤＤと略等しいものとなり）、従来の図２２（ａ）の構成と同様の状態とすることができる。

従って、本実施例１の構成を備える図１のメモリ回路１５１Ａ１においては、従来の図２１の構成と比べて、トランジスタ素子数が大幅に削減されているにも関わらず、従来と同様に動作させることができ、従来の図２２（ａ）のような“Ｈ”レベル書き込みが不完全となる問題を、防ぐことができる。

（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。

（ａ） 本実施例１の画像形成装置１によれば、前記ＬＥＤヘッド１３を採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、前記ＬＥＤヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

（ｂ） ＬＥＤヘッド１３においては、例えば、４９９２個のＬＥＤを備え、各ＬＥＤ毎に４ビットずつの補正データをもってＬＥＤ光量補正を行う必要があり、総数が４９９２×４＝１９９６８ビットにも達するメモリセル３１１〜３１４，・・・を必要としている。従来のＬＥＤドライバＩＣで用いられる図２１のメモリ回路において、各メモリセル３１１〜３１４，・・・へのデータ書き込みは、ビット位置を示すメモリセル選択端子Ｗ３〜Ｗ０の信号と、ドットの奇数偶数を示すイネーブル信号端子Ｅ１，Ｅ２の信号とを用いて時分割に行われ、メモリセル３１１〜３１４，・・・との間には、その端子Ｗ３〜Ｗ０，Ｅ１，Ｅ２の信号を制御信号としてスイッチとして働くＮＭＯＳ４１１〜４１８と、補正データの論理が互いに逆論理である２本のデータ線（即ち、バッファ３０１の出力端子及びインバータ４１０の出力端子に接続された２本のデータ線）とを備える必要があった。

これらＮＭＯＳ４１１〜４１８やデータ線を駆動するために設けられる素子の総数は膨大であり、これらを集積配置するドライバＩＣ１００（＝１００−１，１００−２，・・・）のチップ面積も多く必要とすることから、ＩＣウェハからのチップ取れ数の減少や、チップ歩留まりが低下する等、ＩＣ製造コストの上昇を招き、それらを搭載するＬＥＤヘッド１３のコスト削減を図ろうとする場合、大きな制約となっていた。

従来の図２１のメモリ回路と本実施例１の図１のメモリ回路１５１Ａ１とを比較して明らかなように、本実施例１の図１の構成においては、従来の図２１の構成に対し、インバータ４１０と、このインバータ４１０の出力側のデータ線に接続されるＮＭＯＳ４１７，４１８，・・・とを削除でき、個数として２×４＝８個を削除できる。インバータ４１０には２個のトランジスタを必要とするので、本実施例１の構成を用いることで、削減されたトランジスタ数は、２＋２×４×２＝１８個である。

前述したように、ＬＥＤヘッド１３においては、４９９２個のＬＥＤを搭載し、ＬＥＤ毎に光量補正を行うために補正用メモリ回路１５１Ａ１〜１５１Ｄ２４の搭載を必要とする。そのため、本実施例１の図１のメモリ回路１５１Ａ１を４９９２／２＝２４９６個備える必要があって、本実施例１の構成もメモリ回路を用いることで、ＬＥＤヘッド全体では１８×２４９６＝４４９２８個もの多数のトランジスタを削減することが可能となる。従って、それに占有される１Ｃチップの面積を縮小できて、ＩＣ製造コストの大幅な削減が可能となる。

（実施例１の変形例）
図２３は、本発明の実施例１における図１０の降圧回路３８０の変形例を示す回路図であり、図１０中の要素と共通の要素には共通の符号が付されている。

この変形例の降圧回路３８０Ａは、図１０と同様のＰＭＯＳ３８３と、図１０のＰＭＯＳ３８１及び抵抗３８２に代えた降圧回路本体４２０とにより構成されている。

ＰＭＯＳ３８３は、入力端子Ｓの電圧によりゲートが制御されてＶＤＤ端子と電源端子ＶＭとの間をオン／オフするトランジスタであり、このＰＭＯＳ３８３のソース・ドレインに対して並列に、降圧回路本体４２０が接続されている。

降圧回路本体４２０は、基準電圧Ｖｒを出力する基準電圧回路４２１を有し、この出力端子に、オペアンプ４２２の反転入力端子が接続されている。オペアンプ４２２の出力端子には、ＰＭＯＳ４２３のゲートが接続され、このＰＭＯＳ４２３のソース・ドレインが、ＰＭＯＳ３８３のソース・ドレインに対して並列に接続されている。ＰＭＯＳ３８３，４２３のドレインは、電源端子ＶＭに接続されると共に、抵抗値Ｒ１の分圧抵抗４２４と抵抗値Ｒ２の分圧抵抗４２５とを介してグランドＧＮＤに接続されている。分圧抵抗４２４及び４２５の接続点は、オペアンプ４２２の非反転入力端子に接続されている。

このような構成の降圧回路３８０Ａにおいて、例えば、入力端子Ｓのレベルが“Ｌ”の場合、ＰＭＯＳ３８３がオン状態となり、電源端子ＶＭの出力電圧は、図１０の降圧回路３８０と同様に、電源電圧ＶＤＤと略等しい電位となる。

又、入力端子Ｓのレベルが“Ｈ”の場合、ＰＭＯＳ３８３はオフ状態になる。この際、オペアンプ４２２の働きにより、電源端子ＶＭの電圧を分圧抵抗４２４，４２５で分圧した電圧が、オペアンプ４２２の反転入力端子の基準電圧Ｖｒと等しくなるようにフィードバック制御が行われるので、次式が成り立つ。
電源端子ＶＭの電圧×Ｒ２／（Ｒ１＋Ｒ２）＝Ｖｒ
この式を整理すれば、
電源端子ＶＭの電圧＝Ｖｒ×（１＋Ｒ１／Ｒ２）
の関係が得られる。

一例として、基準電圧Ｖｒ＝１．２５Ｖとすると、抵抗４２４の抵抗値Ｒｌ＝１４ＫΩ、抵抗４２５の抵抗値Ｒ２＝１０ＫΩと設定することで、電源端子ＶＭの電圧＝３Ｖの出力電圧が得られ、入力端子Ｓのレベルにより、電源端子ＶＭの出力電圧を５Ｖと３Ｖとに切り替えることができる。

このように、図２３の降圧回路３８０Ａは、図１０の降圧回路３８０と同様に動作し、抵抗４２４の抵抗値Ｒ１と抵抗４２５の抵抗値Ｒ２との抵抗比を調整することで、電源端子ＶＭの出力電圧を変化させることができ、設計的な自由度の高い降圧回路３８０Ａを実現できる。

（実施例２の構成）
図２４は、本発明の実施例２におけるメモリ回路１５１Ａ１の構成を示す回路図であり、実施例１のメモリ回路１５１Ａ１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のメモリ回路１５１Ａ１は、実施例１と同様に、図６中のメモリ回路１５１の１つを示す回路である。本実施例２の構成においては、実施例１と同様に、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。

本実施例２のメモリ回路１５１Ａ１には、実施例１と同様に、隣接する２個（２ドット）のメモリセル回路３００−１Ｂ，３００−２Ｂが示されているが、これらのメモリセル回路３００−１Ｂ、３００−２Ｂの構成が、実施例１のメモリセル回路３００−１，３００−２の構成と異なる。実施例１と同様に、左側のメモリセル回路３００−１Ｂは、奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、右側のメモリセル回路３００−２Ｂは、偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するためのものである。

左側のメモリセル回路３００−１Ｂでは、実施例１のメモリセル回路３００−１におけるＮＭＯＳ３２３，３２５，３２７が削除され、第１のスイッチ素子であるＮＭＯＳ３２１と第２のスイッチ素子であるＮＭＯＳ３２２との接続点が、各ＮＭＯＳ３２４，３２６，３２８を介してメモリ手段である各メモリセル３１２，３１３，３１４にそれぞれ接続された構成になっている。

右側のメモリセル回路３００−２Ｂは、メモリセル回路３００−１Ｂのイネーブル信号端子Ｅ１に代えてイネーブル信号端子Ｅ２に接続され、更に、メモリセル回路３００−１Ｂの補正データ端子ＯＤＤ０〜ＯＤＤ３に代えて補正データ端子ＥＶＮ０〜ＥＶＮ３に接続されている他は、メモリセル回路３００−１Ｂと同様の構成である。
その他の構成は、実施例１と同様である。

（実施例２の動作）
図２５は、図２４のメモリ回路１５１Ａ１の動作説明図であり、図２４における補正データ端子ＯＤＤ３の周辺部が示されている。

なお、補正データ端子ＯＤＤ２〜ＯＤＤ０，ＥＶＮ３〜ＥＶＮ０の周辺部についても構成は同様である。

この図２５は、実施例１の図１９に対応しており、図１９中のＮＭＯＳ３２７が、ＮＭＯＳ３２１に置換された構成になっている。

即ち、図２５の補正データ端子Ｄには、データ印加手段であるバッファ３０１の入力端子が接続されている。バッファ３０１は、インバータ３０１ａと、ＰＭＯＳ３０１ｂ及びＮＭＯＳ３０１ｃからなるＣＭＯＳインバータとの直列回路により構成されている。ＣＭＯＳインバータを構成するＰＭＯＳ３０１ｂ及びＮＭＯＳ３０１ｃは、電源電圧ＶＤＤ（例えば、５Ｖ）が印加されるＶＤＤ端子とグランドＧＮＤとの間に直列に接続されている。このバッファ３０１の出力端子には、イネーブル信号端子Ｅ１から入力される書き込みイネーブル信号によりオン／オフ動作するＮＭＯＳ３２１と、メモリセル選択端子Ｗ３から入力される書き込み制御信号によりオン／オフ動作するＮＭＯＳ３２８とを介して、補正データ端子ＯＤＤ３及びメモリセル３１４が接続されている。

メモリセル３１４を構成するインバータ３１４ａ，３１４ｂのうち、インバータ３１４ａは、電源端子ＶＭとグランドＧＮＤとの間に直列に接続されたＰＭＯＳ３１４ａ−１及びＮＭＯＳ３１４ａ−２からなるＣＭＯＳインバータにより構成されている。電源端子ＶＭに印加される電圧は、図１３で説明したように、補正データの書き込み期間中においては略３Ｖ、印刷動作中においては略５Ｖである。同様に、インバータ３１４ｂは、電源端子ＶＭとグランドＧＮＤとの間に直列に接続されたＰＭＯＳ３１４ｂ−１及びＮＭＯＳ３１４ｂ−２からなるＣＭＯＳインバータにより構成されている。

以下、実施例１の図２０を参照しつつ、本実施例２のメモリ回路１５１Ａ１を示す図２４及び図２５の動作を説明する。

図２０において、補正データ転送の開始に際してＩ部に示すように、ラッチ端子ＬＯＡＤに入力されるラッチ信号HD-LOAD-Pが“Ｈ”レベルとされる。これにより、図９のＦＦ３６１〜３６５，３６９のりセット端子Ｒに信号伝達され、そのリセット状態が解除される。これに引き続き、補正データ端子ＯＤＤから補正データの転送が行われるのであるが、図２０においては図示が省略されている。

補正データ端子ＯＤＤ３からの補正データの転送が完了すると、駆動端子ＳＴＢへ印刷駆動信号HD-STB-Nが３パルス入力される（Ａ部）。印刷駆動信号HD-STB-Nは、図６中のインバータ１４４により論理反転され、印刷駆動信号HD-STB-Pとなって、図９中のＦＦ２２９のクロック端子ＣＫへ入力される。この時、印刷駆動信号HD-STB-Nの最初の立ち下がりにより、ＦＦ３６９の出力端子Ｑ６の信号が立ち上がり遷移し、図２０のＱ部に示すように、再びラッチ信号HD-LOAD-Pが“Ｌ”レベルとなるまで継続する。

一方、Ａ部の印刷駆動信号HD-STB-Nにおける１パルス目の立ち上がりにより、イネーブル信号端子Ｅ１に入力される書き込みイネーブル信号が立ち上がり遷移する。これにより、図２４及び図２５中のＮＭＯＳ３２１がオン状態になる。
次いで、印刷駆動信号HD-STB-Nにおける２パルス目の立ち下がりにより、図２０のＯ部に示すように、メモリセル選択端子Ｗ３に書き込み制御信号が発生する。この時、イネーブル信号端子Ｅ１の書き込みイネーブル信号は“Ｈ”レベル、イネーブル信号端子Ｅ２の書き込みイネーブル信号は“Ｌ”レベルとなっており、図２４及び図２５中のＮＭＯＳ３２１，３２８が共にオン状態となる。これにより、バッファ３０１の出力信号はインバータ３１４ｂに伝達され、データの書き込みが行われる。

又、別の場合として、図２０のＢ部に示すように、印刷駆動信号HD-STB-Nの次の３パルスが入力されると、イネーブル信号端子Ｅ１の書き込みイネーブル信号が“Ｌ”レベルとなり、更に、イネーブル信号端子Ｅ２の書き込みイネーブル信号が“Ｈ”レベルとなり、図２０のＰ部に示すように、再びメモリセル選択端子Ｗ３の書き込み制御信号が発生する。この時、図２４のメモリセル回路３００−２Ｂ内の補正データ端子ＥＶＮ３に相当する位置のメモリセルが選択され、データ書き込みが行われる。

（実施例２の効果）
本実施例２によれば、実施例１の効果（ａ）と同様の効果があり、更に、従来の課題を解決した以下のような効果がある。

従来の図２１のメモリ回路と本実施例２の図２４のメモリ回路１５１Ａ１とを比較して明らかなように、本実施例２の図２４の構成においては、従来の図２１の構成に対し、インバータ４１０と、このインバータ４１０の出力側のデータ線に接続されるＮＭＯＳ４１１〜４１８とが削除されているので、素子の個数として２×４＝８個を削除できる。更に、イネーブル信号端子Ｅ１，Ｅ２に接続されるＮＭＯＳを共通化しているので、更に３個のＮＭＯＳ３２３，３２５，３２７を削減することができる。インバータ４１０には２個のトランジスタを要するので、本実施例２の構成を用いることで、削減されたトランジスタ数は、２＋（２×４＋３）×２＝２４個である。

前述したように、ＬＥＤヘッド１３においては、４９９２個のＬＥＤを搭載し、ＬＥＤ毎に光量補正を行うために補正用のメモリ回路部１５０の搭載を必要とし、図２４の構成のメモリ回路１５１Ａ１を４９９２／２＝２４９６組備える必要がある。その結果、本実施例２の構成も、メモリ回路を用いることで、ＬＥＤヘッド全体では２４×２４９６＝５９９０４個もの多数のトランジスタを削減することが可能となる。従って、そのトランジスタに占有されるＩＣチップの面積を縮小でき、ＩＣ製造コストの大幅な削減が可能となる。

（実施例２の変形例）
図２６は、実施例２における図２４のメモリ回路１５１Ａ１の変形例を示す回路図であり、実施例２の図２４及び従来の図２１中の要素と共通の要素には共通の符号が付されている。

図２６のメモリ回路１５１Ａ１は、実施例２の図２４の構成を従来の図２１の構成に適用したものである。

図２６のメモリ回路１５１Ａ１は、実施例２における隣接する２個（２ドット）のメモリセル回路３００−１Ｂ，３００−２Ｂに対応するメモリセル回路３００−１Ｃ，３００−２Ｃを有している。このメモリセル回路３００−１Ｃ，３００−２Ｃでは、実施例２の電源端子ＶＭが削除され、更に、実施例２の第１のデータ印加手段であるバッファ３０１の出力側に、従来と同様の相補的な補正データを生成するための第２のデータ印加手段である論理反転用のインバータ４１０が追加されている。バッファ３０１の入力側の補正データ端子Ｄは、図６中のＦＦ１１１Ａ１の出力端子Ｑに接続されている。

左側のメモリセル回路３００−１Ｃは、実施例２と同様に奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、実施例２の第１のスイッチ素子であるＮＭＯＳ３２１、第２のスイッチ素子であるＮＭＯＳ３２２，３２４，３２６，３２８及びメモリ手段であるメモリセル３１１〜３１４と、従来と同様の第４のスイッチ素子であるＮＭＯＳ４１１，４１３，４１５，４１７及び第３のスイッチ素子であるＮＭＯＳ４１２とを有している。インバータ４１０の出力側とメモリセル３１１との間には、メモリセル選択端子Ｗ０から入力される書き込み制御信号によりゲート制御されるＮＭＯＳ４１１と、イネーブル信号端子Ｅ１から入力される書き込みイネーブル信号によりゲート制御されるＮＭＯＳ４１２とが直列に接続され、メモリセル３１１に対して、実施例２のＮＭＯＳ３２１，３２２側からの書き込みの他に、ＮＭＯＳ４１１，４１２側からの書き込みも可能な構成になっている。

更に、ＮＭＯＳ４１１とＮＭＯＳ４１２の接続点は、各ＮＭＯＳ４１３，４１５，４１７を介して各メモリセル３１２，３１３，３１４にそれぞれ接続されている。各ＮＭＯＳ４１３，４１５，４１７は、各メモリセル選択端子Ｗ０〜Ｗ３から入力される各書き込み制御信号により、それぞれゲート制御される構成になっている。

右側のメモリセル回路３００−２Ｃは、実施例２と同様に偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するものであり、メモリセル回路３００−１Ｃのイネーブル信号端子Ｅ１に代えてイネーブル信号端子Ｅ２に接続され、更に、メモリセル回路３００−１Ｃの補正データ端子ＯＤＤ０〜ＯＤＤ３に代えて補正データ端子ＥＶＮ０〜ＥＶＮ３に接続されている他は、メモリセル回路３００−１Ｃと同様の構成である。

図２６のメモリセル回路３００−１Ｃ，３００−２Ｃのその他の構成は、実施例２のメモリセル回路３００−１Ｂ，３００−２Ｂとほぼ同様である。

従来の図２１のメモリセル回路３００−１Ａ，３００−２Ａにおいて、各メモリセル３１１〜３１４は、２つのインバータを互いに逆接続した構成となっており、接続ノードそれぞれにデータ書き込み時のスイッチ用のＮＭＯＳ４１１，４１２，・・・を直列に接続している。これに対し、本変形例の図２６の構成では、前記直列接続されたスイッチ用のＮＭＯＳ４１３，・・・の片側の１個を共通化して用い、他を省略した構成となっている。これにより、ＮＭＯＳの素子数が削減されているにも関わらず、従来の図２１の構成のものと同様に動作させることができる。

（実施例の他の変形例）
本発明は、上記実施例１、２やこれらの変形例に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） ＬＥＤが光源として用いられる発光素子に適用した場合について説明したが、本発明はこれに限らず、他の被駆動素子（例えば、有機ＥＬ素子や発熱抵抗体等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタや、発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。更に、表示素子（例えば、列状あるいはマトリクス状に配列された表示素子等）の駆動にも適用可能である。

（ｂ） 本発明は、２端子構造を備えたＬＥＤ等の被駆動素子に限らず、３端子構造を備えた発光サイリスタの他、第１と第２の２個のゲート端子を備えた４端子サイリスタＳＣＳ（Silicon Semiconductor Controlled Switch）を駆動する場合にも適用可能である。

（ｃ） 本発明の趣旨及び技術思想を考察して明らかなように、本発明は同一構成要素の連続的配置から成る被駆動素子列のドライバに限定されるものではなく、複数の駆動端子出力を備えたＩＣチップ等に広く応用することが可能である。

１ 画像形成装置
１３ ＬＥＤヘッド
１００，１００−１，１００−２ ドライバＩＣ
１１０ シフトレジスタ
１２０ セレクタ
１３０ ラッチ回路部
１３１，１３１Ａ１〜１３１Ｄ２４ ラッチ回路
１４１，１４２ 制御回路
１５０ メモリ回路部
１５１，１５１Ａ１〜１５１Ｄ２４，１５２ メモリ回路
１６０ マルチプレクサ部
１６１，１６１Ａ１〜１６１Ｄ２４ マルチプレクサ
１７０ 制御電圧発生回路
１８０ ドライバ部
１８１，１８１−１〜１８１−９６ ドライバ
２００，２００−１，２００−２ ＬＥＤアレイ
２０１，２０２ ＬＥＤ
３００−１，３００−１Ａ〜３００−１Ｃ，３００−２，３００−２Ａ〜３００−２Ｃ
メモリセル回路
３０１，４１０ バッファ
３２１〜３２８，４１１〜４１８ ＮＭＯＳ
３１１〜３１４ メモリセル

Claims (6)

1. 被駆動素子を駆動する駆動回路において、
   縦続接続された第１及び第２のインバータを有し、前記第１のインバータの入力端子が前記第２のインバータの出力端子に接続され、前記被駆動素子の駆動状態を調整するためのデータを前記第１及び第２のインバータにより格納するメモリ手段と、
   前記メモリ手段に格納された前記データに基づいた駆動電流により前記被駆動素子を駆動する駆動手段と、
   前記第１のインバータの入力端子に接続されたスイッチ素子を有し、前記スイッチ素子を介して前記メモリ手段へ前記データを伝達するデータ伝達手段と、
   前記第１及び第２のインバータの電源電圧を、前記メモリ手段への前記データの書き込み時に、それ以外の時の前記電源電圧よりも低い電圧値に切り替える制御手段と、
   を備えたことを特徴とする駆動回路。
2. 前記第１及び第２のインバータに印加する前記電源電圧は、
   他の回路部位に印加する電源電圧とは異なる電圧の電源系統により供給することを特徴とする請求項１記載の駆動回路。
3. 複数の被駆動素子を駆動する駆動回路において、
   縦続接続された第１及び第２のインバータをそれぞれ有し、前記第１のインバータの入力端子が前記第２のインバータの出力端子にそれぞれ接続され、前記複数の被駆動素子の駆動状態を調整するためのデータを前記第１及び第２のインバータによりそれぞれ格納する複数のメモリ手段と、
   前記メモリ手段に格納された前記データに基づいた駆動電流により前記被駆動素子を駆動する駆動手段と、
   前記メモリ手段への前記データを印加するデータ印加手段と、
   第１及び第２の電極を有し、前記データ印加手段により印加された前記データを前記第１の電極から入力して前記第２の電極から出力する第１のスイッチ素子と、
   前記第１のスイッチ素子の前記第２の電極と、前記各メモリ手段における前記第１のインバータの前記入力端子と、の間にそれぞれ接続された複数の第２のスイッチ素子と、
   前記第１及び第２のインバータの電源電圧を、前記メモリ手段への前記データの書き込み時に、それ以外の時の前記電源電圧よりも低い電圧値に切り替える制御手段と、
   を備えたことを特徴とする駆動回路。
4. 前記スイッチ素子は、トランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の駆動回路。
5. 被駆動素子を駆動する駆動回路を備えた画像形成装置において、
   前記駆動回路は、
   縦続接続された第１及び第２のインバータを有し、前記第１のインバータの入力端子が前記第２のインバータの出力端子に接続され、前記被駆動素子の駆動状態を調整するためのデータを前記第１及び第２のインバータにより格納するメモリ手段と、
   前記メモリ手段に格納された前記データに基づいた駆動電流により前記被駆動素子を駆動する駆動手段と、
   前記第１のインバータの入力端子に接続されたスイッチ素子を有し、前記スイッチ素子を介して前記メモリ手段へ前記データを伝達するデータ伝達手段と、
   前記第１及び第２のインバータの電源電圧を、前記メモリ手段への前記データの書き込み時に、それ以外の時の前記電源電圧よりも低い電圧値に切り替える制御手段と、
   を備えたことを特徴とする画像形成装置。
6. 被駆動素子を駆動する駆動回路を備えた画像形成装置において、
   前記駆動回路は、
   縦続接続された第１及び第２のインバータをそれぞれ有し、前記第１のインバータの入力端子が前記第２のインバータの出力端子にそれぞれ接続され、前記複数の被駆動素子の駆動状態を調整するためのデータを前記第１及び第２のインバータによりそれぞれ格納する複数のメモリ手段と、
   前記メモリ手段に格納された前記データに基づいた駆動電流により前記被駆動素子を駆動する駆動手段と、
   前記メモリ手段への前記データを印加するデータ印加手段と、
   第１及び第２の電極を有し、前記データ印加手段により印加された前記データを前記第１の電極から入力して前記第２の電極から出力する第１のスイッチ素子と、
   前記第１のスイッチ素子の前記第２の電極と、前記各メモリ手段における前記第１のインバータの前記入力端子と、の間にそれぞれ接続された複数の第２のスイッチ素子と、
   前記第１及び第２のインバータの電源電圧を、前記メモリ手段への前記データの書き込み時に、それ以外の時の前記電源電圧よりも低い電圧値に切り替える制御手段と、
   を備えたことを特徴とする画像形成装置。

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