JP4988893B2 - 駆動回路、駆動装置及び画像形成装置 - Google Patents

Description

本発明は、駆動回路、駆動装置及び画像形成装置に関し、特に、被駆動素子の群、例えば光源に発光素子アレイを用いた電子写真プリンタにおける発光素子の列、表示装置における表示装置の列を、選択的に且つサイクリックに駆動する駆動回路及び装置に関する。本発明はさらに、そのような駆動装置を有する画像形成装置に関する。

従来、電子写真プリンタなどの画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（ＬＥＤ）のほか、有機ＥＬ、発光サイリスタなどが用いられる。

発光ダイオードを用いたものでは、駆動回路と発光素子とが１対１、もしくは１対Ｎ（Ｎ＞１）で対応するように設けられ、前記したＬＥＤのアノード・カソード間に電流を流すか否かにより、発光／非発光の状態を切り替えている。

発光状態におけるＬＥＤの光出力は前記駆動電流値により決まるものであり、前記電流を調整することで露光部への露光エネルギー量を調整するようにしている。

また、前記駆動回路として、ＭＯＳトランジスタを飽和領域で動作させることで定電流特性をもたせ、ＬＥＤの定電流駆動を行う構成が公知である。

発光サイリスタを用いたヘッドにおいては前記駆動回路の内部にアノード駆動回路とゲート駆動回路とを備えている。

発光サイリスタはＰ型、Ｎ型半導体をＰＮＰＮ状に積層し、最上層からみて第１層のＰ型層をアノード端子、第２層のＮ型層をゲート端子、第４層のＮ型層をカソード端子とするＮゲート発光サイリスタの構成であり、発光サイリスタを用いる光プリントヘッド用ドライバＩＣにおいては、発光サイリスタの駆動のためアノード駆動回路とゲート駆動回路とを備えていた、発光サイリスタはＮゲート構成であり、隣接する複数の発光サイリスタで群を形成し、そのアノード端子同士が接続され、異なる群に属し、互いに対応するゲート端子同士が接続されて、発光サイリスタを時分割に駆動するようにしていた（特許文献１）。

特開平９−１０９４５９号公報 特開２００７−８１０８１号公報

Ａ．Ｓ．Ｇｒｏｖｅ著、垂井監訳、「半導体デバイスの基礎」、オーム社、ｐｐ．２５６〜２６０.

前記の時分割駆動において、発光を行うべき発光サイリスタのゲート端子はＬｏｗレベル（「低」レベル）とされ、非発光とされる発光サイリスタのゲート端子はＨｉｇｈレベル（「高」レベル）とされる。
発光サイリスタを駆動するドライバＩＣはＣＭＯＳプロセスを用いて製造されており、その電源電圧は５Ｖである。従来構成のゲート駆動回路においては、前記Ｈｉｇｈレベルは電源電位に略等しい５Ｖであるが、発光サイリスタにおいては耐電圧が７Ｖ程度しか確保することができず、前記電源電圧に対して耐電圧が十分でない。このため素子によっては前記Ｈｉｇｈレベル印加電圧により発光サイリスタが破壊されてしまったり、Ｈｉｇｈレベルが電圧が長時間印加されることで発光サイリスタが劣化してしまうことがあった。

以下、この現象をさらに詳しく説明する。例えば、前記発光サイリスタの第２層のＮ型層と第３層であるＰ型層との間には非点灯時において逆方向に電圧印加されることになるが、前記ＰＮ接合の逆方向ブレークダウン電圧は約１５Ｖであることが知られている。

上記ブレークダウン電圧をもとに発光サイリスタのゲート・カソード間の耐圧を求めてみよう。ＰＮＰＮ構造の発光サイリスタにおいて、第２層であるＮ型層、第３層であるＰ型層、第４層であるＮ型層とで等価的に形成されるＮＰＮバイポーラトランジスタを考えると、発光サイリスタのゲート・カソード間の耐圧はベース端子を開放としたＮＰＮバイポーラトランジスタのコレクタ・エミッタ間の耐圧Ｖｃｅｏ（ｍａｘ）に等しく、上記の非特許文献１によれば次式で与えられることが知られている。
Ｖｃｅｏ（ｍａｘ）＝ＢＶ／（β）^１／ｎ
上記の式で、ＢＶは前記したＰＮ接合の逆方向ブレークダウン電圧、
βはＮＰＮバイポーラトランジスタの電流増幅率、
ｎは実験的に求まる定数であって、ｎ＝３〜６である。

ここで数値例として、ＧａＡｓ材料での実験値ｎ＝６を想定し、電流増幅率β＝５０、ＰＮ接合の逆方向ブレークダウン電圧ＢＶ＝１５Ｖとして計算すると、
Ｖｃｅｏ（ｍａｘ）＝１５／（５０）^１／６＝７．８Ｖ
となる。

この値は、駆動回路の一般的な電源電圧である５Ｖでの動作を考えると耐圧として余裕があるとは言えず、ものによっては素子のブレークダウン破壊や、前記５Ｖ電圧が長時間印加され続けることによる発光サイリスタの劣化（発光光量の変動や、前記電流増幅率が低下することによるスイッチング速度の低下）など不具合症状を呈することになって好ましくない。

上記計算例を参照して明らかなように、発光サイリスタのスイッチング速度を向上させようとするとき、前記バイポーラトランジスタの電流増幅率を高くする必要があるが、そのためには、前記ＮＰＮトランジスタのベース幅を小さくすることを要し、前記したＰＮＰＮ構造の発光サイリスタにおいて第３層のＰ層の厚さを薄く設定することになる。

ところが、この場合にはＮＰＮトランジスタの電流増幅率βは大きくできるものの、前式のように発光サイリスタのゲート・カソード間の耐圧Ｖｃｅｏ（ｍａｘ）が低下してしまう。
また逆に、発光サイリスタのゲート・カソード間の耐圧を高めようとして、前記したＰＮＰＮ構造の発光サイリスタにおいて第３層のＰ層の厚さを厚く設定すると、前記ＮＰＮトランジスタのベース幅を大きくすることになって、その電流増幅率βは小さくなり、スイッチング速度も低下してしまい好ましくない。

このようにスイッチング速度と前記した耐電圧とは背反した条件にあって、単純に耐電圧を増加させることができないため、その解決が切望されていた。
発光サイリスタ以外の三端子スイッチ素子を用いる場合にも同様の問題があった。

本発明は
アレイを構成する被駆動素子とそれを駆動する駆動素子列とを備える駆動回路において、
前記被駆動素子は、第１、第２、及び第３の端子を有し、前記第３の端子に印加する電圧又は前記制御端子に流す電流により、前記第１及び第２端子間の導通を制御可能な三端子スイッチ素子であり、
前記三端子スイッチ素子がアレイ状に配列されて、互いに隣接配置される複数の三端子スイッチ素子毎に群を形成し、
同じ群に属する複数の前記三端子スイッチ素子の前記第１の端子が互いに接続され、
異なる群の互いに対応する複数の前記三端子スイッチ素子によりそれぞれ三端子スイッチ素子の組が構成され、同じ組に属する複数の前記三端子スイッチ素子の前記第３の端子がそれぞれ電気的接続手段を介して、それぞれの組に対応して設けられた複数の共通母線に接続され、
前記三端子スイッチ素子の前記第３の端子がグランドに接続されており、
それぞれ前記複数の群に対応して設けられ、各々対応する群の複数の前記三端子スイッチ素子の前記第１の端子を駆動するための複数の第１の駆動部と、
それぞれ前記複数の組に対応して設けられ、各々対応する組の複数の前記三端子スイッチ素子の前記第３の端子を、前記対応する共通母線及び対応する電気的接続手段を介して駆動するための複数の第２の駆動部とを有し、
前記複数の第１の駆動部が互いに異なるタイミングで、対応する群に属する複数の前記三端子スイッチ素子の前記第１の端子を駆動し、
前記複数の第２の駆動部が互いに異なる期間に、対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動し、
前記複数の第２の駆動部の各々は、
対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動する期間には第１の電位を出力し、
対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分には、前記第１の電位とは異なる第２の電位を出力し、
対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分以外の期間には、前記第１の電位及び前記第２の電位と異なる第３の電位を出力する
ことを特徴とする駆動回路を提供する。

本発明によれば、前記複数の第２の駆動部の各々が、対応する組に属する三端子スイッチ素子の第３の端子を駆動しない（ターンオンさせない）期間のうち、第１の駆動部により第１の端子が駆動されるタイミングの最初の部分と、該タイミング以外とでは異なる電位を出力するので、三端子スイッチ素子を確実にオフ状態に維持できるのに十分な電位を印加することができ、かつ、そのような電位の印加が長時間続かないようにすることで、三端子スイッチ素子の劣化を防ぐことができる。

本発明を電子写真プリンタに適用した場合におけるプリンタ制御回路のブロック図である。 本発明を適用する光プリントヘッドの構成を示すブロック図である。 （ａ）〜（ｄ）は図２で示した発光サイリスタ（１０１〜１０８）の構成を模式的に示す図であり、図３（ａ）は回路シンボルを示し、発光サイリスタ１０１はアノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇの三つの端子を備えている。 前記の発光素子や駆動素子を複合してなる複合チップをプリント配線板上に配列して構成した光プリントヘッド基板ユニットの斜視図である。 光プリントヘッド１９の構成を概略的に示す断面図である。 図２のドライバＩＣの構成例を示す回路図である。 図６の補正メモリ回路（ＭＥＭ２）１１７の構成例を示す回路図である。 図６のマルチプレクサ回路（ＭＵＸ２ブロック）１１８の構成例を示す回路図である。 図６のアノード駆動回路（ＤＲＶブロック）１１９を示す回路図である。 図６のメモリ制御回路（ＣＴＲＬ１）１１５の構成を示す回路図である。 図６のマルチプレクサ制御回路（ＣＴＲＬ２）１１６の構成を示す回路図である。 図６の制御電圧発生回路（ＡＤＪ）１２２の構成例を示す回路図である。 （ａ）及び（ｂ）は図６に示した駆動用バッファ回路４０１、４０２の構成を示す図であり、図１３（ａ）はバッファ回路４０１の回路図シンボルであり、図１３（ｂ）はその回路構成を示す回路図である。 プリンタの電源投入後に、実施の形態の構成の光プリントヘッドに対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを示すタイムチャートである。 図１４のＡ部とＢ部を、ドライバＩＣを１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。 図１４のＣ部とＤ部を、ドライバＩＣを１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。 図１４のＥ部とＦ部を、ドライバＩＣを１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。 図１４のＧ部とＨ部を、ドライバＩＣを１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイムチャートである。 （ａ）〜（ｅ）は、図６において示した発光サイリスタのゲート駆動バッファ回路４０１、４０２の動作を説明するための図であり、図１９（ａ）は発光サイリスタ１０２のシンボルと各端子の電圧、電流の記号を示し、図１９（ｂ）はバッファ回路４０１とそれに接続される発光サイリスタ１０２の要部を抜き出して示し、図１９（ｃ）〜（ｅ）は、各部の波形図である。 図１３（ｂ）に示したバッファ回路４０１の動作を説明するタイムチャートである。 （ａ）は、図２の構成のうち、隣接する発光サイリスタ２素子（１０１、１０２）のみに簡略化して描いたモデル図、（ｂ）は図２に示した発光サイリスタの実施の形態１における駆動状況を示すタイムチャートである。 （ａ）及び（ｂ）は本発明の実施の形態２で用いられる駆動用バッファ５０１の構成を示す図であり、図２２（ａ）はバッファ回路５０１の回路図シンボルであり、図２２（ｂ）はその回路構成を示す回路図である。 図２２（ｂ）に示したバッファ回路５０１の動作を説明するタイムチャートである。 （ａ）は、図２の構成のうち、隣接する発光サイリスタ２素子（１０１、１０２）のみに簡略化して描いたモデル図、（ｂ）は図２に示した発光サイリスタの、実施の形態２における駆動状況を示すタイムチャートである。 実施の形態１又は２の駆動回路を含む光プリントヘッドを用いた画像形成装置を説明する概略断面図である。

以下の説明において、個々の発光素子の発光により感光ドラム上に形成される静電潜像、もしくは現像後、あるいは印刷媒体上に転写されたトナー像の各々（各画素）をドットと称することがある。同様に、前記ドットと対応する個々の発光素子それぞれもドットと呼ぶことがある。また、信号の正論理、負論理の別を明確にする必要のある場合には、信号名末尾に一Ｐを付して正論理信号であることを、信号名末尾に一Ｎを付して負論理信号であることを示す。さらに、信号と該信号の入出力のための端子とに同一の符号を付して説明する場合がある。

実施の形態１．
（プリンタ制御部の構成）
電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜増にトナーを付着させる現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。

図１は本発明を電子写真プリンタに適用した場合におけるプリンタ制御回路のブロック図である。

図１において、印刷制御部１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成され、プリンタの印刷部の内部に配設され、図示しない画像処理部からの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

印刷制御部１は、上記制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。

そして、セットされている図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５には遊星ギア機構が接続されており、ドライバ４を介して双方向に回転させることが可能となっており、モータの回転方向を変えることにより、プリンタ内部の異なる紙送りローラを選択的に駆動することができる構成としている。

１ページの印刷開始毎に、用紙送りモータ（ＰＭ）５を最初に逆転させて、セットされた用紙を用紙吸入口センサ６が検知するまで、予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ３〜０として光プリントヘッド１９に転送される。光プリントヘッド１９は印刷ドットに対応する発光サイリスタを多数設け、略直線状に配列したものである。

そして、印刷制御部１は１ライン分のビデオ信号を受信すると、光プリントヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡ３〜０を光プリントヘッド１９内に保持させる。また、印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、光プリントヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡ３〜０に応じた印刷を行なうことができる。
なお、ＨＤ一ＣＬＫは印刷データ信号ＨＤ−ＤＡＴＡ３〜０を光プリントヘッド１９に送信するためのクロック信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１９からの発光はマイナス電位に帯電させられた図示しない感光体ドラム上に照射される。これにより、印刷される情報は感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。

その後、該トナー像は転写部２８に送られ、一方、転写信号ＳＧ４によってプラス電位の転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間隔を通過する用紙上にトナー像を転写する。

転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって前記トナー像は用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタ外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６による用紙の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。
以後、上記の動作を繰り返す。

（光プリントヘッドの構成）
次に、光プリントヘッド１９について説明する。図２は本発明を適用する光プリントヘッドの構成の一部を示すブロック図である。

本実施の形態の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドについてとりあげ、その具体的な構成を説明する。

本例では、発光素子として発光サイリスタ（以下単に「サイリスタ」ということがある）を用い、その総数は４９９２個であり、これを構成するために、１９２個のサイリスタ素子を配列したサイリスタアレイチップを設け、該サイリスタアレイチップを上面に貼付したドライバＩＣを図示しないプリント基板上に２６個配列している。図２には、２６個のドライバＩＣ及び２６個のサイリスタアレイチップのうち、それぞれ２個、即ちドライバＩＣ ＩＣ１及びＩＣ２，並びにサイリスタアレイチップＣＨＰ１及びＣＨＰ２（それぞれは線で囲んで示す）のみが示されている。

サイリスタアレイチップには配列された各々１９２個のサイリスタ素子を含み、サイリスタは配列され、カソード端子はグランドに接続され、互いに隣接する複数のサイリスタ、例えば互いに隣接する２つのサイリスタ（例えばサイリスタ１０１と１０２、１０３と１０４など）で群を構成し、同じ群のサイリスタはアノード端子同士が接続されてドライバＩＣの、それぞれ群に対応して設けられた駆動出力端子（ＤＯ９６、ＤＯ０１など）と、薄膜配線等の手法を用いて接続される。

サイリスタアレイＣＨＰ１、ＣＨＰ２などを駆動するドライバＩＣ ＩＣ１、ＩＣ２などは、互いに同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。

サイリスタ素子１０１〜１０８は、サイリスタアレイ（ＣＨＰ１、ＣＨＰ２など）の各々に１９２個設けられ、互いに列を成すように配置されている。

図２に示す構成においては、印刷データを２つの組に時分割して転送、駆動する。例えば、隣接するサイリスタのうちでアレイの一端（図２で下端）側から数えて奇数番目のもの（１０４、１０２など）で一つの組（第１の組）を構成し、偶数番目のサイリスタ（１０３、１０１など）でもう一つの組（第２の組）を構成し、第１の組のサイリスタに対して同時にデータを転送して印刷駆動し、ついで第２の組のサイリスタに対して同時にデータを転送して印刷駆動する動作を交互に行う、即ち第１の組と第２の組を時分割駆動する。

図２において４本の信号線を介して供給される印刷データ信号（ＨＤ−ＤＡＴＡ３〜０）がドライバＩＣ ＩＣ１、ＩＣ２などをカスケード接続したものに供給され（カスケード接続の一端側から入力され）、隣接するサイリスタ８素子（８画素）のうち、奇数番目のサイリスタの４画素分のデータあるいは偶数番目のサイリスタの４画素分のデータをクロック信号毎に同時に送出することができる。このため、印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共に光プリントヘッド１９に入力され、前記した４９９２ドット分のビットデータのうち、奇数番目のデータと偶数番目のデータとがそれぞれ順に後述するフリップフロップ回路からなるシフトレジスタ中を順次転送される。

次に、ラッチ信号ＨＤ−ＬＯＡＤ信号が光プリントヘッド１９に入力され、上記ビットデータは前記フリップフロップ回路に対応して設けられたラッチ回路にラッチされる。
続いて、印刷駆動信号（ストローブ信号）ＨＤ−ＳＴＢ−Ｎが入力されると、サイリスタ素子のうち、印刷データがＨｉｇｈレベル（「高」レベル）であるドットデータに対応するものが点灯される。
なお、ＶＤＤは電源、ＧＮＤはグランドを示し、ＨＤ−ＨＳＹＮＣ−Ｎは前記した時分割駆動において、奇数番目のサイリスタ駆動であるか偶数番目のサイリスタ駆動であるかの初期状態を設定するための同期信号、ＶＲＥＦはサイリスタ駆動のための駆動電流値を指令するための基準電圧であって、光プリントヘッド内に設けられた図示しない基準電圧発生回路により発生される。

また、後に詳しく述べるように、ドライバＩＣ（ＩＣ１〜ＩＣ２６）の内部には、後述するアノード駆動回路(アノード駆動部)及びゲート駆動回路（ゲート駆動部）と、アノード駆動回路に駆動電流が一定となる様に指令電圧を発する制御電圧発生回路とを備えており、制御電圧発生回路へ入力する基準電圧をＶＲＥＦもしくはＶｒｅｆとしている。

それに加えて、ドライバＩＣ（ＩＣ１〜ＩＣ２６）には前記サイリスタのゲート駆動のためのゲート駆動端子Ｇ１、Ｇ２を備えており、端子Ｇ１は奇数番目のサイリスタ（１０４、１０２など）のゲート端子にそれぞれ接続され、端子Ｇ２は偶数番目のサイリスタ（１０３、１０１など）のゲート端子にそれぞれ接続されている。

奇数番目のサイリスタのゲート端子は一つの共通母線（第１の共通母線）４３１に接続され、偶数番目のサイリスタのゲート端子はもう一つの共通母線（第２の共通母線）４３２に接続されている。
すべてのサイリスタのカソード端子は、第３の共通母線４３３に接続されている。

共通母線４３１、４３２は図２においてはサイリスタアレイＣＨＰ１、ＣＨＰ２等の内部にあるかのように描かれているが、これは作図上の制約によるものであって、ドライバＩＣ（ＩＣ１〜ＩＣ２６）の内部に予め設けておくことが好ましい。

後述するようにドライバＩＣ上にサイリスタアレイ部（ＣＨＰ１等）を貼付し、発光素子を形成したのち、薄膜配線にて両者を接続するのであるが、このようにすることで、ドライバＩＣとサイリスタアレイ部との間の薄膜配線において、サイリスタのアノード配線とゲート配線相互の交差を未然に防止して、単層での配線を可能とすることができ、配線形成に要する工程を簡略化できる利点がある。

同様に、図２におけるサイリスタのカソード共通配線４３３もまたドライバＩＣ上に設けることが好ましいが、その場合には、共通配線４３３とドライバＩＣのグランドパッド（ＧＮＤ）とをドライバＩＣの製造工程において予め接続しておき、ドライバＩＣ上のグランド端子パッド（ＧＮＤ）を中継して図示しないプリント配線板の配線パッドとボンディングワイヤーにて接続することが好ましい。

図２において明らかなように、光プリントヘッド１９には多数のサイリスタアレイが搭載されるため、これらの各素子に半導体製造工程に起因する特性バラツキが生じると、各サイリスタアレイ間および同一サイリスタアレイ内の各ドット間においてさえも、その発光パワーにムラを生じ、感光ドラムへの露光エネルギー量が異なる結果となる。

この様な現象は、感光ドラムを現像するときのドット面積の変動となって現れ、印刷濃度にムラを生じる原因となるため望ましくない。そのため、サイリスタの各ドットの駆動電流を、発光パワーが一定になるように調整することが行われることが通例であり、図２のＩＣ１〜ＩＣ２６においても、後述するようにそのための回路手段を備えている。

なお、図２においては複数のサイリスタのゲート端子同士を共通母線４３１、４３２に接続し、共通母線４３１、４３２をゲート駆動端子出力Ｇ１、Ｇ２に接続する構成としているが、共通母線４３１、４３２と各サイリスタのゲート端子との間に個別に電気的接続手段を介して接続する構成も可能であって、前記した電気的接続手段としての単なる導体による配線のほかにも、各サイリスタの間の電気的干渉を防止することを目的に、前記電気的接続手段として抵抗を介する接続手段や、バッファ回路を設ける構成や、互いに逆方向に並列接続したダイオード回路を設ける構成を採用することも可能である。

（発光サイリスタの構造）
図３（ａ）〜（ｄ）は図２で示した発光サイリスタ（１０１〜１０８）の構成を模式的に示す図である。図３（ａ）は回路シンボルを示し、発光サイリスタ１０１はアノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇの三つの端子を備えている。

図３（ｂ）は図３（ａ）にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタはＧａＡｓウェハー基材（図示せず）を用い、公知のＭＯ−ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｏｐｅｓｉｔｉｏｎ）法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。

まず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。

次いで、最上層のＮ型層の所要部に公知のフォトリソグラフィー法を用いて選択的にＰ型不純物領域１３４を形成する。

さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。
また、前記エッチングの過程でサイリスタの最下層となるＮ型領域の一部を露出させ、該領域に金属配線を形成してカソード電極（Ｋ）を形成する。
それと同時にＰ型領域１３４とＮ型領域１３１にもそれぞれアノード電極（Ａ）とゲート電極（Ｇ）が形成される。

図３（ｃ）は発光サイリスタの別の形態を示す。本構成においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。
まず、所定の犠牲層やバッファ層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層１３３と、Ｐ型不純物を含ませ成層したＰ型層１３２と、Ｎ型不純物を含ませたＮ型層１３１と、Ｐ型不純物を含ませ成層したＰ型層１３５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。

さらに、公知のドライエッチチング法を用いて溝部を形成することで素子分離を行う。
また、前記エッチングの過程でサイリスタの最下層となるＮ型領域の一部を露出させ、該領域に金属配線を形成してカソード電極（Ｋ）を形成する。
同様に、最上層となるＰ型領域の一部を露出させ、該領域に金属配線を形成してアノード電極（Ａ）を形成する。
それと同時にＮ型領域１３１にゲート電極（Ｇ）が形成される。

図３（ｄ）は図３（ｂ）、（ｃ）と対比させて描いた発光サイリスタの等価回路である。
発光サイリスタはＰＮＰトランジスタ１４１とＮＰＮトランジスタ１４２とからなり、ＰＮＰトランジスタ１４１のエミッタがサイリスタのアノード端子Ａに相当し、ＰＮＰトランジスタ１４１のベースがサイリスタのゲート端子Ｇに対応しており、該端子はＮＰＮトランジスタ１４２のコレクタとも接続される。
また、ＰＮＰトランジスタ１４１のコレクタはＮＰＮトランジスタ１４２のベースと接続され、ＮＰＮトランジスタ１４２のエミッタはサイリスタのカソード端子Ｋに相当している。

なお、図３（ａ）〜（ｄ）に示したサイリスタではＧａＡｓウェハー基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰといった材料を用いるものであってもよく、さらにはサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮといった材料を成膜したものであっても良い。

前述したサイリスタ素子は、たとえば特許文献２に開示されているエピタキシャルボンディング法を用いてドライバＩＣ（図２でＩＣ１〜ＩＣ２６等として示したもの）を配列したウェハーと接着され、公知のエッチング法により不要箇所が除去されるとともに、サイリスタ素子の端子箇所が露出させられる。

ついで、サイリスタの各端子形成の予定箇所と前記ドライバＩＣの端子部とがフォトリソグラフィー法を用いて形成された薄膜配線を用いて接続される。さらに公知のダイシング法を用いて前記ドライバＩＣ部を複数のチップに分離することで後述する発光素子・駆動素子からなる複合チップが形成される。

（ヘッド基板ユニットの斜視図）
図４は前記の発光素子や駆動素子を複合してなる複合チップをプリント配線板上に配列して構成した光プリントヘッド基板ユニットの斜視図である。
図４において、４５１はプリント配線板、４５２は図３において示したＩＣチップ（ＩＣ１〜ＩＣ２６等）であり、４５３は該素子上に配置されたサイリスタアレイ（ＣＨＰ１〜ＣＨＰ２６等）を示しており、ＩＣチップ４５２とサイリスタアレイ４５３の間は前述した薄膜配線（図示せず）を用いて接続され、ＩＣチップ４５２とサイリスタアレイ４５３とで前記した発光素子・駆動素子からなる複合チップを形成している。

ドライバＩＣ（ＩＣ１等）の各端子やサイリスタのカソード端子とプリント配線板４５１上の図示しない配線パッドとはボンディングワイヤー４５４で接続されている。

（ヘッドの断面図）
図５は光プリントヘッド１９の構成を概略的に示す断面図である。
図５に示されるように、光プリントヘッド１９はベース部材４６１と、ベース部材４６１にて固定されたプリント配線板４５１と、柱状の光学素子を多数配列してなるロッドレンズアレイ４６２と、ロッドレンズアレイ４６２を保持するホルダ４６３と、プリント配線板４５１とベース部材４６１、ホルダ４６３とを固定するクランプ部材４６４、４６５とで構成される。
なお、４５２は前述した駆動回路等が集積されたＩＣチップであり、４５３は前記ＩＣチップ上に配置されたサイリスタ列を示す。

（ドライバＩＣのブロック図）
図６は図２のドライバＩＣの構成例を示す。
プルアップ抵抗１１１は、ストローブ端子（ＳＴＢ）と電源ＶＤＤとの間に接続されている。
１１２、１１３はインバータ回路、１１４はＮＡＮＤ回路である。

ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップ回路であって、これらでシフトレジスタを構成している。
ＬＴＡ１〜ＬＴＤ１、・・・、ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。
図６、補正メモリ回路（ＭＥＭ２ブロック）１１７及び補正メモリ回路（ＭＥＭブロック）１２１には、サイリスタの光量ばらつき補正の補正データ（ドット補正データ）やサイリスタアレイ毎の光量補正データ（チップ補正データ）もしくはドライバＩＣ毎の固有データが格納される。

マルチプレクサ回路（ＭＵＸ２ブロック）１１８は、補正メモリ回路（ＭＥＭ２）１１７から出力されるドット補正データにおいて、隣接した発光素子ドットのうち、奇数番目ドットの補正データと偶数番目ドットの補正データとを切り替えるために設けられている。１１９はアノード駆動回路（ＤＲＶブロック）、１２０はセレクタ回路（ＳＥＬブロック）である。メモリ制御回路（ＣＴＲＬ１ブロック）１１５は、前記補正データを補正メモリ回路（ＭＥＭ２）１１７に対してデータ書き込みするときの書き込み指令信号（Ｅ１、Ｅ２、Ｗ３〜Ｗ０）を発生する。マルチプレクサ制御回路（ＣＴＲＬ２ブロック）１１６は、マルチプレクサ回路（ＭＵＸ２）１１８に対する奇数ドットの補正データと偶数ドットの補正データのデータ選択信号Ｓ１Ｎ、Ｓ２Ｎを発生する。データ選択信号Ｓ１Ｎ、Ｓ２Ｎは、上記の組（ゲート端子がそれぞれ共通母線４３１、４３２に接続されたサイリスタで構成される）を選択するものであるので、組選択信号とも呼ばれる。

データ選択信号Ｓ１Ｎ、Ｓ２Ｎはまたバッファ回路４０１、４０２の入力端子Ａとも接続され、バッファ回路４０１、４０２の入力端子ＳはＮＡＮＤ回路１１４の出力と接続され、出力Ｙは前述したドライバＩＣの端子Ｇ１、Ｇ２に接続されて、図２に示したサイリスタ１０２や１０１等々のゲート端子と接続される。

制御電圧発生回路（ＡＤＪブロック）１２２は、ＶＲＥＦ端子より入力された基準電圧値Ｖｒｅｆを受けて、アノード駆動のための制御電圧Ｖを発生させる。前記基準電圧値Ｖｒｅｆは図示しないレギュレータ回路等により発生させられるものであり、サイリスタの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧Ｖｒｅｆを所定値のままに維持することができ、アノード電流の低下は発生しない。

フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ドライバＩＣのデータ入力端子ＤＡＴＡＩ０はＦＦＡ１のデータ入力端子Ｄに接続され、ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路（ＳＥＬ）１２０へ入力され、その出力端子Ｙ０はドライバＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。
同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ドライバＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３はＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄにそれぞれ接続される。

ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５の出力もセレクタ回路（ＳＥＬ）１２０に接続され、各々の出力はドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタ回路を構成しており、セレクタ回路ＳＥＬによりシフトレジスタのシフト段数を２４段と２５段とに切り替えることができる。

これによりドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡｌ０〜ＤＡＴＡｌ３にそれぞれ接続されることになる。従って、ドライバＩＣ ＩＣ１〜ＩＣ２６の全てで構成されるシフトレジスタは、印刷制御部１から初段のドライバＩＣ ＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ３〜０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタ回路を構成している。

ストローブ端子ＳＴＢに入力される負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎはインバータ回路１１２を介して正論理化されてＳＴＢ−Ｐ信号が生成され、ＮＡＮＤ回路１１４の一方の入力端子に接続される。
また、ロード端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐもまたインバータ回路１１３を介してＮＡＮＤ回路１１４の他方の入力端子に接続され、アノード駆動回路（ＤＲＶ）１１９に対する駆動のオン、オフを制御する信号ＤＲＶＯＮ−Ｐが生成される。

（補正メモリ回路（ＭＥＭ２）１１７の構成）
図７は図６の補正メモリ回路（ＭＥＭ２）１１７の構成例を示す。
なお、本実施の形態の構成においては、発光素子の光量補正のためのドット補正データは４ビットであり、その駆動電流をドット毎に１６段階に調整することで光量補正を行うことができる。

図７には隣接する２個（２ドット）のメモリセル回路を示してあり、それぞれを破線にて囲まれる領域１５１、１５２として区分けして示している。
左側の回路１５１は奇数番目のドット（例えばドットＮｏ．１）の補正データを格納するものであり、右側の回路１５２は偶数番目のドット（例えばドットＮｏ．２）の補正データを格納するためのものである。
補正メモリ回路（ＭＥＭ２）１１７は、バッファ回路１８１を備え、それと相補なデータ信号を発生するために設けられたインバータ１８２と、補正メモリセルを構成するインバータ１５３〜１６０と、ＮＭＯＳトランジスタ１６１〜１７６とを備えている。

また、補正メモリ回路（ＭＥＭ２）１１７は、補正データ入力端子Ｄと、奇数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ１と、偶数番目ドットの側のデータ書き込みを許可するイネーブル信号Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、奇数番目ドットに関する補正データ出力端子ＯＤＤ０〜ＯＤＤ３と、偶数番目ドットに関する補正データ出力端子ＥＶＮ０〜ＥＶＮ３とを備えている。

図７に示す補正メモリ回路（ＭＥＭ２）１１７のデータ入力端子Ｄは、図６に示すフリップフロップ回路ＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、・・・ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４等のデータ出力端子Ｑにそれぞれ接続されている。
また、メモリセル選択端子Ｗ０〜Ｗ３にはメモリ制御回路（ＣＴＲＬ１）１１５からの書き込み制御信号Ｗ０〜Ｗ３がそれぞれ供給され、補正メモリ回路（ＭＥＭ２）１１７の書き込みイネーブル端子にはメモリ制御回路（ＣＴＲＬ１）１１５からの書き込みイネーブル信号Ｅ１、Ｅ２が供給される。

バッファ回路１８１の入力端子は、補正データ入力端子Ｄとなっており、バッファ回路１８１の出力端子は、ＮＭＯＳトランジスタ１６１、１６５、１６９、１７３の第１端子に接続されている。
インバータ１８２の入力端子はバッファ１８１の出力と接続され、インバータ１８２の出力はＮＭＯＳトランジスタ１６４、１６８、１７２、１７６の第１端子に接続される。

インバータ１５３と１５４、インバータ１５５と１５６、インバータ１５７と１５８、インバータ１５９と１６０とはそれぞれ、たすき掛け接続され（一方の入力が他方の出力に接続され）、それぞれがメモリセルを形成している。
ＮＭＯＳトランジスタ１６１と１６２、ＮＭＯＳトランジスタ１６３と１６４、ＮＭＯＳトランジスタ１６５と１６６、ＮＭＯＳトランジスタ１６７と１６８、ＮＭＯＳトランジスタ１６９と１７０、ＮＭＯＳトランジスタ１７１と１７２、ＮＭＯＳトランジスタ１７３と１７４、ＮＭＯＳトランジスタ１７５と１７６とはそれぞれ直列に接続され、これらの直列接続の一端はインバータ１８１、１８２の出力とそれぞれ接続される。

ＮＭＯＳトランジスタ１６２、１６３のゲート端子は、端子Ｗ０に接続されている。ＮＭＯＳトランジスタ１６６、１６７のゲート端子は、端子ＷＩに接続されている。ＮＭＯＳトランジスタ１７０、１７１のゲート端子は、端子Ｗ２に接続されている。ＮＭＯＳトランジスタ１７４、１７５のゲート端子は、端子Ｗ３に接続されている。また、前記イネーブル信号Ｅ１はＮＭＯＳトランジスタ１６１、１６４、１６５、１６８、１６９、１７２、１７３、１７６のゲート端子に接続される。

インバータ１５３の出力は端子ＯＤＤ０に接続される。インバータ１５５の出力は端子ＯＤＤ１に接続される。インバータ１５７の出力は端子ＯＤＤ２に接続される。インバータ１５９の出力は端子ＯＤＤ３に接続される。

以上メモリセル１５１について説明したが、メモリセル１５２についても接続されるイネーブル信号がＥ２、出力される信号名がＥＶＮ０〜ＥＶＮ３となる他は全く同様の構成となっている。

また、図６の補正メモリ回路（ＭＥＭ）１２１も、図７のメモリセル１５１と同様の構成となっている。

（マルチプレクサ回路（ＭＵＸ２）１１８）
図８は、図６のママルチプレクサ回路（ＭＵＸ２）１１８の構成例を示す。
図８はそれぞれ独立な４個のマルチプレクサＭＸ０〜ＭＸ３からなっており、マルチプレクサＭＸ０は、ＰＭＯＳトランジスタ１９１及び１９２で構成され、マルチプレクサＭＸ１は、ＰＭＯＳトランジスタ１９３及び９１４で構成され、マルチプレクサＭＸ２は、ＰＭＯＳトランジスタ１９５及び１９６で構成され、マルチプレクサＭＸ３は、ＰＭＯＳトランジスタ１９７及び１９８で構成されている。
ＰＭＯＳトランジスタ１９１、１９３、１９５、１９７のゲートはデータ選択端子Ｓ１Ｎと接続され、ＰＭＯＳトランジスタ１９２、１９４、１９６、１９８のゲートはデータ選択端子Ｓ２Ｎと接続され、マルチプクサＭＸ０のＰＭＯＳトランジスタ１９１の第１端子はＯＤＤ０端子と接続され、ＰＭＯＳトランジスタ１９２の第２端子はＥＶＮ０端子と接続され、ＰＭＯＳトランジスタ１９１と１９２の第２端子同士は端子Ｑ０と接続されている。

他のマルチプレクサＭＸ１〜ＭＸ３も同様な構成であり、ＰＭＯＳトランジスタ１９３の第１端子はＯＤＤ１端子と接続され、ＰＭＯＳトランジスタ１９４の第２端子はＥＶＮ１端子と接続され、ＰＭＯＳトランジスタ１９３と１９４の第２端子同士は端子Ｑ１と接続されている。
また、ＰＭＯＳトランジスタ１９５の第１端子はＯＤＤ２端子と接続され、ＰＭＯＳトランジスタ１９６の第２端子はＥＶＮ２端子と接続され、ＰＭＯＳトランジスタ１９５と１９６の第２端子同士は端子Ｑ２と接続されている。さらに、ＰＭＯＳトランジスタ１９７の第１端子はＯＤＤ３端子と接続され、ＰＭＯＳトランジスタ１９８の第２端子はＥＶＮ３端子と接続され、ＰＭＯＳトランジスタ１９７と１９８の第２端子同士は端子Ｑ３と接続されている。

前述したマルチプレクサ回路の構成において、スイッチ素子としてＰＭＯＳトランジスタを用いているのは次の理由によるものであって、動作上の支障を防止しつつ使用される素子数を削減することが可能な新規な構成となっている。

すなわち、ＰＭＯＳトランジスタ１９１をオンさせるためにデータ選択信号Ｓ１ＮをＬｏｗレベル（「低」レベル）とするとき、ＯＤＤ０信号がＨｉｇｈレベルであれば、その信号レベルと略等しい電圧がＱ０端子から出力される。このようにＨｉｇｈレベルの伝達であればＰＭＯＳトランジスタをスイッチ素子として使用した場合でも何ら支障がない。
一方、ＯＤＤ０信号がＬｏｗレベル（略０Ｖ）であったとすると、ＰＭＯＳトランジスタ１９１の第２端子はＰＭＯＳトランジスタ１９１の閾値電圧に近い電位にまで降下するものの、Ｌｏｗレベル（略０Ｖ）にまで下がることはない。

このようにＬｏｗレベルの伝達機能が完全ではない欠点を内在している。このような欠点を克服するため、従来技術による構成においては、ＰＭＯＳトランジスタと並列にＮＭＯＳトランジスタを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。

その一方で、データ信号１本あたりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、図８の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという欠点があった。

それに対して、図８の構成では前記したアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Ｌｏｗレベルの伝達機能が完全ではない欠点を有する。
ところが後述するように、マルチプレクサ回路（ＭＵＸ２）１１８の出力が接続される後段回路であるアノード駆動回路（ＤＲＶ）１１９においては、Ｈｉｇｈレベルとして略ＶＤＤ電位と等しい入力電圧を要するのに対し、Ｌｏｗレベルとしては後述するＶｃｏｎｔｒｏｌ電位にまで下降していれば十分であり、略０Ｖにまで電位降下するようなＬｏｗレベル電位を必要としていない。
このため、図８に示すマルチプレクサ回路を用いることで、回路動作上の制約を回避しつつ所要素子数を削減することができる。

（アノード駆動回路（ＤＲＶ）１１９の構成）
図９は図６のアノード駆動回路（ＤＲＶブロック）１１９を示す。アノード駆動回路はアノード駆動部或いは第１の駆動部と呼ばれることもある。アノード駆動回路（ＤＲＶ）１１９は、ＰＭＯＳトランジスタ２００〜２０５と、ＮＭＯＳトランジスタ２０６と、ＮＡＮＤ回路２１０〜２１３とＮＯＲ回路２０７とを備えている。
また、アノード駆動回路１１９は、印刷データ入力端子Ｅ（負論理）と、サイリスタ駆動（アノード駆動）のオン、オフを指令する入力端子Ｓ（負論理）と、入力端子Ｖと、補正データ入力端子Ｑ０〜Ｑ３と、駆動電流出力端子ＤＯとを備えている。

アノード駆動回路１１９の印刷データ入力端子Ｅは、図６におけるＬＴＡ１〜ＬＴＤ１、ＬＴＡ２４〜ＬＴＤ２４等のラッチ回路のＱＮ出力端子と接続される。
また、入力端子Ｑ３〜Ｑ０は、図７に示したマルチプレクサ回路（ＭＵＸ２）１１８の補正データ出力端子Ｑ３〜Ｑ０に接続されている。
端子Ｓには、図６のＮＡＮＤ回路１１４から出力されるサイリスタ駆動（アノード駆動）のオン、オフ指令信号ＤＲＶＯＮ−Ｎが入力される。
端子Ｖには、図６の制御電圧発生回路（ＡＤＪ）１２２からの制御電圧Ｖｃｏｎｔｒｏｌが入力される。

駆動電流出力端子ＤＯは、図示しない薄膜配線によりサイリスタのアノードと接続される。
ＮＯＲ回路２０７の２個の入力端子は、それぞれ端子Ｓおよび端子Ｅに接続されている。ＮＡＮＤ回路２１０〜２１３の第１入力端子は、ＮＯＲ回路２０７の出力端子に接続されている。また、ＮＡＮＤ回路２１３〜２１０の第２入力端子は、それぞれマルチプレクサ回路（ＭＵＸ２）１１８の補正データ出力端子Ｑ３〜Ｑ０に接続されている。

ＰＭＯＳトランジスタ２００〜２０３のゲート端子は、それぞれＮＡＮＤ回路２１０〜２１３の出力端子に接続されている。
また、ＰＭＯＳトランジスタ２００〜２０４のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ２００〜２０４のドレーン端子は、駆動電流出力端子ＤＯに接続されている。
一方、ＮＡＮＤ回路２１０〜２１３およびＮＯＲ回路２０７の電源端子は電源ＶＤＤと接続され、これら回路のグランド端子は端子Ｖと接続され、Ｖｃｏｎｔｒｏｌなる電位に保たれる。

後述するように電源ＶＤＤの電位と制御電圧Ｖｃｏｎｔｒｏｌとの電位差はＰＭＯＳトランジスタ２００〜２０４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳトランジスタ２００〜２０４のドレーン電流を調整することが可能となる。

図６の制御電圧発生回路（ＡＤＪ）１２２は図示しない基準電圧回路から基準電圧Ｖｒｅｆを受けて、ＰＭＯＳトランジスタ２００〜２０４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔｒｏｌを制御するために設けられている。

さて図９の説明に戻ると、印刷データがオンであり（このとき端子Ｅの入力レベルはＬｏｗ）、サイリスタの駆動オン、オフの指令信号ＳがＬｏｗとなって駆動オンを指令しているとき、ＮＯＲ回路２０７の出力はＨｉｇｈとなる。このとき端子Ｑ３〜Ｑ０のデータに従いＮＡＮＤ回路２１０〜２１３の出力信号レベル、およびＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６とで構成されるインバータの出力はＶＤＤ電位あるいはＶｃｏｎｔｒｏｌ電位となる。
ＰＭＯＳトランジスタ２０４は、サイリスタに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳトランジスタ２００〜２０３は、サイリスタの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。

主駆動トランジスタ２０４は印刷データに従って駆動される。補助駆動トランジスタ２００〜２０３は、ＮＯＲ回路２０７の出力がＨｉｇｈレベルであるときに、補正メモリ回路（ＭＥＭ２）１１７の出力端子Ｑ３〜Ｑ０の出力に応じて選択的に駆動される。

つまり、主駆動トランジスタ２０４と共に、前記補正データに従って補助駆動トランジスタ２００〜２０３が選択的に駆動され、主駆動トランジスタ２０４のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算された駆動電流が、端子ＤＯからサイリスタに供給される。
ＰＭＯＳトランジスタ２００〜２０３が駆動されているとき、ＮＡＮＤ回路２１０〜２１３の出力はＬｏｗレベル（すなわち、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しいレベル）にあるので、ＰＭＯＳトランジスタ２００〜２０３のゲート電位は、ほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。

このとき、ＰＭＯＳトランジスタ２０５はオフ状態にあり、ＮＭＯＳトランジスタ２０６はオン状態にあって、ＰＭＯＳトランジスタ２０４のゲート電位もまたほぼ制御電圧Ｖｃｏｎｔｒｏｌに等しくなる。従って、ＰＭＯＳトランジスタ２００〜２０４のドレーン電流値を、制御電圧Ｖｃｏｎｔｒｏｌにより一括して調整することができる。

ＮＡＮＤ回路２１０〜２１３は電源電位ＶＤＤとグランド電位Ｖｃｏｎｔｒｏｌとを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位ＶＤＤとグランド電位Ｖｃｏｎｔｒｏｌに即したものであって良く、Ｌｏｗレベルは必ずしも０Ｖであることを必要としない。このため図８に示した構成によるマルチプレクサを用いても支障なく動作させることができる。

（メモリ制御回路（ＣＴＲＬ１）１１５の構成：図１０）
図１０は図６のメモリ制御回路（ＣＴＲＬ１）１１５の構成を示す。
図示のメモリ制御回路１１５は、フリップフロップ回路２２１〜２２５と、ＮＯＲ回路２２６と、ＡＮＤ回路２２７、２２８、２３０〜２３３とを有する。

フリップフロップ回路の２２１〜２２５の負論理のリセット端子ＲはＬＯＡＤ端子と接続され、ラッチ信号ＬＯＡＤ−Ｐが入力される。
フリップフロップ回路２２１、２２２のクロック端子はＳＴＢ端子と接続され、ＳＴＢ−Ｐ信号が入力される。
フリップフロップ回路２２１及び２２２のＱ出力はＮＯＲ回路２２６の入力と接続され、ＮＯＲ回路２２６の出力はフリップフロップ回路２２１のＤ入力と接続されている。
フリップフロップ回路２２３のクロック端子はフリップフロップ回路２２１のＱ出力端子と接続され、フリップフロップ回路２２３のＱＮ出力は自身（フリップフロップ回路２２３）のＤ入力端子と接続されている。

フリップフロップ回路２２３のＱ出力はＡＮＤ回路２２７の一方の入力端子と接続され、フリップフロップ回路２２３のＱＮ出力端子はＡＮＤ回路２２８の一方の入力端子と接続され、ＡＮＤ回路２２７及び２２８の他方の入力端子にはＬＯＡＤ−Ｐ信号が入力されている。
また、ＡＮＤ回路２２７及び２２８の出力は端子Ｅ１、Ｅ２と接続され、図７の補正メモリ回路（ＭＥＭ２）１１７の書き込みイネーブル信号となる。

フリップフロップ回路２２４及び２２５のクロック端子はＡＮＤ回路２２７の出力に接続され、フリップフロップ回路２２４のＤ端子はフリップフロップ回路２２５のＱ出力端子と接続され、フリップフロップ回路２２５のＤ入力端子はフリップフロップ回路２２４のＱＮ出力端子と接続される。
ＡＮＤ回路２３３の第１入力はフリップフロップ回路２２５のＱ端子と、第２入力はフリップフロップ回路２２４のＱＮ端子と、ＡＮＤ回路２３２の第１入力はフリップフロップ回路２２５のＱ端子と、第２入力はフリップフロップ回路２２４のＱ端子と、ＡＮＤ回路２３１の第１入力はフリップフロップ回路２２５のＱＮ端子と、第２入力はフリップフロップ回路２２４のＱ端子と、ＡＮＤ回路２３０の第１入力はフリップフロップ回路２２５のＱＮ端子と、第２入力はフリップフロップ回路２２４のＱＮ端子とそれぞれ接続され、ＡＮＤ回路２３０〜２３３の第３入力はフリップフロップ回路２２２のＱ出力と接続される。
ＡＮＤ回路２３０〜２３３の出力端子はＷ０〜Ｗ３端子と接続され、図７の補正メモリ回路（ＭＥＭ２）１１７並びに補正メモリ回路（ＭＥＭ）１２１の書き込み指令信号となっている。

（マルチプレクサ制御回路（ＣＴＲＬ２）１１６の構成：図１１）
図１１は図６のマルチプレクサ制御回路（ＣＴＲＬ２）１１６の構成例を示す回路図である。
図示のマルチプレクサ制御回路（ＣＴＲＬ２）１１６は、フリップフロップ回路２４１と、バッファ回路２４２及び２４３とを有する。
フリップフロップ回路２４１のクロック端子はＬＯＡＤ端子と接続されて、ＬＯＡＤ−Ｐ信号が入力され、負論理のリセット端子ＲはＨＳＹＮＣ端子と接続されてＨＳＹＮＣ−Ｎ信号が入力される。
またフリップフロップ回路２４１のＤ端子は自身（フリップフロップ回路２４１）のＱＮ端子と接続されている。
バッファ回路２４２の入力端子はフリップフロップ回路２４１のＱ端子と接続され、バッファ回路２４３の入力端子はフリップフロップ回路２４１のＱＮ端子と接続される。
バッファ回路２４３及び２４２の出力はデータ選択端子Ｓ１Ｎ、Ｓ２Ｎと接続され、図６のマルチプレクサ回路（ＭＵＸ２）１１８に対するデータ選択指令信号として出力されている。

（制御電圧発生回路（ＡＤＪ）１２２）
図１２は図６の制御電圧発生回路（ＡＤＪ）１２２の構成例を示す。制御電圧発生回路（ＡＤＪ）１２２は、ドライバＩＣチップ毎に１回路ずつ設けられている。

図１２に示す制御電圧発生回路（ＡＤＪ）１２２は、演算増幅器２６１と、ＰＭＯＳトランジスタ２５２と、アナログマルチプレクサ２５３と、抵抗列ＲＣＨとを有する。
ＰＭＯＳトランジスタ２５２のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２５１の出力端子に接続されると共に端子Ｖに接続され、制御電圧Ｖｃｏｎｔｒｏｌを出力する。
ＰＭＯＳトランジスタ２５２は図９のＰＭＯＳトランジスタ２００〜２０４とはゲート長があい等しく構成されている。
ＰＭＯＳトランジスタ２５２のドレーン電流が図中にＩｒｅｆとして記入されている。

一方、演算増幅器２５１の反転入力端子はＶＲＥＦ端子に接続され、基準電圧Ｖｒｅｆが印加され、非反転入力端子はマルチプレク２５３の出力端子Ｙと接続され、演算増幅器２５１の出力端子はＰＭＯＳトランジスタ２５２のゲート端子と接続されるとともに、端子Ｖに接続され図９のアノード駆動回路（ＤＲＶ）１１９に接続される。
抵抗列ＲＣＨは、図示のように直列接続された抵抗Ｒ００〜Ｒ１５から成る。

マルチプレクサ２５３は、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙと、論理信号が入力される４個の入力端子Ｓ３〜Ｓ０を備え、該４本の論理信号Ｓ３〜Ｓ０により設定される１６通りの信号論理の組み合わせによって、前記Ｐ０〜Ｐ１５端子のうち、何れかの端子が選択され、当該端子に印加される電位が出力端子Ｙから出力される。
換言すれば、入力端子Ｓ３〜Ｓ０の論理信号レベルによって入力端子Ｐ０〜Ｐ１５のうち何れかの端子が選択され、出力端子Ｙとの間に電流経路が形成される。

演算増幅器２５１と抵抗列ＲＣＨ、ＰＭＯＳトランジスタ２５２とで構成される回路でフィードバック制御回路を構成しており、演算増幅器２５１の非反転入力端子の電位は基準電圧Ｖｒｅｆと略等しくなるように制御される。
このため、図１２のＰＭＯＳトランジスタ２５２のドレーン電流（Ｉｒｅｆ）は、抵抗Ｒ００〜Ｒ１５のうち、マルチプレクサ２５１により選択される部位の合成抵抗値（マルチプレクサ２５１により選択された入力端子とグランドとの間の合成抵抗値）と、演算増幅器２５１に入力される基準電圧Ｖｒｅｆとから決定されることになる。

例えば、入力端子Ｓ３〜Ｓ０の論理値が“１１１１”となっていて、補正状態が最大と指令されているとき、マルチプレクサ２５３の入力端子Ｐ１５と出力端子Ｙとが導通状態とされ、入力端子Ｐ１５の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ００
となる。

また、入力端子Ｓ３〜Ｓ０の論理値が“０１１１”となっていて、補正状態の中心が指令されているとき、マルチプレクサ２５３の入力端子Ｐ７と出力端子Ｙとが導通状態とされ、入力端子Ｐ７の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００十Ｒ０１十・・・十Ｒ０７十Ｒ０８）
となる。

さらに、入力端子Ｓ３〜Ｓ０の論理値が“００００”となっていて、補正状態の最小が指令されているとき、マルチプレクサ２５３の入力端子Ｐ０と出力端子Ｙとが導通状態とされ、入力端子Ｐ０の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２５２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００十Ｒ０１十・・・十Ｒ１４十Ｒ１５）
となる。

前述したように、図９のＰＭＯＳトランジスタ２００〜２０４とＰＭＯＳトランジスタ２５２とはゲート長があい等しく構成され、これらトランジスタは飽和領域で動作するように制御されているので、各トランジスタはカレントミラーの関係となり、ＰＭＯＳトランジスタ２００〜２０４がオンとなるとき電流Ｉｒｅｆに比例するドレーン電流を生じる。
この結果、マルチプレクサ２５３の入力端子Ｓ３〜Ｓ０に与える論理値状態により電流Ｉｒｅｆを１６段階に調整することができ、図９のＰＭＯＳトランジスタ２００〜２０４のドレーン電流もまた１６段階に調整可能となる。

（ゲート駆動バッファ回路４０１、４０２の構成）
図１３（ａ）及び（ｂ）は図６に示したサイリスタのゲート端子の駆動用バッファ回路４０１、４０２の構成を示す回路図である。なお、バッファ回路４０１、４０２は同じ構成であるため、以下代表としてバッファ回路４０１について構成および動作を説明する。なお、バッファ回路はゲート駆動回路、ゲート駆動部或いは第２の駆動部と呼ばれることもある。

図１３（ａ）はバッファ回路４０１の回路図シンボルであり、図１３（ｂ）はその回路構成を示している。
図示のバッファ回路４０１は、前縁検出回路４１１と、ＮＡＮＤ回路４１７と、ＰＭＯＳトランジスタ４１８及び３０４と、ＮＭＯＳトランジスタ４１９とを有する。
前縁検出回路４１１は、入力信号の立ち上がりから所定の期間だけＨｉｇｈのパルスを発生する回路であり、遅延回路４１２と、インバータ回路４１５と、ＡＮＤ回路４１６とを有する。遅延回路４１２は、抵抗４１３とコンデンサ４１４とを有する。

バッファ回路４０１の入力端子Ｓは遅延回路４１２の入力に接続され、遅延回路４１２の入力は抵抗４１３を介してコンデンサ４１４の一端とインバータ回路４１５の入力端子と接続される。コンデンサ４１４の他端はグランドと接続されている。また、遅延回路４１２の出力はインバータ回路４１５の入力端子と接続される。
ＡＮＤ回路４１６の一方の入力端子はバッファ回路４０１の入力端子Ｓと接続され、他方の入力端子はインバータ回路４１５の出力端子と接続される。
ＡＮＤ回路４１６の出力端子はＮＡＮＤ回路４１７の一方の入力端子と接続され、ＮＡＮＤ回路４１７の他方の入力端子はバッファ回路４０１の入力端子Ａと接続される。

ＮＡＮＤ回路４１７の出力端子はＰＭＯＳトランジスタ４１８のゲート端子と接続され、ＰＭＯＳトランジスタ４１８のソースは電源ＶＤＤと、ＰＭＯＳトランジスタ４１８のドレーン端子はバッファ回路４０１の出力端子Ｙと接続される。
また、ＮＭＯＳトランジスタ４１９のドレーン端子は電源ＶＤＤと接続され、そのソース端子はバッファ回路４０１の出力端子Ｙと接続され、ＮＭＯＳトランジスタ４１９のゲート端子はバッファ回路４０１の入力端子Ａと接続される。

ＰＭＯＳトランジスタ３０４のソース端子はバッファ回路４０１の出力端子Ｙと接続され、ＰＭＯＳトランジスタ３０４のドレーン端子はグランドと接続され、ＰＭＯＳトランジスタ３０４のゲート端子はバッファ回路４０１の入力端子Ａと接続されている。

なお、本図では遅延回路４１２の一例として抵抗４１３とコンデンサ４１４とで構成されるＣＲ遅延回路としているが、これに限定する必要は無く、偶数個のインバータ回路を縦続に接続した構成等、さまざまな構成のものを用いることができる。

（比較：従来のゲート駆動バッファの構成）

上記のバッファ回路４０１、４０２に相当する従来のバッファ回路においては、図１３のトランジスタ４１８、４１９の代りにトランジスタ３０４と同じ単一のＰＭＯＳトランジスタが用いられており、サイリスタが非点灯状態にあるとき、ゲート端子は電源ＶＤＤに略等しい電位となる。典型的な設計例では電源ＶＤＤが５Ｖであるのに対し、サイリスタの耐電圧はたかだか７Ｖであって電源電圧ＶＤＤに対して余裕があるとはいえず、ＶＤＤが長時間印加され続けることにより、サイリスタの劣化など不具合症状を呈することがあるという問題があった。
本実施の形態は、上記の構成によりこの問題を解決したものである。

（実施の形態１の動作）
（全体タイムチャートの説明）
図１４はプリンタの電源投入後に、実施の形態の構成の光プリントヘッドに対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを示すタイムチャートである。なお、サイリスタのドット補正データは１ドットあたり４ビット（ｂｉｔ３〜ｂｉｔ０）からなるものとしている。

補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すためＨＤ−ＬＯＡＤ信号をＨｉｇｈとする（Ｉ部）。
ついで、奇数番目（Ｏｄｄ）及び偶数番目（Ｅｖｅｎ）に属するドットについて１ドットあたり４ビットからなる補正データｂｉｔ３〜ｂｉｔ０がＨＤ−ＤＡＴＡ３〜０からクロックＨＤ−ＣＬＫに同期して順次入力される。最初に奇数番目のドットについてのｂｉｔ３の補正データが入力され、図６のフリップフロップ回路（ＦＦＡ１〜ＦＦＤ２５）で構成されるシフトレジスタ中へシフト入力される。
シフト入力が完了すると、Ａ部に示すようにＨＤ−ＳＴＢ−Ｎ信号が３パルス入力され、図１０に示した回路の動作が行われる。

図１４のＱ１、Ｑ２は図１０のフリップフロップ回路２２１、２２２のＱ出力であり、以下同様に、Ｑ３はフリップフロップ回路２２３の出力を示し、Ｑ４はフリップフロップ回路２２５の、Ｑ５はフリップフロップ回路２２４のＱ出力を示す。また、Ｅ１、Ｅ２はＡＮＤ回路２２７、２２８の出力、Ｗ３〜Ｗ０はＡＮＤ回路２３３〜２３０の出力を示す。さらに、Ｓ１Ｎ、Ｓ２Ｎは、図１１のＡＮＤ回路２４３、２４２から出力されるデータ選択信号を示す。

図１４のＡ部において、ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されるとＪ部に示すようにＱ１信号が発生し（立ち上がり）、ついでＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すようにＱ２信号が発生する。

また、Ｑ１信号が立ち上がるごとにＱ３信号は状態反転し、例えばＬ部においてはＱ３信号はＨｉｇｈレベルに遷移している。
Ｑ３信号の遷移に引き続き、Ｅ１、Ｅ２信号が発生する。
Ｅ１信号の立ち上がりエッジに引き続き、Ｍ部のようにＱ４信号が立ち上がり、Ｅ１信号の次の立ち上がりでＱ５信号が立ち上がり、さらにＥ１信号の次の立ち上がりでＱ４信号が立ち下がり、Ｅ１信号の次の立ち上がりでＱ５信号が立ち下がる。

Ｗ３〜Ｗ０信号はＱ２信号に引き続いて発生するものであるが、Ｏ部、Ｐ部のようにＷ３信号が２回にわたって出力され（Ｈｉｇｈとなり）、ついでＷ２、Ｗ１、Ｗ０の各信号においてもそれぞれ２パルスずつ発生する。
前述したＷ３〜Ｗ０の各パルス信号が発生するごとに、図７の補正メモリ回路（ＭＥＭ２）１１７にデータの書き込みが行われ、Ｗ３〜Ｗ０の１パルス目で奇数ドット用のメモリセル（１５１）へのデータ書き込みが、２パルス目で偶数ドット用のメモリセル（１５２）へのデータ書き込みが行われる。

前述した１パルス目のデータ書き込み指令信号は、Ａ部、Ｃ部、Ｅ部、Ｇ部にて入力されたＨＤ−ＳＴＢ−Ｎ信号をもとに発生されるものであり、前述した２パルス目のデータ書き込み指令信号は、Ｂ部、Ｄ部、Ｆ部、Ｈ部にて入力されたＨＤ−ＳＴＢ−Ｎ信号をもとに発生されるものである。

上述した過程をへて、補正データのｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部のようにＨＤ−ＬＯＡＤ信号をＬｏｗとして、印刷データの転送が可能な状態に遷移する。
１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すためＨＤ−ＨＳＹＮＣ−Ｎ信号が入力される（Ｒ部）。
ついで、Ｕ部で奇数ドットの印刷データが転送され（Ｏｄｄ）、Ｓ部のＨＤ−ＬＯＡＤ信号パルスにより、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１、・・・、ＦＦＡ２４〜ＦＦＤ２４）にシフト入力されたデータをラッチ素子（ＬＴＡ１〜ＬＴＤ１、・・・、ＬＴＡ２４〜ＬＴＤ２４）へラッチする。

さらに、Ｗ部のようにＨＤ−ＳＴＢ−Ｎ信号がＬｏｗへと遷移して、サイリスタ素子の発光駆動が行われる。印刷データがオンであると、Ｗ部やＸ部のＨＤ−ＳＴＢ−Ｎ信号がＬｏｗとなる期間、サイリスタ素子は発光駆動されることになる。

同様にＶ部では偶数ドットのデータ転送（Ｅｖｅｎ）が行われ、そのデータはＴ部のパルスによりラッチされる。
なお、図６において示したように、マルチプレクサ制御回路（ＣＴＲＬ２）１１６から出力されるデータ選択信号Ｓ１Ｎはバッファ回路４０１を介してゲート駆動信号Ｇ１となり、奇数番目のサイリスタのゲート端子を駆動する。
また、マルチプレクサ制御回路（ＣＴＲＬ２）１１６から出力されるデータ選択信号Ｓ２Ｎはバッファ回路４０２を介してゲート駆動信号Ｇ２となり、偶数番目のサイリスタのゲート端子を駆動する。そのため図１３（ｂ）に示した回路によりサイリスタのゲート駆動信号Ｇ１、Ｇ２を発生させることができる。

（補正データ転送タームチャート）
図１５〜図１８は図１４にて示したタイムチャートにおいて、ドライバＩＣを１チップのみに簡略化した場合における補正データ転送の詳細波形を示す。
図１５は図１４におけるＡ部とＢ部の詳細であり、図１６は図１４におけるＣ部とＤ部の詳細であり、図１７は図１４におけるＥ部とＦ部の詳細であり、図１８は図１４におけるＧ部とＨ部の詳細である。

図１４に戻ると、ドライバＩＣごとに設定されるチップ補正データは奇数ドット転送（例えばＡ部）と偶数ドット転送（例えばＢ部）のうち、どちらか１回について行えば十分である。
このため、図１５〜図１８においてはＡ部、Ｃ部、Ｅ部、Ｇ部の奇数ドットの補正データ転送時にシフトレジスタの段数を１段多くなるように切り替えて、データ入力端子ＤＡＴＡＩ３を介して入力される送出データ列の先頭にチップ補正データ（Ｃｈｉｐ−ｂ３、Ｃｈｉｐ−ｂ２、Ｃｈｉｐ−ｂ１、Ｃｈｉｐ−ｂ０等と記載）を割り当てて送出するように工夫されている。一方、データ入力端子ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０を介して入力される送出データ列の先頭では、ダミーデータＤＵＭＭＹを送出することとしている。

（ゲート駆動バッファの説明）
図１９（ａ）〜（ｅ）は図６において示したサイリスタのゲート駆動バッファ回路４０１、４０２の動作を説明するものである。
図１９（ａ）はサイリスタ１０２のシンボルと各端子の電圧、電流の記号を示す。
図１９（ｂ）はバッファ回路４０１とそれに接続されるサイリスタ１０２の要部を抜き出して示す図であり、破線で囲んで示すサイリスタ１０２の等価回路を含めて示しており、１４１はＰＮＰトランジスタ、１４２はＮＰＮトランジスタである。

いま、図１９（ｂ）において、サイリスタ１０２のターンオン過程を説明するためにバッファ回路４０１の入力端子Ｓ、ＡがＬｏｗレベルになっているとする。

図１３（ｂ）において、端子ＡがＬｏｗであるので、ＮＡＮＤ回路４１７の出力はＨｉｇｈとなって、ＰＭＯＳトランジスタ４１８はオフ、ＮＭＯＳトランジスタ４１９はオフ、ＰＮ０Ｓトランジスタ３０４はオンとなって、バッファ回路４０１の出力端子Ｙの電位を引き下げ、該電位はＰＭＯＳトランジスタ３０４のゲート・ソース間電圧Ｖｇｓに等しく、最終的にＰＭＯＳトランジスタ３０４の閾値電圧Ｖｔにまで降下することになる。

図１９（ｂ）に戻ると、サイリスタ１０２を駆動するために図示しないドライバＩＣの端子ＤＯに出力を生じ、Ｉａとして図示したアノード電流が発生する。
このとき、該電流はサイリスタ１０２のアノード・ゲート間のＰＮ接合、すなわちＰＮＰトランジスタ１４１のエミッタ・ベース間を順方向電流となって流れ、Ｉｇとして図示したゲート電流を生じる。
前述した電流が流れる結果、サイリスタ１０２にはアノード電位を生じる。
図１９（ａ）において、アノード端子の電位をＶａ、ゲート端子の電位をＶｇｋとして図中に記載している。図１９（ｂ）において、ゲート電流Ｉｇはサイリスタ１０２の内部にあるＰＮＰトランジスタ１４１のベース電流Ｉｂに相当するものであり、該電流が流れることでＰＮＰトランジスタ１４１はオン状態への移行を開始して、該素子のコレクタにはコレクタ電流を生じる。該コレクタ電流はＮＰＮトランジスタ１４２のベース電流となり、ＮＰＮトランジスタ１４２をオン状態へと移行させる。

これにより生じたコレクタ電流はＰＮＰトランジスタのベース電流Ｉｂを増強し、ＰＮＰトランジスタ１４１のオン状態への移行を加速させることになる。
一方、ＮＰＮトランジスタ１４２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧は低下して、ＰＭＯＳトランジスタ３０４の閾値電圧Ｖｔよりも小さい電位となる。
この結果、サイリスタ１０２のゲート端子からバッファ回路４０１の出力端子の側に流れる電流Ｉｇは略ゼロとなって、サイリスタのカソード端子にはアノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、サイリスタ１０２は完全にオン状態となる。

図１９（ｃ）は前述したサイリスタ１０２のターンオン過程を説明する図であって、横軸にアノード電流Ｉａ、縦軸にアノード端子電位Ｖａを示している。
サイリスタの消灯状態においてはアノード電流は略ゼロであり、図１９（ｃ）に示すグラフの原点（０、０）の状態にある。
サイリスタのターンオン開始に伴い、アノード電流が流れ始めると図中矢印で示したようにアノード電位が上昇してＶｐ電位に到達する。
サイリスタ１０２のアノード・ゲート間電圧ＶａｇはＰＮＰトランジスタ１４１のエミッタ・ベース間電圧Ｖｂｅと等しく、バッファ回路４０１のＬｏｗレベル出力電圧（ＶｏＬ）はＰＭＯＳトランジスタ３０４のゲート・ソース間電圧Ｖｇｓに相当するので、前記Ｖｐ電圧との間には、
Ｖｐ＝Ｖａｇ十ＶｏＬ
＝Ｖａｇ十Ｖｇｓ
の関係がある。
前記Ｖｐ電圧が順方向に印加されることでゲート電流Ｉｇ（これはトランジスタ１４１のベース電流Ｉｂに等しい）を生じる。
図１９（ｃ）において丸印を付して示す（Ｉｐ、Ｖｐ）ポイントは、サイリスタ１０２のオフ領域ＲＡとオン遷移領域ＲＢとの境目に相当している。

なお、図１９（ａ）においてはサイリスタ１０２のみを記載しているが、図２を用いて説明したように、サイリスタ１０２のアノード端子、カソード端子に並列にサイリスタ１０１が接続されている。
このため、サイリスタ１０２のターンオン過程を考えるとき、サイリスタ１０１がオフ状態のままとする条件を考慮する必要がある。

前述したように、サイリスタ１０２のターンオン過程において、アノード電位Ｖａは前述したピーク値Ｖｐを持つ。
非点灯側サイリスタ１０１のゲート電位をＶｏＨ、サイリスタのアノード・ゲート間電圧をＶａｇとし、前記ゲート電流を生じる始めるアノード・ゲート間電圧Ｖａｇを改めてＶｆと記号すると、前記したＶｐ電圧（サイリスタのターンオン過程におけるアノード・カソード間電圧のピーク値）により非点灯側のサイリスタ１０１にゲート電流を生じないようにするためには次式を満たす必要のあることが判る。
Ｖｐ＜ＶｏＨ＋Ｖｆ
逆に言えば、ＶｏＨ＞Ｖｐ−Ｖｆ
を満たす必要がある。また、図１３の回路では、ＶｏＨ＜ＶＤＤである。

図１９（ｃ）において、前記したピーク点Ｉｐから更にアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは低下していき、丸印を付して示す（Ｉｖ、Ｖｖ）ポイントに到達する。該ポイントはサイリスタのオン遷移領域ＲＢとオン領域ＲＣとの境目に相当しており、このときのゲート電流Ｉｇは略ゼロにまで低下していて、実質的にバッファ回路４０１はサイリスタ１０２のゲート端子から切り離されたのと等価な状態にある。

さらにアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは増加していき、丸印を付して示す（Ｉ１、Ｖ１）ポイントに到達する。該ポイントはサイリスタの発光駆動の最終動作ポイントであり、ドライバＩＣ側から供給されるアノード電流Ｉａに応じた電流値（Ｉ１）により、所定の発光パワーで発光駆動がなされる。

図１９（ｄ）は図１９（ｃ）に対応するものであって、横軸にアノード電流Ｉａ、縦軸にゲート電流Ｉｇを示しており、前記したサイリスタのターンオン過程において生じるサイリスタのゲート電流とそのピーク値Ｉｇ１と前記アノード電圧Ｖｐとアノード電流Ｉｐとの関係を示している。

また、図１９（ｅ）は図１９（ｃ）に対応するものであって、横軸にアノード電流Ｉａ、縦軸にサイリスタのゲート・カソード間電圧Ｖｇｋを示している。
前記したサイリスタのターンオン過程においてゲート電流Ｉｇを生じ、それに伴いゲート駆動バッファ回路４０１の出力電位ＶｏＬ（これはまたサイリスタのゲート・カソード間電圧Ｖｇｋに等しい）が決定されるが、サイリスタ１０２が完全にオン、すなわちＮＰＮトランジスタ１４２がオンして飽和状態となると、前記電圧は図１９（ｅ）に示すＶ２電位にまで降下する。この電位は前記ＮＰＮトランジスタ１４２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に対応するものである。
これにより、図１３（ｂ）に示したバッファ回路４０１のＬｏｗレベル出力電圧（ＶｏＬ）、すなわちＰＭＯＳトランジスタ３０４のゲート・ソース間電圧Ｖｇｓは閾値電圧以下となっていて、
Ｖ２＜Ｖｔ
となる。
この結果、最終的にＰＭＯＳトランジスタ３０４はオフ（正確にはサブスレッショルド動作状態であるが）となって、図１９（ｂ）に示すゲート電流は略ゼロとなる。

図１９（ｂ）〜（ｅ）を用いてサイリスタのターンオン過程を説明したが、ゲート駆動バッファ回路４０１を用いることで、オン状態に移行した後のサイリスタからのゲート電流の流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができて、アノード電流Ｉａの調整することでそれに応じた発光パワーを得ることができる。

このような動作はバッファ回路４０１のＬｏｗ側出力部をＰＭＯＳトランジスタを用いて構成したことによる効果であり、通常のＣＭＯＳ出力回路のようにＰＭＯＳトランジスタ３０４に替えてＮＭＯＳトランジスタを用いた場合にはそのＬｏｗレベル出力は略０Ｖ電位にまで降下してしまうので、ＰＮＰトランジスタ１４１のベース電流はバッファ回路の側にＩｇとして流れ続け、その分ＮＰＮトランジスタ１４２のコレクタ電流が減少して、サイリスタのカソード電流Ｉｋも減少してしまう。この結果、サイリスタの発光出力が変動してしまう可能性があったのである。それに対して、図１３（ｂ）に示したゲート駆動バッファ回路を用いる構成においては前述した不具合を未然に防止することができる。

次に図１３（ｂ）におけるゲート駆動バッファ回路４０１のＨｉｇｈレベル出力時の動作を説明する。
これは図１９（ｂ）〜（ｅ）におけるサイリスタ１０２がオフ状態にある場合に相当している。
図１３（ｂ）でバッファ回路４０１の入力端子ＳがＬｏｗレベル、入力端子ＡがＨｉｇｈレベルにあるとするこのとき、図１３（ｂ）に示すＡＮＤ回路４１６の出力（Ｄ点）電位はＬｏｗであって、ＮＡＮＤ回路４１７の出力（Ｅ点）はＨｉｇｈレベルとなりＰＭＯＳトランジスタ４１８はオフである。

バッファ回路４０１の入力端子ＡがＨｉｇｈレベルとなると、ＰＭＯＳトランジスタ３０４はオフとなり、ＮＭＯＳトランジスタ４１９はオンとなって、出力端子Ｙの電位は上昇していく。
ところが、ＮＭＯＳトランジスタ４１９のソース端子は出力端子Ｙと接続されているので、出力端子Ｙの電位が上昇しＶＤＤ−Ｖｔに等しい電位にまで上昇するとＮＭＯＳトランジスタ４１９のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔに略等しい値にまで低下して、ＮＭＯＳトランジスタ４１９はオフ（サプスレッショルド状態）となる。

このようにして、出力端子ＹはＨｉｇｈレベルとなるもののその電位ＶｏＨはＶＤＤ−Ｖｔに等しい電位にまでしか上昇せず、従来構成のバッファ回路のように、定常的に電源ＶＤＤの電位にとどまることはない。
前記ＶｏＨ電圧は非点灯サイリスタのゲート・カソード間に印加されるので、前記電圧が電源電圧ＶＤＤよりも低くできたことで、サイリスタに定常的に印加される過電圧ストレスは低減され、素子劣化を防止することができる。

（バッファ回路の動作）
図２０は図１３（ｂ）に示したバッファ回路４０１の動作を説明するタイムチャートである。
図２０は図１４で示したタイムチャートのうち印刷データ部の動作（Ｗ部、Ｘ部の周辺）に対応するものであり、バッファ回路４０１の入力端子Ｓは図６におけるＮＡＮＤ回路１１４の出力と接続されてサイリスタの駆動を指令するＤＲＶＯＮ−Ｐ信号が入力され、バッファ回路４０１の入力端子Ａはデータ選択信号Ｓ１Ｎと接続されている。
また、図２０に示す各部波形、すなわち波形Ａ〜波形Ｅ、波形Ｓ、波形Ｙは、図１３（ｂ）のＡ点〜Ｅ点、Ｓ点、Ｙ点における波形をそれぞれ示している。

図２０において、入力端子信号Ａは時刻Ｔ１では立下り、時刻Ｔ４で立ち上がり、時刻Ｔ７で再び立ち下がる。また、入力端子信号Ｓは時刻Ｔ２で立ち上がり、時刻Ｔ３で立ち下がり、時刻Ｔ５で立ち上がり、時刻Ｔ６で立ち下がるものとしている。
入力端子信号Ｓが立ち上がり、また立ち下がることで、遅延回路４１２の働きによりＢ点電位には図２０に示す鈍った波形を生じる。

インバータ回路４１５のスレッショルド電位をＦ部、Ｇ部、Ｈ部、Ｉ部として示すと、これによってインバータ回路４１５の出力Ｃには、Ｊ部、Ｋ部、Ｌ部、Ｍ部で示す波形を生じる。波形Ｓと波形Ｃとの間には論理反転のほか、Ｔｄで示す遅延時間が設定されており、前記遅延時間Ｔｄは遅延回路４１２の内部の抵抗４１３の抵抗値、コンデンサ４１４の容量により設定されるものである。
前記した波形Ｓ、波形ＣはＡＮＤ回路４１６に入力され、波形Ｄとして示す出力を生じ、Ｎ部、Ｏ部に示すように、信号Ｓの立ち上がりエッジ部に相当する箇所にパルス幅Ｔｄの正極性パルスを生じる。前記信号はＮＡＮＤ回路４１７に入力され、信号ＥのＰ部に示すように、Ｏ部に対応する箇所にパルス幅Ｔｄの負極性パルスを生じる。

図１３（ｂ）のＥ点がＬｏｗレベルとなると、ＰＭＯＳトランジスタ４１８はオンし、出力端子ＹはＨｉｇｈレベルとなって電源電位ＶＤＤに略等しい電位となる。

図２０において出力端子Ｙの波形を詳述すると、タイムチャートの初期状態である、入力端子ＡがＨｉｇｈ、入力端子ＳがＬｏｗの場合、前述したようにＰＭＯＳトランジスタ４１８はオフ、ＮＭＯＳトランジスタ４１９がオンとなって、出力端子ＹはＨｉｇｈレベルとなるものの、その電位は電源電圧ＶＤＤを５Ｖとした典型的な設計例では略３Ｖとなる。

次いで時刻Ｔ１で入力端子ＡがＬｏｗレベルとされる。これにより前述したように、図１３（ｂ）のＰＭＯＳトランジスタ３０４はオンとなって、前述したように出力端子ＹはＬｏｗレベルに遷移して、典型的な設計例では略２Ｖにまで電位低下する（Ｑ部）。

時刻Ｔ４で入力端子ＡがＨｉｇｈレベルとなると、出力端子Ｙは再びＨｉｇレベルとなり、略３Ｖに上昇する（Ｒ部）。

時刻Ｔ５で入力端子ＳがＨｉｇｈレベルとなると、図１３（ｂ）のＥ点に負極性パルスを生じる結果、ＰＭＯＳトランジスタ４１８は一瞬の間オンして、出力端子Ｙの電位はＳ部にように略５Ｖにまで立ち上がり、Ｔｄの経過時間の後、Ｔ部に示すように、再び略３ＶのＨｉｇｈレベル状態となる。

次いで時刻Ｔ７で入力端子ＡがＬｏｗレベルとされる。これにより図１３（ｂ）のＰＭＯＳトランジスタ。３０４はオンとなって、前述したように出力端子ＹはＬｏｗレベルに遷移して、略２Ｖにまで電位低下する（Ｕ部）。

このように出力端子Ｙの電位は、該出力端子Ｙの電位でゲートを駆動する期間（ターンオンさせるために電位にする期間）においては、低い電位（２Ｖ）となり、該出力端Ｙの電位でゲート駆動しない期間（ターオンさせるための電位にしない期間）においては、高い電位（３Ｖ又は５Ｖ）となるが、ゲートを駆動しない期間のうち、サイリスタのアノード電流の立ち上がり部で比較的高い電圧（５Ｖ）となりその他箇所では、比較的低い電圧（３Ｖ）となる。これにより、ゲートを駆動しないサイリスタが誤ってターンオンするのを防ぐとともに、ターンオン後のサイリスタのゲート間に高い電圧が長時間印加されないようにしており、これにより、サイリスタの劣化を防止している。

（駆動波形の説明）
図２１（ｂ）は図２に示したサイリスタの駆動状況を示すタイムチャートである。
図２１（ａ）は図２の構成のうち、隣接するサイリスタ２素子（１０１、１０２）のみに簡略化して描いたモデル図である。
図２１（ａ）で破線で囲んで示すＩＣ１はドライバＩＣであって、図２に示したＩＣ１を簡略化しており、サイリスタのアノード駆動回路１１９をＤＲＶ、その出力端子をＤＯとして図示している。
また、バッファ回路４０１、４０２はサイリスタのゲート駆動バッファ回路（図１３）であり、その入力端子Ａにはデータ選択信号Ｓ１Ｎ、Ｓ２Ｎが入力され、そのバッファ回路４０１、４０２の出力は端子Ｇ１、Ｇ２に接続される。

端子Ｇ１、Ｇ２は共通母線４３１、４３２にそれぞれ接続される。
なお、バッファ回路４０１、４０２の入力端子Ｓには駆動指令信号ＤＲＶＯＮ−Ｐが入力されるのであるが、該信号はストローブ信号ＳＴＢ−Ｎから生成されるものであり、図２１（ｂ）においては前記ＤＲＶＯＮ−Ｐとは論理反転したＳＴＢ−Ｎ信号を用いて説明する。

サイリスタ１０１、１０２のアノード端子同士は接続されて前記したＩＣ１の端子ＤＯに接続され、ゲート端子は前記した端子Ｇ１、Ｇ２にそれぞれ接続されている。

端子Ｇ１、Ｇ２は共通母線４３１、４３２に接続され複数のサイリスタのゲート端子に接続されるものであるが、図２１（ａ）においては各々１素子のみが図示されている。
なお、図２１（ａ）においては、端子ＤＯを介した駆動電流をＩａ、サイリスタ１０２、１０１のゲート電流をＩｇ１、Ｉｇ２として図中に記載している。
また、Ｖｇｋ１、Ｖｇｋ２はサイリスタ１０２、１０１のゲート・カソード間電圧であって、前記した端子Ｇ１、Ｇ２の波形（図２０のＹ）に対応している。

図２１（ｂ）は図２０（ａ）の動作を説明するタイムチャートであって、サイリスタ１０２、１０１を時分割に駆動する状況を示している。

ＬＯＡＤ信号は図２におけるＨＤ−ＬＯＡＤ信号に相当するラッチ信号、ＳＴＢ−ＮはＨＤ−ＳＴＢ−Ｎ信号に相当する負論理のストローブ信号であって、図６のＳＴＢ端子に入力されるものである。
データ選択信号Ｓ１Ｎ、Ｓ２Ｎは図６のマルチプレクサ制御回路（ＣＴＲＬ２）１１６により発生されるメモリ選択信号であって、これをバッファ回路４０１、４０２に入力することでサイリスタのゲート駆動信号Ｇ１、Ｇ２を作成している。

図２１（ｂ）において、図示しないＨＳＹＮＣ−Ｎ信号が入力されることで初期状態に設定され、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗとなっており、該信号がバッファ回路４０１、４０２に入力されることでその出力信号Ｇ１、Ｇ２はＨｉｇｈ、Ｌｏｗにそれぞれ設定される。

このときのゲート駆動信号Ｇ１、Ｇ２の電位であるが、前述したように図１３（ｂ）の構成においてはＨｉｇｈレベル（ＶｏＨ）は電源電位ＶＤＤからＮＭＯＳトフンジスタ４１９のゲート・ソース電圧Ｖｇｓを減じたＶＤＤ−Ｖｇｓ電位であり、Ｌｏｗレベル（ＶｏＬ）はＰＭＯＳトランジスタ３０４のゲート・ソース間電圧Ｖｇｓに相当するものであって、このゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔより僅かに大きな値をとる。
ゲート・ソース間電圧ＶｇｓはＰＭＯＳトランジスタのゲート長やゲート幅、ソース端子とサブストレート端子の間の基板バイアス電圧を調整することでも変化させることが可能であるが、概略設計例として電源電圧ＶＤＤ＝５Ｖ、Ｖｇｓ＝２Ｖとするとき、ＶｏＨ＝３Ｖ、ＶｏＬ＝２Ｖであり、前記数値例を図２１（ｂ）中に記載している。

図２１（ｂ）において、時刻Ｔ１のＡ部で示すようにＬＯＡＤ信号が入力されると、Ｂ部に示すようにデータ選択信号Ｓ１ＮがＬｏｗに、データ選択信号Ｓ２ＮがＨｉｇｈに遷移する。
これによりＣ部に示すように、Ｖｇｋ１波形は略３Ｖから略２Ｖに降下し、Ｄ部のようにＶｇｋ２電位は略２Ｖから略３Ｖに上昇している。
なお、Ｖｇｋ１、Ｖｇｋ２波形の近傍には「０Ｖ」としてグランド電位を注記している。

次いで、時刻Ｔ２でサイリスタ１０２の点灯指令のためＳＴＢ−Ｎ信号が発生してＥ部に示すようにＳＴＢ−Ｎ信号がＬｏｗレベルに遷移し、Ｆ部に示すようにアノード電流Ｉａは立ち上がり遷移する。

図１９（ａ）〜（ｅ）を用いて説明したように、サイリスタ１０２のターンオン過程においてアノード端子から注入された電流Ｉａがゲート端子から流出することでゲート電流Ｉｇとなり、これによりサイリスタがオン遷移させられる。
図２１（ｂ）において、アノード電流Ｉａの立ち上がり波形でハッチングされたＨ部に相当するものがＧ部で示すゲート電流波形Ｉｇ１となる。
このとき、図１９（ａ）〜（ｅ）を用いて説明したように、サイリスタのターンオン遷移やターンオフ遷移、すなわちゲート電流Ｉｇ１、またはＩｇ２が流れる過程で、サイリスタ１０２、１０１のアノード電位はＶａに示すように、その電位にピークを生じる。

このとき、非発光とされる側のサイリスタのゲート電位が十分に高い電位状態にないと、アノード電位Ｖａのピーク値によって、非点灯側のサイリスタにゲート電流を生じてしまい、誤動作するおそれがあるのであるが、後述するように、図１３（ｂ）の構成を備えたバッファ回路においては前記タイミングでサイリスタのゲート電位を一瞬高くなるようにしているので、前記誤動作は未然に防止することが可能となっている。

図２１（ｂ）に戻ると、Ｇ部において、ゲート電流Ｉｇ１が流入することでバッファ回路４０１の出力端子電位（Ｖｇｋ１）は、Ｉ部に示すように僅かに上昇するものの、サイリスタ１０２がターンオンするのに従い、そのゲート電位はサイリスタ自身による駆動能力によって低下してＫ部に示すように略０．２Ｖにまで低下させられる。なお、前記０．２Ｖは図１９（ｂ）で説明したＮＰＮトランジスタ１４２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

このとき、ゲート電流Ｉｇ１はサイリスタ１０２をターンオンさせて該素子は発光することになる一方で、サイリスタ１０１のゲート端子電位Ｖｇｋ２は初め略３ＶであるＨｉｇｈレベルとなっていて、ストローブ信号（ＳＴＢ−Ｎ）の前縁タイミングで、前述したパルス幅Ｔｄの間だけゲート端子電位Ｖｇｋ２は略５Ｖの電位とされる。

これにより、アノード端子電位Ｖａにａ部に示すように一瞬ピーク状態を生じることがあったとしても、アノード端子からゲート端子に至るＩｇ２で示すゲート電流を生じることはない。この結果、サイリスタ１０１は非点灯のままとすることができる。

次いで、時刻Ｔ３でＳＴＢ−Ｎ信号がＨｉｇｈレベルとされる（Ｌ部）。これにより、アノード電流Ｉａは立ち下げられてＭ部のように減少していく。アノード電流Ｉａがサイリスタの特性により決まる保持電流以下となるとサイリスタ１０２はターンオフして、そのアノード電位の上昇に伴ってゲート電流Ｉｇ１を生じる（Ｎ部）。

Ｎ部のゲート電流Ｉｇ１は前記Ｏ部のアノード電流により生じたものであり、ハッチングして示すＯ部の電流に相当するものである。
前記Ｎ部のゲート電流が消滅するに従い、サイリスタ１０２はオフしてそのゲート・カソード間電圧Ｖｇｋ１が上昇してＰ部で示すように、バッファ回路４０１自身のＬｏｗレベル出力電圧ＶｏＬである略２Ｖの電位となる。

次に時刻Ｔ４において、Ｑ部に示すようにＬＯＡＤ信号が入力され、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗレベルへと遷移する（Ｒ部）。
これに伴い、ゲート駆動信号Ｇ１、Ｇ２もＨｉｇｈ、Ｌｏｗとなるが、前述したようにバッファ回路４０１のＨｉｇｈレベル出力（ＶｏＨ）はＳ部に示すように略３Ｖであって、電源電圧ＶＤＤまでは上昇しない。
また、Ｔ部に示すように、Ｖｇｋ２電位は略２Ｖにまで低下していく。

このあと、時刻Ｔ５でＵ部に示すようにＳＴＢ−Ｎ信号がＬｏｗレベル遷移し、再びアノード電流Ｉａを生じてＶ部に示すように電流波形が立ち上がる。

図１９（ａ）〜（ｅ）を用いて説明したように、サイリスタのターンオン過程においてアノード端子から注入された電流がゲート端子から流出することでゲート電流となり、これによりサイリスタ１０１がオン遷移させられる。

図２１（ｂ）において、アノード電流の立ち上がり波形でハッチングされたＸ部に相当するものがサイリスタ１０１のゲート電流Ｉｇ２となりＷ部で示す電流波形を生じる。

ゲート電流Ｉｇ２が流入することでバッファ回路４０２の出力端子電位（Ｖｇｋ２）は、Ｙ部に示すように僅かに上昇するものの、サイリスタ１０１がターンオンするのに従い、そのゲート電位が低下してＺ部に示すように略０.２Ｖにまで低下させられる。なお、前記０．２Ｖは図１９（ｂ）で説明したＮＰＮトランジスタ１４２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

このとき、前記ゲート電流Ｉｇ２はサイリスタ１０１をターンオンさせて該素子は発光することになる一方で、サイリスタ１０２のゲート端子電位Ｖｇｋ１は初め略３ＶとＨｉｇｈレベルであり、アノード端子電位Ｖａがｅ部に示すようにピーク値を生じるに先立ち、ゲート端子電位Ｖｇｋ１は略５Ｖとされ、アノード端子電位Ｖａにピークを生じたとしても、アノード端子からゲート端子に至る、Ｉｇ１で示すゲート電流を生じない。この結果、サイリスタ１０２は非点灯のままとすることができる。

このように、図２１（ａ）で示すサイリスタ１０２、１０１はゲート駆動信号Ｇ１、Ｇ２をＨｉｇｈ、Ｌｏｗレベルに切り替えることによって点灯されるべきサイリスタ素子が選択され、他方の素子は非点灯とすることができ、図２１（ｂ）のＥ部のストローブ信号においてはサイリスタ１０２が点灯され、サイリスタ１０１は非点灯、Ｕ部ストローブ信号においてはサイリスタ１０１が点灯され、サイリスタ１０２を非点灯とすることができる。

上記説明で明らかなように、サイリスタを点灯する場合にはアノード電流Ｉａにより駆動され、発光出力は前記電流値により定まるので、点灯する必要の無い場合にはアノード電流Ｉａをゼロとすればよく、そのためには印刷データ（図１４のＵ部、Ｖ部）をオフ設定することになる。

なお、前記説明で明らかなように、図１３（ｂ）における遅延回路４１２による遅延時間Ｔｄ（図２０参照）は、図２１（ｂ）におけるゲート電流Ｉｇ１、Ｉｇ２のパルス幅、すなわち、ａ部やｅ部のアノード電位Ｖａにピークを生じる期間を包含するように設定されており、遅延回路はタイミング制御回路としての役割を果たす。

（実施の形態１の効果）
前記の時分割駆動において、発光を行うべきサイリスタのゲート端子はＬｏｗレベルとされ、非発光とされるサイリスタのゲート端子はＨｉｇｈレベルとされる。ドライバＩＣはＣＭＯＳプロセスを用いて製造されており、その電源電圧は５Ｖである。従来構成のゲート駆動回路においては、前記Ｈｉｇｈレベルは電源電位に略等しい５Ｖであるが、サイリスタにおいては耐電圧が７Ｖ程度しか確保することができず耐電圧が十分でないため、前記Ｈｉｇｈレベル印加電圧によりサイリスタが破壊されてしまうことがあった。

それに対して実施の形態１の構成を備えるゲート駆動回路（図１３（ｂ））においては、前記Ｈｉｇｈレベルを電源電圧５Ｖよりも低い値とすることができ、非点灯状態のサイリスタのゲート・カソード間電圧をサイリスタ自身の耐電圧値以内とすることができて、前記破壊を未然に防止することができるようになった。

それに加えて、サイリスタのターンオン過程でアノード電位にピークを生じるのであるが、前記ピークタイミングを包含するように、非点灯側のサイリスタのゲート端子をＶＤＤ電位とすることで、アノード端子電位にピークを生じたとしても、非点灯側サイリスタのアノード端子からゲート端子に至るゲート電流を生じさせない。
この結果、非点灯側サイリスタの誤点灯を未然に防止することができるようになった。

実施の形態２．
（ゲート駆動バッファ回路の構成）
実施の形態２の構成は概して実施の形態１と同じであるが、図６のバッファ回路４０１及び４０２において、バッファ回路５０１及び５０２を用いる点で異なる。バッファ回路５０１及び５０２は構成は同じであるので、以下ではバッファ回路５０１について説明する。

図２２（ａ）及び（ｂ）は実施の形態２によるバッファ回路５０１の構成を示す。図２２（ａ）はバッファ回路５０１の回路図シンボルである。図２２（ｂ）はバッファ回路５０１の回路構成を示している。図２２（ｂ）に示すバッファ回路５０１は、前縁検出回路４１１と、ＮＡＮＤ回路４１７、４２２と、ＰＭＯＳトランジスタ４１８、４２３及び３０４と、インバータ回路４２１とを有する。
前縁検出回路４１１は、図２２のバッファ回路４０１と同様に、入力信号の立ち上がりから所定の期間だけＨｉｇｈのパルスを発生する回路であり、遅延回路４１２と、インバータ回路４１５と、ＡＮＤ回路４１６とを有する。遅延回路４１２は、抵抗４１３とコンデンサ４１４とを有する。

バッファ回路５０１の入力端子Ｓは遅延回路４１２の入力に接続され、遅延回路４１２の入力は抵抗４１３を介してコンデンサ４１４の一端とインバータ回路４１５の入力端子と接続される。コンデンサ４１４の他端はグランドと接続されている。また、遅延回路４１２の出力はインバータ回路４１５の入力端子と接続される。
ＡＮＤ回路４１６の一方の入力端子はバッファ回路４０１の入力端子Ｓと接続され、他方の入力端子はインバータ回路４１５の出力端子と接続される。
ＡＮＤ回路４１６の出力端子はＮＡＮＤ回路４１７の一方の入力端子と接続され、ＮＡＮＤ回路４１７の他方の入力端子はバッファ回路５０１の入力端子Ａと接続される。

ＮＡＮＤ回路４１７の出力端子はＰＭＯＳトランジスタ４１８のゲート端子と接続され、ＰＭＯＳトランジスタ４１８のソースは電源ＶＤＤに接続され、ＰＭＯＳトランジスタ４１８のドレーン端子はバッファ回路５０１の出力端子Ｙと接続される。
また、ＡＮＤ回路４１６の出力はインバータ回路４２１を介してＮＡＮＤ回路４２２の一方の入力と接続され、ＮＡＮＤ回路４２２の他方の入力はバッファ回路５０１の入力端子Ａと接続される。

ＰＭＯＳトランジスタ４２３のソース端子は電源ＶＤＤ３と接続され、ＰＭＯＳトランジスタ４２３のゲート端子はＮＡＮＤ回路４２２の出力と接続され、ＰＭＯＳトランジスタ４２３のドレーン端子はバッファ回路５０１の出力端子Ｙと接続される。

ＰＭＯＳトランジスタ３０４のソース端子はバッファ回路５０１の出力端子Ｙと接続され、ＰＭＯＳトランジスタ３０４のドレーン端子はグランドと接続され、ＰＭＯＳトランジスタ３０４のゲート端子はバッファ回路５０１の入力端子Ａと接続されている。

図２２（ｂ）の構成を用いた典型的な設計例では電源ＶＤＤは５Ｖであり、電源ＶＤＤ３として前記電源ＶＤＤよりも低い２．５Ｖが選ばれ、実施の形態においても例示しているが、前記ＶＤＤ３電圧として３．３Ｖやその他の電圧を用いることも勿論可能である。

なお、本図では遅延回路４１２の一例として抵抗４１３とコンデンサ４１４とで構成されるＣＲ遅延回路としているが、これに限定する必要は無く、偶数個のインバータ回路を縦続に接続した構成等、さまざまな構成のものを用いることができる。

このようにして、出力端子ＹはＨｉｇｈレベルとなるもののその電位ＶｏＨは電源ＶＤＤ３の電位であって、従来構成のバッファ回路（図１４）のように、定常的に電源ＶＤＤの電位にとどまることはない。

前記ＶｏＨ電圧は非点灯サイリスタのゲート・カソード間に印加されるので、前記電圧が電源電圧ＶＤＤよりも低くできたことで、サイリスタに定常的に印加される過電圧ストレスは低減され、素子劣化を防止することができる。

（バッファ回路の動作）
図２３は図２２（ｂ）に示したバッファ回路５０１の動作を説明するタイムチャートである。
図２３は図１４で示したタイムチャートのうち印刷データ部の動作（Ｗ部、Ｘ部の周辺）に対応するものであり、バッファ回路５０１の入力端子Ｓは図６におけるＮＡＮＤ回路１１４の出力と接続されてサイリスタの発光駆動を指令するＤＲＶＯＮ−Ｐ信号が入力され、バッファ回路５０１の入力端子Ａはデータ選択信号Ｓ１Ｎと接続されている。
また、図２３に示す各部波形、すなわち波形Ａ〜波形Ｇ、波形Ｓ、波形Ｙは、図２２（ｂ）のＡ点〜Ｇ点、Ｓ点、Ｙ点における波形をそれぞれ示している。

また、バッファ回路５０２についても同様に、入力端子Ｓは図６におけるＮＡＮＤ回路１１４の出力と接続されてサイリスタの駆動を指令するＤＲＶＯＮ−Ｐ信号が入力され、バッファ回路５０２の入力端子Ａはデータ選択信号Ｓ２Ｎと接続されている。
端子Ｇ１、Ｇ２は図２に示した共通母線４３１、４３２にそれぞれ接続される。

図２３において、入力端子信号Ａは時刻Ｔ１では立下り、時刻Ｔ４で立ち上がり、時刻Ｔ７で再び立ち下がる。また、入力端子信号Ｓは時刻Ｔ２で立ち上がり、時刻Ｔ３で立ち下がり、時刻Ｔ５で再び立ち上がり、時刻Ｔ６で立ち下がるものとしている。
入力端子信号Ｓが立ち上がり、また立ち下がることで、遅延回路４１２の働きによりＢ点電位には図２３に示す鈍った波形を生じる。

インバータ回路４１５のスレッショルド電位をＦ部、Ｇ部、Ｈ部、Ｉ部として示すと、これによってインバータ回路４１５の出力（Ｃ）にはＪ部、Ｋ部、Ｌ部、Ｍ部で示す波形を生じる。
波形Ｓと波形Ｃとの間には論理反転のほか、遅延時間Ｔｄが設定されている。この遅延時間Ｔｄは遅延回路４１２の内部の抵抗４１３の抵抗値、コンデンサ４１４の容量により設定されている。

波形Ｓ、波形ＣはＡＮＤ回路４１６に入力され、波形Ｄとして示す出力を生じ、Ｎ部、Ｏ部に示すように、信号Ｓの立ち上がりエッジ部に相当する箇所にパルス幅Ｔｄの正極性パルスを生じる。
信号ＤはＮＡＮＤ回路４１７に入力され、信号ＥのＰ部に示すように、Ｏ部に対応する箇所にパルス幅Ｔｄの負極性パルスを生じる。

信号ＥがＨｉｇｈレベルにあるとＰＭＯＳトランジスタ４１８はオフ状態であるが、Ｌｏｗレベルとされることでオン状態となって、そのドレーン電位は電源ＶＤＤ電位（略５Ｖ）となる。
一方、信号Ｄはインバータ回路４２１に入力されて論理が反転し、その出力波形Ｆ（Ｆ点）にａ部、ｂ部で示す負極性のパルスを生じる。

インバータ回路４２１の出力信号はＮＡＮＤ回路４２２の一方の入力端子に入力され、ＮＡＮＤ回路４２２の出力であるＧ点においてはｃ部で立ち上がり、ｄ部で立ち下がり、ｆ部で立ち上がる他、ｅ部にはパルス幅Ｔｄの正極性パルスを生じる。

図２２のＧ点がＨｉｇｈレベルであるとＰＭＯＳトランジスタ４２３はオフ状態であるが、Ｌｏｗレベルとなることでオン状態となってそのドレーン端子は電源ＶＤＤ３に略等しい電位（略２．５Ｖ）となる。

図２３においてバッファ回路５０１の出力端子Ｙの波形を詳述すると、
タイムチャートの初期状態である、入力端子ＡがＨｉｇｈ、入力端子ＳがＬｏｗの場合、前述したようにＰＭＯＳトランジスタ４１８はオフ、ＰＭＯＳトランジスタ４２３はオンとなって、出力端子ＹはＨｉｇｈレベルとなるものの、その電位は電源ＶＤＤ３に略等しい２．５Ｖとなる。

次いで時刻Ｔ１で入力端子ＡがＬｏｗレベルとされる。これにより前述したように、図２２のＰＭＯＳトランジスタ３０４はオンとなって、前述したように出力端子ＹはＬｏｗレベルに遷移して、典型的な設計例では略２Ｖにまで電位低下する（Ｑ部）。

時刻Ｔ４で入力端子ＡがＨｉｇｈレベルとなると、ＰＭＯＳトランジスタ３０４はオフされるとともに、ＰＭＯＳトランジスタ４２３はオンとされて、出力端子Ｙは再びＨｉｇレベルとなり、略２．５Ｖに上昇する（Ｒ部）。

時刻Ｔ５で入力端子ＳがＨｉｇｈレベルとなると、図２２のＥ点に負極性パルス（図２３のＰ部）を生じる結果、ＰＭＯＳトランジスタ４１８は一瞬の間オンして、出力端子Ｙの電位はＳ部のように略５Ｖにまで立ち上がり、Ｔｄの経過時間の後、Ｔ部に示すように、再び略２．５ＶのＨｉｇｈレベル状態となる。

次いで時刻Ｔ７で入力端子ＡがＬｏｗレベルとされる。これにより図２２のＰＭＯＳトランジスタ３０４はオン、ＰＭＯＳトランジスタ４２３はオフとなって、前述したように出力端子ＹはＬｏｗレベルに遷移して、略２Ｖにまで電位低下する（Ｕ部）。

（駆動波形の説明）
図２４（ｂ）は図２に示したサイリスタの、実施の形態２における駆動状況を示すタイムチャートである。図２４（ａ）は図２の構成のうち、隣接するサイリスタ２素子（１０１、１０２）のみに簡略化して描いたモデル図である。

図２４（ａ）で破線で囲んで示すＩＣ１はドライバＩＣであって、図２に示したＩＣ１を簡略化しており、サイリスタのアノード駆動回路１１９をＤＲＶ、その出力端子をＤＯとして図示している。

また、バッファ回路５０１、５０２は実施の形態２で説明したサイリスタのゲート駆動用バッファ回路（図２２）であり、その入力端子Ａにはデータ選択信号Ｓ１Ｎ、Ｓ２Ｎが入力され、バッファ回路５０１、５０２の出力は端子Ｇ１、Ｇ２に接続される。

なお、バッファ回路５０１、５０２の入力端子Ｓには駆動指令信号ＤＲＶＯＮ−Ｐが入力されるのであるが、該信号はストローブ信号（ＳＴＢ−Ｎ）から生成されるものであり、図２４（ｂ）においては前記ＤＲＶＯＮ−Ｐとは論理反転したＳＴＢ−Ｎ信号を用いて説明する。

図２４（ａ）に示すサイリスタ１０２、１０１のアノード端子同士は接続されて前記したＩＣ１の端子ＤＯに接続され、ゲート端子は前記した端子Ｇ１、Ｇ２にそれぞれ接続されている。
端子Ｇ１、Ｇ２は共通母線４３１、４３２に接続されて複数のサイリスタのゲート端子に接続されるものであるが、図２４（ａ）においては各々１素子のみが図示されている。
なお、図２４（ａ）においては、端子ＤＯを介した駆動電流をＩａ、サイリスタ１０２、１０１のゲート電流をＩｇ１、Ｉｇ２として図中に記載している。
また、Ｖｇｋ１、Ｖｇｋ２はサイリスタ１０２、１０１のゲート・カソード間電圧であって、前記した端子Ｇ１、Ｇ２の波形（図２３のＹ）に対応している。

図２４（ｂ）は図２４（ａ）の動作を説明するタイムチャートであって、サイリスタ１０２、１０１を時分割に駆動する状況を示している。

ＬＯＡＤ信号は図２におけるＨＤ−ＬＯＡＤ信号に相当するラッチ信号、ＳＴＢ−ＮはＨＤ−ＳＴＢ−Ｎ信号に相当する負論理のストローブ信号であって、図６のＳＴＢ端子に入力されるものである。
データ選択信号Ｓ１Ｎ、Ｓ２Ｎは図６のマルチプレクサ制御回路（ＣＴＲＬ２）１１６により発生されるメモリ選択信号であって、これをバッファ回路５０１、５０２に入力することでサイリスタのゲート駆動信号Ｇ１、Ｇ２を作成している。

図２４（ｂ）において、図示しないＨＳＹＮＣ−Ｎ信号が入力されることで初期状態に設定され、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗとなっており、該信号がバッファ回路５０１、５０２に入力されることでその出力信号Ｇ１、Ｇ２はＨｉｇｈ、Ｌｏｗレベルにそれぞれ設定される。

このときのゲート駆動信号Ｇ１、Ｇ２の電位であるが、前述したように図２２（ｂ）の構成においてはＨｉｇｈレベル（ＶｏＨ）は電源ＶＤＤ３電位であり、図２４（ｂ）においてはＶＤＤ３電圧として２．５Ｖを設定する場合について例示している。
また、Ｌｏｗレベル（ＶｏＬ）はＰＭＯＳトランジスタ３０４のゲート・ソース間電圧Ｖｇｓに相当するものであって、このゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔより僅かに大きな値をとる。
ゲート・ソース間電圧ＶｇｓはＰＭＯＳトランジスタのゲート長やゲート幅、ソース端子とサブストレート端子の間の基板バイアス電圧を調整することでも変化させることが可能であるが、概略設計例として電源電圧ＶＤＤ＝５Ｖ、Ｖｇｓ＝２Ｖとするとき、ＶｏＬ＝２Ｖであり、前記数値例を図２４（ｂ）中に併せて記載している。

図２４（ｂ）において、時刻Ｔ１のＡ部で示すようにＬＯＡＤ信号が入力されると、Ｂ部に示すようにデータ選択信号Ｓ１ＮがＬｏｗに、データ選択信号Ｓ２ＮがＨｉｇｈに遷移する。
これによりＣ部に示すように、Ｖｇｋ１波形は略２．５Ｖから略２Ｖに降下し、Ｄ部のようにＶｇｋ２電位は略２Ｖから略２．５Ｖに上昇している。
なお、Ｖｇｋ１、Ｖｇｋ２波形の近傍には（０Ｖ）としてグランド電位を注記している。

次いで、時刻Ｔ２でサイリスタ１０２の点灯指令のためＳＴＢ−Ｎ信号が発生してＥ部に示すようにＳＴＢ−Ｎ信号がＬｏｗレベルに遷移し、Ｆ部に示すようにアノード電流Ｉａは立ち上がり遷移する。

図１９（ａ）〜（ｅ）を用いて説明したように、サイリスタ１０２のターンオン過程においてアノード端子から注入された電流Ｉａがゲート端子から流出することでゲート電流Ｉｇとなり、これによりサイリスタがオン遷移させられる。
図２４（ｂ）において、アノード電流の立ち上がり波形でハッチングされたＨ部に相当するものが、Ｇ部で示すゲート電流波形Ｉｇ１となる。
このとき、図１９（ａ）〜（ｅ）を用いて説明したように、サイリスタのターンオン遷移やターンオフ遷移、すなわちゲート電流Ｉｇ１、またはＩｇ２が流れる過程で、サイリスタ１０２、１０１のアノード電位はＶａに示すように、その電位にピークを生じる。

このとき、非発光とされる側のサイリスタのゲート電位が十分に高い電位状態にないと、アノード電位Ｖａのピーク値によって、非点灯側のサイリスタにゲート電流を生じてしまい、誤動作するおそれがあるのであるが、後述するように、図２２（ｂ）の構成を備えたバッファ回路においては前記タイミングでサイリスタのゲート電位を一瞬高くなるようにしているので、前記誤動作を未然に防止することが可能となっている。

図２４（ｂ）の説明に戻ると、Ｇ部において、ゲート電流Ｉｇ１が流入することでバッファ回路５０１の出力端子電位（Ｖｇｋ１）は、Ｉ部に示すように僅かに上昇するものの、サイリスタ１０２がターンオンするのに従い、そのゲート電位はサイリスタ自身による駆動能力によって低下してＫ部に示すように略０．２Ｖにまで低下させられる。なお、前記０．２Ｖは図１９（ｂ）で説明したＮＰＮトランジスタ１４２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

このとき、ゲート電流Ｉｇ１はサイリスタ１０２をターンオンさせて該素子は発光することになる一方で、サイリスタ１０１のゲート端子電位Ｖｇｋ２は初め略２．５ＶであるＨｉｇｈレベルとなっていて、ストローブ信号（ＳＴＢ−Ｎ）の前縁タイミングで、前述したパルス幅Ｔｄの間だけゲート端子電位Ｖｇｋ２は略５Ｖの電位とされる（ｂ１部）。

これにより、アノード端子電位Ｖａにａ部に示すように一瞬ピーク状態を生じることがあったとしても、アノード端子からゲート端子に至るＩｇ２で示すゲート電流を生じることはない。この結果、サイリスタ１０１は非点灯のままとすることができる。

前記したサイリスタのターンオン過程が完了して、ディレイ時間Ｔｄの後にゲート端子電位Ｖｇｋ２は略５Ｖ電位から再び略２．５Ｖの電位に戻る（ｂ２部）。

次いで、時刻Ｔ３でＳＴＢ−Ｎ信号がＨｉｇｈレベルとされる（Ｌ部）。これにより、アノード電流Ｉａは立ち下げられてＭ部のように減少していく。アノード電流Ｉａがサイリスタの特性により決まる保持電流以下となるとサイリスタ１０２はターンオフして、そのアノード電位の上昇に伴ってゲート電流Ｉｇ１を生じる（Ｎ部）。

Ｎ部のゲート電流Ｉｇ１は前記Ｏ部のアノード電流により生じたものであり、ハッチングして示すＯ部の電流に相当するものである。
前記Ｎ部のゲート電流が消減するに従い、サイリスタ１０２はオフしてそのゲート・カソード間電圧Ｖｇｋ１は上昇して、Ｐ部で示すようにバッファ回路５０１自身のＬｏｗレベル出力電圧ＶｏＬである略２Ｖの電位となる。

次に時刻Ｔ４において、Ｑ部に示すようにＬＯＡＤ信号が入力され、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗレベルへと遷移する（Ｒ部）。
これに伴い、ゲート駆動信号Ｇ１、Ｇ２もＨｉｇｈ、Ｌｏｗとなるが、前述したようにバッファ回路５０１のＨｉｇｈレベル出力（ＶｏＨ３）はＳ部に示すように略２．５Ｖであって、電源電圧ＶＤＤまでは上昇しない。
また、Ｔ部に示すように、Ｖｇｋ２電位は略２Ｖにまで低下していく。

このあと、時刻Ｔ５でＵ部に示すようにＳＴＢ−Ｎ信号がＬｏｗレベル遷移し、再びアノード電流Ｉａを生じてＶ部に示すように電流波形が立ち上がる。

図１９（ａ）〜（ｅ）を用いて説明したように、サイリスタのターンオン過程においてアノード端子から注入された電流がゲート端子から流出することでゲート電流となり、これによりサイリスタ１０１がオン遷移させられる。

図２４（ｂ）において、アノード電流の立ち上がり波形でハッチングされたＸ部に相当するものがサイリスタ１０１のゲート電流Ｉｇ２となりＷ部で示す電流波形を生じる。

ゲート電流Ｉｇ２が流入することでバッファ回路５０２の出力端子電位（Ｖｇｋ２）は、Ｙ部に示すように僅かに上昇するものの、サイリスタ１０１がターンオンするのに従い、そのゲート電位が低下してＺ部に示すように略０．２Ｖにまで低下させられる。なお、前記０．２Ｖは図１９（ｂ）で説明したＮＰＮトランジスタ１４２のコレクタ・エミッタ間の飽和電圧Ｖｃｅ（ｓａｔ）に相当するものである。

このとき、前記ゲート電流Ｉｇ２はサイリスタ１０１をターンオンさせて該素子は発光することになる一方で、サイリスタ１０２のゲート端子電位Ｖｇｋ１は初め略２．５ＶとＨｉｇｈレベルであり、アノード端子電位Ｖａがｅ部に示すようにピーク値を生じるに先立ち、ゲート端子電位Ｖｇｋ１は略５Ｖとされ、アノード端子電位Ｖａにピークを生じたとしても、アノード端子からゲート端子に至るＩｇ１で示すゲート電流を生じない。この結果、サイリスタ１０２は非点灯のままとすることができる。

このように、図２４（ａ）で示すサイリスタ１０２、１０１はゲート駆動信号Ｇ１、Ｇ２をＨｉｇｈ、Ｌｏｗレベルに切り替えることによって点灯されるべきサイリスタ素子が選択され、他方の素子は非点灯とすることができ、図２４（ｂ）のＥ部のストローブ信号においてはサイリスタ１０２が点灯され、サイリスタ１０１は非点灯、Ｕ部ストローブ信号においてはサイリスタ１０１が点灯され、サイリスタ１０２を非点灯とすることができる。

上記説明で明らかなように、サイリスタを点灯する場合にはアノード電流Ｉａにより駆動され、発光出力は前記電流値により定まるので、点灯する必要の無い場合にはアノード電流Ｉａをゼロとすればよく、そのためには印刷データ（図１４のＵ部、Ｖ部）をオフ設定することになる。

なお、前記説明で明らかなように、図２２（ｂ）における遅延回路４１２による遅延時間Ｔｄ（図２３参照）は、図２４（ｂ）におけるゲート電流Ｉｇ１、Ｉｇ２のパルス幅、すなわち、ａ部やｅ部のアノード電位Ｖａにピークを生じる期間を包含するように設定されており、遅延回路４１２はタイミング制御回路としての役割を果たす。

（実施の形態２の効果）
前記の時分割駆動において、発光を行うべきサイリスタのゲート端子はＬｏｗレベルとされ、非発光とされるサイリスタのゲート端子はＨｉｇｈレベルとされる。ドライバＩＣはＣＭＯＳプロセスを用いて製造されており、その電源電圧は５Ｖである。従来構成のゲート駆動回路においては、前記Ｈｉｇｈレベルは電源電位に略等しい５Ｖであるが、サイリスタにおいては耐電圧が７Ｖ程度しか確保することができず耐電圧が十分でないため、前記Ｈｉｇｈレベル印加電圧によりサイリスタが破壊されてしまうことがあった。

それに対して実施の形態２の構成を備えるゲート駆動回路（図２２（ｂ））においては、前記Ｈｉｇｈレベルを電源電圧５Ｖよりも低い値とすることができ、非点灯状態のサイリスタのゲート・カソード間電圧をサイリスタ自身の耐電圧値以内をすることができて、前記破壊を未然に防止することができるようになった。

それに加えて、サイリスタのターンオン過程でアノード電位にピークを生じるのであるが、前記ピークタイミングを包含するように、非点灯側のサイリスタのゲート端子をＶＤＤ電位とすることで、アノード端子電位にピークを生じたとしても、非点灯側サイリスタのアノード端子からゲート端子に至るゲート電流を防止することができる。
この結果、非点灯側サイリスタの誤点灯を未然に防止することができるようになった。

（適用例：タンデムカラープリンタ）
実施の形態１及び２において説明した発光素子アレイは、電子写真プリンタの露光工程で光源として利用することができる。以下その一例としてタンデムカラープリンタを取り上げ、図２５を用いて説明する。

図２５は本発明の駆動回路を含む光プリントヘッドを用いた画像形成装置を説明する概略断面図である。
図２５において、画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路６２０の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、その内部構成を説明する。

プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、帯電装置６０３ｂ、露光装置６０３ｃ、現像装置６０３ｄ及びクリーニング装置６０３ｅが配設されている。

帯電装置６０３ｂは、感光体ドラム６０３ａの表面に電荷を供給して帯電させる。
露光装置６０３ｃは、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する。露光装置６０３ｃとしては、例えば光プリントヘッド（１９）が用いられる。

現像装置６０３ｄは、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させるものであり、後述のトナーカートリッジで構成されている。
クリーニング装置６０３ｅは、感光体ドラム６０３ａ上のトナーの顕像を転写した後に一部残留したトナーを除去する。
なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

また、画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。さらに、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側にはピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０、及び記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加される。

定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ６１４及び６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６及び６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

次に上記構成の画像記録装置の動作を説明する。
まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０及びレジストローラ６１１並びにピンチローラ６０８及び６０９に挟持されて、プロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によって搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。

そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４及び６１５並びに及びピンチローラ６１６及び６１７に挟持されて、画像記録装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

以上被駆動素子がサイリスタである場合について説明したが、本発明は、サイリスタに限定されず、被駆動素子（１０１、１０２）が、第１、第２、及び第３の端子を有し、第３の端子に印加する電圧又は制御端子に流す電流により、第１及び第２端子間の導通を制御可能な三端子スイッチ素子である場合に適用可能である。サイリスタのアノード、カソード、ゲートが三端子スイッチ素子の第、第２、第３の端子に相当する。

以上互いに隣接する２つのサイリスタで一つの群を構成し、奇数番目のサイリスタで第１の組を構成し、偶数番目のサイリスタで第２の組を構成する場合について説明したが、
群を構成する三端子スイッチ素子（例えばサイリスタ）の数は２に限らず３以上でも良い。群を構成する三端子スイッチ素子（例えばサイリスタ）の数に等しい数の組が形成され、各組は異なる群の互いに対応する（例えば、各群においてアレイの一端側からの順番が同じ位置の）三端子スイッチ素子（例えばサイリスタ）により一つの組が構成される。
この場合、同じ群に属する複数の三端子スイッチ素子の第１の端子（Ａ）が互いに接続され、同じ組に属する複数の三端子スイッチ素子の第３の端子（Ｇ）がそれぞれ電気的接続手段を介して、それぞれの組に対応して設けられた複数の共通母線に接続され、三端子スイッチ素子の第３の端子（Ｋ）がグランドに接続されており、それぞれ複数の第１の駆動回路がそれぞれ複数の群に対応して設けられ、各々対応する群の複数の三端子スイッチ素子の第１の端子を駆動する複数の第１の駆動回路（例えばアノード駆動回路１１９がこれに相当する）が設けられ、それぞれ複数の組に対応して設けられ、各々対応する組の複数の三端子スイッチ素子の第３の端子を、対応する共通母線（４３１、４３２がこれに相当する）及び対応する電気的接続手段を介して駆動する複数の第２の駆動回路（例えばゲート駆動回路４０１、４０２、５０１、５０２がこれに相当する）が設けられる。
そして、複数の第１の駆動部（１１９など）が互いに異なるタイミングで、対応する群に属する複数の三端子スイッチ素子の第１の端子（Ａ）を駆動し、複数の第２の駆動部（４０１）が互いに異なる期間に、対応する組に属する複数の三端子スイッチ素子の第３の端子（Ｇ）を駆動し、複数の第２の駆動部（４０１、４０２）の各々は、対応する組に属する複数の三端子スイッチ素子の第３の端子を駆動する期間（Ｓ１Ｎ＝Ｌｏｗ期間）には第１の電位（２Ｖ）を出力し、対応する組に属する複数の三端子スイッチ素子の第３の端子を駆動しない期間（Ｓ１Ｎ＝Ｈｉｇｈ）のうち、第１の駆動部により第１の端子が駆動されるタイミングの最初の部分には、第１の電位とは異なる第２の電位（５Ｖ）を出力し、対応する組に属する複数の三端子スイッチ素子の第３の端子を駆動しない期間（Ｓ１Ｎ＝Ｈｉｇｈ期間）のうち、第１の駆動部により第１の端子が駆動されるタイミングの最初の部分以外の期間には、第１の電位及び第２の電位と異なる第３の電位（３Ｖ）を出力するように構成される。

１０１、１０２ 発光サイリスタ、 １１９ 駆動回路、 ３０４ スイッチ素子、 ４０１、４０２ ゲート駆動バッファ回路、 ４１２ 遅延回路、 ４１７、４１８、４２３ スイッチ素子、 ４３１、４３２ 共通母線。

Claims (18)

1. アレイを構成する被駆動素子とそれを駆動する駆動素子列とを備える駆動回路において、
   前記被駆動素子は、第１、第２、及び第３の端子を有し、前記第３の端子に印加する電圧又は前記制御端子に流す電流により、前記第１及び第２端子間の導通を制御可能な三端子スイッチ素子であり、
   前記三端子スイッチ素子がアレイ状に配列されて、互いに隣接配置される複数の三端子スイッチ素子毎に群を形成し、
   同じ群に属する複数の前記三端子スイッチ素子の前記第１の端子が互いに接続され、
   異なる群の互いに対応する複数の前記三端子スイッチ素子によりそれぞれ三端子スイッチ素子の組が構成され、同じ組に属する複数の前記三端子スイッチ素子の前記第３の端子がそれぞれ電気的接続手段を介して、それぞれの組に対応して設けられた複数の共通母線に接続され、
   前記三端子スイッチ素子の前記第３の端子がグランドに接続されており、
   それぞれ前記複数の群に対応して設けられ、各々対応する群の複数の前記三端子スイッチ素子の前記第１の端子を駆動するための複数の第１の駆動部と、
   それぞれ前記複数の組に対応して設けられ、各々対応する組の複数の前記三端子スイッチ素子の前記第３の端子を、前記対応する共通母線及び対応する電気的接続手段を介して駆動するための複数の第２の駆動部とを有し、
   前記複数の第１の駆動部が互いに異なるタイミングで、対応する群に属する複数の前記三端子スイッチ素子の前記第１の端子を駆動し、
   前記複数の第２の駆動部が互いに異なる期間に、対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動し、
   前記複数の第２の駆動部の各々は、
   対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動する期間には第１の電位を出力し、
   対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分には、前記第１の電位とは異なる第２の電位を出力し、
   対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分以外の期間には、前記第１の電位及び前記第２の電位と異なる第３の電位を出力する
   ことを特徴とする駆動回路。
2. 前記三端子スイッチ素子がサイリスタであり、
   前記第１の端子がアノードであり、前記第２の端子がカソードであり、前記第３の端子がゲートであることを特徴とする請求項１に記載の駆動回路。
3. 前記第１の電位と前記第２の電位との差が、前記第１の電位と前記第３の電位との差よりも大きい
   ことを特徴とする請求項２に記載の駆動回路。
4. 前記第２の電位が、前記第３の電位よりも、前記第１の駆動回路が前記三端子スイッチ素子を駆動するタイミングの最初の部分に前記アノードに印加する電位により近い値であることを特徴とする請求項２に記載の駆動回路。
5. 前記第１の駆動部が、
   第１のスイッチ素子と、第２のスイッチ素子と、第３のスイッチ素子と、出力端子とを有し、
   前記第１のスイッチ素子は前記出力端子と前記グランドの間の導通、非導通を制御し、
   前記第２のスイッチ素子及び前記第３のスイッチ素子は、前記出力端子と前記グランドに対して電位差を有する電源との間の導通、非導通を制御し、
   対応する組の複数の前記三端子スイッチ素子を駆動する期間には前記第１のスイッチング素子を導通させるとともに、前記第２のスイッチング素子を非導通とし、
   対応する組の複数の前記三端子スイッチ素子を駆動しない期間には前記第１のスイッチング素子を非導通にするともに、前記第２のスイッチング素子を導通させ、
   対応する組の複数の前記三端子スイッチ素子を駆動しない期間のうち、前記第１の駆動部により前記三端子スイッチ素子が駆動されるタイミングの前記最初の部分には、前記第３のスイッチング素子を導通させ、上記タイミングの前記最初の部分以外の期間には前記第３のスイッチング素子を非導通とする
   ことを特徴とする請求項１乃至４のいずれかに記載の駆動回路。
6. 前記第２の駆動部が、前記第１の駆動部が前記三端子スイッチ素子を駆動するタイミングを表す信号を受け、
   該タイミングの開始から所定の時間持続するパルスを発生する前縁検出回路を有し、
   前記第２の駆動部が対応する組に属する前記三端子スイッチ素子を駆動しない期間中に前記前縁検出回路により前記パルスが発生されているときは、前記第３のスイッチング素子を導通させることを特徴とする請求項５に記載の駆動回路。
7. 前記第１及び第３のスイッチング素子がＰＭＯＳトランジスタであり、
   前記第２のスイッチング素子がＮＭＯＳトランジスタであり、
   前記第３のスイッチング素子を構成するＰＭＯＳトランジスタのゲートに、前記グランドの電位を印加することで前記第３のスイッチング素子を導通させる
   ことを特徴とする請求項６に記載の駆動回路。
8. 前記第１の駆動部が、
   第１のスイッチ素子と、第２のスイッチ素子と、第３のスイッチ素子と、出力端子とを有し、
   前記第１のスイッチ素子は前記出力端子と前記グランドの間の導通、非導通を制御し、
   前記第２のスイッチ素子は、前記出力端子と、前記グランドに対して第１の電位差を有する第１の電源との間の導通、非導通を制御し、
   前記第３のスイッチ素子は、前記出力端子と、前記グランドに対して第２の電位差を有する第２の電源との間の導通、非導通を制御し、
   対応する組の複数の前記三端子スイッチ素子を駆動する期間には前記第１のスイッチング素子を導通させるとともに、前記第２のスイッチング素子及び前記第３のスイッチング素子を非導通とし、
   対応する組の複数の前記三端子スイッチ素子を駆動しない期間には前記第１のスイッチング素子を非導通にし、
   対応する組の複数の前記三端子スイッチ素子を駆動しない期間のうち、前記第１の駆動部により前記三端子スイッチ素子が駆動されるタイミングの前記最初の部分には、前記第３のスイッチング素子を導通させるとともに、前記第２のスイッチング素子を非導通とし、
   対応する組の複数の前記三端子スイッチ素子を駆動しない期間のうち、前記第１の駆動部により前記三端子スイッチ素子が駆動されるタイミングの前記最初の部分以外の部分では、前記第２のスイッチング素子を導通させるとともに、前記第３のスイッチング素子を非導通とする
   ことを特徴とする請求項１乃至４のいずれかに記載の駆動回路。
9. 前記第２の駆動部が、前記第１の駆動部が前記三端子スイッチ素子を駆動するタイミングを表す信号を受け、
   該タイミングの開始から所定の時間持続するパルスを発生する前縁検出回路を有し、
   前記第２の駆動部が対応する組に属する前記三端子スイッチ素子を駆動しない期間中に前記前縁検出回路により前記パルスが発生されているときは、前記第３のスイッチング素子を導通させ、前記第２のスイッチング素子を非導通とすることを特徴とする請求項８に記載の駆動回路。
10. 前記第１、第２及び第３のスイッチング素子がＰＭＯＳトランジスタであり、
    前記第１、第２及び第３のスイッチング素子を構成するＰＭＯＳトランジスタのゲートに前記グランドの電位を印加することで前記第１、第２及び第３のスイッチング素子を導通させることを特徴とする請求項９に記載の駆動回路。
11. 前記三端子スイッチ素子がサイリスタであり、
    前記タイミングの最初の部分が、前記サイリスタのターンオン時におけるアノード電流の立ち上がり初期期間に対応する期間であることを特徴とする請求項１に記載の駆動回路。
12. 前記前縁検出回路から出力されるパルスが正のパルスであり、
    前記第３のスイッチング素子がＰＭＯＳトランジスタであり、
    前記第１の駆動部により対応する組の複数の前記三端子スイッチ素子を駆動する期間に「低」レベルとなり、駆動しない期間に「高」レベルとなる信号と前記パルスとの否定論理和を取るＮＡＮＤ回路をさらに有し、
    前記ＮＡＮＤ回路の出力が前記第３のスイッチング素子を構成するＰＭＯＳトランジスタのゲートに印加されることを特徴とする請求項６に記載の駆動回路。
13. 前記前縁検出回路から出力されるパルスが正のパルスであり、
    前記第２及び第３の三端子スイッチ素子がＰＭＯＳトランジスタであり、
    前記第１の駆動部により対応する組の複数の前記三端子スイッチ素子を駆動する期間に「低」レベルとなり、駆動しない期間に「高」レベルとなる組選択信号と前記パルスとの否定論理和を取る第１のＮＡＮＤ回路と、
    前記パルスを反転したものと前記組選択信号との否定論理和を取る第２のＮＡＮＤ回路とをさらに有し、
    前記第１のＮＡＮＤ回路の出力が前記第３のスイッチング素子を構成するＰＭＯＳトランジスタのゲートに印加され、
    前記第２のＮＡＮＤ回路の出力が前記第２のスイッチング素子を構成するＰＭＯＳトランジスタのゲートに印加される
    ことを特徴とする請求項９に記載の駆動回路。
14. 前記三端子スイッチ素子がサイリスタであり、
    前記第３の電位が、サイリスタのアノードに駆動電圧が印加されたときに、該サイリスタをターンオンさせるために十分に低い電位であり、
    前記第２の電位が前記第１の、サイリスタのアノードに駆動電圧が印加されても、該サイリスタがターンオンしない程度に十分に高い電位である
    ことを特徴とする請求項１に記載の駆動回路。
15. 前記三端子スイッチ素子の駆動に際し、第１端子の駆動波形の立ち上がり部分の電流の一部もしくは全部を前記第３端子の駆動電流とする
    ことを特徴とする請求項１に記載の駆動回路。
16. 前記組の数が２であり、２つの組の一方の複数の前記三端子スイッチ素子の第３の端子を駆動する期間を表す信号と、該２つの組の他方の複数の前記三端子スイッチ素子の第３の端子を駆動する期間を表す信号とは相補的である
    ことを特徴とする請求項１乃至１５のいずれかに記載の駆動回路。
17. アレイを構成する被駆動素子とそれを駆動する駆動素子列とを備え、
    前記被駆動素子は、第１、第２、及び第３の端子を有し、前記第３の端子に印加する電圧又は前記制御端子に流す電流により、前記第１及び第２端子間の導通を制御可能な三端子スイッチ素子であり、
    前記三端子スイッチ素子がアレイ状に配列されて、互いに隣接配置される複数の三端子スイッチ素子毎に群を形成し、
    同じ群に属する複数の前記三端子スイッチ素子の前記第１の端子が互いに接続され、
    異なる群の互いに対応する複数の前記三端子スイッチ素子によりそれぞれ三端子スイッチ素子の組が構成され、同じ組に属する複数の前記三端子スイッチ素子の前記第３の端子がそれぞれ電気的接続手段を介して、それぞれの組に対応して設けられた複数の共通母線に接続され、
    前記三端子スイッチ素子の前記第３の端子がグランドに接続されており、
    それぞれ前記複数の群に対応して設けられ、各々対応する群の複数の前記三端子スイッチ素子の前記第１の端子を駆動するための複数の第１の駆動部と、
    それぞれ前記複数の組に対応して設けられ、各々対応する組の複数の前記三端子スイッチ素子の前記第３の端子を、前記対応する共通母線及び対応する電気的接続手段を介して駆動するための複数の第２の駆動部とを有し、
    前記複数の第１の駆動部が互いに異なるタイミングで、対応する群に属する複数の前記三端子スイッチ素子の前記第１の端子を駆動し、
    前記複数の第２の駆動部が互いに異なる期間に、対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動し、
    前記複数の第２の駆動部の各々は、
    対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動する期間には第１の電位を出力し、
    対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分には、前記第１の電位とは異なる第２の電位を出力し、
    対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分以外の期間には、前記第１の電位及び前記第２の電位と異なる第３の電位を出力する
    駆動回路と、
    前記複数の群の前記複数の三端子スイッチ素子の前記第１の端子を駆動するための第１の駆動信号を生成する回路と、
    前記複数の組の前記複数の三端子スイッチ素子を順番に選択して駆動させるための第２の駆動信号を生成する回路とを備え、
    前記第１の駆動信号に基づいて、前記三端子スイッチ素子の第１の端子に電位を印加し、
    前記第２の駆動信号に基づいて、前記三端子スイッチ素子の第３の端子を駆動する
    ことを特徴とする駆動装置。
18. アレイを構成する被駆動素子とそれを駆動する駆動素子列とを備え、
    前記被駆動素子は、第１、第２、及び第３の端子を有し、前記第３の端子に印加する電圧又は前記制御端子に流す電流により、前記第１及び第２端子間の導通を制御可能な三端子スイッチ素子であり、
    前記三端子スイッチ素子がアレイ状に配列されて、互いに隣接配置される複数の三端子スイッチ素子毎に群を形成し、
    同じ群に属する複数の前記三端子スイッチ素子の前記第１の端子が互いに接続され、
    異なる群の互いに対応する複数の前記三端子スイッチ素子によりそれぞれ三端子スイッチ素子の組が構成され、同じ組に属する複数の前記三端子スイッチ素子の前記第３の端子がそれぞれ電気的接続手段を介して、それぞれの組に対応して設けられた複数の共通母線に接続され、
    前記三端子スイッチ素子の前記第３の端子がグランドに接続されており、
    それぞれ前記複数の群に対応して設けられ、各々対応する群の複数の前記三端子スイッチ素子の前記第１の端子を駆動するための複数の第１の駆動部と、
    それぞれ前記複数の組に対応して設けられ、各々対応する組の複数の前記三端子スイッチ素子の前記第３の端子を、前記対応する共通母線及び対応する電気的接続手段を介して駆動するための複数の第２の駆動部とを有し、
    前記複数の第１の駆動部が互いに異なるタイミングで、対応する群に属する複数の前記三端子スイッチ素子の前記第１の端子を駆動し、
    前記複数の第２の駆動部が互いに異なる期間に、対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動し、
    前記複数の第２の駆動部の各々は、
    対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動する期間には第１の電位を出力し、
    対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分には、前記第１の電位とは異なる第２の電位を出力し、
    対応する組に属する複数の前記三端子スイッチ素子の前記第３の端子を駆動しない期間のうち、前記第１の駆動部により前記第１の端子が駆動されるタイミングの最初の部分以外の期間には、前記第１の電位及び前記第２の電位と異なる第３の電位を出力する
    駆動回路と、
    前記複数の群の前記複数の三端子スイッチ素子の前記第１の端子を駆動するための第１の駆動信号を生成する回路と、
    前記複数の組の前記複数の三端子スイッチ素子を順番に選択して駆動させるための第２の駆動信号を生成する回路とを備え、
    前記第１の駆動信号に基づいて、前記三端子スイッチ素子の第１の端子に電位を印加し、
    前記第２の駆動信号に基づいて、前記三端子スイッチ素子の第３の端子を駆動する
    駆動装置を備え、
    前記被駆動素子が発光サイリスタであり、
    該発光サイリスタを電子写真プロセスの光プリントヘッドの発光素子として用いたことを特徴とする
    画像形成装置。

Images