JP2009158809A - 発光装置、光プリントヘッドおよび画像形成装置 - Google Patents

Abstract

【課題】非駆動時におけるアノード端子とゲート端子間の逆方向電圧を低減し、以って発光素子の劣化を防止する。
【解決手段】発光サイリスタｄ１の非点灯時、バッファ回路３０１のＰＭＯＳトランジスタ３２２はオフ状態となり、ＮＭＯＳトランジスタ３２１のソース端子電位はそのゲート電位から閾値電圧Ｖｔ分降下した値となる。電源電圧ＶＤＤは５Ｖであり、閾値電圧は約１Ｖである。この場合、バッファ回路３０１からのＨｉｇｈ出力電圧は略４Ｖとなり、発光サイリスタに印加される逆方向電圧が低減され、発光サイリスタｄ１の素子劣化を低減することができる。
【選択図】図８

Description

本発明は、アレイ状の発光素子を駆動するための発光装置、該発光装置を有する光プリントヘッド並びに画像形成装置に関する。

従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようにしている。このような電子写真プリンタにおいては、光源として発光ダイオード（ＬＥＤ）のほかに、発光サイリスタを用いたものが知られている。

光源に発光ダイオードを用いたものでは、駆動回路と発光素子とが１対１に対応するように設けられ、直接アノード端子とカソード端子間に電流を流すか否かにより、発光／非発光の状態を切り替えるようにしている。これに対し、発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、ゲート端子を用いて発光させる素子を指定し、アノード端子とカソード端子間に流す電流により発光パワーを制御するようにしている。このような発光サイリスタを用いた画像形成装置を開示するものとして、例えば、特開２００７−８１０８１号公報が挙げられる。
特開２００７−８１０８１号公報

しかしながら、発光サイリスタを発光素子として用いた場合には、発光サイリスタの駆動に伴い、ゲート駆動を行うバッファ回路の駆動能力がサイリスタを構成するＮＰＮトランジスタの駆動能力よりも大きい場合、発光サイリスタの発光駆動のためにアノード端子から供給される駆動電流の一部がゲート端子を介して流出してしまい、本来のアノード・カソード間電流が減少してしまうことで発光パワーは減少してしまう。また、ゲート駆動を行うバッファ回路の駆動能力を適切に設定したとしても、プリンタの印刷動作に伴い電源電圧ＶＤＤが多少変動することは不可避であり、これによって発光サイリスタの駆動能力は変動してしまい、発光サイリスタの発光パワーも変化して、これを用いるプリンタの印刷品位が著しく低下することになるという問題がある。

また、発光サイリスタを発光素子として用いた場合には、駆動回路と発光素子とは１対Ｎ（Ｎ＞１）に対応するように設けられ、ゲート端子を用いて発光する素子を指定しているが、発光素子の非駆動時においては、駆動回路に接続するアノード端子は低電位になり、他方、ゲート端子は高電位に設定されるので、アノード端子とゲート端子の間に駆動時と逆方向の電圧が印加されることになり、これによるストレスにより発光素子が劣化する惧れがあるという問題があった。

本発明は、非駆動時におけるアノード端子とゲート端子間の逆方向電圧を低減し、以って発光素子の劣化を防止する発光素子、光プリントヘッドおよび画像形成装置を提供することを目的とする。

また本発明は、駆動電流の一部が流出することによる発光パワーの減少を防止するとともに、非駆動時におけるアノード端子とゲート端子間の逆方向電圧を低減し、以って発光素子の劣化を防止する発光素子、光プリントヘッドおよび画像形成装置を提供することを目的とする。

上記課題を解決するために本発明の発光装置は、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる発光装置において、非発光時に前記制御回路により前記第３端子に印加される電圧を低減し、前記第３端子と前記第１端子間の電圧を低減したことを特徴とするものである。

また本発明の発光装置は、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる発光装置において、非発光時において、前記駆動回路により前記第１端子に印加される電圧と前記制御回路により前記第３端子に印加される電圧を略同電位としたことを特徴とする。

本発明の光プリントヘッドは、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、非発光時に前記制御回路により前記第３端子に印加される電圧を低減し、前記第３端子と前記第１端子間の電圧を低減したことを特徴とする。

また本発明の画像形成装置は、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、非発光時に前記制御回路により前記第３端子に印加される電圧を低減し、前記第３端子と前記第１端子間の電圧を低減したことを特徴とする。

上記構成を有する本発明に拠れば、非発光時に発光素子の第３端子に印加される電圧を低減したので、非発光時における第３端子と第１端子間の逆方向電圧を低減でき、発光素子の劣化を防止することができる。

以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は実施例１の光プリントヘッドを示す回路図である。

図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。

そして、セットされている図示しない用紙の有無およびサイズが用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとして光プリントヘッド１９に転送される。光プリントヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられた発光サイリスタを複数個線上に配列したものである。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。

その後、該トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。

次に、光プリントヘッド１９について説明する。本実施例においては、光プリントヘッド１９は発光素子として発光サイリスタを使用している。発光サイリスタはＬＥＤやＬＤ（Laser Diode）と同様の発光メカニズムを有し、化合物半導体（GaAs, GaP, AlGaAs, InGaAsP, InGaAlAs等）でＰＮＰＮ構造を作るものであり、シリコンではサイリスタ、ＳＣＲ（Silicon Controlled Rectifier）として実用化されているものである。

次に図２により光プリントヘッドの構成を説明する。なお図２では説明を簡単にするために発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は４９９２個であり、図２の構成からなる回路素子が総数で４９９２段配列されることになる。

図２において、１９は光プリントヘッドで、破線にて囲んで示す３０はシフトレジスタであって、３１〜３８はフリップフロップ回路、３０１〜３０８はバッファ回路である。またｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。光プリントヘッド１９はＤ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。

シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、バッファ回路３０１の入力端子とも接続される。バッファ回路３０１の出力はシフトレジスタ回路３０のＱ１出力となって、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタ３０のＱ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド１９のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。

印刷制御部１には、駆動回路として、ＰＭＯＳトランジスタ３１１、３１３、ＮＭＯＳトランジスタ３１２、３１４、インバータ回路３１５および制御電圧発生回路３１６が設けられている。ＰＭＯＳトランジスタ３１１のソースは電源ＶＤＤに接続され、そのドレーンはＮＭＯＳトランジスタ３１２のドレーン端子と接続されるとともにＰＭＯＳトランジスタ３１３のゲート端子とも接続される。ＮＭＯＳトランジスタ３１２のソースは制御電圧発生回路３１６の出力である制御電圧Ｖｃｏｎｔ電位と接続されている。

また、ＤＲＶ−ＯＮ信号は発光サイリスタの実際の発光／非発光のタイミングを指令する信号であって、ＰＭＯＳトランジスタ３１１、ＮＭＯＳトランジスタ３１２のゲート端子と接続される一方で、インバータ回路３１５の入力とも接続されている。ＰＭＯＳトランジスタ３１３のソースは電源ＶＤＤと接続され、ＰＭＯＳトランジスタ３１３のドレーン端子は光プリントヘッド１９のＤ端子と接続されるとともに、ＮＭＯＳトランジスタ３１４のドレーン端子とも接続されている。また、ＮＭＯＳトランジスタ３１４のソース端子はグランドと接続され、そのゲート端子はインバータ回路３１５の出力と接続されている。

いま、ＤＲＶ−ＯＮ信号がＬｏｗレベルにある場合を考える。インバータ回路３１５の出力はＨｉｇｈレベルとなり、ＮＭＯＳトランジスタ３１４はオンとなる。また、ＮＭＯＳトランジスタ３１２はオフ状態、ＰＭＯＳトランジスタ３１１はオン状態であり、ＰＭＯＳトランジスタ３１３のゲート・ソース間電圧は略０Ｖとなって該トランジスタ３１３はオフとなる。この結果、光プリントヘッド１９のデータ端子Ｄは略０Ｖの出力となり発光サイリスタの各アノード端子へ流れる電流ＩＯＵＴ２もゼロとなり、発光サイリスタｄ１〜ｄ８は全て非発光状態とすることができる。

また別の場合として、ＤＲＶ−ＯＮ信号がＨｉｇｈレベルとなる場合を考える。このとき、インバータ回路３１５の出力はＬｏｗレベルとなり、ＮＭＯＳトランジスタ３１４はオフとなる。また、ＮＭＯＳトランジスタ３１２はオン状態、ＰＭＯＳトランジスタ３１１はオフ状態であり、ＰＭＯＳトランジスタ３１３のゲート電位は図２に示すＶｃｏｎｔ電位と略等しい値となって、ＰＭＯＳトランジスタ３１３にはドレーン電流が流れる。この結果、光プリントヘッド１９のデータ端子Ｄから発光サイリスタのアノード端子へ流れる電流ＩＯＵＴ２が流れ得ることになり、発光サイリスタｄ１〜ｄ８のうち発光指令されている素子のみが選択的に発光状態となる。

ＰＭＯＳトランジスタ３１３は飽和領域で動作するように、制御電圧発生回路３１６の出力Ｖｃｏｎｔの電位が設定されており、電子デバイス物理の理論により良く知られている様に、このときのドレーン電流Ｉｄは次式で与えられる。即ち、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）²
ここで、Ｋは定数、ＷはＰＭＯＳトランジスタのゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。なお、このときのゲート・ソース間電圧Ｖｇｓは電源電位ＶＤＤと制御電圧Ｖｃｏｎｔ間の電位差に等しく、
Ｖｇｓ＝ＶＤＤ−Ｖｃｏｎｔ
である。このように、ＰＭＯＳトランジスタ３１３のドレーン電流Ｉｄ、すなわち発光サイリスタの駆動電流ＩＯＵＴ２は制御電圧Ｖｃｏｎｔの電位を調整することで所望の値とすることができる。

それに加えて、前記したＰＭＯＳトランジスタ３１３のように、飽和領域で動作するＭＯＳトランジスタにおいては、その素子サイズを適切に設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定する一方で、ゲート・ソース間電圧Ｖｇｓは小さく設定される。

図３は図２に示すバッファ回路３０１〜３０８の構成を示す回路図であり、図３（ａ）はその回路シンボルであり、図３（ｂ）はその内部構成を示す図である。図において、３２１はＮＭＯＳトランジスタ（第２導電型のスイッチ素子）、３２２はＰＭＯＳトランジスタ（第１導電型のスイッチ素子）である。ＮＭＯＳトランジスタ３２１のドレーン端子は電源ＶＤＤと接続され、そのソース端子はバッファ回路の出力端子と接続されるとともに、ＰＭＯＳトランジスタ３２２のソース端子と接続され、ＰＭＯＳトランジスタ３２２のドレーン端子はグランドと接続されている。

またＮＭＯＳトランジスタ３２１とＰＭＯＳトランジスタ３２２のゲート端子同士は接続され、バッファ回路３０１の入力端子と接続されている。図３（ｂ）を参照して明らかなように、実施例１で示すサイリスタのゲート駆動バッファを構成するには２個のトランジスタを要することになる。

図４は図２で示した発光サイリスタの構成を示す図である。図４（ａ）は回路シンボルを示し、アノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇの三つの端子を備えている。図４（ｂ）は図４（ａ）にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタはＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。

まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１２３と、Ｐ型不純物を含ませ成層したＰ型層１２２と、Ｎ型不純物を含ませたＮ型層１２１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。次いで、最上層のＮ型層の一部に公知のフォトリソグラフィー法により選択的にＰ型不純物領域１２４を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域１２３の一部を露出させ、該領域１２３に金属配線を形成してカソード電極を形成する。それと同時にＰ型領域１２４とＮ型領域１２１にもそれぞれアノード電極とゲート電極が形成される。

図４（ｃ）は発光サイリスタの別の形態を示す。本構成においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１２３と，Ｐ型不純物を含ませ成層したＰ型層１２２と、Ｎ型不純物を含ませたＮ型層１２１と、Ｐ型不純物を含ませ成層したＰ型層１２５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。

さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域１２３の一部を露出させ、該領域１２３に金属配線を形成してカソード電極を形成する。同様に、最上層となるＰ型領域１２５の一部を露出させ、該領域１２５に金属配線を形成してアノード電極を形成する。それと同時にＮ型領域１２１にゲート電極が形成される。

図４（ｄ）は図（ｂ）、（ｃ）と対比させて描いた発光サイリスタの等価回路である。発光サイリスタはＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタのアノード端子Ａに相当し、ＰＮＰトランジスタ６１のベースがサイリスタのゲート端子Ｇに対応しており、該端子はＮＰＮトランジスタ６２のコレクタとも接続される。またＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタのカソード端子Ｋに相当している。

前述したサイリスタ素子は、たとえば特開２００７−８１０８１号で開示されているエピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したＩＣウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。

図５は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図５において、１３１はプリント配線板、１３２はシフトレジスタが集積されたＩＣチップであり、１３３は該素子上に配置された発光サイリスタ列を示す。また１３４はボンディングワイヤーを示し、ＩＣチップ１３２のシフトレジスタの各端子とプリント配線板１３１上の図示しない配線パッドとを接続している。

図６は光プリントヘッド１９の構成を概略的に示す断面図である。図６に示されるように、光プリントヘッド１９は、ベース部材１４１と、ベース部材１４１にて固定されたプリント配線板１３１と、柱状の光学素子を多数配列してなるロッドレンズアレイ１４２と、ロッドレンズアレイ１４２を保持するホルダ１４３と、プリント配線板１３１、ベース部材１４１およびホルダ１４３とを固定するクランプ部材１４４、１４５とで構成される。

次に実施例１の動作を説明する。図７は図２で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における１ライン走査の状況を示し、図２の発光サイリスタｄ１〜ｄ８を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図２のＳＩ端子をＨｉｇｈレベルとしておきクロック端子ＳＣＫにシフトレジスタ３０の段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ３０のＱ１〜Ｑ８の全出力はＨｉｇｈレベルとなる。

図２、図７において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路３１に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路３１の出力であるＱ１はＬｏｗレベルへと遷移する。クロック信号ＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力端子ＳＩは再びＨｉｇｈレベルに戻される。

さて、Ｑ１出力がＬｏｗレベルとなると、サイリスタｄ１のゲート電位を低下させる。次いで時刻ｔ４にてデータ入力端子Ｄの信号がＨｉｇｈとされる。これによりサイリスタｄ１のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ１はターンオンして発光状態となる。サイリスタｄ１による発光状態は主としてアノード・カソード間に流れる電流によるので、一度ターンオンしたサイリスタｄ１をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ５においてデータ端子Ｄの電位をＬｏｗとしている。

また前述したように、サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図２のＤ端子の駆動源として定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。

なお図７ではサイリスタｄ１を発光させるために時刻ｔ４でデータ端子ＤをＨｉｇｈレベルとし、消灯させるために時刻ｔ５でＬｏｗレベルとしているが、サイリスタｄ１を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ入力ＤをＬｏｗレベルのままとすれば良い。このように、データ入力Ｄの値により発光サイリスタｄ１の発光、非発光状態を切り替えることができる。

次いで、時刻ｔ６においてクロック信号ＳＣＫが立ち上がる。このときシフトデータ入力端子ＳＩはＨｉｇｈレベルとなっているので、これより僅かに遅れてＱ１端子出力はＨｉｇｈレベルへと遷移する一方で、Ｑ２端子出力はＬｏｗレベルに変化する。次いで時刻ｔ７においてデータ入力端子Ｄの信号がＨｉｇｈとされる。これによりサイリスタｄ２のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ２はターンオンして発光状態となる。サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流値によるので、一度ターンオンしたサイリスタｄ２をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻ｔ８においてデータ端子Ｄの電位をＬｏｗとしている。

上記説明で明らかなように、図７に示すＳＣＫクロック信号１、２、３、４、５、６、７、８の立ち上がりごとに、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の各出力は順次１出力だけがＬｏｗレベルとなり、他の出力はＨｉｇｈレベルである。このためデータ信号ＤがＨｉｇｈレベルのとき、Ｑ１からＱ８の端子に接続されるサイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力がＬｏｗレベルとなっているものだけが選択的に発光させられることになる。

上述の説明において、サイリスタｄ１〜ｄ８をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加することもできる。

図８は図２に示した回路からｄ１の１素子分について抜き出して、その動作を説明する回路図である。図８（ａ）は図２のうちフリップフロップ回路３１、バッファ回路３０１、発光サイリスタｄ１を抜き出して示す。図中に実線矢印にてアノード電流Ｉａおよびカソード電流Ｉｋを示し、破線矢印にてゲート電流Ｉｇの流れる経路を示している。

図８（ｂ）は図８（ａ）と対応する図であり、その内部の構成を示している。図８（ｂ）において、破線で囲まれる３０１はバッファ回路であり、一点鎖線で囲まれたｄ１は発光サイリスタである。発光サイリスタは良く知られているように、Ｐ型半導体層とＮ型半導体層とを交互に積層してＰＮＰＮ構造としたものであり、その等価回路は図８（ｂ）に示すように、また図４で説明したように、ＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタｄ１のアノード端子に相当し、ＰＮＰトランジスタ６１のベースがサイリスタｄ１のゲート端子に対応しており、該端子はＮＰＮトランジスタ６２のコレクタとも接続される。またＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタｄ１のカソード端子に相当するものであって、グランドと接続されている。

図７を用いて説明したように、サイリスタｄ１を発光させる場合、フリップフロップ回路３１のＱ出力はＬｏｗレベルとされる。このとき、ＮＭＯＳトランジスタ３２１はオフ、ＰＭＯＳトランジスタ３２２はオンとなって、ゲート端子Ｇの電位はＨｉｇｈレベルから降下して、ＰＭＯＳトランジスタの閾値電圧Ｖｔに略等しい電位となる。なお典型的な例ではＰＭＯＳトランジスタの閾値電圧は約１Ｖである。

発光サイリスタｄ１がターンオンするとき、Ｄ端子を介して定電流駆動されることでその端子電位が上昇する。これに伴い、破線矢印にて示すゲート電流Ｉｇが流れ、ＰＮＰトランジスタ６１にはベース電流を生じて該トランジスタはオンとなる。それにより生じたコレクタ電流は図中でＩｋ１として示す電流となって、ＮＰＮトランジスタ６２のベース電流を生じる。該電流によりＮＰＮトランジスタ６２はオン状態となり、図中でＩｋ２として示すコレクタ電流を生じる。この電流はＰＮＰトランジスタ６１のベースを流れることで該素子のオン状態を継続させることになる。

発光サイリスタｄ１の動作はアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタｄ１の発光時にはＮＰＮトランジスタ６２はオン状態となっていて、そのコレクタ・エミッタ間電圧はＶｃｅとなっている。このコレクタ・エミッタ間電圧は素子の物理的形状やＮＰＮトランジスタ６２のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と呼ばれ、典型的な例では０．２Ｖ〜０．８Ｖである。

一方、図７のタイムチャートで示したように、このときのゲート電位はＬｏｗレベルであって、端子Ｄを介して駆動されるアノード電流の一部はゲート電流Ｉｇとなってバッファ回路３０１を介してグランド側へと流れる。ここで仮想的に、バッファ回路３０１の出力とサイリスタｄ１のゲート端子間の接続を一旦切り離して考えることにすると、ＰＭＯＳトランジス３２２のオン状態においては、バッファ回路３０１の出力電位は前述した飽和電圧Ｖｔと略等しい約１Ｖである。

一方、サイリスタｄ１を構成するＮＰＮトランジスタ６２のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の典型例は０．２Ｖ〜０．８Ｖであるので、オン状態にあるサイリスタのアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れるＩｋ２、Ｉｋ１となって、ゲート端子からバッファ回路３０１を介してグランドへ至る電流Ｉｇは生じない。

従来技術の課題で説明したように、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまうと、この分の発光出力が減少する要因となっていた。それに対して、図８の構成のゲート駆動回路においては、オン状態にあるサイリスタのゲート端子の電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。

次に発光サイリスタが非発光状態にある場合を考える。図７のタイムチャートで示したように、このときのゲート電位はＨｉｇｈレベルにある。例えば、図７の時刻ｔ２から時刻ｔ６の間において、Ｑ１信号はＬｏｗレベルにあり発光サイリスタｄ１は駆動可能な状態にあるが、時刻ｔ６におけるＳＣＫ信号の立ち上がりによりＱ１信号はＨｉｇｈレベルと遷移している。この場合、図８のフリップフロップ回路３１のＱ出力はＨｉｇｈレベルであり、その出力電位は電源電位ＶＤＤに略等しい値となっている。

このとき、ＰＭＯＳトランジスタ３２２はオフ状態となり、ＮＭＯＳトランジスタ３２１のソース端子電位はそのゲート電位から閾値電圧Ｖｔ分降下した値となる。前述したように、典型的なケースでは電源電圧ＶＤＤは５Ｖであり、閾値電圧Ｖｔは約１Ｖである。この場合、バッファ回路３０１からのＨｉｇｈ出力電圧は略４Ｖとなる。

従来構成のバッファ回路の場合を考えると、発光サイリスタのゲート駆動素子はＣＭＯＳインバータ回路が用いられ、そのＨｉｇｈレベル出力はＶＤＤ電源電圧と略等しい５Ｖである。発光サイリスタの非点灯状態にあっては、発光サイリスタのアノード端子電位はグランド電位と略等しい０Ｖにあるので、発光サイリスタを構成するＰＮＰトランジスタ６１のエミッタ・ベース間には略５Ｖの逆方向電圧が印加されることになる。

ところが、発光素子に用いられるＡｌＧａＡｓ基材の半導体素子においては、良好な発光特性を得るために高濃度の不純物量に設定されており、この様なケースにおいてはそのブレークダウン電圧が低下せざるを得ない。典型的な例では前記ブレークダウン電圧はたかだが８Ｖ程度にすぎず、前記した略５Ｖの逆電圧印加は該電圧に対して十分なマージンを有しているとはいえない。また発光素子に用いられるＧａＡｓ等の化合物半導体においては、その結晶欠陥を完全に無くすことが困難であり、該欠陥箇所に過電圧印加などのストレスを加えることで前記欠陥が経時的に成長して発光特性に影響を与える現象があり、素子劣化として知られている。この観点から、前記したような発光素子を構成するＰＮ接合部への逆方向印加電圧は低減することが好ましい。

これに対して、実施例１の構成においては、電源電圧ＶＤＤは５Ｖであり、閾値電圧Ｖｔは約１Ｖであるので、非発光時におけるバッファ回路３０１からのＨｉｇｈ出力電圧は略４Ｖとなる。この結果、発光サイリスタの非発光状態にあっては、図８（ｂ）の発光サイリスタｄ１のアノード端子電位はグランド電位と略等しい０Ｖにあるので、発光サイリスタを構成するＰＮＰトランジスタ６１のエミッタ・ベース間に印加される逆方向電圧は略４Ｖにまで低減されることになり、発光サイリスタｄ１の素子劣化をより低減することができる。

以上説明したように実施例１によれば、発光サイリスタおよびその駆動回路において、オン状態にある発光サイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決して、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。またゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことも可能となる。

また、実施例１の構成とすることで、発光サイリスタが非発光状態にあるときに、アノード・ゲート間に印加される逆方向電圧を略４Ｖにまで低減することができ、発光サイリスタの素子劣化をより低減することができ、その信頼性をより向上できるという効果をも得られるのである。

次に実施例２を説明する。実施例２は実施例１で説明した光プリントヘッド（図２）に対して、発光サイリスタのアノード端子の駆動回路を別の構成としたものである。光プリントヘッド１９の構成は実施例１における構成と同様とし、その個別の説明は省略する。なお、駆動タイムチャートも実施例１におけるものと（図７）と同様である。図９は実施例２の光プリントヘッドおよび印刷制御部４１とその周辺の構成を示す回路図である。図９においては説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は４９９２個であり、図９の構成からなる回路素子が総数でそれぞれ４９９２段配列されることになる。

図９において、１９は光プリントヘッド、４１は印刷制御部、３００は印刷制御部４１と光プリントヘッド１９とを接続する接続ケーブルを示している。光プリントヘッド１９において、破線で囲んで示す３０はシフトレジスタであって、３１〜３８はフリップフロップ回路、３０１〜３０８はバッファ回路である。ｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。光プリントヘッド１９にはＤ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは前記発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。

シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、バッファ回路３０１の入力とも接続される。バッファ回路３０１の出力はシフトレジスタ回路３０のＱ１出力となっていて、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタ３０のＱ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド１９のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。

印刷制御部４１において、３１１、３１３、３３１はＰＭＯＳトランジスタ（第１導電型のスイッチ素子）、３１２はＮＭＯＳトランジスタ、３１６は制御電圧発生回路であって図中Ｖｃｏｎｔとして示した制御電圧を発生させる。ＰＭＯＳトランジスタ３１１のソースは電源ＶＤＤに接続され、そのドレーンはＮＭＯＳトランジスタ３１２のドレーン端子と接続されるとともにＰＭＯＳトランジスタ３１３のゲート端子とも接続される。ＮＭＯＳトランジスタ３１２のソースは前記Ｖｃｏｎｔ電位と接続されている。

またＤＲＶ−ＯＮ信号は発光サイリスタの実際の発光／非発光のタイミングを指令する信号であって、ＰＭＯＳトランジスタ３１１、ＮＭＯＳトランジスタ３１２のゲート端子と接続される。ＰＭＯＳトランジスタ３１３のソースは電源ＶＤＤと接続され、ドレーン端子は光プリントヘッド１９のＤ端子と接続されるとともに、ＰＭＯＳトランジスタ３３１のソース端子とも接続されている。またＰＭＯＳトランジスタ３３１のドレーン端子はグランドと接続されている。

図１０は実施例２におけるアノード駆動回路の動作を説明する回路図である。図１０において、いま、ＤＲＶ−ＯＮ信号がＬｏｗレベルにあるとき、ＰＭＯＳトランジスタ３１１はオンとなる。またＮＭＯＳトランジスタ３１２はオフ状態であり、ＰＭＯＳトランジスタ３１３のゲート・ソース間電圧は略０Ｖとなって該トランジスタ３１３はオフとなる。

このとき、ＰＭＯＳトランジスタ３３１のゲート電位は略０Ｖであって、そのソース電位はＰＭＯＳトランジスタの閾値電圧Ｖｔに略等しい値にまで降下することになる。この結果、光プリントヘッド１９のデータ端子Ｄは閾値電圧Ｖｔに略等しい約１Ｖの出力となり、この電圧は発光サイリスタのターンオン保持電圧よりも十分小さく、アノード端子へ流れる電流ＩＯＵＴ２も略ゼロとなり、発光サイリスタｄ１〜ｄ８は全て非発光状態とすることができる。

別の場合として、ＤＲＶ−ＯＮ信号がＨｉｇｈレベルとなる場合を考える。このときＰＭＯＳトランジスタ３１１、３３１はオフとなる。また、ＮＭＯＳトランジスタ３１２はオン状態となり、ＰＭＯＳトランジスタ３１３のゲート電位は制御電圧発生回路３１６の出力であるＶｃｏｎｔ電位と略等しい値となって該トランジスタ３１３にはドレーン電流が生じる。この結果、光プリントヘッド１９のデータ端子Ｄから発光サイリスタのアノード端子へ流れる電流ＩＯＵＴ２が流れ得ることになり、発光サイリスタｄ１〜ｄ８のうち発光指令されている素子のみが選択的に発光状態となる。

ＰＭＯＳトランジスタ３１３は飽和領域で動作するように、前記Ｖｃｏｎｔの電位が設定されており、電子デバイス物理の理論により良く知られている様に、このときのドレーン電流Ｉｄは次式で与えられる。即ち、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）²
ここで、Ｋは定数、ＷはＰＭＯＳトランジスタのゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。なおこのときのＶｇｓ電圧は電源電位ＶＤＤと制御電圧Ｖｃｏｎｔ間の電位差に等しく、
Ｖｇｓ＝ＶＤＤ−Ｖｃｏｎｔ
である。このように、ＰＭＯＳトランジスタ３１３のドレーン電流Ｉｄ、すなわち発光サイリスタの駆動電流ＩＯＵＴ２は前記Ｖｃｏｎｔ電位を調整することで所望の値とすることができる。

それに加えて、上述のＰＭＯＳトランジスタ３１３のように、飽和領域で動作するＭＯＳトランジスタにおいては、その素子サイズを適切に設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定する一方で、前記Ｖｇｓ電圧は小さく設定される。

図１０において発光サイリスタが非発光状態にある場合を考える。図７のタイムチャートを用いて説明したように、このときのゲート電位はＨｉｇｈレベルにある。例えば、図７の時刻ｔ２から時刻ｔ６の間において、Ｑ１信号はＬｏｗレベルにあり発光サイリスタｄ１は駆動可能な状態にあるが、時刻ｔ６におけるＳＣＫ信号の立ち上がりによりＱ１信号はＨｉｇｈレベルと遷移している。この場合、図１０のフリップフロップ回路３１のＱ出力はＨｉｇｈレベルであり、その出力電位は電源電位ＶＤＤに略等しい値となっている。このとき、図８に示すＰＭＯＳトランジスタ３２２はオフ状態となり、ＮＭＯＳトランジスタ３２１のソース端子電位はそのゲート電位から閾値電圧Ｖｔ分降下した値となる。

前述したように、典型的なケースではＶＤＤ電源電圧は５Ｖであり、閾値電圧Ｖｔは約１Ｖである。この場合、バッファ回路３０１からのＨｉｇｈ出力電圧は約４Ｖとなる。上述したように、発光サイリスタの非発光状態にあっては、図１０のデータ端子Ｄ（アノード端子）電位はＬｏｗレベルとなり、ＰＭＯＳトランジスタ３３１の閾値電圧と略等しい約１Ｖとなる。また実施例１で説明したように、この場合におけるバッファ回路３０１の出力電位は略４Ｖに等しく、発光サイリスタｄ１のアノード端子電位は略１Ｖとなっているので、そのアノード・ゲート間電圧Ｖａｇは前記両電圧の差である３Ｖとなる。この結果、発光サイリスタｄ１を構成するＰＮＰトランジスタ６１のエミッタ・ベース間には約３Ｖの逆方向電圧が印加されていることになる。

一般的に、発光素子に用いられるＡｌＧａＡｓ基材の半導体素子においては、良好な発光特性を得るために高濃度の不純物量に設定されており、この様なケースにおいてはそのブレークダウン電圧は低下せざるを得ず、前記電圧に対して十分なマージンを確保するためには前記したようなＰＮ接合部への逆方向印加電圧は低減することが好ましい。実施例２の構成においては、発光サイリスタを構成するＰＮＰトランジスタ６１のエミッタ・ベース間に印加される逆方向電圧は略３Ｖにまで低減されることになり、発光サイリスタｄ１の素子劣化をより低減することができる。

以上説明したように実施例２においては、発光サイリスタおよびその駆動回路において、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決することができる。また、ゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことも可能となる。

また実施例２の構成とすることで、非発光状態にあるときにアノード・ゲート間に印加される逆方向電圧を約３Ｖにまで低減することができるという効果を得られるのである。これにより、発光サイリスタの素子劣化をより低減することができ、その信頼性をより向上できる効果がある。

図１１は実施例３の光プリントヘッドの構成を示す回路図であり、光プリントヘッド５１は発光素子として発光サイリスタを用いる。なお図１１では説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドにおいては、発光素子の総数は４９９２個であり、図１１の構成からなる発光素子、フリップフロップ回路、バッファ回路等の回路素子が総数でそれぞれ４９９２段配列されることになる。

図１１において、５１は光プリントヘッドである。図１１には示していないが、実施例３において、光プリントヘッド５１には、図２に示した実施例１の印刷制御部１でも、あるいは図９に示した実施例２の印刷制御部４１でも組み合わせることが可能である。光プリントヘッド５１は、シフトレジスタ３０、フリップフロック回路３１〜３８およびバッファ回路４０１〜４０８が設けられる。なお、後述するように実施例３の構成においては、実施例１で説明したバッファ回路における入力端子に加えて第２の入力端子を設けている。

ｄ１〜ｄ８は発光サイリスタであって、アノードＡ、カソードＫ、ゲートＧの三つの端子を備える。光プリントヘッド５１は、Ｄ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは前記発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、Ｑ出力端子は次段のフリップフロップ３２のＤ入力と接続される一方で、バッファ回路４０１の第１の入力端子とも接続される。

バッファ回路４０１の出力はシフトレジスタ回路３０のＱ１出力となっていて、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。バッファ回路４０１〜４０８の第２の入力端子はそれぞれ接続され、光プリントヘッド５１のデータ端子Ｄと接続される。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド５１のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。

図１２は実施例３のバッファ回路４０１〜４０８の構成を示す回路図であり、図１２（ａ）は回路シンボルであり、第１の入力端子Ａ、第２の入力端子Ｂ、出力端子Ｙを備えている。図１２（ｂ）はバッファ回路の内部構成を示す回路図である。図１２（ｂ）において、３２１はＮＭＯＳトランジスタ、３２２はＰＭＯＳトランジスタである。ＮＭＯＳトランジスタ３２１のドレーン端子は本バッファ回路の第２の入力端子である端子Ｂと接続され、ＮＭＯＳトランジスタ３２１のソース端子はバッファ回路の出力端子Ｙと接続されるとともに、ＰＭＯＳトランジスタ３２２のソース端子と接続され、ＰＭＯＳトランジスタ３２２のドレーン端子はグランドと接続されている。図１２（ｂ）を参照して明らかなように、実施例３で示すサイリスタゲート駆動用バッファを構成するには２個のトランジスタを要することになる。

次に実施例３の動作を説明する。図１３は図１１に示した回路から発光サイリスタｄ１の１素子およびその周辺部を抜き出して、その動作を説明するものである。図１３（ａ）は図１１のうちフリップフロップ回路３１、バッファ回路４０１、発光サイリスタｄ１を抜き出して示す。また、図中に実線矢印にてアノード電流Ｉａおよびカソード電流Ｉｋを示し、破線矢印にてゲート電流Ｉｇの流れる経路を示している。

図１３（ｂ）は図１３（ａ）と対応する図であり、その内部の構成を示している。破線で囲まれる４０１はバッファ回路であり、一点鎖線で囲まれたｄ１は発光サイリスタである。サイリスタは良く知られているように、Ｐ型半導体層とＮ型半導体層とを交互に積層してＰＮＰＮ構造としたものであり、その等価回路は図１３（ｂ）に示すように、ＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタｄ１のアノード端子Ａに相当し、ＰＮＰトランジスタ６１のベースがサイリスタｄ１のゲート端子Ｇに対応しており、このゲート端子はＮＰＮトランジスタ６２のコレクタとも接続される。またＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタｄ１のカソード端子Ｋに相当するものであって、グランドと接続されている。

図７を用いて説明したように、発光サイリスタｄ１を発光させる場合、フリップフロップ回路３１のＱ出力はＬｏｗレベルとされる。このとき、ＮＭＯＳトランジスタ３２１はオフ、ＰＭＯＳトランジスタ３２２はオンとなって、ゲート端子Ｇの電位はＨｉｇｈレベルから降下して、ＰＭＯＳトランジスタの閾値電圧Ｖｔに略等しい電位にまで降下する。典型的な例では閾値電圧は約１Ｖである。

発光サイリスタがターンオンするとき、光プリントヘッド５１のデータ端子Ｄを介して定電流駆動されることでその端子電位が上昇する。これに伴い、破線矢印にて示すゲート電流Ｉｇが流れ、ＰＮＰトランジスタ６１にはベース電流を生じて該トランジスタはオンとなる。それにより生じたコレクタ電流は図中でＩｋ１として示す電流となって、ＮＰＮトランジスタ６２のベース電流を生じ該トランジスタはオン状態となる。この結果、図中でＩｋ２として示すコレクタ電流を生じる。この電流はＰＮＰトランジスタ６１のベースを流れることで該素子のオン状態を継続させることになる。

発光サイリスタｄ１の動作はアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタｄ１の発光時にはＮＰＮトランジスタ６２はオン状態となっていて、そのコレクタ・エミッタ間電圧はＶｃｅとなっている。このコレクタ・エミッタ間電圧は、素子の物理的形状やＮＰＮトランジスタ６２のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と呼ばれ、典型的な例では０．２Ｖ〜０．８Ｖである。

一方、図７のタイムチャートで示したように、このときの発光サイリスタｄ１のゲート電位はＬｏｗレベルであって、データ端子Ｄを介して駆動されるアノード電流の一部はゲート電流Ｉｇとなってバッファ回路４０１を介してグランド側へと流れる。ここで仮想的に、バッファ回路４０１の出力とサイリスタｄ１のゲート端子間の接続を一旦切り離して考えることにすると、ＰＭＯＳトランジス３２２のオン状態においては、バッファ回路４０１の出力電位は前述したＶｔ電圧と略等しい約１Ｖである。

一方、サイリスタｄ１を構成するＮＰＮトランジスタ６２のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の典型例は０．２Ｖ〜０．８Ｖであるので、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れるＩｋ２、Ｉｋ１となって、ゲート端子Ｇからバッファ回路４０１を介してグランドへ至る電流Ｉｇは生じないことが判る。

課題の項で説明したように、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまうと、この分の発光出力が減少する要因となっていた。これに対して実施例３における図１３の構成のゲート駆動回路においては、オン状態にあるサイリスタのゲート端子の電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。

一方、発光サイリスタが非発光状態にある場合を考える。図７のタイムチャートで示したように、このときのゲート電位はＨｉｇｈレベルにある。例えば、図７の時刻ｔ２から時刻ｔ６の間において、シフトレジスタ３０の出力Ｑ１信号はＬｏｗレベルにあり発光サイリスタｄ１は駆動可能な状態にあるが、時刻ｔ６におけるクロック信号ＳＣＫの立ち上がりによりＱ１信号はＨｉｇｈレベルと遷移している。

この場合、図１３のフリップフロップ回路３１のＱ出力はＨｉｇｈレベルであり、その出力電位は電源電位ＶＤＤに略等しい値となっている。このとき，ＰＭＯＳトランジスタ３２２はオフ状態、ＮＭＯＳトランジスタ３２１はオン状態となるのであるが、ＮＭＯＳトランジスタ３２１のドレーン端子は発光サイリスタｄ１のアノード端子Ａと接続されており、そのドレーン端子電位は発光サイリスタｄ１のアノード電位と等しい。また、ＮＭＯＳトランジスタ３２１はオン状態とされるので、ドレーン・ソース間電圧は略０Ｖとなる。この結果、発光サイリスタｄ１のアノード端子Ａとゲート端子Ｇの間に印加される電圧は略０Ｖとなる。

なお、発光サイリスタｄ１の非発光状態にあっては、図１３（ｂ）のアノード端子Ａの電位は実施例１の構成においてはグランド電位と略等しい０Ｖであり、実施例２の構成においてはＰＭＯＳトランジスタの閾値電圧と略等しい約１Ｖとなっており、発光サイリスタｄ１を構成するＮＰＮトランジスタ６２のコレクタ・エミッタ間には高々略１Ｖ程度の電圧印加となっていることが判る。

一般に、発光素子に用いられるＡｌＧａＡｓ基材の半導体素子においては、良好な発光特性を得るために高濃度の不純物量に設定されており、この様なケースにおいてはそのブレークダウン電圧が低下せざるを得ず、前記電圧に対して十分なマージンを確保するためには前記したＰＮ接合部への逆方向印加電圧は可能な限り低減することが好ましい。

実施例１、実施例２における場合と比較してみると、実施例１の構成を用いる典型例ではＶＤＤ電源電圧は５Ｖであり、閾値電圧Ｖｔは略１Ｖであり、ゲート駆動用バッファ回路からのＨｉｇｈ出力電圧は略４Ｖであった。発光サイリスタの非発光状態にあっては、そのアノード端子電位はグランド電位と略等しい０Ｖにあるので、発光サイリスタを構成するＰＮＰトランジスタ６１のエミッタ・ベース間に印加される逆方向電圧は略４Ｖにまで低減されていた。

また実施例２の構成を用いる典型例ではＶＤＤ電源電圧は５Ｖであり、閾値電圧Ｖｔは略１Ｖであり、ゲート端子駆動のためのバッファ回路からのＨｉｇｈ出力電圧は略４Ｖであった。発光サイリスタの非発光状態にあっては、そのアノード端子電位はＰＭＯＳトランジスタの閾値電圧と略等しい約１Ｖにあるので、発光サイリスタを構成するＰＮＰトランジスタ６１のエミッタ・ベース間に印加される逆方向電圧は略３Ｖにまで低減されている。

これに対して実施例３の構成においては、発光サイリスタｄ１のアノード端子Ａとゲート端子Ｇの間に印加される電圧は略０Ｖとなっていて、ＰＮ接合部への逆電圧印加はなくなっており、発光サイリスタの素子劣化をより低減することができて、より好ましい構成となっている。

以上説明したように、実施例３においては、発光サイリスタおよびその駆動回路において、オン状態にある発光サイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決することができる。また、発光サイリスタのゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことも可能となる。

それに加えて実施例３の構成によれば、非発光状態にあるときの発光サイリスタのアノード・ゲート間への逆方向電圧印加を防止することができて、これによる発光サイリスタの素子劣化をより低減することができ、その信頼性をより向上できるという効果を得られるのである。

以上述べたように、本発明の実施例１乃至実施例３では、駆動回路として光源に発光サイリスタを用いた電子写真プリンタにおける光プリントヘッドへ適用する場合について説明したが、同様の方法で、光源に有機ＥＬ素子を用いた有機ＥＬヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することが出来る。

本発明に係る電子写真プリンタを示すブロック図である。 実施例１の光プリントヘッドを示す回路図である。 実施例１のバッファ回路を示す回路図である。 実施例１の発行サイリスタの構成を示す図である。 光プリントヘッドの基板ユニットの斜視図である。 光プリントヘッドの構成を概略的に示す断面図である。 実施例１の動作を示すタイムチャートである。 実施例１の発光サイリスタの動作を示す回路図である。 実施例２の光プリントヘッドを示す回路図である。 実施例２の発光サイリスタの動作を示す回路図である。 実施例３の光プリントヘッドを示す回路図である。 実施例３のバッファ回路を示す回路図である。 実施例３の発光サイリスタの動作を示す回路図である。

符号の説明

１、４１ 印刷制御部
１９、５１ 光プリントヘッド
３１〜３８ フリップフロップ
３０１〜３０８、４０１〜４０８ バッファ回路
３２１ ＮＭＯＳトランジスタ
３２２ ＰＭＯＳトランジスタ
ｄ１〜ｄ８ 発光サイリスタ

Claims (11)

1. 第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる発光装置において、
   非発光時に前記制御回路により前記第３端子に印加される電圧を低減し、前記第３端子と前記第１端子間の電圧を低減したことを特徴とする発光装置。
2. 前記制御回路はバッファ回路で構成され、
   前記バッファ回路の出力電圧は、電源電圧を第１導電型のスイッチ素子の閾値電圧分降下させた電圧である請求項１記載の発光装置。
3. 前記バッファ回路は、第１導電型のスイッチ素子と第２導電型のスイッチ素子とから構成され、前記第１導電型のスイッチ素子の第１端子と前記第２導電型のスイッチ素子の第１端子が接続されて前記発光素子の第３端子に接続され、前記第１導電型のスイッチ素子の第２端子はグランドと接続され、前記第２導電型のスイッチ素子の第２端子は電源と接続される請求項２記載の発光装置。
4. 前記駆動回路は、非発光時において前記第１端子に第１導電型のスイッチ素子の閾値電圧に略等しい電圧を印加する請求項２記載の発光装置。
5. 前記バッファ回路は、第１導電型のスイッチ素子と第２導電型のスイッチ素子とから構成され、前記第１導電型のスイッチ素子の第１端子と前記第２導電型のスイッチ素子の第１端子が接続されて前記発光素子の第３端子に接続され、前記第１導電型のスイッチ素子の第２端子はグランドと接続され、前記第２導電型のスイッチ素子の第２端子は電源と接続され、
   前記駆動回路は、第１導電型の第１、第２のスイッチ素子を有し、前記第１のスイッチ素子の第１端子は電源と接続され、前記第１のスイッチ素子の第２端子は前記第２のスイッチ素子の第１端子と接続されるとともに前記発光素子の第１端子と接続され、前記第２のスイッチ素子の第２端子はグランドと接続される請求項４記載の発光装置。
6. 第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる発光装置において、
   非発光時において、前記駆動回路により前記第１端子に印加される電圧と前記制御回路により前記第３端子に印加される電圧を略同電位としたことを特徴とする発光装置。
7. 前記バッファ回路は、第１導電型のスイッチ素子と第２導電型のスイッチ素子とから構成され、前記第１導電型のスイッチ素子の第１端子と前記第２導電型のスイッチ素子の第１端子が接続されて前記発光素子の第３端子に接続され、前記第１導電型のスイッチ素子の第２端子はグランドと接続され、前記第２導電型のスイッチ素子の第２端子は前記発光素子の第１端子と接続される請求項６記載の発光装置。
8. 第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、
   非発光時に前記制御回路により前記第３端子に印加される電圧を低減し、前記第３端子と前記第１端子間の電圧を低減したことを特徴とする光プリントヘッド。
9. 第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、
   非発光時において、前記駆動回路により前記第１端子に印加される電圧と前記制御回路により前記第３端子に印加される電圧を略同電位としたことを特徴とする光プリントヘッド。
10. 第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、
    非発光時に前記制御回路により前記第３端子に印加される電圧を低減し、前記第３端子と前記第１端子間の電圧を低減したことを特徴とする画像形成装置。
11. 第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、
    非発光時において、前記駆動回路により前記第１端子に印加される電圧と前記制御回路により前記第３端子に印加される電圧を略同電位としたことを特徴とする画像形成装置。

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