JP2009154381A - 発光装置、光プリントヘッドおよび画像形成装置 - Google Patents
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Abstract
【課題】発光サイリスタのゲート端子電位を過剰に低下させることなく、無効なゲート電流を削減して発光出力の増加を図る。
【解決手段】発光サイリスタd1を駆動するバッファ回路101に、PMOSトランジスタ112、113を設ける。サイリスタd1を発光させる場合、PMOSトランジスタ112はオフ、PMOSトランジスタ113はオンとなって、発光サイリスタd1のゲート端子Gの電位はPMOSトランジスタの閾値電圧Vtに略等しい電位になる。これにより、オン状態にあるサイリスタd1のアノード端子から供給される駆動電流は、NPNトランジスタ62のコレクタやPNPトランジスタ61のコレクタ側に流れる電流Ik2、Ik1となって、ゲート端子からバッファ回路101を介してグランドへ至る電流Igは生じない。
【選択図】図8
【解決手段】発光サイリスタd1を駆動するバッファ回路101に、PMOSトランジスタ112、113を設ける。サイリスタd1を発光させる場合、PMOSトランジスタ112はオフ、PMOSトランジスタ113はオンとなって、発光サイリスタd1のゲート端子Gの電位はPMOSトランジスタの閾値電圧Vtに略等しい電位になる。これにより、オン状態にあるサイリスタd1のアノード端子から供給される駆動電流は、NPNトランジスタ62のコレクタやPNPトランジスタ61のコレクタ側に流れる電流Ik2、Ik1となって、ゲート端子からバッファ回路101を介してグランドへ至る電流Igは生じない。
【選択図】図8
Description
本発明は、アレイ状の発光素子を駆動するための発光装置、該発光装置を有する光プリントヘッド並びに画像形成装置に関する。
従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。このような電子写真プリンタでは、光源として発光ダイオード(LED)のほかに、発光サイリスタを用いたものが知られている。
光源に発光ダイオードを用いたものでは、駆動回路により直接アノード端子とカソード端子間に電流を流すか否かにより、発光/非発光の状態を切り替えるのに対し、発光サイリスタを用いたものでは、アノード端子とカソード端子間に電圧をかけておき、駆動回路によりゲート端子に印加する電圧を変化させて発光/非発光の状態を切り替えるようにしている。このような発光サイリスタを用いた画像形成装置を開示するものとして、例えば、特開2007−81081号公報が挙げられる。従来の発光サイリスタを用いた画像形成装置の駆動回路について、以下、図面を用いて説明する。
図13は従来の光プリントヘッドを示す回路図である。図13において、光プリントヘッド19には、シフトレジスタ30が設けられ、シフトレジスタ30にはフリップフロップ回路31〜38およびバッファ回路41〜48が設けられている。またd1〜d8は発光サイリスタであり、発光サイリスタd1〜d8はアノード、カソード、ゲートの3つの端子を備えている。
光プリントヘッド19は、D、SI、SCKの3個の入力信号端子を備えられており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子、Dは各発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。シリアルデータ入力端子SIはフリップフロップ31のD入力端子と接続され、フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力端子と接続される一方で、バッファ回路41の入力端子とも接続される。
バッファ回路41の出力はシフトレジスタ30のQ1出力となっていて、発光サイリスタd1のゲート端子と接続される。シフトレジスタのQ2〜Q8についても同様である。シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続され、光プリントヘッド19のデータ端子Dは発光サイリスタd1〜d8のアノードと接続されている。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
図14は駆動回路を示す回路図で、図13に示す複数の発光サイリスタのうち1つの素子についての駆動回路を示す。図14(a)は図13に示す回路のうちフリップフロップ回路31、バッファ回路41、発光サイリスタd1を抜き出して示す。図中に矢印にてアノード電流Ia、カソード電流Ikを示し、破線矢印にてゲート電流Igの流れる経路を示している。図14(b)は図14(a)と対応する図であり、バッファ回路41の内部および発光サイリスタd1の内部の構成を示している。
図14(b)において、破線で示すバッファ回路41は、PMOSトランジスタ51とNMOSトランジスタ52とで構成される第1のインバータと、PMOSトランジスタ53とNMOSトランジスタ54とで構成される第2のインバータとを縦続に接続してなる。また図14(b)に示す一点鎖線で囲まれたd1は前述した発光サイリスタである。サイリスタは良く知られているように、P型半導体層とN型半導体層とを交互に積層してPNPN構造としたものであり、その等価回路は図14(b)に示すように、PNPトランジスタ61とNPNトランジスタ62とからなり、PNPトランジスタ61のエミッタがサイリスタd1のアノード端子に相当し、PNPトランジスタ61のベースがサイリスタd1のゲート端子に対応しており、該ゲート端子はNPNトランジスタ62のコレクタとも接続される。またPNPトランジスタ61のコレクタはNPNトランジスタ62のベースと接続され、NPNトランジスタ62のエミッタはサイリスタd1のカソード端子に相当するものであって、グランドと接続されている。
発光サイリスタd1を発光させる場合、フリップフロップ回路31のQ出力はLowレベルとされる。このとき、バッファ回路41のPMOSトランジスタ51はオン、NMOSトランジスタ52はオフとなって第1のインバータ出力はHighレベルとなる。またこのとき、PMOSトランジスタ53はオフ、NMOSトランジスタ54はオンとなって、第2のインバータ回路の出力はLowレベルとなる。
次いで、D信号電位が上昇してサイリスタd1がオンとなる場合を考えよう。このとき、図14(b)の破線矢印にて経路を示すように、ゲート電流Igが流れる。このゲート電流Igは、PNPトランジスタ61のベース電流に相当するものであり、この電流によりPNPトランジスタ61はオン状態へと遷移する。これに伴い、一点鎖線矢印にて示すように、PNPトランジスタ61にはコレクタ電流を生じ、該コレクタ電流はNPNトランジスタ62のベースへと流入し、図中Ik1として示す電流を生じる。この電流によりNPNトランジスタ62はオンしてコレクタ電流Ik2を生じる。このコレクタ電流Ik2は、PNPトランジスタ61のベースを流れることになって該PNPトランジスタ61のオン状態をいっそう確かなものとする。
発光サイリスタd1の動作はそのアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタd1の発光時にはNPNトランジスタ62はオン状態となっていて、そのコレクタ・エミッタ間電圧はVceとなっている。このコレクタ・エミッタ間電圧は素子の物理的形状やNPNトランジスタ62のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Vce(sat)と呼ばれ、典型的な例では0.2V〜0.8Vである。
一方、このときの発光サイリスタd1のゲート電位はLowレベルであって、端子Dを介して駆動されるアノード電流の一部はゲート電流Igとなってバッファ回路41を介してグランド側へと流れる。ここで仮想的に、バッファ回路41の出力とサイリスタd1のゲート端子間の接続を一旦切り離して考えることにすると、NMOSトランジスタ54のオン状態において、その駆動能力と前記ゲート電流Igとで定まる出力電圧VoLが前記コレクタ・エミッタ間飽和Vce(sat)よりも小さい場合には、サイリスタd1のアノード電流のうちゲート端子を介してNMOSトランジスタ54側へ流出する電流Igの割合が増し、NPNトランジスタ62のコレクタ電流Ik2やPNPトランジスタ61のコレクタ電流Ik1の割合が減少することになる。
前述したように、サイリスタを構成するNPNトランジスタ62のコレクタ・エミッタ間飽和電圧Vce(sat)の典型例は0.2V〜0.8Vである。これに対して、バッファ回路41のPMOSトランジスタ53とNMOSトランジスタ54とで構成されるインバータ回路の出力は、電源電圧VDDに略等しい値からグランド電位(0V)に略等しい電位の間を遷移する。この結果、NMOSトランジスタ54の駆動能力はNPNトランジスタ62の駆動能力よりも大きいことになり、サイリスタd1のアノード端子から供給される駆動電流の多くはNPNトランジスタ62のコレクタやPNPトランジスタ61のコレクタ側ではなく、サイリスタd1のゲート端子を介してNMOSトランジスタ54側へ流れてしまうことになる。
特開2007−81081号公報
発光サイリスタの駆動に伴い、ゲート駆動を行うバッファ回路の駆動能力がサイリスタを構成するNPNトランジスタの駆動能力よりも大きい場合、発光サイリスタの発光駆動のためにアノード端子から供給される駆動電流の一部がゲート端子を介して流出してしまい、本来のアノード・カソード間電流が減少してしまうことで発光パワーは減少してしまう。
また、ゲート駆動を行うバッファ回路の駆動能力を適切に設定したとしても、プリンタの印刷動作に伴い電源電圧VDDが多少変動することは不可避であり、これによって発光サイリスタの駆動能力は変動してしまい、発光サイリスタの発光パワーも変化して、これを用いるプリンタの印刷品位が著しく低下することになるという問題がある。
本発明は、上記課題を解決して、発光サイリスタのゲート端子電位を過剰に低下させることなく、無効なゲート電流を削減して発光出力の増加を図ることができる駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
また本発明は、ゲート電流を削減することにより、電源電圧や周囲温度等によるゲート電流の変動を小さくし、以って駆動電流の変動を小さくしてプリンタ印刷結果に生じる濃度むらを無くすことを可能とする駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
上記課題を解決するために本発明の発光装置は、第1端子が駆動回路に接続され、第2端子がグランドに接続され、第3端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第1端子から前記第3端子へ電流を流すことにより前記発光素子を発光させる発光装置において、前記制御回路は、発光時に前記第2端子に発生する電圧より高い電圧を前記第3端子に印加することを特徴とするものである。
本発明の光プリントヘッドは、第1端子が駆動回路に接続され、第2端子がグランドに接続され、第3端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第1端子から前記第3端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、前記制御回路は、発光時に前記第2端子に発生する電圧より高い電圧を前記第3端子に印加することを特徴とするものである。
また本発明の画像形成装置は、第1端子が駆動回路に接続され、第2端子がグランドに接続され、第3端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第1端子から前記第3端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、前記制御回路は、発光時に前記第2端子に発生する電圧より高い電圧を前記第3端子に印加することを特徴とする。
上記構成を有する本発明に拠れば、発光時における発光素子の制御電極を過剰に低下させることがなくなり、無効な電流を削減できることで発光出力の増加を図ることができる。また前記電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することで印刷結果に生じる濃度むらを無くすことが可能となる。
以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図1は本発明に係る電子写真プリンタを示すブロック図、図2は実施例1の光プリントヘッドを示す回路図である。
図1において、1はマイクロプロセッサ、ROM、RAM、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配列したもの)SG2等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
制御信号SG1によって印刷指示を受信すると、印刷制御部1は、先ず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。次に、ドライバ2を介して現像・転写プロセス用モータ(PM)3を回転させ、同時にチャージ信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行う。
そして、セットされている図示しない用紙の有無および種類が用紙残量センサ8、用紙サイズセンサ9によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ(PM)5はドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ6が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
印刷制御部1は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、上位コントローラからビデオ信号SG2を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部1に受信されたビデオ信号SG2は、印刷データ信号HD−DATAとして光プリントヘッド91に転送される。光プリントヘッド91はそれぞれ1ドット(ピクセル)の印刷のために設けられた発光サイリスタを複数個線上に配列したものである。
ビデオ信号SG2の送受信は、印刷ライン毎に行われる。光プリントヘッド91によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器27において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
その後、該トナー像は転写器28に送られ、一方、転写信号SG4によってプラス電位に転写用高圧電源26がオンになり、転写器28は感光体ドラムと転写器28との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ7を通過してプリンタの外部に排出される。
印刷制御部1は用紙サイズセンサ9、用紙吸入口センサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出口センサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像・転写プロセス用モータ3の回転を停止させる。以後、前記の動作を繰り返す。
次に、光プリントヘッド91について説明する。本実施例においては、光プリントヘッド91は発光素子として発光サイリスタを使用している。発光サイリスタはLEDやLD(Laser Diode)と同様の発光メカニズムを有し、化合物半導体(GaAs, GaP, AlGaAs, InGaAsP, InGaAlAs等)でPNPN構造を作るものであり、シリコンではサイリスタ、SCR(Silicon Controlled Rectifier)として実用化されているものである。
次に図2により光プリントヘッドの構成を説明する。なお図2では説明を簡単にするために発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は4992個であり、図2の構成からなる回路素子が総数で4992段配列されることになる。
図2において、91は光プリントヘッドで、破線にて囲んで示す100はシフトレジスタであって、31〜38はフリップフロップ回路、101〜108はバッファ回路である。またd1〜d8は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。光プリントヘッド91はD、SI、SCKの3個の入力信号端子を備えており、SIはシフトレジスタ100へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子、Dは前記発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
シリアルデータ端子SIはフリップフロップ31のD入力端子と接続され、フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力端子と接続される一方で、バッファ回路101の入力端子とも接続される。バッファ回路101の出力はシフトレジスタ回路100のQ1出力となって、発光サイリスタd1のゲート端子と接続される。シフトレジスタ100のQ2〜Q8についても同様である。シフトレジスタ100のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続され、光プリントヘッド91のデータ端子Dは発光サイリスタd1〜d8のアノードと接続されている。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
図3は図2で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における1ライン走査の状況を示し、図2の発光サイリスタd1〜d8を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図2のSI端子をHighレベルとしておきクロック端子SCKにシフトレジスタの段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタのQ1〜Q8の全出力はHighレベルとなる。
図3の説明に戻ると、1ライン分の走査に先立ち、時刻t1においてシフトデータ入力端子SIはLowレベルとされる。次いで時刻t2においてクロック信号SCKの第1パルスが入力される。SCK信号が立ち上がると、前記SI信号はシフトレジスタの第1段のフリップフロップ回路31に取り込まれ、これより僅かに遅れて第1段のフリップフロップ回路31の出力であるQ1はLowレベルへと遷移する。クロック信号SCKが立ち上がったあとで、時刻t3にてシフトデータ入力は再びHighレベルに戻される。
さて、Q1出力がLowレベルとなると、サイリスタd1のゲート電位を低下させる。次いで時刻t4にてデータ入力端子Dの信号がHighとされる。これによりサイリスタd1のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd1はターンオンして発光状態となる。サイリスタd1による発光状態は主としてアノード・カソード間に流れる電流によるので、一度ターンオンしたサイリスタd1をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻t5においてデータ端子Dの電位をLowとしている。
また前述したように、サイリスタd1〜d8の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図2のD端子の駆動源として定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
なお図3ではサイリスタd1を発光させるために時刻t4でデータ端子DをHighレベルとし、消灯させるために時刻t5でLowレベルとしているが、サイリスタd1を発光させる必要がない場合には時刻t4からt5の間もデータ入力DをLowレベルのままとすれば良い。このように、データ入力Dの値により発光サイリスタd1の発光、非発光状態を切り替えることができる。
次いで、時刻t6においてクロック信号SCKが立ち上がる。このときシフトデータ入力端子SIはHighレベルとなっているので、これより僅かに遅れてQ1端子出力はHighレベルへと遷移する一方で、Q2端子出力はLowレベルに変化する。次いで時刻t7においてデータ入力端子Dの信号がHighとされる。これによりサイリスタd2のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd2はターンオンして発光状態となる。サイリスタd2による発光状態は主としてアノード・カソード間に流れる電流値によるので、一度ターンオンしたサイリスタd2をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻t8においてデータ端子Dの電位をLowとしている。
上記説明で明らかなように、図3に示すSCKクロック信号1,2,3,4,5,6,7,8の立ち上がりごとに,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8の各出力は順次1出力だけがLowレベルとなり、他の出力はHighレベルである。このためデータ信号DがHighレベルのとき、Q1からQ8の端子に接続されるサイリスタd1〜d8のうち、対応するQ1〜Q8出力がLowレベルとなっているものだけが選択的に発光させられることになる。
上述の説明において、サイリスタd1〜d8をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加することもできる。
図4は図2において示したバッファ回路101〜108の構成を示す回路図である。図4(a)は回路シンボルであり、図4(b)はその内部構成を示す図である。図4(b)において、110、111はインバータ回路で、112、113はPMOSトランジスタである。インバータ回路110の出力はPMOSトランジスタ112のゲート端子とインバータ回路111の入力と接続され、インバータ回路111の出力はPMOSトランジスタ113のゲート端子と接続される。一方、PMOSトランジスタ112のソース端子は電源VDDと接続され、そのドレーン端子はバッファ回路101の出力端子と接続されるとともに、PMOSトランジスタ113のソース端子と接続され、PMOSトランジスタ113のドレーン端子はグランドと接続されている。
図4(c)は図4(b)に対応する図であって、その構成をより詳細に記載したものである。図4(c)において、114、116はPMOSトランジスタで、115、117はNMOSトランジスタであり、PMOSトランジスタ114とNMOSトランジスタ115とでインバータ回路110を構成し,PMOSトランジスタ116とNMOSトランジスタ117とでインバータ回路111を構成している。PMOSトランジスタ114とNMOSトランジスタ115のゲート端子同士は接続され、前記インバータ回路110の入力端子に相当している。
PMOSトランジスタ114のソースは電源VDDと接続され、NMOSトランジスタ115のソースはグランドと接続され、PMOSトランジスタ114とNMOSトランジスタ115のドレーン端子同士は接続されて、前記インバータ回路110の出力端子に相当している。PMOSトランジスタ116とNMOSトランジスタ117のゲート端子同士は接続され、前記インバータ回路111の入力端子に相当している。
PMOSトランジスタ116のソースは電源VDDと接続され、NMOSトランジスタ117のソースはグランドと接続され、PMOSトランジスタ116とNMOSトランジスタ117のドレーン端子同士は接続されて、前記インバータ回路111の出力端子に相当している。図4(c)を参照して明らかなように、実施例1で示すサイリスタゲート駆動用バッファを構成するには6個のトランジスタを要することになる。
図5は図2で示した発光サイリスタの構成を示す図である。図5(a)は回路シンボルを示し、アノード端子A、カソード端子K、ゲート端子Gと三つの端子を備えている。図5(b)は図5(a)にて示した発光サイリスタの断面構造を示す図である。図5(b)に示す発光サイリスタはGaAsウェハー基材を用い、公知のMO−CVD(Metal Organic-Chemical Vapor Deposition)法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。
まず、所定のバッファ層や犠牲層(図示しない)をエピタキシャル成長させた後、AlGaAs基材にN型不純物を含ませたN型層123と、P型不純物を含ませ成層したP型層122と、N型不純物を含ませたN型層121とを順に積層させたNPNの3層構造のウェハーを構成する。次いで、最上層のN型層121の一部に公知のフォトリソグラフィー法により選択的にP型不純物領域124を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるN型領域123の一部を露出させ、該領域に金属配線を形成してカソード電極(K)を形成する。それと同時にP型領域124とN型領域121にもそれぞれアノード電極(A)とゲート電極(G)が形成される。
図5(c)は発光サイリスタの別の形態を示す。図5(c)に示す構成においては、GaAsウェハー基材を用い、公知のMO−CVD法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層(図示しない)をエピタキシャル成長させた後、AlGaAs基材にN型不純物を含ませたN型層123と、P型不純物を含ませ成層したP型層122と、N型不純物を含ませたN型層121と、P型不純物を含ませ成層したP型層125を順に積層させたPNPNの4層構造のウェハーを構成する。
さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるN型領域123の一部を露出させ、該領域123に金属配線を形成してカソード電極(K)を形成する。同様に、最上層となるP型領域125の一部を露出させ、該領域に金属配線を形成してアノード電極(A)を形成する。それと同時にN型領域121にゲート電極(G)が形成される。
図5(d)は図5(b)、(c)の発光サイリスタと対比させて描いた発光サイリスタの等価回路である。図5(d)において、発光サイリスタはPNPトランジスタ61とNPNトランジスタ62とからなり、PNPトランジスタ61のエミッタがサイリスタのアノード端子Aに相当し、PNPトランジスタ61のベースがサイリスタのゲート端子Gに対応しており、PNPトランジスタ61のベース端子はNPNトランジスタ62のコレクタとも接続される。また、PNPトランジスタ61のコレクタはNPNトランジスタ62のベースと接続され、NPNトランジスタ62のエミッタはサイリスタのカソード端子Kに相当している。
前述したサイリスタ素子は、たとえば特許文献1(特開2007−81081号公報)に開示されているエピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したICウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。
図6は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図6において、131はプリント配線板、132はシフトレジスタが集積されたICチップであり、133は該素子上に配置された発光サイリスタ列を示す。また134はボンディングワイヤーを示し、ICチップ132上のシフトレジスタの各端子とプリント配線板131上の配線パッドとを接続している。
図7は光プリントヘッド91の構成を概略的に示す断面図である。図7に示されるように、光プリントヘッド91は、ベース部材141と、ベース部材141にて固定され、ICチップ132を搭載したプリント配線板131と、柱状の光学素子を多数配列してなるロッドレンズアレイ142と、ロッドレンズアレイ142を保持するホルダ143と、プリント配線板131、ベース部材141、ホルダ143とを固定するクランプ部材144、145とで構成される。
次に実施例1の動作を説明する。図8は図2に示す回路から発光サイリスタd1の1素子分について抜き出して、その動作を説明するものである。図8(a)は図2に示すもののうちフリップフロップ回路31、バッファ回路101、発光サイリスタd1を抜き出して示す。図中に実線矢印にてアノード電流Ia、カソード電流Ikを示しており、破線矢印にてゲート電流Igの流れる経路を示している。
図8(b)は図8(a)と対応する図であり、その内部の構成を示している。図8(b)において、破線で囲まれる101はバッファ回路であり、一点鎖線で囲まれたd1は発光サイリスタである。サイリスタは良く知られているように、P型半導体層とN型半導体層とを交互に積層してPNPN構造としたものであり、その等価回路は図8(b)に示すように、PNPトランジスタ61とNPNトランジスタ62とからなり、PNPトランジスタ61のエミッタがサイリスタd1のアノード端子に相当し、PNPトランジスタ61のベースがサイリスタd1のゲート端子に対応しており、PNPトランジスタ61のベース端子はNPNトランジスタ62のコレクタとも接続される。
また、PNPトランジスタ61のコレクタはNPNトランジスタ62のベースと接続され、NPNトランジスタ62のエミッタはサイリスタd1のカソード端子に相当するものであって、グランドと接続されている。図3を用いて説明したように、サイリスタd1を発光させる場合、フリップフロップ回路31のQ出力をLowレベルとされる。このとき、インバータ回路110の出力はHighレベルとなり、インバータ回路111の出力はLowレベルとなる。またこのとき、PMOSトランジスタ112はオフ、PMOSトランジスタ113はオンとなって、ゲート端子Gの電位は略VDD電位から降下して、PMOSトランジスタの閾値電圧Vtに略等しい電位になる。なお、典型的な例では前記閾値電圧は1Vである。
発光サイリスタがターンオンするとき、D端子を介して定電流駆動されることでその端子電位が上昇する。これに伴い、破線矢印にて示すゲート電流Igが流れ、PNPトランジスタ61にはベース電流を生じて該トランジスタ61はオンとなる。これにより生じたコレクタ電流は、図中でIk1として示す電流となって、NPNトランジスタ62のベース電流を生じる。このベース電流によりNPNトランジスタ62はオン状態となり、図中にIk2として示すコレクタ電流を生じる。この電流はPNPトランジスタ61のベースを流れることで該素子61のオン状態を継続させることになる。
発光サイリスタd1の動作はアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタd1の発光時にはNPNトランジスタ62はオン状態となっていて、そのコレクタ・エミッタ間電圧はVceとなっている。このコレクタ・エミッタ間電圧は、素子の物理的形状やNPNトランジスタ62のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Vce(sat)と呼ばれ、典型的な例では0.2V〜0.8Vである。
一方、図3のタイムチャートで示したように、このときのゲート電位はLowレベルであって、端子Dを介して駆動されるアノード電流の一部はゲート電流Igとなってバッファ回路101を介してグランド側へと流れる。ここで仮想的に、バッファ回路101の出力とサイリスタd1のゲート端子間の接続を一旦切り離して考えることにすると、PMOSトランジス113のオン状態においては、バッファ回路101の出力電位は前述したPMOSトランジスタの閾値電圧Vtと略等しい約1Vである。
一方、サイリスタd1を構成するNPNトランジスタのコレクタ・エミッタ間飽和電圧Vce(sat)の典型例は0.2V〜0.8Vであるので、オン状態にあるサイリスタd1のアノード端子から供給される駆動電流は、NPNトランジスタ62のコレクタやPNPトランジスタ61のコレクタ側に流れる電流Ik2、Ik1となって、ゲート端子からバッファ回路101を介してグランドへ至る電流Igは生じないことが判る。
従来技術の構成(図14)においては、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい、該電流は無視できず、発光出力が減少する要因となっていた。これに対して、本実施例の図8に示すゲート駆動回路においては、オン状態にあるサイリスタのゲート端子の電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。
以上説明したように実施例1によれば、発光サイリスタおよびその駆動回路において、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決して、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。またゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことも可能となる。
[変形例]
[変形例]
図9は実施例1の変形例を示す回路図である。図9において、1は印刷制御部であって、図1に示す印刷制御部1に対応している。91は光プリントヘッド、100はシフトレジスタ、d1〜d8は発光サイリスタである。また、153は印刷制御部1と光プリントヘッド91とを接続する接続ケーブルを示し、記号−>>−は接続ケーブルとの接続コネクタを示している。また151は印刷制御部1の内部に設けられたD/Aコンバータ回路、152は基準抵抗を示し、その抵抗値が図中にRrefとして記載されている。
D/Aコンバータ回路151は、データ入力端子D7〜D0と、クロック端子CK、基準電流設定端子FSAと、駆動電流の出力端子IOUTを備えている。データ入力端子D7〜D0には、図示しない制御回路からクロック信号CLKと同期してデジタルデータが入力され、そのデータ値に応じた電流値がIOUT端子から出力される。なお図9には前記電流値を矢印と共にIOUT2として記載している。
また、図示しない基準電圧源を備え、その出力電圧VrefがD/Aコンバータ回路151の図示しない入力端子へ印加されている。このVref電圧と前記基準抵抗Rrefとで決まる基準電流Iref=Vref/Rrefが、前記データ入力端子D7〜D0への指令データが最大であるときのフルスケール電流となり、該電流と前記8ビットのデータ信号値とに応じて256段階に定まる電流がIOUT端子から出力される。
図10は図9に示した回路の動作を示すタイムチャートである。図10において、図中の信号D7〜D0やIOUT等信号に記載された数値は、動作説明のための数値例であって16進数で表記されたものである。本図ではプリンタでの印刷動作時における1ライン走査の状況を示し、図9に示した発光サイリスタd1〜d8を順次点灯させる場合の動作を示している。なお本図では図示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図9のSI端子をHighレベルとしておきクロック端子SCKにシフトレジスタ段数に相当する個数のクロックパルスを入力する。これによりシフトレジスタ100の出力Q1〜Q8は全てHighレベルとなる。
図10において、1ライン分の走査に先立ち、時刻t1においてシフトデータ入力端子SIはLowレベルとされる。次いで時刻t2において、クロック信号SCKの第1パルスが入力される。SCK信号が立ち上がると、前記SI信号はシフトレジスタの第1段のフリップフロップ回路31に取り込まれ、これより僅かに遅れてQ1出力がLowレベルへと遷移する。クロック信号SCKが立ち上がった後、時刻t3にてシフトデータ入力端子SIは再びHighレベルに戻される。
さて、Q1出力がLowレベルとなると、これによりサイリスタd1のゲート電位が低下することになる。図10の例では、これにほぼ同期してD/Aコンバータ151のデータ入力として16進数表記で30なるデータが入力されている。次いで、時刻t4にてD/Aコンバータ151のクロック信号CLKが立ち下がり、前記データ入力端子に与えられたデータ30を内部に取り込み、この数値に比例する駆動電流IOUT2を出力する。この出力によりサイリスタd1のアノード・ゲート端子間に電位差を生じ、これによるゲート電流によってサイリスタd1はターンオンして発光状態となる。
サイリスタd1〜d8の発光出力は主としてそのアノード・カソード間に流れる電流による。このため、図9のD/Aコンバータ151として定電流特性を備える回路とすることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
一度ターンオンしたサイリスタd1をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため、データ端子D7〜D0への入力データを00としたあとで、時刻t5においてクロック信号を立ち下げることで、00なるデータをD/Aコンバータ151内に取り込ませる。これにより僅かに遅れてIOUT端子からの出力電流は前記00なるデータに対応して電流値ゼロとなり、サイリスタd1はオフ状態となる。なお図10においては、サイリスタd1を発光させるために時刻t4でデータ端子D7〜D0のデータ30を取り込んで、それに対応する駆動電流値を出力し、消灯させるために時刻t5でデータ00を取り込ませることで駆動電流値をゼロとして消灯させているが、サイリスタd1を発光させる必要のない場合には、時刻t4から時刻t5の間もデータ端子D7〜D0への入力データを00のままとすれば良い。
このように、データ入力D7〜D0の値により発光サイリスタd1の発光/非発光状態を切り替えることができることはもちろん、データ入力された256段階の電流指令値に応じて、その駆動電流値を変化させることができる。次いで、時刻t6においてクロック信号SCKが立ち上がる。このとき、シフトデータ入力端子SIはHighレベルとなっているので,これより僅かに遅れてQ1端子出力はHighレベルへと遷移する一方で、Q2端子出力はLowレベルに変化する。
またこのとき、データ入力D7〜D0には60なるデータが入力されている。次いで、時刻t7において、クロック信号CLKが立ち下がり、前記した60なるデータをD/Aコンバータの内部に取り込ませる。これにより、わずかに遅れて、IOUT端子には前記60なるデータに応じた駆動電流出力が発生することになる。これによりサイリスタd2にはアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd2はターンオンして発光状態となる。
サイリスタd2による発光状態は主としてアノード・カソード間に流れる電流によるので、一度ターンオンしたサイリスタd2をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このためデータ端子D7〜D0のデータを00として、時刻t8においてクロック信号CLKを立ち下げて、その電流指令データをD/Aコンバータ内部に取り込む。この結果、IOUT端子の駆動電流はゼロとなって、サイリスタd2はターンオフさせられる。
上記説明で明らかなように、図10に示すSCKクロック信号1,2,3,4,5,6,7,8の立ち上がり毎に、Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8の各出力は順次1つの出力だけがLowレベルとなり、他の出力はHighレベルとなる。このため、データ信号D7〜D0が非ゼロのとき、Q1からQ8の端子に接続されるサイリスタd1〜d8のうち、対応するQ1〜Q8出力がLowレベルとなっているものだけが選択的に発光させられることになる。またD/Aコンバータ151中に取り込まれるデータ信号D7〜D0がゼロのときには、サイリスタを非発光状態とできることはもちろんである。
次に実施例2を説明する。実施例2は実施例1に示した光プリントヘッド(図2)に対して、発光サイリスタのゲート端子駆動用バッファ回路(101〜108)を別の構成としたものである。図11は実施例2のゲート駆動用バッファ回路の構成を示す図である。実施例2においては、ゲート端子駆動用バッファ回路について、図2とは記号を変えて、201〜208として説明する。図11(a)はゲート駆動用バッファ回路201の回路シンボルを示し、図11(b)はその内部構成を示す図である。
図11(b)において、110はインバータ回路、112、113はPMOSトランジスタで、211はNMOSトランジスタである。インバータ回路110の入力端子は、図11(a)に示すバッファ回路201の入力端子に相当し、インバータ回路110の出力は、PMOSトランジスタ112のゲート端子とNMOSトランジスタ211のゲート端子とに接続される。PMOSトランジスタ112のソースは電源VDDと接続され、そのドレーン端子はバッファ回路201の出力となっている。またバッファ回路201の出力は、PMOSトランジスタ113のソース端子とも接続され、PMOSトランジスタ113のドレーン端子はNMOSトランジスタ211のドレーン端子と接続され、NMOSトランジスタ211のソース端子はグランドと接続されている。PMOSトランジスタ113のゲートはグランドに接続されている。
図11(c)は図11(b)に対応する図であって、その構成をより詳細に記載したものである。図11(c)において、114はPMOSトランジスタ、115はNMOSトランジスタであり、PMOSトランジスタ114とNMOSトランジスタ115とでインバータ回路110を構成し、PMOSトランジスタ114とNMOSトランジスタ115のゲート端子は接続され、インバータ回路110の入力端子に相当している。またPMOSトランジスタ114のソースは電源VDDと接続され、PMOSトランジスタ114とNMOSトランジスタ115のドレーン端子同士は接続されてインバータ回路110の出力端子に相当し、NMOSトランジスタ115のソースはグランドに接続されている。
図11(c)を参照して明らかなように、実施例2で示すサイリスタゲート駆動用バッファを構成するには5個のトランジスタを要することになり、6個のトランジスタで構成される実施例1の回路と比較してトランジスタの所要数が少なくなり、それに要するICチップの占有面積が削減され、製造コスト面でより改善された構成となっていることが判る。
次に実施例2の動作を説明する。図12は実施例2におけるゲート駆動回路の動作を説明するものであり、図2に示した回路からサイリスタd1の1素子分について抜き出して示している。図12(a)は、フリップフロップ回路31、バッファ回路201、発光サイリスタd1を抜き出して示す。図中に実線矢印にてアノード電流Ia、カソード電流Ikを示し、破線矢印にてゲート電流Igの流れる経路を示している。
図12(b)は図12(a)に対応する図であり、その内部の構成を示している。図12(b)において、破線で囲まれる201はバッファ回路であり、一点鎖線で囲まれたd1は発光サイリスタである。サイリスタは良く知られているように、P型半導体層とN型半導体層とを交互に積層してPNPN構造としたものであり、その等価回路は図12(b)に示すように、PNPトランジスタ61とNPNトランジスタ62とからなり、PNPトランジスタ61のエミッタがサイリスタd1のアノード端子に相当し、PNPトランジスタ61のベースがサイリスタd1のゲート端子に対応しており、PNPトランジスタ61のベース端子はNPNトランジスタ62のコレクタとも接続される。またPNPトランジスタ61のコレクタはNPNトランジスタ62のベースと接続され、NPNトランジスタ62のエミッタはサイリスタd1のカソード端子に相当するものであって、グランドと接続されている。
まずフリップフロップ回路の出力がHighレベルの場合を考えよう。バッファ回路201の入力はHighレベルとなり、その内部にあるインバータ回路110の出力はLowレベルとなり、PMOSトランジスタ112はオンし、NMOSトランジスタ211はオフとなって、バッファ回路201の出力は電源電位VDDに略等しい値となる。
次いで図3を用いて説明したように、サイリスタd1を発光させる場合、フリップフロップ回路31のQ出力はLowレベルとされる。このとき、インバータ回路110の出力はHighレベルとなる。これによりPMOSトランジスタ112はオフ、NMOSトランジスタ211はオンとなる。PMOSトランジスタ113のゲートはグランドと接続されているので、図12(b)中に矢印にて示したように、PMOSトランジスタ113のゲート・ソース間電圧が該素子の閾値電圧Vtを超えると該素子のドレーン・ソース間は導通状態となって、サイリスタのアノード端子に接続されている駆動データがオンであるとき、破線矢印にて示す経路でゲート電流Igが流れ、該サイリスタはターンオンすることになる。なお典型的な例では前記閾値電圧Vtは約1Vである。この結果、バッファ回路201の出力は当初のVDD電位に略等しい電位から、閾値電圧Vtに略等しい電位にまで降下することになる。
サイリスタd1の内部に立ち入って、更にその動作を詳述する。発光サイリスタがターンオンするとき、D端子を介して定電流駆動されることでその端子電位が上昇する。これに伴い、破線矢印にて示すゲート電流Igが流れ、PNPトランジスタ61にはベース電流を生じて該トランジスタはオンとなる。これにより生じたコレクタ電流は図中でIk1として示す電流となり、NPNトランジスタ62のベース電流を生じる。該電流によりNPNトランジスタはオン状態となり、図中でIk2として示すコレクタ電流を生じる。またこの電流はPNPトランジスタ61のベースを流れることで該素子のオン状態を継続させることになる。
発光サイリスタd1の動作はアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタd1の発光時にはNPNトランジスタ62はオン状態となっていて、そのコレクタ・エミッタ間電圧はVceとなっている。該電圧は素子の物理的形状やNPNトランジスタ62のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Vce(sat)と呼ばれ、典型的な例では0.2V〜0.8Vである。
一方、図3のタイムチャートを用いて説明したように、このときのサイリスタのゲート電位はLowレベルであって、端子Dを介して駆動されるアノード電流の一部はゲート電流Igとなってバッファ回路201を介してグランド側へと流れる。ここで仮想的に、バッファ回路201の出力とサイリスタd1のゲート端子間の接続をいったん切り離して考えることにすると、PMOSトランジス113のオン状態においては、バッファ回路201の出力電位は前述した閾値電圧Vtと略等しい約1Vである。
一方、サイリスタd1を構成するNPNトランジスタ62のコレクタ・エミッタ間飽和電圧Vce(sat)の典型例は0.2V〜0.8Vである。このため前記したバッファ回路201の出力電位は、NPNトランジスタ62のコレクタ・エミッタ間飽和電圧Vce(sat)まで降下することはなく、サイリスタd1がオン状態で安定した後には、サイリスタのアノード端子から供給される駆動電流は、NPNトランジスタ62のコレクタやPNPトランジスタ61のコレクタ側に流れるIk2、Ik1となって、ゲート端子からバッファ回路201を介してグランドへ至る電流Igは生じないことが判る。
従来技術の構成(図14)においては、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい、該電流は無視できず、発光出力が減少する要因となっていた。これに対して実施例2の構成のゲート駆動回路においては、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。
それに加えて、図11(c)に示したゲート駆動用バッファ回路は、実施例1の構成である図4(c)の回路と比べ、それを構成するに要するトランジスタが1素子少ないにも拘らず、実質的に同等の回路機能を発揮することができる。この結果、バッファ回路を構成するに要するICチップの占有面積が削減され、製造コストの低減をはかることができるのである。
以上説明したように実施例2に拠れば、発光サイリスタおよびその駆動回路において、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決し、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。またゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことが可能となる。
それに加えて、実施例2の構成にて示したゲート駆動用バッファ回路は、実施例1における構成で示した回路と比べ、それを構成するに要するトランジスタ数を削減することが可能となって、それを構成するに要するICチップの占有面積が削減され、製造コストの低減をもはかることができるのである。
以上述べたように、本発明の実施例1および実施例2では、駆動回路として光源に発光サイリスタを用いた電子写真プリンタにおける光プリントヘッドへ適用する場合について説明したが、同様の方法で、光源に有機EL素子を用いた有機ELヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することが出来る。
1 印刷制御部
19 光プリントヘッド
31〜38 フリップフロップ
101〜108 バッファ回路
112、113 PMOSトランジスタ
211 NMOSトランジスタ
d1〜d8 発光サイリスタ
19 光プリントヘッド
31〜38 フリップフロップ
101〜108 バッファ回路
112、113 PMOSトランジスタ
211 NMOSトランジスタ
d1〜d8 発光サイリスタ
Claims (6)
- 第1端子が駆動回路に接続され、第2端子がグランドに接続され、第3端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第1端子から前記第3端子へ電流を流すことにより前記発光素子を発光させる発光装置において、
前記制御回路は、発光時に前記第2端子に発生する電圧より高い電圧を前記第3端子に印加することを特徴とする発光装置。 - 前記制御回路は、第1導電型からなる第1、第2のスイッチ素子を有し、前記第1のスイッチ素子の第1端子は電源と接続され、前記第2のスイッチ素子の第2端子はグランドと接続され、前記第1のスイッチ素子の第2端子と前記第2のスイッチ素子の第1端子とが接続されて前記発光素子の前記第3端子と接続されるバッファ回路である請求項1記載の発光装置。
- 前記制御回路は、第1導電型からなる第1、第2のスイッチ素子と、第2導電型からなる第3のスイッチ素子とを有し、前記第1のスイッチ素子の第1端子は電源と接続され、前記第3のスイッチ素子の第1端子はグランドと接続され、前記第2のスイッチ素子の第1端子と前記第1のスイッチ素子の第2端子とが接続され、前記第2のスイッチ素子の第2端子は前記第3のスイッチ素子の第2端子と接続され、前記第2のスイッチ素子の第1端子と前記発光素子の前記第3端子と接続される請求項1記載の発光装置。
- 前記制御回路により前記第3端子に印加される電圧は前記第1導電型スイッチ素子の閾値電圧である請求項2又は3記載の発光装置。
- 第1端子が駆動回路に接続され、第2端子がグランドに接続され、第3端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第1端子から前記第3端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、
前記制御回路は、発光時に前記第2端子に発生する電圧より高い電圧を前記第3端子に印加することを特徴とする光プリントヘッド。 - 第1端子が駆動回路に接続され、第2端子がグランドに接続され、第3端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第1端子から前記第3端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、
前記制御回路は、発光時に前記第2端子に発生する電圧より高い電圧を前記第3端子に印加することを特徴とする画像形成装置。
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