JP2009289836A - 発光素子アレイ、駆動制御装置、記録ヘッドおよび画像形成装置 - Google Patents

Abstract

【課題】駆動回路と発光素子とが長い接続ケーブルで接続されている場合でも、発光素子を駆動する駆動電流の立ち上がり時間を短縮し、発光素子を高速にスイッチングすることを可能にする。
【解決手段】印刷制御部１は駆動出力回路７１を有し、光プリントヘッド１９には複数の発光サイリスタｄ１〜ｄ８が配設されている。印刷制御部１と光プリントヘッド１９は接続ケーブル６０で接続されており、駆動出力回路７１からの駆動電流が接続ケーブル６０を介して発光サイリスタｄ１〜ｄ８に流れるが、接続ケーブル６０と発光サイリスタｄ１〜ｄ８の間に抵抗８１を配する。これによりリップル波形を生じず、立ち上がり時間を短くする。
【選択図】図２

Description

本発明は、複数の発光素子を配列した発光素子アレイ、発光素子を駆動するための駆動制御装置、該発光素子を有する記録ヘッド並びに該記録ヘッドを有する画像形成装置に関する。

従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようにしている。このような電子写真プリンタにおいては、光源として発光ダイオード（ＬＥＤ）のほかに、発光サイリスタを用いたものが知られている。

光源に発光ダイオードを用いたものでは、駆動回路と発光素子とが１対１に対応するように設けられ、直接アノード端子とカソード端子間に電流を流すか否かにより、発光／非発光の状態を切り替えるようにしている。これに対し、発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、ゲート端子を用いて発光させる素子を指定し、アノード端子とカソード端子間に流す電流により発光パワーを制御するようにしている。また上記駆動回路と発光素子とは異なる基板ユニットとして構成され、両者は接続ケーブルにより電気的に接続されている。このような発光サイリスタを用いた画像形成装置を開示するものとして、例えば、特許文献１（特開２００７−８１０８１号公報）が挙げられる。
特開２００７−８１０８１号公報

しかしながら、発光サイリスタを発光素子として用いた場合には、アノード端子とカソード端子との間に流れる電流により発光パワーが与えられるのであるが、駆動回路と発光素子とは別の基板ユニットとして構成され、両者間は接続ケーブルを用いて電気的に接続されているので、接続ケーブルが長い場合には駆動回路と発光素子との間で信号反射が多重に発生し、駆動電流波形の立ち上がり時間や立下り時間が増大し、発光素子を高速にスイッチングする制御を行うことができないという問題がある。

本発明は、発光素子を駆動する駆動電流の立ち上がり時間を短縮し、以って発光素子を高速にスイッチングすることを可能にした発光素子アレイ、駆動制御装置、記録ヘッドおよび画像形成装置を提供することを目的とする。

上記課題を解決するために本発明の発光素子アレイは、三端子スイッチ素子からなる発光素子が複数配列され、接続部材により接続された駆動部により前記発光素子を発光させる発光素子アレイにおいて、前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設したことを特徴とするものである。

また本発明の駆動制御装置は、三端子スイッチ素子からなる発光素子に、接続部材を介して接続された駆動部から駆動電流を与え、前記三端子スイッチ素子に接続されて制御回路により発光素子を制御して発光させる駆動制御回路において、前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設し、前記抵抗は、前記制御回路に設けられることを特徴とする。

本発明の記録ヘッドは、三端子スイッチ素子からなる発光素子が複数配列され、接続部材を介して接続された駆動部により前記発光素子を発光させる記録ヘッドにおいて、前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設したことを特徴とする。

また本発明の画像形成装置は、三端子スイッチ素子からなる発光素子が複数配列され、接続部材を介して接続された駆動部により前記発光素子を発光させる記録ヘッドを有する画像形成装置において、前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設したことを特徴とする。

上記構成を有する本発明に拠れば、発光素子の三端子スイッチの第１端子と接続部材との間に抵抗を配設したので、立ち上がり時に駆動部と発光素子の間で信号反射を生じることがなくなり、短い立ち上がり時間でスイッチングすることが可能となる。

以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は実施例１の光プリントヘッドおよび制御部を示す回路図である。以下に説明する各実施例では、画像形成装置として電子写真プリンタを例として説明する。

図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。

そして、セットされている図示しない用紙の有無およびサイズが用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。

印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとして光プリントヘッド（記録ヘッド）１９に転送される。光プリントヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられた発光サイリスタを複数個線上に配列したものである。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。

その後、トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。

次に、光プリントヘッド１９について説明する。本実施例においては、光プリントヘッド１９は発光素子として発光サイリスタを使用している。発光サイリスタはＬＥＤやＬＤ（Laser Diode）と同様の発光メカニズムを有し、化合物半導体（GaAs, GaP, AlGaAs, InGaAsP, InGaAlAs等）でＰＮＰＮ構造を作るものであり、シリコンではサイリスタ、ＳＣＲ（Silicon Controlled Rectifier）として実用化されているものである。

次に図２により光プリントヘッドの構成を説明する。なお図２では説明を簡単にするために発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は４９９２個であり、図２の構成からなる回路素子が総数で４９９２段配列されることになる。

図２において、１９は光プリントヘッドで、光プリントヘッド１９は接続ケーブル６０により印刷制御部１と接続されている。図中に―＞＞―として示す回路シンボルは接続コネクタを示す。光プリントヘッド１９のＤ入力端子と発光サイリスタｄ１等のアノード端子の間には抵抗８１が接続されている。接続ケーブル６０の特性インピーダンスをＺｏ、抵抗８１の抵抗値をＲＬとするとき、抵抗値ＲＬは、ＲＬ＝Ｚｏとなるように設定する。あるいは、発光サイリスタの駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には、
（Ｚｏ／２）≦ＲＬ≦（２×Ｚｏ） となるようにしてもよい。

光プリントヘッド１９を説明すると、破線にて囲んで示す３０はシフトレジスタであって、３１〜３８はフリップフロップ回路、４１〜４８はバッファ回路である。シフトレジスタ３０はシリコンウェハー基材上に公知のＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を用いて作成されるが、このほかにガラス基板上に公知のＴＦＴ（Thin Film Transistor）技術を用いて製造することもできる。

またｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。光プリントヘッド１９はＤ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタ３０のクロック端子、Ｄは発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。

シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、バッファ回路４１の入力端子とも接続される。バッファ回路４１の出力はシフトレジスタ回路３０のＱ１出力となって、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタ３０の他の出力端子Ｑ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド１９のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。

印刷制御部１には、駆動出力回路（駆動部）７１として、ＰＭＯＳトランジスタ７３、７４、ＮＭＯＳトランジスタ７５、７６、インバータ回路７７および制御電圧発生回路７８が設けられている。ＰＭＯＳトランジスタ７３のソースは電源ＶＤＤに接続され、そのドレーンはＮＭＯＳトランジスタ７５のドレーン端子と接続されるとともにＰＭＯＳトランジスタ７４のゲート端子とも接続される。ＮＭＯＳトランジスタ７５のソースは制御電圧発生回路７８の出力である制御電圧Ｖｃｏｎｔ電位と接続されている。

また、ＤＲＶ−ＯＮ信号は発光サイリスタの実際の発光／非発光のタイミングを指令する信号であって、ＰＭＯＳトランジスタ７３、ＮＭＯＳトランジスタ７５のゲート端子と接続される一方で、インバータ回路７７の入力とも接続されている。ＰＭＯＳトランジスタ７４のソースは電源ＶＤＤと接続され、ＰＭＯＳトランジスタ７４のドレーン端子は光プリントヘッド１９のＤ端子と接続されるとともに、ＮＭＯＳトランジスタ７６のドレーン端子とも接続されている。また、ＮＭＯＳトランジスタ７６のソース端子はグランドと接続され、そのゲート端子はインバータ回路７７の出力と接続されている。

いま、ＤＲＶ−ＯＮ信号がＬｏｗレベルにある場合を考える。インバータ回路７７の出力はＨｉｇｈレベルとなり、ＮＭＯＳトランジスタ７６はオンとなる。また、ＮＭＯＳトランジスタ７５はオフ状態、ＰＭＯＳトランジスタ７３はオン状態であり、ＰＭＯＳトランジスタ７４のゲート・ソース間電圧は略０Ｖとなって該トランジスタ７４はオフとなる。この結果、光プリントヘッド１９のデータ端子Ｄは略０Ｖの出力となり発光サイリスタの各アノード端子へ流れる電流ＩＯＵＴ２もゼロとなり、発光サイリスタｄ１〜ｄ８は全て非発光状態とすることができる。

また別の場合として、ＤＲＶ−ＯＮ信号がＨｉｇｈレベルとなる場合を考える。このとき、インバータ回路７７の出力はＬｏｗレベルとなり、ＮＭＯＳトランジスタ７６はオフとなる。また、ＮＭＯＳトランジスタ７５はオン状態、ＰＭＯＳトランジスタ７３はオフ状態であり、ＰＭＯＳトランジスタ７４のゲート電位は図２に示すＶｃｏｎｔ電位と略等しい値となって、ＰＭＯＳトランジスタ７４にはドレーン電流が流れる。この結果、光プリントヘッド１９のデータ端子Ｄから発光サイリスタのアノード端子へ流れる電流ＩＯＵＴ２が流れ得ることになり、発光サイリスタｄ１〜ｄ８のうち発光指令されている素子のみが選択的に発光状態となる。

ＰＭＯＳトランジスタ７４は飽和領域で動作するように、制御電圧発生回路７８の出力Ｖｃｏｎｔの電位が設定されており、電子デバイス物理の理論により良く知られている様に、このときのドレーン電流Ｉｄは次式で与えられる。即ち、
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）²
ここで、Ｋは定数、ＷはＰＭＯＳトランジスタのゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。なお、このときのゲート・ソース間電圧Ｖｇｓは電源電位ＶＤＤと制御電圧Ｖｃｏｎｔ間の電位差に等しく、
Ｖｇｓ＝ＶＤＤ−Ｖｃｏｎｔ
である。このように、ＰＭＯＳトランジスタ７４のドレーン電流Ｉｄ、すなわち発光サイリスタの駆動電流ＩＯＵＴ２は制御電圧Ｖｃｏｎｔの電位を調整することで所望の値とすることができる。

それに加えて、前記したＰＭＯＳトランジスタ７４のように、飽和領域で動作するＭＯＳトランジスタにおいては、その素子サイズを適切に設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定する一方で、ゲート・ソース間電圧Ｖｇｓは小さく設定される。

図３は図２で示した発光サイリスタの構成を示す図である。図３（ａ）は回路シンボルを示し、アノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇの三つの端子を備えている。図３（ｂ）は図３（ａ）にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタはＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。

まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１０３と、Ｐ型不純物を含ませ成層したＰ型層１０２と、Ｎ型不純物を含ませたＮ型層１０１とを順に積層させたＮＰＮの３層構造からなるウェハーを構成する。次いで、最上層のＮ型層の一部に公知のフォトリソグラフィー法により選択的にＰ型不純物領域１０４を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域１０３の一部を露出させ、該領域１０３に金属配線を形成してカソード電極を形成する。それと同時にＰ型領域１０４とＮ型領域１０１にもそれぞれアノード電極とゲート電極が形成される。

図３（ｃ）は発光サイリスタの別の形態を示す。本構成においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１０３と、Ｐ型不純物を含ませ成層したＰ型層１０２と、Ｎ型不純物を含ませたＮ型層１０１と、Ｐ型不純物を含ませ成層したＰ型層１０５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。

さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程で発光サイリスタの最下層となるＮ型領域１０３の一部を露出させ、該領域１０３に金属配線を形成してカソード電極を形成する。同様に、最上層となるＰ型領域１０５の一部を露出させ、該領域１０５に金属配線を形成してアノード電極を形成する。それと同時にＮ型領域１０１にゲート電極が形成される。

図３（ｄ）は図（ｂ）、（ｃ）と対比させて描いた発光サイリスタの等価回路である。発光サイリスタはＰＮＰトランジスタ１１１とＮＰＮトランジスタ１１２とからなり、ＰＮＰトランジスタ１１１のエミッタがサイリスタのアノード端子Ａに相当し、ＰＮＰトランジスタ１１１のベースがサイリスタのゲート端子Ｇに対応しており、該端子はＮＰＮトランジスタ１１２のコレクタとも接続される。またＰＮＰトランジスタ１１１のコレクタはＮＰＮトランジスタ１１２のベースと接続され、ＮＰＮトランジスタ１１２のエミッタはサイリスタのカソード端子Ｋに相当している。

前述したサイリスタ素子は、たとえば特開２００７−８１０８１号で開示されているエピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したＩＣウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。

図４は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図４において、１２１はプリント配線板、１２２はシフトレジスタが集積されたＩＣチップであり、１２３はＩＣチップ１２２上に配置された発光サイリスタ列を示す。また１２４はボンディングワイヤーを示し、ＩＣチップ１２２のシフトレジスタの各端子とプリント配線板１２１上の図示しない配線パッドとを接続している。

図５は光プリントヘッドの構成を概略的に示す断面図である。図５に示されるように、光プリントヘッド１９は、ベース部材１３１と、ベース部材１３１にて固定されたプリント配線板１２１と、柱状の光学素子を多数配列してなるロッドレンズアレイ１３２と、ロッドレンズアレイ１３２を保持するホルダ１３３と、プリント配線板１２１、ベース部材１３１およびホルダ１３３とを固定するクランプ部材１３４、１３５とで構成される。また１２２はシフトレジスタが集積されたＩＣチップであり、１２３はＩＣチップ１２２上に配置された発光サイリスタ列を示す。

次に実施例１の動作を説明する。図６は図２で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における１ライン走査の状況を示し、図２の発光サイリスタｄ１〜ｄ８を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図２のＳＩ端子をＨｉｇｈレベルとしておきクロック端子ＳＣＫにシフトレジスタ３０の段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ３０のＱ１〜Ｑ８の全出力はＨｉｇｈレベルとなる。

図２、図６において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路３１に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路３１の出力であるＱ１はＬｏｗレベルへと遷移する。クロック信号ＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力端子ＳＩは再びＨｉｇｈレベルに戻される。

さて、Ｑ１出力がＬｏｗレベルになると、発光サイリスタｄ１のゲート電位を低下させる。次いで時刻ｔ４にてデータ入力端子Ｄの信号がＨｉｇｈとされる。これにより発光サイリスタｄ１のアノード・ゲート間に電位差を生じ、これによるトリガ電流によって発光サイリスタｄ１はターンオンして発光状態となる。発光サイリスタｄ１による発光状態は主としてアノード・カソード間に流れる電流によるので、一度ターンオンした発光サイリスタｄ１をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ５においてデータ端子Ｄの電位をＬｏｗとしている。

また前述したように、発光サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図２のＤ端子の駆動源として定電流特性を備える駆動出力回路７１を用いることで、発光サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。

なお図６では発光サイリスタｄ１を発光させるために時刻ｔ４でデータ端子ＤをＨｉｇｈレベルとし、消灯させるために時刻ｔ５でＬｏｗレベルとしているが、発光サイリスタｄ１を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ入力ＤをＬｏｗレベルのままとすれば良い。このように、データ入力Ｄの値により発光サイリスタｄ１の発光／非発光状態を切り替えることができる。

次いで、時刻ｔ６においてクロック信号ＳＣＫが立ち上がる。このときシフトデータ入力端子ＳＩはＨｉｇｈレベルとなっているので、これより僅かに遅れてＱ１端子出力はＨｉｇｈレベルへと遷移する一方で、Ｑ２端子出力はＬｏｗレベルに変化する。次いで時刻ｔ７においてデータ入力端子Ｄの信号がＨｉｇｈとされる。これにより発光サイリスタｄ２のアノード・ゲート間に電位差を生じ、これによるトリガ電流によって発光サイリスタｄ２はターンオンして発光状態となる。発光サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流値によるので、一度ターンオンした発光サイリスタｄ２をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻ｔ８においてデータ端子Ｄの電位をＬｏｗとしている。

上記説明で明らかなように、図６に示すＳＣＫクロック信号１、２、３、４、５、６、７、８の立ち上がりごとに、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の各出力は順次１出力だけがＬｏｗレベルとなり、他の出力はＨｉｇｈレベルである。このためデータ信号ＤがＨｉｇｈレベルのとき、Ｑ１からＱ８の端子に接続される発光サイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力がＬｏｗレベルとなっているものだけが選択的に発光させられることになる。

上述の説明において、発光サイリスタｄ１〜ｄ８をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加したりすることもできる。

また、発光サイリスタｄ１の駆動時間Ｔ１、発光サイリスタｄ２の駆動時間Ｔ２等は異なる時間であってもよく、発光サイリスタｄ１〜ｄ８等の発光効率にバラツキを生じていたとしても、これを補正して所定の露光エネルギー量が得られるように、各駆動タイミング毎に駆動電流を変化させたりして、駆動時間Ｔ１、Ｔ２等を異なる値に制御することは容易である。

図７は図２に示した回路から代表して１つの発光サイリスタｄ１を選び、等価回路モデル化して示した回路図である。図７において、図２に示す回路のうち、駆動出力回路７１を定電流源シンボルに置き換え、その電流値をＩｓとし、印刷制御部１と光プリントヘッド１９の間を接続する接続ケーブル６０を、特性インピーダンスＺｏ、信号伝達遅延時間Ｔｄを有する伝送路として示している。また抵抗８１の抵抗値をＲＬと記号している。

また８２は光プリントヘッドの発光素子のうち代表して１つの発光サイリスタｄ１を選び、等価回路モデル化したものである。発光サイリスタｄ１をオン状態とするため、ゲート・カソード間に抵抗Ｒｇを接続している。これによりアノード端子から流入させられるアノード電流Ｉｄのうち、一部の電流成分がゲート電流として抵抗Ｒｇを介してグランドへ流れ、該ゲート電流により発光サイリスタｄ１はオン状態とされる。また、Ｃｊはコンデンサであって、発光サイリスタｄ１、ｄ２、．．．等のアノード・カソード間に生じる接合容量をモデル化したものである。

図８は発光サイリスタへの駆動電流波形を示すタイムチャートであり、図８（ａ）は信号源である駆動出力回路７１からの駆動電流Ｉｓの波形を示し、そのオン時間、オフ時間をＴｏｎ、Ｔｏｆｆとして図中に記載している。また図８（ｂ）、図８（ｃ）は接続ケーブル６０を通過した後の駆動電流の波形を示し、図８（ｂ）は、比較のために、従来技術による構成と同様に抵抗ＲＬをゼロとした場合における発光サイリスタの駆動電流波形を示したもので、図８（ｃ）は実施例１における駆動電流波形を示したものである。

前記接続ケーブル６０において、ケーブル長をＬ、ケーブル内の信号伝搬速度をＶｏとするとき、ケーブルの信号伝達遅延時間Ｔｄは次式で与えられる。
Ｔｄ＝Ｌ／Ｖｏ
ここで、信号伝搬速度Ｖｏは
Ｖｏ＝Ｃｏ／√εr
であり（“√εr”は比誘電率εｒの平方根を表わす）、Ｃｏは真空中における光速度であって
Ｃｏ≒３×１０⁸［ｍ／ｓ］
で、εrは前記ケーブル内で用いられる絶縁材料の比誘電率である。
これより信号伝達遅延時間Ｔｄは
Ｔｄ＝Ｌ／Ｖｏ＝（Ｌ／Ｃｏ）×√εr
となる。
典型的な例としてケーブルの比誘電率を４、ケーブル長を１［ｍ］とするとき、
Ｔｄ≒６．７［ｎＳ］
となる。

また従来の回路においては、図８（ｂ）に示したように、駆動源波形Ｉｓが立ち上がると、前記遅延時間Ｔｄ分遅れて駆動信号が発光サイリスタｄ１に到達し、被駆動素子である発光サイリスタｄ１に電流波形Ｉｄが立ち上がり始める。このとき、発光サイリスタｄ１のアノード・カソード間は等価的にコンデンサＣｊと同様に動作し、該素子により信号反射を生じ、接続ケーブル６０内を駆動信号源方向へ向かう反射波を生じる。該反射波は駆動信号源の内部インピーダンス（定電流源とみなせる場合、そのインピーダンスは無限大）により反射して、再び接続ケーブル６０内を光プリントヘッド１９方向へ向かって反射を生じる。このように、接続ケーブル６０を介して駆動信号源と負荷（発光サイリスタ）の間で多重に信号反射を生じ、２×Ｔｄを周期とするリップルを生じつつ、立ち上がり時間Ｔｒで立ち上がる電流波形が得られる。

図８（ａ）の波形と図８（ｂ）の波形とを比較して明らかなように、駆動信号源波形の立ち上がりが急峻であったとしても、発光サイリスタｄ１の駆動電流波形の立ち上がり時間Ｔｒは大きくなってしまう。多重反射波形はケーブル内を往復する毎に反射量を減じていくが、ケーブル内を多重反射しながら例えば１０往復の後に反射成分が消滅する場合を考えると、駆動信号の立ち上がり時間Ｔｒは
Ｔｒ＝２×Ｔｄ×１０≒６．７×２０＝１３４［ｎＳ］
となる。発光サイリスタの駆動電流の立ち下がりにおける、立下り時間Ｔｆにおいても同様である。

駆動信号の立ち上がり時間Ｔｒは駆動信号源の立ち上がり時間と比べて大きな値であって、これは主として接続ケーブルによる伝搬遅延時間、すなわちケーブル長により決まってしまい、光プリントヘッドの点灯スイッチング速度を向上させるためにはケーブル長を短くせざるを得ないことになる。ところがケーブル長はプリンタ装置内における部品配置の状況により制約され、短くすることは困難である。とくにブラック、イエロー、マゼンタ、シアン等の各色トナーユニットを順に配置して構成されるタンデムカラープリンタにおいては、各色ごとにケーブル長が異なり、長いものでは１ｍ以上となってしまう場合さえある。この結果、発光サイリスタの駆動電流の立ち上がり時間や立下り時間は増大してしまい、それを用いる光プリントヘッドのスイッチング速度を増加させることが出来ないという課題があったのである。

これに対して実施例１においては、光プリントヘッド１９の側のデータ端子に直列に抵抗８１を挿入する構成としている。図８（ｃ）は接続ケーブル６０の特性インピーダンスをＺｏ、抵抗８１の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏとなるように、その抵抗値を設定した場合の発光サイリスタの駆動電流の波形である。この場合においては、図８（ｂ）において見られたような、信号遷移時におけるリップル波形や、遷移時間が増加するといった現象は解消しており、比較的短い立ち上がり時間Ｔｒや立下り時間Ｔｆでもってスイッチングが可能となっていることが判る。

上記の例では抵抗８１の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏとなるように設定したが、発光サイリスタの駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には
Ｚｏ／２ ≦ ＲＬ ≦ ２×Ｚｏ
としても同様の効果を得ることができる。

以上説明したように実施例１によれば、駆動出力回路７１と発光素子とを別の基板ユニットとして構成し、両者間は接続ケーブル６０を用いて電気接続されており、接続ケーブル６０が長い場合においても、駆動出力回路７１と発光素子との間で信号反射が多重に発生して駆動電流波形の立ち上がり時間や立下り時間が増大という課題を解決して、前記発光素子のスイッチング制御を高速に行うことができる。
［変形例］

次に実施例１の変形例を説明する。この変形例は、光プリントヘッドに用いる複数のサイリスタチップを並行して動作させ、さらに高速動作を図ったものである。図９は実施例１の変形例を示す回路図である。本変形例は光プリントヘッドに用いる発光サイリスタを複数の半導体チップにより構成し、該チップを同時並行的に動作させ、さらに高速に動作できるようにしたものである。

図９は変形例の光プリントヘッド１９および印刷制御部１とその周辺の構成を示しており、発光素子として発光サイリスタ（ｄ１〜ｄ８）が用いられている。なお図９では説明を簡単にするために、発光サイリスタの一部のみを図示し、他を省略して記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッドにおいては、発光サイリスタの総数は４９９２個であり、図９の構成からなる各回路素子が総数でそれぞれ４９９２段配列されることになる。

図９において、 １は印刷制御部、７１、７２は図２に示す実施例１の駆動出力回路７１と同様の構成を有する駆動出力回路（駆動出力回路７２の内部は図示省略してあるが、駆動出力回路７１と同様の構成を有する）、６０は光プリントヘッド１９と印刷制御部１とを接続する接続ケーブル、８１、８２は抵抗である。また３０、１４７はシフトレジスタ回路を示し、例えばシフトレジスタ３０ではＱ１〜Ｑ４の４個の出力端子を備えるものとして省略して記載しているが、前述したような実際の構成においては、１９２個の出力端子を備え、前記したシフトレジスタ３０と同様構成の素子を２６個カスケードに接続することで総数４９９２（＝１９２×２６）の駆動出力を持ち、前記駆動出力のそれぞれに対応させて発光サイリスタのゲート端子を接続することで総数４９９２個の発光サイリスタの駆動制御を可能としている。

さらに図９において、３１〜３４はフリップフロップ回路、１４１、１４２はバッファ回路、１４３、１４４はシフトレジスタ３０の入力端子であって、ＳＩで示す入力端子１４３はシリアルデータ信号ＳＩと接続され、該端子を介してフルップフロップ回路３１のＤ端子と接続される。またＣＫＩで示す入力端子１４４はシフトレジスタ３０のクロック入力端子であって、該端子にはシリアルクロック信号ＳＣＫが入力されており、該端子はバッファ回路１４１の入力と接続される。また、ＳＯで示す出力端子１４５はシフトレジスタ３０のシリアルデータ出力端子であり、フリップフロップ回路３４のＱ出力とは図示しないバッファ回路を介して接続されている。

さらにＣＫＯで示す出力端子１４６はシフトレジスタ３０のシリアルクロック出力端子であり、バッファ回路１４２の出力端子と接続されている。またバッファ回路１４１の出力はフリップフロップ回路３１〜３４のクロック端子と接続される一方で、バッファ回路１４２の入力端子とも接続されている。シフトレジスタ回路３０からの出力信号端子（シリアルデータ出力ＳＯ、シリアルクロック出力ＣＫＯ）は同様構成を備えたシフトレジスタ回路１４７の入力端子（シリアルデータ入力ＳＩ、シリアルクロック入力ＣＫＩ）とは図示しないプリント配線板の配線パターンやボンディングワイヤー等を介して相互に接続されている。

図９における発光サイリスタｄ１〜ｄ４はシフトレジスタ３０によって指定制御されるものであり、発光サイリスタｄ１〜ｄ４のアノード端子はアノード駆動出力回路７１のデータ端子Ｄ１と抵抗８１を介して接続され、同様に発光サイリスタｄ５〜ｄ８はシフトレジスタ１４７によって指定制御されるものであり、発光サイリスタｄ５〜ｄ８のアノード端子はアノード駆動出力回路７２のデータ端子Ｄ２と抵抗８２を介して接続されている。図示を省略した発光サイリスタ列やシフトレジスタ回路においても同様に、それぞれ対応するアノード駆動出力回路（図示を省略）に接続されている。

前述したように、実際の構成においては、シフトレジスタ３０、１４７等はそれぞれ１９２個の出力端子を備え、前記したシフトレジスタ３０と同様構成のシフトレジスタを２６個備えており、各シフトレジスタ毎に発光サイリスタの群を備え、各群のアノード端子は接続され、それぞれが前述のアノード駆動出力回路に接続され、このようなアノード駆動出力回路が総数で２６個同時並行的に動作することで、プリンタ装置による１ライン分の露光処理が行われることになる。

図１０、図１１は図９に示す変形例の回路の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における１ライン走査の状況を示し、図９の発光サイリスタｄ１〜ｄ４、ｄ５〜ｄ８の各群をそれぞれ順次点灯させる場合の動作を示し、またプリンタ電源投入時の予備動作として行われるシフトレジスタのプリセット処理を示す。

図１０において、時刻ｔ１でＳＩ端子をＬｏｗレベルとしてから時刻ｔ２でクロック端子ＳＣＫにクロックパルス（第１パルス）を与える。次いで時刻ｔ３でＳＩ端子をＨｉｇｈレベルに戻し、時刻ｔ６で示す様に、総数でシフトレジスタの段数に相当する個数となるようクロックパルスＳＣＫを入力する（第２パルス〜第４パルス部）。これによりシフトレジスタのＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなる。

このあと前述したのと同様に、再びＳＩ端子をＬｏｗレベルとしてからクロック端子ＳＣＫにクロックパルス（第５パルス）を与える。次いでＳＩ端子をＨｉｇｈレベルに戻してから、総数でシフトレジスタの段数に相当する個数となるようクロックパルスＳＣＫを入力する（第６パルス〜第８パルス部）。これによりシフトレジスタのＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなり、シフトレジスタのＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなる。

図１１は図１０の処理の後に行われる発光素子の走査駆動の状況を示すタイムチャートである。図１１による動作時には前述したプリセット処理が行われており、シフトレジスタのＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなり、シフトレジスタのＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなっている。図１１において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路３１に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路の出力であるＱ１はＬｏｗレベルへと遷移する。これと同様に第５段に相当するフリップフロップ回路の出力であるＱ５もＬｏｗレベルへと遷移する。

この結果、シフトレジスタのＱ１〜Ｑ４の出力はそれぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈレベルとなり、シフトレジスタのＱ５〜Ｑ８の出力はそれぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈレベルとなる。なお、クロックＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力は再びＨｉｇｈレベルに戻されている。

さて、Ｑ１、Ｑ５出力がＬｏｗレベルとなると図９に示す発光サイリスタｄ１、ｄ５のゲート電位を低下させる。次いで時刻ｔ４にてデータ端子Ｄ１の信号がＨｉｇｈとされ（ａ部）、略同時にデータ端子Ｄ２の信号もＨｉｇｈレベルとされる（ｉ部）。これにより発光サイリスタｄ１、ｄ５のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタｄ１、ｄ５はターンオンして発光状態となる。発光サイリスタｄ１、ｄ５による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンした発光サイリスタｄ１、ｄ５をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻ｔ５においてデータ端子Ｄ１、Ｄ２の電位をＬｏｗとしている。

また前述したように、発光サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流値によるものであり、図９で用いられるアノード駆動出力回路（７１、７２）のように定電流特性を備える駆動回路を用いることで、発光サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、また電源電圧等に多少の変動があったとしてもその発光出力を所定値に維持することができる。

なお図１１では、発光サイリスタｄ１、ｄ５を発光させるために、時刻ｔ４でデータ端子Ｄ１、Ｄ２をＨｉｇｈレベルとし、消灯させるために時刻ｔ５でＬｏｗレベルとしているが、発光サイリスタｄ１を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ端子Ｄ１をＬｏｗレベルのままとすれば良く、また発光サイリスタｄ５を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ端子Ｄ２をＬｏｗレベルのままとすれば良い。このように、データ端子Ｄ１、Ｄ２の値により、発光サイリスタｄ１、ｄ５の発光／非発光状態を切り替えることができる。

以下同様に、図１１のＳＣＫ信号の第２パルスにより、シフトレジスタのＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈレベルとなり、シフトレジスタのＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈレベルとなる。次いで時刻ｔ７で示す様に、データ端子Ｄ１、Ｄ２をｂ部、ｊ部にて示す様にＨｉｇｈレベルとすることで、発光サイリスタｄ２、ｄ６のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタｄ２、ｄ６はターンオンして発光状態となる。

以下同様に、ＳＣＫ信号の第４パルス目まで動作が完了し、データ信号Ｄ１、Ｄ２による発光サイリスタの駆動制御が完了することで、発光サイリスタｄ１〜ｄ４、ｄ５〜ｄ８の一連の発光駆動は完了しており、この時点でシフトレジスタのＱ１〜Ｑ４の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなり、シフトレジスタのＱ５〜Ｑ８の出力はそれぞれ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗレベルとなっていて、図１０において説明したプリセット処理の完了時と同様の状態となっている。このため、引き続く１ラインの走査駆動においても、図１１と同様の処理を繰り返すことで、発光サイリスタ列ｄ１〜ｄ４、ｄ５〜ｄ８の発光駆動をそれぞれ同時並行して順次行うことができる。

次に実施例２を説明する。図１２は実施例２における光プリントヘッド１９および印刷制御部１とその周辺の構成を示しており、発光素子として発光サイリスタが用いられている。なお図１２では説明を簡単にするため、発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なヘッドにおいては、発光素子の総数は４９９２個であり、図１２の構成からなる各回路素子が総数でそれぞれ４９９２段配列されることになる。

図１２において、１９は光プリントヘッド、１は印刷制御部、６０は印刷制御部１とＬＥＤヘッド１９とを接続する接続ケーブルを示している。また図中に−＞＞−として示す回路シンボルは接続コネクタを示している。光プリントヘッド１９のＤ端子入力と発光サイリスタｄ１等のアノード端子の間に抵抗２０１が接続されており、この抵抗２０１は後述するシフトレジスタ部に配設されている。なお後述するように、接続ケーブル６０の特性インピーダンスをＺｏ、抵抗２０１の抵抗値をＲＬとするとき、望ましくはＲＬ＝Ｚｏとなるように、その抵抗値が設定される。あるいは、発光サイリスタの駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には
Ｚｏ／２ ≦ ＲＬ ≦ ２×Ｚｏ
としても良い。

光プリントヘッド１９において、破線で囲んで示す３０はシフトレジスタであって、３１〜３８はそれを構成するフリップフロップ回路、４１〜４８はバッファ回路である。シフトレジスタ３０はシリコンウェハー基材上に公知のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を用いて作成されるが、このほかガラス基板上に公知のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）技術を用いて製造することもできる。接続ケーブル６０を介して伝達されたデータ信号はヘッド１９中に入力され、シフトレジスタチップ中に配置された抵抗２０１を通る。前記シフトレジスタ３０は例えばＣＭＯＳ構造をもつモノリシックに集積回路化されたものである。上述のように抵抗２０１の一端は光プリントヘッド１９のＤ端子と接続され、抵抗２０１の他端は公知のフォトリソグラフィー法を用いて形成されるメタル配線を用いて、前記シフトレジスタチップ上に貼付された発光サイリスタチップｄ１等のアノード端子と接続される。ｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。

光プリントヘッド１９にはＤ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは前記発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力と接続される一方で、バッファ回路４１の入力とも接続される。

バッファ回路４１の出力はシフトレジスタ回路３０のＱ１出力となっていて、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド１９のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また、発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。

印刷制御部１において、破線で囲んで示す７１は駆動出力回路であって、７３、７４はＰＭＯＳトランジスタ、７５、７６はＮＭＯＳトランジスタ、７７はインバータ回路、７８は制御電圧発生回路であって、図中Ｖｃｏｎｔとして示した制御電圧を発生させる。ＰＭＯＳトランジスタ７３のソースは電源ＶＤＤに接続され、そのドレーンはＮＭＯＳトランジスタ７５のドレーン端子と接続されるとともにＰＭＯＳトランジスタ７４のゲート端子とも接続される。ＮＭＯＳトランジスタ７５のソースは前記Ｖｃｏｎｔ電位と接続されている。

またＤＲＶ−ＯＮ信号は発光サイリスタの実際の発光／非発光のタイミングを指令する信号であって、ＰＭＯＳトランジスタ７３、ＮＭＯＳトランジスタ７５のゲート端子と接続される一方で、インバータ回路７７の入力端子とも接続されている。ＰＭＯＳトランジスタ７４のソースは電源ＶＤＤと接続され、ドレーン端子は光プリントヘッド１９のＤ端子と接続されるとともに、ＮＭＯＳトランジスタ７６のドレーン端子とも接続されている。またＮＭＯＳトランジスタ７６のソース端子はグランドと接続され、そのゲート端子は前記インバータ回路７７の出力と接続されている。

いま、ＤＲＶ−ＯＮ信号がＬｏｗレベルにある場合を考える。インバータ回路７７の出力はＨｉｇｈレベルとなり、ＮＭＯＳトランジスタ７６はオンとなる。またＮＭＯＳトランジスタ７５はオフ状態、ＰＭＯＳトランジスタ７３はオン状態であり、ＰＭＯＳトランジスタ７４のゲート・ソース間電圧は略０Ｖとなって該トランジスタ７４はオフとなる。この結果、光プリントヘッド１９のデータ端子Ｄは略０Ｖの出力となり、発光サイリスタｄ１〜ｄ８の各アノード端子へ流れる電流ＩＯＵＴ２もゼロとなり、発光サイリスタｄ１〜ｄ８は全て非発光状態とすることができる。

別の場合として、ＤＲＶ−ＯＮ信号がＨｉｇｈレベルとなる場合を考える。このとき、インバータ回路７７の出力はＬｏｗレベルとなり、ＮＭＯＳトランジスタ７６はオフとなる。また、ＮＭＯＳトランジスタ７５はオン状態、ＰＭＯＳトランジスタ７３はオフ状態であり、ＰＭＯＳトランジスタ７４のゲート電位は制御電圧発生回路７８の出力であるＶｃｏｎｔ電位と略等しい値となって、該トランジスタ７４にはドレーン電流が流れる。この結果、光プリントヘッド１９のデータ端子Ｄから発光サイリスタｄ１〜ｄ８のアノード端子へ流れる電流ＩＯＵＴ２が流れ得ることになり、発光サイリスタｄ１〜ｄ８のうち発光指令されている素子のみが選択的に発光状態となる。

ＰＭＯＳトランジスタ７４は飽和領域で動作するように、制御電圧発生回路７８の出力であるＶｃｏｎｔの電位が設定されており、電子デバイス物理の理論により良く知られている様に、このときのドレーン電流Ｉｄは次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）²
ここで、Ｋは定数、ＷはＰＭＯＳトランジスタ７４のゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。なお、このときのＶｇｓ電圧は電源電位ＶＤＤと制御電圧Ｖｃｏｎｔ間の電位差に等しく、
Ｖｇｓ＝ＶＤＤ−Ｖｃｏｎｔ
である。

このように、ＰＭＯＳトランジスタ７４のドレーン電流Ｉｄ、すなわち発光サイリスタｄ１〜ｄ８の駆動電流ＩＯＵＴ２は、前記Ｖｃｏｎｔ電位を調整することで所望の値とすることができる。それに加えて、前記したＰＭＯＳトランジスタ７４のように、飽和領域で動作するＭＯＳトランジスタにおいては、その素子サイズを適切に設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定する一方で、前記Ｖｇｓ電圧は小さく設定される。

図１３は図１２において用いる抵抗２０１の構成を説明するものである。図１３（ａ）は前記したシフトレジスタチップ３０の所定箇所に配置される抵抗素子の上面図である。図１３（ａ）において、抵抗素材としてポリシリコンが用いられ、２０２は抵抗を構成するポリシリコン部、２０３は前記ポリシリコン領域の上面に配設され、図示しないパッシベーション膜上に開口されたコンタクト開口部を示す。

また図１３（ｂ）は図１３（ａ）のＡ−Ａ’断面図である。図１３（ｂ）において、２０４はシリコンのウェハー基材であり、前記したシフトレジスタ３０と共通のＩＣチップとして形成されている。２０５はＳｉＯ₂素材を用いた絶縁膜（フィールド酸化膜）で、２０６は絶縁膜２０５上に形成されたポリシリコン膜、２０７は層間絶縁膜、２０８はメタル配線、２０９はＩＣ上面を覆うパッシベーション保護膜である。

前記ポリシリコン領域の幅をＷ、前記コンタクト部間の距離をＬとし、前記ポリシリコンのシート抵抗をＲｓ［Ω／□］、図１３（ａ）のコンタクト間の抵抗をＲＬと記号するとき、ＲＬは次式で与えられる。
ＲＬ＝（Ｌ／Ｗ）×Ｒｓ
上式を参照して明らかなように、図１２にて示した抵抗２０１は、図１３の構成のように作成されるので、前記ポリシリコン幅Ｗ、コンタクト間隔Ｌを適切に設定することで所望の値に設定することができる。

図１４（ａ）、（ｂ）は図１３（ａ）、（ｂ）のポリシリコンに代えて不純物の拡散領域を用いて抵抗素子を形成する場合の構成例である。図１４（ａ）は抵抗素子（２０１）の上面図で、図１４（ｂ）はそのＡ−Ａ’断面図である。図において、２０４はシリコンのウェハー基材であり、前記したシフトレジスタ３０と共通のＩＣチップとして形成されている。前記ウェハー基材（２０４）としてＮ型不純物を含むものを用いる場合、その所定箇所にＰ型不純物を拡散させて抵抗素子２１１を形成する。あるいは、前記ウェハー基材（２０４）としてＰ型不純物を含むものを用いる場合、その所定箇所にＮ型不純物を拡散させて抵抗素子２１１を形成する。別の方法として、Ｎ型ウェハー基材の所定箇所にＰ型ウェル部を形成して、該ウェル内の所定部にＮ型不純物を拡散させたＮ拡散抵抗としても良いし、あるいは、Ｐ型ウェハー基材の所定箇所にＮ型ウェル部を形成して、該ウェル内の所定部にＰ型不純物を拡散させたＰ拡散抵抗として形成することもできる。２０７は層間絶縁膜、２０８はメタル配線、２０９はＩＣ上面を覆うパッシベーション保護膜である。

前記拡散抵抗領域の幅をＷ、前記コンタクト部間の距離をＬとし、前記拡散抵抗のシート抵抗をＲｓ［Ω／□］、図１４（ａ）のコンタクト間の抵抗をＲＬと記号するとき、ＲＬは次式で与えられる。
ＲＬ＝（Ｌ／Ｗ）×Ｒｓ
上式を参照して明らかなように、図１２にて示した抵抗２０１は、図１４の構成のように作成されるので、前記拡散領域の幅Ｗ、コンタクト間隔Ｌを適切に設定することで所望の値に設定することができる。

図１５は図１２に示した回路から代表して１つの発光サイリスタｄ１を選び、等価回路モデル化したものである。図１５は図１２に示す回路のうち、駆動出力回路７１を定電流源シンボルに置き換え、その電流値をＩｓとしている。６０は印刷制御部１と光プリントヘッド１９との間を接続する接続ケーブルであって、特性インピーダンスをＺｏ、信号伝達遅延時間をＴｄとしてもつ伝送路として示している。また抵抗２０１の抵抗値をＲＬと記号している。８２は光プリントヘッドの発光素子のうち代表して１つの発光サイリスタｄ１を選び、等価回路モデル化して示したものである。

発光サイリスタｄ１をオン状態とするため、ゲート・カソード間に抵抗Ｒｇを接続している。これによりアノード端子から流入させられるアノード電流Ｉｄのうち、一部の電流成分がゲート電流として抵抗Ｒｇを介してグランドへ流れ、該ゲート電流により発光サイリスタｄ１はオン状態とされる。また、Ｃｊはコンデンサであって、発光サイリスタｄ１、ｄ２、．．．等のアノード・カソード間に生じる接合容量をモデル化したものである。

図１６（ａ）は信号源である駆動源電流Ｉｓの波形を示し、そのオン時間、オフ時間をそれぞれＴｏｎ、Ｔｏｆｆとして図中に記載している。図１６（ｂ）は、比較のために、従来技術による構成と同様に抵抗ＲＬをゼロとした場合における発光サイリスタの駆動電流波形を示したものである。

前記接続ケーブルについて、ケーブル長をＬ、ケーブル内の信号伝搬速度をＶｏとするとき、ケーブルの信号伝達遅延時間Ｔｄは次式で与えられる。
Ｔｄ＝Ｌ／Ｖｏ
ここで、信号伝搬速度Ｖｏは
Ｖｏ＝Ｃｏ／√εr
であり、Ｃｏは真空中における光速度であって
Ｃｏ≒３×１０⁸［ｍ／ｓ］
で、εrは前記ケーブル内で用いられる絶縁材料の比誘電率である。
これより信号伝達遅延時間Ｔｄは
Ｔｄ＝Ｌ／Ｖｏ＝（Ｌ／Ｃｏ）×√εr
となる。
典型的な例としてケーブルの比誘電率を４、ケーブル長を１［ｍ］とするとき、
Ｔｄ≒６．７［ｎＳ］
となる。

また、図１５において、破線で囲んで示す８２は光プリントヘッドをモデル化したものであって、ｄ１は発光サイリスタのうちの１素子分を示し、ゲート端子とカソード端子間に接続された抵抗Ｒｇは前記発光サイリスタをオン状態とするため挿入している。またＣｊはコンデンサであって、前記発光サイリスタ列のアノード・カソード間に生じる静電容量をモデル化したものである。

図１６（ｂ）に示したように、従来技術においては、駆動源波形Ｉｓが立ち上がると、前記Ｔｄ分遅れて駆動信号が発光サイリスタｄ１に到達し、被駆動素子である発光サイリスタｄ１には電流波形Ｉｄが立ち上がり始める。このとき、発光サイリスタｄ１のアノード・カソード間は等価的にコンデンサＣｊと同様に動作し、該素子により信号反射を生じ、接続ケーブル６０内を駆動信号源方向へ向かう反射波を生じる。前記反射波は駆動信号源の内部インピーダンスにより反射して、再び接続ケーブル６０内を光プリントヘッド１９方向へ向かって反射を生じる。このように、接続ケーブル６０を介して、駆動信号源と負荷（サイリスタ）の間で多重に信号反射を生じ、２×Ｔｄを周期とするリップルを生じつつ、立ち上がり時間Ｔｒで立ち上がる電流波形が得られる。

図１６（ａ）の波形と図１６（ｂ）の波形とを比較して明らかなように、駆動信号源波形の立ち上がりが急峻であったとしても、発光サイリスタの駆動電流波形の立ち上がり時間Ｔｒは大きくなってしまう。前記多重反射波形がケーブル６０内を往復する毎に反射量を減じていき、１０往復の後に反射成分が消滅するとき、前記信号の立ち上がり時間Ｔｒは
Ｔｒ＝２×Ｔｄ×１０≒６．７×２０＝１３４［ｎＳ］
となる。発光サイリスタの駆動電流の立ち下がりにおける、立下り時間Ｔｆにおいても同様である。

前記立ち上がり時間Ｔｒは駆動信号源の立ち上がり時間と比べて大きな値であって、これは主として接続ケーブル６０による伝搬遅延時間、すなわちケーブル長により決まってしまい、プリントヘッドの点灯スイッチング速度を向上させるためにはケーブル長を短くせざるを得ないことになる。ところがケーブル長はプリンタ装置内における部品配置の状況により制約され、短くすることは困難である。とくにブラック、イエロー、マゼンタ、シアン等の各色トナーユニットを順に配置して構成されるタンデムカラープリンタにおいては、各色ごとにケーブル長が異なり、長いものでは１ｍ以上となってしまう。この結果、発光サイリスタの駆動電流の立ち上がり時間や立下り時間は増大し、それを用いるプリントヘッドのスイッチング速度を増加させることが出来ないという課題があった。

それに対して実施例２においては、光プリントヘッド１９の側のデータ端子に直列に抵抗２０１を挿入する構成としている。図１６（ｃ）は、実施例２において、接続ケーブル６０の特性インピーダンスをＺｏ、前記抵抗２０１の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏとなるように、その抵抗値を設定した場合の駆動電流波形を示す。この場合においては、図１６（ｂ）において見られたような、信号遷移時におけるリップル波形や、遷移時間の増加といった現象は解消しており、比較的短い立ち上がり時間Ｔｒや立下り時間Ｔｆでもってスイッチングが可能となっていることが判る。

上記実施例２では、抵抗２０１の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏとなるように設定したが、発光サイリスタの駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には
Ｚｏ／２ ≦ ＲＬ ≦ ２×Ｚｏ
としても同様の効果を得ることができる。

以上詳細に説明したように、実施例２においては、発光サイリスタｄ１〜ｄ８、シフトレジスタ３０からなる光プリントヘッド１９およびその駆動出力回路７１において、駆動出力回路７１と光プリントヘッド１９とを別の基板ユニットとして構成し、両者間は接続ケーブル６０を用いて電気接続されており、該接続ケーブル６０が長い場合においても、駆動出力回路７１と発光サイリスタとの間で信号反射が多重に発生して駆動電流波形の立ち上がり時間や立下り時間が増大という課題を解決して、発光サイリスタのスイッチング制御を高速に行うことができる。

それに加えて実施例２の構成においては、発光サイリスタは前記シフトレジスタチップ３０上に貼付されるとともに、前記発光サイリスタのデータ信号を終端するための終端抵抗２０１もまたシフトレジスタＩＣ上に設けることでモノリシックに集積することができ、個別に設ける必要がなく、低コスト化するうえで有利なものとなっている。なお実施例２における終端抵抗２０１は、ポリシリコンや不純物拡散抵抗としてシフトレジスタＩＣ上に設ける構成としているが、これ以外にもシフトレジスタチップ上に公知のエピフィルムボンディング法を用いてＡｌＧａＡｓ等の化合物半導体薄膜を貼付しておき、前記膜をフォトリソグラフィー法により所定部位をパターン形成することでも構成可能なことは勿論である。

次に実施例３を説明する。図１７は実施例３における光プリントヘッド１９および印刷制御部１とその周辺の構成を示しており、発光素子として発光サイリスタが用いられている。図１７では説明を簡単にするために発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なヘッドにおいては、発光素子の総数は４９９２個であり、図１７の構成からなる各回路素子が総数でそれぞれ４９９２段配列されることになる。

図１７において、１９は光プリントヘッド、１は印刷制御部、６０は印刷制御部１とプリントヘッド１９とを接続する接続ケーブルを示している。また図中に−＞＞−として示す回路シンボルは接続コネクタを示している。光プリントヘッド１９のＤ端子入力とサイリスタｄ１等のアノード端子の間には抵抗２０１が接続されており、抵抗２０１は後述するシフトレジスタ部に配設されている。抵抗２０１には中点タップ３０１、３０２、３０３が設けられており、それぞれの区間抵抗を図１７においてはＲ０、Ｒ１、Ｒ２として図中に記載している。

抵抗２０１の一端（抵抗Ｒ０の一端）は光プリントヘッド１９のデータ端子Ｄと接続されており、抵抗Ｒ０の他端は抵抗Ｒ１の一端と中点タップ端子３０１に接続され、抵抗Ｒ１の他端は抵抗Ｒ２の一端と中点タップ端子３０２に接続され、抵抗Ｒ２の他端もまた中点タップ端子３０３に接続されている。なお上記中点タップ端子３０１、３０２、３０３は、例えば図１３に示した実施例２のコンタクト部２０３に対応するものであって、抵抗部を形成するポリシリコン領域（２０２）上にあってパッシベーション膜に開口された開口部２０３に相当するものである。

また、後述するように、前記接続ケーブル６０の特性インピーダンスをＺｏ、前記抵抗２０１の抵抗値（図１７においては抵抗Ｒ０と抵抗Ｒ１と合計したもの）をＲＬとするとき、望ましくはＲＬ＝Ｚｏとなるように、その抵抗値が設定される。あるいは、発光サイリスタの駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には
Ｚｏ／２ ≦ ＲＬ ≦ ２×Ｚｏ
としても良い。

図１７における接続ケーブル６０は、同軸ケーブル状のものであっても、ツイストペア電線であっても良く、フレキシブルフラットケーブル、フレキシブルプリント基板であっても構わない。しかしながら、前述したような接続手段においてはその特性インピーダンスは種々異なるものとなってしまい、一義的に定めることができない。そのため前記特性インピーダンスＺｏに合致できるよう終端抵抗値を調整する必要がある。そこで前記抵抗２０１には中点タップ３０１、３０２、３０３を予め設けておき、所望抵抗値に近いタップ位置に接続することで種々のケーブル構造に応じた光プリントヘッド１９を作り分けることが可能となる。

さて光プリントヘッド１９において、破線で囲んで示す３０はシフトレジスタであって、３１〜３８はそれを構成するフリップフロップ回路、４１〜４８はバッファ回路である。シフトレジスタ３０はシリコンウェハー基材上に公知のＣＭＯＳ構造を用いて作成されるが、このほかガラス基板上に公知のＴＦＴ技術を用いて製造することもできる。接続ケーブル６０を介して伝達されたデータ信号は光プリントヘッド１９中に入力され、シフトレジスタチップ中に配置された抵抗２０１の一端に接続される。シフトレジスタ３０は例えばＣＭＯＳ構造をもつモノリシックに集積回路化されたものである。抵抗２０１の他端もしくは中点タップ３０３から前記シフトレジスタチップ上に貼付された発光サイリスタチップのアノード端子とはメタル配線により接続される。前記メタル配線は公知のフォトリソグラフィー法を用いることで容易に作成可能である。

ｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。光プリントヘッド１９はＤ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは前記発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、Ｑ出力端子は次段のフリップフロップ３２のＤ入力と接続される一方で、バッファ回路４１の入力とも接続される。バッファ回路４１の出力はシフトレジスタ回路３０のＱ１出力となっていて、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。シフトレジスタのクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド１９のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。

印刷制御部１において、破線で囲んで示す７１は駆動出力回路であって、７３、７４はＰＭＯＳトランジスタ、７５、７６はＮＭＯＳトランジスタ、７７はインバータ回路、７８は制御電圧発生回路であって図中Ｖｃｏｎｔとして示した制御電圧を発生させる。ＰＭＯＳトランジスタ７３のソースは電源ＶＤＤに接続され、そのドレーンはＮＭＯＳトランジスタ７５のドレーン端子と接続されるとともにＰＭＯＳトランジスタ７４のゲート端子と接続される。ＮＭＯＳトランジスタ７５のソースはＶｃｏｎｔ電位と接続される。またＤＲＶ―ＯＮ信号は発光サイリスタの実際の発光／非発光のタイミングを指令する信号であって、ＰＭＯＳトランジスタ７３、ＮＭＯＳトランジスタ７５のゲート端子と接続される一方で、インバータ回路７７の入力とも接続される。ＰＭＯＳトランジスタ７４のソースは電源ＶＤＤと接続され、そのドレーン端子は光プリントヘッドヘッド１９のＤ端子と接続されるとともに、ＮＭＯＳトランジスタ７６のドレーン端子とも接続されている。ＮＭＯＳトランジスタ７６のソース端子はグランドと接続され、そのゲート端子はインバータ回路７７の出力と接続されている。

いま、ＤＲＶ−ＯＮ信号がＬｏｗレベルにある場合を考える。インバータ回路７７の出力はＨｉｇｈレベルとなり、ＮＭＯＳトランジスタ７６はオンとなる。またＮＭＯＳトランジスタ７５はオフ状態、ＰＭＯＳトランジスタ７３はオン状態であり、ＰＭＯＳトランジスタ７４のゲート・ソース間電圧は略０Ｖとなって該トランジスタ７４はオフとなる。この結果、光プリントヘッド１９のデータ端子Ｄは略０Ｖの出力となり発光サイリスタの各アノード端子へ流れる電流ＩＯＵＴ２もゼロとなり、発光サイリスタｄ１〜ｄ８は全て非発光状態とできる。

別の場合として、ＤＲＶ−ＯＮ信号がＨｉｇｈレベルとなる場合を考える。このとき、インバータ回路７７の出力はＬｏｗレベルとなり、ＮＭＯＳトランジスタ７６はオフとなる。またＮＭＯＳトランジスタ７５はオン状態、ＰＭＯＳトランジスタ７３はオフ状態であり、ＰＭＯＳトランジスタ７４のゲート電位は制御電圧発生回路７８の出力であるＶｃｏｎｔ電位と略等しい値となって、該トランジスタ７４にはドレーン電流が流れる。この結果、光プリントヘッド１９のデータ端子Ｄから発光サイリスタのアノード端子へ流れる電流ＩＯＵＴ２が流れ得ることになり、発光サイリスタｄ１〜ｄ８のうち発光指令されている素子のみが選択的に発光状態となる。

ＰＭＯＳトランジスタ７４は飽和領域で動作するように、制御電圧発生回路７８の出力であるＶｃｏｎｔの電位が設定されており、電子デバイス物理の理論により良く知られている様に、このときのドレーン電流Ｉｄは次式で与えられる。
Ｉｄ＝Ｋ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔ）²
ここで、Ｋは定数、ＷはＰＭＯＳトランジスタ７４のゲート幅、Ｌはゲート長、Ｖｇｓはゲート・ソース間電圧、Ｖｔは閾値電圧である。なお、このときのＶｇｓ電圧は電源電位ＶＤＤと制御電圧Ｖｃｏｎｔ間の電位差に等しく、
Ｖｇｓ＝ＶＤＤ−Ｖｃｏｎｔ
である。

このように、ＰＭＯＳトランジスタ７４のドレーン電流Ｉｄ、すなわち発光サイリスタの駆動電流ＩＯＵＴ２は、制御電圧発生回路７８の出力であるＶｃｏｎｔ電位を調整することで所望の値とすることができる。それに加えて、前記したＰＭＯＳトランジスタ７４のように飽和領域で動作するＭＯＳトランジスタにおいては、その素子サイズを適切に設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はＭＯＳトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定する一方で、前記Ｖｇｓ電圧は小さく設定される。

次に実施例３の動作を説明する。図１８は図１７に示した回路から代表して１つの発光サイリスタｄ１を選び、等価回路モデル化したもので、図１７に示す回路のうち、駆動出力回路７１を定電流源シンボルに置き換え、その電流値をＩｓとしている。また６０は印刷制御部１と光プリントヘッド１９の間を接続する接続ケーブルで、特性インピーダンスＺｏ、信号伝達遅延時間Ｔｄをもつ伝送路として示している。また抵抗２０１の抵抗値をＲＬと記号している。８２はヘッド１９の発光素子のうち代表して一つの発光サイリスタｄ１を選び、等価回路モデル化したものである。

発光サイリスタｄ１をオン状態とするため、ゲート・カソード間に抵抗Ｒｇを接続している。これによりアノード端子から流入させられるアノード電流Ｉｄのうち、一部の電流成分がゲート電流として抵抗Ｒｇを介してグランドへ流れ、該ゲート電流により発光サイリスタｄ１はオン状態とされる。またＣｊはコンデンサであって、発光サイリスタｄ１、ｄ２、．．．等のアノード・カソード間に生じる接合容量をモデル化したものである。

図１９（ａ）は信号源である駆動源電流Ｉｓの波形を示し、そのオン時間、オフ時間をＴｏｎ、Ｔｏｆｆとして図中に記載している。図１９（ｂ）は比較のために従来技術による構成として抵抗ＲＬをゼロとした場合におけるサイリスタの駆動電流波形を示したものである。前記接続ケーブルについて、ケーブル長をＬ、ケーブル内の信号伝搬速度をＶｏとするとき、ケーブルの信号伝達遅延時間Ｔｄは次式で与えられる。
Ｔｄ＝Ｌ／Ｖｏ
ここで、信号伝搬速度Ｖｏは
Ｖｏ＝Ｃｏ／√εr
であり、Ｃｏは真空中における光速度であって
Ｃｏ≒３×１０⁸［ｍ／ｓ］
で、εrは前記ケーブル内で用いられる絶縁材料の比誘電率である。
これより信号伝達遅延時間Ｔｄは
Ｔｄ＝Ｌ／Ｖｏ＝（Ｌ／Ｃｏ）×√εr
となる。
典型的な例としてケーブルの比誘電率を４、ケーブル長を１［ｍ］とするとき、
Ｔｄ≒６．７［ｎＳ］
となる。

図１９（ｂ）は前記終端抵抗をゼロとした場合のものであるが、駆動源波形Ｉｓが立ち上がると、信号伝達遅延時間Ｔｄ分遅れて駆動信号が発光サイリスタｄ１に到達し、被駆動素子である発光サイリスタには電流波形Ｉｄが立ち上がり始める。このとき、発光サイリスタｄ１のアノード・カソード間は等価的にコンデンサＣｊと同様に動作し、該素子により信号反射を生じ、接続ケーブル６０内を駆動信号源方向へ向かう反射波を生じる。反射波は駆動信号源の内部インピーダンスにより反射して、再び接続ケーブル６０内を光プリントヘッド１９方向へ向かって反射を生じる。このように、接続ケーブル６０を介して、駆動信号源と負荷（サイリスタ）の間で多重に信号反射を生じ、２×Ｔｄを周期とするリップルを生じつつ、立ち上がり時間Ｔｒで立ち上がる電流波形が得られる。

図１９（ａ）の波形と図１９（ｂ）の波形とを比較して明らかなように、駆動信号源波形の立ち上がりが急峻であったとしても、発光サイリスタの駆動電流波形の立ち上がり時間Ｔｒは大きくなってしまう。前記多重反射波形がケーブル内を往復する毎に反射量を減じていき、１０往復の後に反射成分が消滅するとき、前記信号の立ち上がり時間Ｔｒは
Ｔｒ＝２×Ｔｄ×１０≒６．７×２０＝１３４［ｎＳ］
となる。発光サイリスタの駆動電流の立ち下がりにおける、立下り時間Ｔｆにおいても同様である。

発光サイリスタの駆動電流の立ち上がり時間Ｔｒは駆動信号源の立ち上がり時間と比べて大きな値であって、これは主として接続ケーブルによる伝搬遅延時間、すなわちケーブル長により決まってしまい、光プリントヘッドの点灯スイッチング速度を向上させるためにはケーブル長を短くせざるを得ないことになる。ところがケーブル長はプリンタ装置内における部品配置の状況により制約され、短くすることは困難である。とくにブラック、イエロー、マゼンタ、シアン等の各色トナーユニットを順に配置して構成されるタンデムカラープリンタにおいては、各色ごとにケーブル長が異なったものとなり、長いものでは１ｍ以上となってしまうのが不可避である。この結果、発光サイリスタの駆動電流の立ち上がり時間や立下り時間は増大してしまい、それを用いる光プリントヘッドのスイッチング速度を増加させることが出来ないという課題があった。

これに対して実施例３においては、光プリントヘッドの側のデータ端子に複数の抵抗の直列接続回路を挿入して中点タップを取り出す構成としている。図１９（ｃ）は前記接続ケーブルの特性インピーダンスをＺｏ、前記抵抗２０１の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏとなるように、その抵抗値を設定した場合の例である。この場合においては、図１９（ｂ）において見られたような、信号遷移時におけるリップル波形や、遷移時間の増加といった現象は解消しており、比較的短い立ち上がり時間Ｔｒや立下り時間Ｔｆでもってスイッチングが可能となっていることが判る。

上記の例では前記抵抗８１の抵抗値をＲＬとするとき、ＲＬ＝Ｚｏとなるように設定したが、サイリスタの駆動電流波形の遷移状態において多少のリップル波形を許容できる場合には
Ｚｏ／２ ≦ ＲＬ ≦ ２×Ｚｏ
としても同様の効果を得ることができる。

図１９（ｄ）は前記接続ケーブルの特性インピーダンスをＺｏ、前記抵抗２０１の抵抗値をＲＬとするとき、ＲＬ≫Ｚｏとなるように、その抵抗値を設定した場合の例である。この場合においては、図１９（ｂ）において見られたような、信号遷移時におけるリップル波形は解消しているものの、立ち上がり時間Ｔｒや立下り時間Ｔｆが増加してしまっており、発光サイリスタのスイッチング動作を高速化するうえで望ましくない。

図１９（ｂ）、図１９（ｃ）および図１９（ｄ）のそれぞれの波形を比較して明らかなように、接続ケーブルの特性インピーダンスに対して終端抵抗値が過小な場合（図１９（ｂ））には信号遷移時にリップル波形を生じ、その整定時間が長く必要になる。また接続ケーブルの特性インピーダンスに対して終端抵抗値が過大な場合（図１９（ｄ））には信号遷移時にリップル波形を生じないものの、その遷移時間が長くなってしまう。

これに対して、接続ケーブルの特性インピーダンスに対して終端抵抗値を調整して適切に設定した場合（図１９（ｃ））には、信号遷移時にリップル波形を生じず、しかも同時に遷移時間も短くすることができる。これにより、発光サイリスタのスイッチング動作を高速化するうえで望ましい。

以上説明したように実施例３においては、発光サイリスタｄ１〜ｄ８およびその駆動出力回路７１において、駆動出力回路７１と発光サイリスタとを別の基板ユニットとして構成し、両者間は接続ケーブル６０を用いて電気的に接続され、前記接続ケーブル６０が長い場合においても、駆動出力回路７１と発光サイリスタとの間で信号反射が多重に発生して駆動電流波形の立ち上がり時間や立下り時間が増大という課題を解決して、発光サイリスタのスイッチング制御を高速に行うことができる。

また実施例３においては、発光サイリスタは前記シフトレジスタチップ上に貼付されるとともに、前記発光サイリスタのデータ信号を終端するための終端抵抗２０１もまたシフトレジスタＩＣ上に設けることでモノリシックに集積することができ、個別に設ける必要がなく、低コスト化するうえで有利なものとなっている。それに加えて実施例３においては、前記終端抵抗２０１には予め中点タップ３０１、３０２、３０３が設けられており、種々の接続ケーブルの特性インピーダンスに応じた終端抵抗値に調整することができる。これにより、光プリントヘッドのデータ信号の信号遷移時にリップル波形を生じず、遷移時間を最小化することができ、発光サイリスタのスイッチング動作を高速化することができて、それを搭載してなるプリンタの印刷速度を高速化が可能となる。

前述したように光プリントヘッドの接続ケーブルとしては同軸ケーブル状のもの、ツイストペア電線、フレキシブルフラットケーブル、フレキシブルプリント基板などが用いられる。ところが前述した接続手段においては、その特性インピーダンスは種々異なるものとなってしまい、一義的に定めることができない。そのため前記特性インピーダンスＺｏに合致できるよう終端抵抗値を設定しておく必要がある。実施例３の構成においては、前記抵抗２０１には中点タップ３０１、３０２、３０３を予め設けておき、所望抵抗値に近いタップ位置に接続することで種々のケーブル構造に応じた光プリントヘッド１９を作り分けることが可能となり、前述したようなケーブルの特性インピーダンスと終端抵抗値とが大きく異なる駆動波形の遷移時間が増大するという課題を解消することができる。

なお、実施例３における終端抵抗２０１はポリシリコンや不純物拡散抵抗としてシフトレジスタＩＣ上に設ける構成としているが、これ以外にもシフトレジスタチップ上に公知のエピフィルムボンディング法を用いてＡｌＧａＡｓ等の化合物半導体薄膜を貼付しておき、前記膜をフォトリソグラフィー法により所定部位をパターン形成することでも構成可能なことは勿論である。

以上実施例１〜３で説明した発光素子アレイは、電子写真プリンタにおける露光工程で光源として利用することができる。以下その一例としてタンデムカラープリンタをとりあげ、図２０を用いて説明する。図２０は本発明の半導体複合装置を搭載したサイリスタヘッドを用いたタンデムカラープリンタを示す概略構成図である。

図２０において、タンデムカラープリンタ６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、その内部構成を説明する。

プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、感光体ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設され、露光装置６０３ｃとしては上記各実施例で説明した光プリントヘッド（１９）が用いられる。更に、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

またタンデムカラープリンタ６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向におけるホッピングローラ６０７の下流側には、ピンチローラ６０８と共に記録媒体６０５を挟持することによって記録媒体を搬送する搬送ローラ６１０と、ピンチローラ６０９と共に記録媒体６０５を挟持して記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成され、感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上のトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加される。

定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。定着装置６１３の下流側に配設される排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

つぎに上記構成のタンデムカラープリンタ６００の動作を説明する。まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて記録媒体６０５は、搬送ローラ６１０とピンチローラ６０８およびレジストローラ６１１とピンチローラ６０９に挟持されて、イエローのプロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によってさらに下流方向に搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。そしてその記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着され、定着後の記録媒体６０５は、排出ローラ６１４とピンチローラ６１６および排出ローラ６１５とピンチローラ６１７に挟持されて、タンデムカラープリンタ６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

以上の様に、本発明の画像形成装置によれば、発光素子として発光サイリスタを有する光プリントヘッドを採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ，コピー機など）を提供することができる。即ち、上記実施例１〜３の光プリントヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

以上述べたように、上記各実施例では光源として用いられる発光サイリスタを用いた場合について説明したが、本発明は、スイッチング素子に例えば直列に接続された他の素子、例えば有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。例えば有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを備えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。さらに、表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動（電圧印加の制御）のためにスイッチング素子としても用いられるサイリスタにも適用可能である。本発明はまた、３端子構造を備えたサイリスタのほか、第１と第２の２つのゲート端子を備えた４端子サイリスタＳＣＳ：（Ｓｉｌｉｃｏｎ）Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｗｉｔｃｈの場合にも適用可能である。

本発明に係る電子写真プリンタを示すブロック図である。 実施例１の光プリントヘッド及び制御部を示す回路図である。 実施例１の発光サイリスタを示す図である。 光プリントヘッドの基板ユニットの斜視図である。 光プリントヘッドの構成を示す断面図である。 光プリントヘッドの動作を示すタイムチャートである。 実施例１の発光サイリスタの等価回路モデルを示す回路図である。 実施例１の発光サイリスタへの駆動電流波形を示すタイムチャートである。 実施例１の変形例の光プリントヘッド及び制御部を示す回路図である。 変形例の動作を示すタイムチャートである。 変形例の動作を示すタイムチャートである。 実施例２の光プリントヘッド及び制御部を示す回路図である。 実施例２の抵抗の構成を示す図である。 実施例２の抵抗の構成を示す図である。 実施例２の発光サイリスタの等価回路モデルを示す回路図である。 実施例２の発光サイリスタへの駆動電流波形を示すタイムチャートである。 実施例３の光プリントヘッド及び制御部を示す回路図である。 実施例３の発光サイリスタの等価回路モデルを示す回路図である。 実施例３の発光サイリスタへの駆動電流波形を示すタイムチャートである。 タンデムカラープリンタを示す概略構成図である。

符号の説明

１ 印刷制御部
１９ 光プリントヘッド
３０ シフトレジスタ
６０ 接続ケーブル
８１、２０１ 抵抗
３０１、３０２、３０３ 中点タップ
ｄ１〜ｄ８ 発光サイリスタ

Claims (13)

1. 三端子スイッチ素子からなる発光素子が複数配列され、接続部材により接続された駆動部により前記発光素子を発光させる発光素子アレイにおいて、
   前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、
   前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設したことを特徴とする発光素子アレイ。
2. 前記抵抗は、前記接続部材の特性インピーダンスに対して所定の関係を持つ抵抗値を有する請求項１記載の発光素子アレイ。
3. 三端子スイッチ素子からなる発光素子に、接続部材を介して接続された駆動部から駆動電流を与え、前記三端子スイッチ素子に接続されて制御回路により発光素子を制御して発光させる駆動制御回路において、
   前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、
   前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設し、
   前記抵抗は、前記制御回路に設けられることを特徴とする駆動制御回路。
4. 前記抵抗は、前記接続部材の特性インピーダンスに対して所定の関係を持つ抵抗値を有する請求項３記載の駆動制御装置。
5. 前記抵抗は中点タップを有し、抵抗値を可変である請求項３または４記載の発光素子アレイ。
6. 三端子スイッチ素子からなる発光素子が複数配列され、接続部材を介して接続された駆動部により前記発光素子を発光させる記録ヘッドにおいて、
   前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、
   前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設したことを特徴とする記録ヘッド。
7. 前記抵抗は、前記接続部材の特性インピーダンスに対して所定の関係を持つ抵抗値を有する請求項６記載の記録ヘッド。
8. 前記抵抗は、前記制御回路が配設される半導体チップ上に設けられる請求項６または７記載の記録ヘッド。
9. 前記抵抗は中点タップを有し、抵抗値を可変である請求項８記載の記録ヘッド。
10. 三端子スイッチ素子からなる発光素子が複数配列され、接続部材を介して接続された駆動部により前記発光素子を発光させる記録ヘッドを有する画像形成装置において、
    前記三端子スイッチ素子の第１端子は前記接続部材を介して駆動部に接続され、第２端子はグランドに接続され、第３端子は制御回路に接続され、
    前記三端子スイッチ素子の第１端子と前記接続部材との間に抵抗を配設したことを特徴とする画像形成装置。
11. 前記抵抗は、前記接続部材の特性インピーダンスに対して所定の関係を持つ抵抗値を有する請求項１０記載の画像形成装置。
12. 前記抵抗は、前記制御回路が配設される半導体チップ上に設けられる請求項１０または１１記載の画像形成装置。
13. 前記抵抗は中点タップを有し、抵抗値を可変である請求項１２記載の画像形成装置。

Images