JP2007081081A - ３端子スイッチアレイ、３端子スイッチアレイ装置、半導体複合装置、および画像形成装置 - Google Patents

３端子スイッチアレイ、３端子スイッチアレイ装置、半導体複合装置、および画像形成装置 Download PDF

Info

Publication number
JP2007081081A
JP2007081081A JP2005266366A JP2005266366A JP2007081081A JP 2007081081 A JP2007081081 A JP 2007081081A JP 2005266366 A JP2005266366 A JP 2005266366A JP 2005266366 A JP2005266366 A JP 2005266366A JP 2007081081 A JP2007081081 A JP 2007081081A
Authority
JP
Japan
Prior art keywords
semiconductor
terminal
shift register
thin film
terminal switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005266366A
Other languages
English (en)
Other versions
JP4817774B2 (ja
Inventor
Akira Nagumo
章 南雲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Data Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Data Corp filed Critical Oki Data Corp
Priority to JP2005266366A priority Critical patent/JP4817774B2/ja
Priority to US11/466,892 priority patent/US7923737B2/en
Publication of JP2007081081A publication Critical patent/JP2007081081A/ja
Application granted granted Critical
Publication of JP4817774B2 publication Critical patent/JP4817774B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
    • B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
    • B41J2/45—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using light-emitting diode [LED] or laser arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor

Landscapes

  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
  • Led Devices (AREA)
  • Thyristors (AREA)

Abstract

【課題】 電子写真プロセスの露光ヘッドなどの構成に用い得る発光素子アレイの小型化を図る。
【解決手段】 動作制御のため外部から印加される制御信号を受けるための制御電極を有する複数の３端子スイッチ素子、例えば発光サイリスタ（３０６）が半導体薄膜で形成されており、複数の発光サイリスタで構成されるアレイが半導体薄膜で形成され、半導体基板上に形成された、或いは別の半導体薄膜に形成されたシフトレジスタ（３０１）により駆動される。シフトレジスタと発光サイリスタと薄膜からなる配線層（３０３，３０４，３３２）で接続される。
【選択図】 図１１

Description

本発明は、３端子スイッチアレイ、及び３端子スイッチアレイ装置に関する。本発明は例えば電子写真プリンタの露光工程で光源として用いられる発光サイリスタアレイ、そのような発光サイリスタと駆動回路との組合せである半導体複合装置、及びそのような半導体複合装置を備えた画像形成装置に関する。
本発明は、電子写真プリンタにおける光源として用いられる発光サイリスタアレイのほか、サイリスタをスイッチング素子として用い、他の発光素子や発熱素子への電圧の印加の制御する場合などにも適用可能であるが、以下、電子写真プリンタを例に挙げて詳細に説明する。
以下の説明で、モノリシック集積回路をＩＣと略称することがある。また、信号レベルの「高」レベル（Ｈｉｇｈレベル）を論理値１に、「低」レベル（Ｌｏｗレベル）を論理値０に対応させて記載することがある。
従来の電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜増にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。
図１は従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。
図１において、印刷制御部１０１は、プリンタの印字部の内部に配設され、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行なう。上記制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１０１は、先ず定着器温度センサ１２３によってヒータ１２２ａを内蔵した定着器１２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ１２２ａに通電し、使用可能な温度まで定着器１２２を加熱する。次に、ドライバ１０２を介して現像・転写プロセス用モータ（ＰＭ）１０３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源１２５をオンにし、現像器１２７の帯電を行なう。
そして、セットされている図示しない用紙の有無および種類が用紙残量センサ１０８、用紙サイズセンサ１０９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）１０５はドライバ１０４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ１０６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
印刷制御部１０１は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１０１に受信されたビデオ信号ＳＧ２は、印字データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド（ＬＥＤプリントヘッド）１１９に転送される。ＬＥＤヘッド１１９はそれぞれ１ドット（ピクセル）の印字のために設けられた複数個のＬＥＤを直線状に配列したものである。
そして、印刷制御部１０１は１ライン分のビデオ信号を受信すると、ＬＥＤヘッド１１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印字データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１１９内に保持させる。また、印刷制御部１０１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１１９に保持した印字データ信号ＨＤ−ＤＡＴＡについて印刷することができる。なお、ＨＤ−ＣＬＫは印字データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１１９に送信するためのクロック信号である。
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像部１２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
その後、該トナー像は転写部１２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源１２６がオンになり、転写器１２８は感光体ドラムと転写器１２８との間隔を通過する用紙上にトナー像を転写する。
転写されたトナー像を有する用紙は、ヒータ１２２ａを内蔵する定着器１２２に当接して搬送され、該定着器１２２の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ１０７を通過してプリンが外部に排出される。
印刷制御部１０１は用紙サイズセンサ１０９、用紙吸入口センサ１０６の検知に対応して、用紙が転写器１２８を通過している間だけ転写用高圧電源１２６からの電圧を転写器１２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ１０７を通過すると、帯電用高圧電源１２５による現像器１２７への電圧の印加を終了し、同時に現像。転写プロセス用モータ１０３の回転を停止させる。
以後、上記の動作を繰り返す。
次に、ＬＥＤヘッド１１９において用いられる発光素子の動作を説明する。
発光素子の代表的なものとしてＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）及びＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）が知られている。
ＬＥＤは化合物半導体（ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓ等）のＰＮまたはＰＩＮ接合を形成し、これに順方向電圧を加えることにより接合内部にキャリアを注入し、その再結合の過程で生じる発光現象を利用するものである。
一方、ＬＤはこのＬＥＤ内部に導波部を設けた構造となっており、あるしきい値電流以上の電流を流すと注入される電子−正孔対が増加し反転分布状態となり、誘導放射による光子の増倍（利得）が発生し、へき開面などを利用した平行な反射鏡で発生した光が再び活性層に帰還されレーザ発振が起き、導波路の端面からレーザ光が出ていくものである。
これらＬＥＤ、ＬＤと同じ発光メカニズムを有する発光素子として、発光機能を持つ負性抵抗素子（発光サイリスタ、レーザサイリスタ等）も知られている。発光サイリスタは先に述べたような化合物半導体でＰＮＰＮ構造を作るものである（非特許文献１参照）。
以下、従来技術の一例として、特許文献１に記載されたＬＥＤヘッドについて図２を参照して説明する。以下の説明では、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印字可能なＬＥＤヘッドを想定している。
図２において、破線で囲まれる部分はＬＥＤアレイチップであって、１９２個のＬＥＤ素子（ＬＥＤ１〜ＬＥＤ１９２）から成る。一方、一点鎖線で囲まれる部分は前記ＬＥＤアレイを駆動する駆動ＩＣであって、前記ＬＥＤの駆動端子ＤＯ１〜ＤＯ１９２を備えている。
本実施の形態のＬＥＤヘッド１１９は、１９２個のＬＥＤ素子が配列されたＬＥＤアレイチップ（以下ＬＥＤアレイと記す）ＣＨＰ１〜ＣＨＰ２６と駆動ＩＣ ＤＲＶ１〜ＤＲＶ２６とが、それぞれ２６個整列したものとする。各駆動ＩＣ ＤＲＶ１〜ＤＲＶ２６は同一回路により構成され、隣接する駆動ＩＣとカスケードに接続されている。
図２においては、このうちの第１段目の駆動ＩＣ（ＤＲＶ１）とＬＥＤアレイ（ＣＨＰ１）とを示している。他の駆動ＩＣ（ＤＲＶ２〜ＤＲＶ２６）、ＬＥＤアレイ（ＣＨＰ２〜ＣＨＰ２６）も同じ構成であるが、図２においては図示を省略している、
図２における駆動ＩＣ（ＤＲＶ１）のデータ出力端子ＤＡＴＡＯ３は、図示しないボンディングワイヤとプリント配線板パターンにより、図示しない後段の駆動ＩＣ（ＤＲＶ２）のデータ入力端子ＤＡＴＡＩ３に接続される。他のデータ出力端子ＤＡＴＡＯ２〜ＤＡＴＡＯ０、およびデータ入力端子ＤＡＴＡＩ２〜ＤＡＴＡＩ０も同様である。
カスケード接続の１段目であるＤＲＶ１のＤＡＴＡＩ３〜ＤＡＴＡＩ０端子には、図１に示す印刷制御部１０１から出力されるデータ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が入力される。また、ＣＬＫはクロック入力端子であって、ＤＲＶ１〜ＤＲＶ２６の各クロック端子（ＣＬＫ）と共通に接続されており、図１に示す印刷制御部１０１から出力されるクロック信号ＨＤ−ＣＬＫが入力される。ＬＯＡＤはラッチ信号の入力端子、ＳＴＢは負論理のストローブ信号入力端子であって、同様にＤＲＶ１〜ＤＲＶ２６の各ＬＯＡＤ端子、ＳＴＢ端子とそれぞれ共通に接続されており、図１に示す印刷制御部１０１から出力されるラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ（「−Ｎ」は負論理信号であることを示す）が入力される。ＶＲＥＦは基準電圧の入力端子であって、ＤＲＶ１〜ＤＲＶ２６の各ＶＲＥＦ端子はＬＥＤヘッド内に配設されたレギュレータ回路の出力端子と共通に接続される。
さて前述した様に、図２において一点鎖線で囲まれる部分は駆動ＩＣ（ＤＲＶ１〜ＤＲＶ２６）内部のブロック図を示している。ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９はフリップフロップ回路であって、ＣＬＫ端子から入力されるクロック信号により動作するシフトレジスタ回路を構成している。
ＬＴＡ１〜ＬＴＡ４８、ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８はラッチ回路であって、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐ（「−Ｐ」は正論理信号であることを示す）で動作する。
ＳＥＬはセレクタ回路、１３１、１３２はインバータ回路、１３３はＡＮＤ回路、１３４は抵抗である。ＭＥＭ１〜ＭＥＭ１９３はメモリ回路、ＤＲ１〜ＤＲ１９２はＬＥＤ素子の駆動回路、ＡＤＪは制御電圧発生回路、ＣＴＲＬはメモリ（ＭＥＭ１〜ＭＥＭ１９３）の書き込み制御回路である。
このうちのＭＥＭ１〜ＭＥＭ１９２はＬＥＤ駆動端子（ＤＯ１〜ＤＯ１９２）を介してＬＥＤ素子の駆動電流値を１６段階に調整するためのドット補正データの格納用メモリであり、ＭＥＭ１９３はドライバＩＣ毎に、ＬＥＤ駆動電流値を１６段階に調整するためのチップ補正データの格納用メモリである。
該メモリは次の理由で設けられている。
一般に、ＬＥＤヘッドに用いられるＬＥＤアレイは、チップ毎、ドット毎にその発光パワー出力（光量）が大きくばらつくのが通例である。このような光量ばらつきはプリンタ装置の印字品位を大きく損なうため、ＬＥＤアレイを駆動する駆動ＩＣ側にＬＥＤの発光効率のばらつきを補正するため、ＬＥＤのチップ毎や個々のＬＥＤ素子（ドット）毎に駆動電流を調整する機能を設けることが必要である。前記したＭＥＭ１〜ＭＥＭ１９２およびＭＥＭ１９３には、このためのドット補正データとチップ補正データとが格納される。
ラッチ回路ＬＴＡ１〜ＬＴＡ４８は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ４８、ＬＴＣ１〜ＬＴＣ４８、ＬＴＤ１〜ＬＴＤ４８は、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をそれぞれラッチする。
フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９はカスケード接続されており、ＦＦＡ１のデータ入力端子ＤはドライバＩＣのデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦＡ４８からの出力は駆動ＩＣのデータ出力端子ＤＡＴＡＯ０に接続されている。同様に、フリップフロップ回路ＦＦＢ１〜ＦＦＢ４８、ＦＦＣ１〜ＦＦＣ４８、ＦＦＤ１〜ＦＦＤ４８もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１のデータ入力端子Ｄは、駆動ＩＣのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ４８、ＦＦＣ４８、ＦＦＤ４８からの出力はセレクタ回路ＳＥＬ を介してドライバＩＣのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
従って、フリップフロップ回路ＦＦＡ１〜ＦＦＡ４９、ＦＦＢ１〜ＦＦＢ４９、ＦＦＣ１〜ＦＦＣ４９、ＦＦＤ１〜ＦＦＤ４９とで、それぞれ４９段のシフトレジスタ回路を構成しており、ＬＯＡＤ端子の信号レベルによりシフトレジスタのシフト段数を４８段と４９段とに切り替えて動作させることができる。
図２の駆動ＩＣにおいてはデータ端子（ＤＡＴＡＩ３〜ＤＡＴＡＩ０およびＤＡＴＡＯ３〜ＤＡＴＡＯ０）を用いて印刷データと前記補正データを兼用して伝達する構成としており、補正データ転送時にはＬＯＡＤ端子を「高」レベルとすることで、前記シフトレジスタは（印刷データ転送時よりも１段多い）４９段で動作するので、ドット補正データに加えてチップ補正データも転送することができる。
ＤＲ１〜ＤＲ１９２はＬＥＤ駆動回路であって、その出力はドライバＩＣの駆動電流出力端子ＤＯ１〜ＤＯ１９２に接続され、ＬＥＤ素子（ＬＥＤ１〜ＬＥＤ１９２）とはワイヤーボンディングやスパッタリングで作成された金属薄膜配線などによってそれぞれ接続される。
図３は、特許文献２に開示されたＬＥＤアレイと駆動ＩＣとを組合せた複合チップ（半導体複合装置）２００をプリント配線板に搭載したＬＥＤヘッドの斜視図である。
図３に示されるように、ＬＥＤヘッド１１９の主要部を構成するＬＥＤユニット２４０は、プリント配線板２２０と、該配線板上に備えられた複数の複合チップ２００とを有する。複数の複合チップ２００は、プリント配線板２２０上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔に実装される。複数の複合チップ２００は、例えば、ＬＥＤエピタキシャルフィルム２０６（即ち、ＬＥＤ）の配列がＬＥＤユニット２４０の長手方向の全長にわたって、等ピッチで１列に配列されるように、プリント配線板２２０上に配置される。
プリント配線板２２０上には、複合チップ２００のＬＥＤを点灯制御するために必要な電力や制御信号（点灯データ）を複合チップ２００の集積回路２０２（駆動ＩＣ群）に提供するための配線パターン（図示せず）及び電極パッド（図示せず）が備えられている。また、複合チップ２００のシリコン（Ｓｉ）基板２０１には、プリント配線板２２０から電力や制御信号を受け取るための電極パッド（図示せず）が備えられている。ＬＥＤユニット２４０には、プリント配線板２２０の電極パッドと複合チップ２００のＳｉ基板２０１上の電極パッドとを電気的に接続するボンディングワイヤ２２１を備えている。
次に複合チップ２００の説明を行う。
図４は前記複合チップの平面図、図５は図４のＡ１−Ａ１’線断面図、図６は、図４のＡ２−Ａ２’線断面図である。
図４〜図６に示されるように、複合チップ２００は、集積回路２０２を含むＳｉ基板２０１と、このＳｉ基板２０１上に形成された第１の層間絶縁膜２０３と、この第１の層間絶縁膜２０３上に形成され、半導体材料を主材料とする接着層２０４と、この接着層２０４上に形成された導通層２０５とを有する。
また、複合チップ２００は、導通層２０５上に貼り付けられた（ボンディングされた）シート状の半導体薄膜である複数のエピタキシャルフィルム（以下「ＬＥＤエピフィルム」と言う。）２０６と、ＬＥＤエピフィルム２０６上から集積回路２０２の個別端子領域２０８上に至る領域に形成され、ＬＥＤエピフィルム２０６と集積回路２０２とを電気的に接続する薄膜の個別配線層２０７とを有する。また、個別配線層２０７と導通層２０５との間及び個別配線層２０７と接着層２０４との間等のように絶縁が必要な箇所には、個別配線層２０７をＬＥＤエピフィルム２０６及びＳｉ基板２０１の一部から電気的に絶縁する第２の層間絶縁膜２０９（図示しない）が備えられている。
ＬＥＤエピフィルム２０６のそれぞれは、１個のＬＥＤ（発光部）として機能するように適宜半導体層を積層した構造を有し、例えば、へテロエピタキシャル層構造とすることができる。図４から図６までに示されるように、複数のＬＥＤエピフィルム２０６は、等ピッチで１列に配列されている。
ＬＥＤエピフィルム２０６の厚さは、ＬＥＤの安定した特性（例えば、発光特性や電気特性）を確保するために十分な厚さである２μｍ程度とすることがされる。
Ｓｉ基板２０１は、集積回路２０２が作り込まれたモノリシックＳｉ基板である。Ｓｉ基板２０１の集積回路２０２には、複数のＬＥＤを駆動させるための複数の駆動ＩＣ（駆動ＩＣ群）が含まれる。
複数の駆動ＩＣは、複数のＬＥＤエピフィルム２０６のそれぞれに対向するように配置されている。ただし、集積回路２０２には、複数の駆動ＩＣの他に、ＬＥＤの点灯制御に共通に使用される回路も含まれる。駆動ＩＣ群は、外部から送られて来た発光制御データに基づいてＬＥＤの点灯・非点灯を制御する。
なお、Ｓｉ基板２０１の厚さは、例えば約３００μｍである。
従来技術によるＬＥＤヘッド回路の説明で詳述したように、駆動ＩＣは図５の領域２０２Ｂに配置されるものであるが、図２において示したように多数のメモリ素子を含み、膨大な回路要素からなる。このため、図５に示されるように駆動ＩＣの占有面積幅はＷはエピフィルムの占有幅Ｗ１と比較して、きわめて大きな割合を占めることになる。
再び図５を参照し、第１の層間絶縁膜２０３は、例えば、酸化けい素（ＳｉＯ２）膜及び窒化けい素（Ｓｉ３Ｎ４）膜の内の少なくとも一方を含む単層又は多層構造とすることができる。第１の層間絶縁膜２０３は、ＬＥＤエピフィルム２０６を正常に動作させるために、Ｓｉ基板２０１表面とＬＥＤエピフィルム２０６とを電気的に絶縁する機能を担う。第１の層間絶縁膜２０３は、Ｓｉ基板２０１表面の集積回路２０２が形成されている領域に隣接した、集積回路２０２が形成されていない領域上に形成されている。
接着層２０４は、多結晶シリコン層又はアモルファスシリコン層等の半導体層である。接着層２０４は、例えば、化学的気相成長法（ＣＶＤ法）により形成される。接着層２０４は第１の層間絶縁膜２０３との間に高い親和性を持つので、接着層２０４と第１の層間絶縁膜２０３との間に高い密着強度を持たせることができる。
導通層２０５は、例えば、金やパラジウム等を材料とするメタル層とすることができる。
接着層２０４は導通層２０５との間に高い親和性を持つので、接着層２０４と導通層２０５との間に高い密着強度を持たせることができる。導通層２０５の表面にはＬＥＤエピフィルム２０６が貼り付けられている。
導通層２０５は、その上に貼り付けられたＬＥＤエピフィルム２０６を固定する機能と、ＬＥＤエピフィルム２０６の下面の共通端子領域（図示せず）とＳｉ基板２０１の共通端子領域（例えば、グランド電位）とを電気的に接続する機能とを持つ。導通層２０５とＬＥＤエピフィルム２０６内の共通端子領域との間には、オーミックコンタクトが形成されることが望ましい。
導通層２０５と、Ｓｉ基板２０１の共通端子領域（例えば、グランド電位）との電気的接続は、配線（図示せず）又は第１の層間絶縁膜１０３に設けられた開口（図示せず）等を通して行うことができる。
ここで、ＬＥＤエピフィルム２０６内の共通端子領域とは、導通層２０５と接するエピタキシャル層全面を示しており、より具体的に述べれば、図６に示されるｎ型ＧａＡｓ層１１１の共通電位側（ｎ電極側）となる表面全面を意味する。
また、Ｓｉ基板２０１の共通端子領域とは、導通層２０５と接するＳｉ基板の表面領域を示しており、より具体的に述べれば、ＬＥＤを駆動するための共通電位側（ｎ電極側）となる領域を意味する。
図６に示されるように、複合チップ２００は、Ｓｉ基板２０１と、第１の層間絶縁膜２０３と、多結晶シリコン層又はアモルファスシリコン層等で構成される接着層２０４と、導通層２０５と、ＬＥＤエピフィルム２０６と、第２の層間絶縁膜２０９と、個別配線層２０７とを順に積層させた構造を持つ。
図６に示されるように、ＬＥＤエピフィルム２０６は、ｎ型ＧａＡｓ層２１１と、ｎ型ＡｌｘＧａ１−ｘＡｓ層２１２（０≦ｘ≦１）と、ｎ型ＡｌｙＧａ１−ｙＡｓ層２１３（０≦ｙ≦１）と、ｎ型ＡｌｚＧａ１−ｚＡｓ層２１４（０≦ｚ≦１）と、ＧａＡｓ層２１５とを順に積層させた構造を持つ。
また、ＧａＡｓ層２１５の下方のｎ型ＡｌｙＧａ１−ｙＡｓ層２１３及びｎ型ＡｌｚＧａ１−ｚＡｓ層２１４にはＺｎ拡散領域２１６が形成されている。ＧａＡｓ層２１５とＺｎ拡散領域２１６はｐ型領域となっている。
ｎ型ＧａＡｓ層２１１の厚さは、約１０ｎｍ（＝０．０１μｍ）であり、ｎ型ＡｌｘＧａ１−ｘＡｓ層２１２の厚さは、約０．５μｍであり、ｎ型ＡｌｙＧａ１−ｙＡｓ層２１３の厚さは、約１μｍであり、ｎ型ＡｌｚＧａ１−ｚＡｓ層２１４の厚さは、約０．５μｍであり、ｎ型ＧａＡｓ層２１５の厚さは、約１０ｎｍ（＝０．０１μｍ）である。この場合には、ＬＥＤエピフィルム２０６の厚さは、約２μｍとなる。
次に、ＬＥＤエピフィルム２０６の製造プロセスを説明する。図７及び図８は、ＬＥＤエピフィルム２０６の製造プロセスを概略的に示す断面図である。
ＬＥＤエピタキシャル層２０６ａ（剥離される前は「ＬＥＤエピタキシャル層２０６ａ」と記載し、剥離された後は「ＬＥＤエピフィルム２０６」と記載する。）の製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。
ＬＥＤエピタキシャル層２０６ａの製造に際しては、図７に示されるように、ＧａＡｓ基板２２１上に、ＧａＡｓバッファ層２２２、（ＡｌＧａ）ＩｎＰエッチングストップ層２２３、及びＡｌＡｓ剥離層２２４を順に成膜する。次に、ＡｌＡｓ剥離層２２４上に、ＧａＡｓコンタクト層２１１（ｎ型ＧａＡｓ層２１１）、ＡｌＧａＡｓ下クラッド層２１２（ｎ型ＡｌｘＧａ１−ｘＡｓ層２１２）、ＡｌＧａＡｓ活性層２１３（ｐ型ＡｌｙＧａ１−ｙＡｓ層２１３）、及びＡｌＧａＡｓ上クラッド層２１４（ｐ型ＡｌｚＧａ１−ｚＡｓ層２１４）、ＧａＡｓコンタクト層２１５（ｎ型ＧａＡｓ層２１５）を順に成膜する。ＬＥＤエピタキシャル層２０６ａの剥離は、化学的リフトオフ法を用いて行うことができる。
次に、図８に示されるように、１０％ＨＦ（弗化水素）液により、ＡｌＡｓ剥離層２２４を選択的に除去する。ＨＦ液のＡｌＡｓ剥離層２２４に対するエッチング速度は、ＡｌＧａＡｓ層２１２〜２１４、ＧａＡｓ層２１１、２１５、２２１、２２２、及びエッチングストップ層２２３に対するエッチング速度に比べ格段に大きいので、ＡｌＡｓ剥離層２２４を選択的にエッチングすることができる。これにより、ＬＥＤエピフィルム２０６を、ＬＥＤエピフィルム製造用基板３２４から剥がすことが可能になる。
エッチングによりＡｌＡｓを確実に除去するために、図８に示されるように、各エピタキシャル層２１１〜２１５をエッチングし、溝２２５を形成しておく。溝２２５の形成は、溝形成領域レジスト等によりマスクをしておき、燐酸過水によりエッチングするフォトリソグラフィ工程により行う。
燐酸過水は、ＡｌＧａＡｓ層２１２〜２１４、ＧａＡｓ層２１１、２１５、２２１、２２２は、エッチングするが、（ＡｌＧａ）ＩｎＰエッチングストップ層２２３に対するエッチング速度が遅いので、上面から溝２２５をエッチング形成する際に溝が基板２２１に到達するのを防止することができる。
溝２２５を形成した後、ＨＦ液によりエッチングすることにより、ＡｌＡｓ剥離層２２４をエッチングし、ＬＥＤエピフィルム２０６を剥離する。なお、図８には、ＡｌＡｓ剥離層２２４が残されている状態（エッチング途中）が示されているが、ＬＥＤエピフィルム２０６を保持した状態で、ＡｌＡｓ剥離層２２４を完全に除去することができる。
ＬＥＤエピフィルム２０６の剥離に際して、ＬＥＤエピフィルムを支持及び保護する支持体をＬＥＤエピフィルム２０６上に設けることができる。
例えば、ＬＥＤエピフィルム２０６の上に支持体を設けた場合、ＬＥＤエピフィルム支持体表面を、例えば、真空吸着部材や光硬化性粘着シート（光照射により粘着性を失う粘着シート）等により吸着し所定の位置に移動することは容易である。
図９は、従来のＬＥＤヘッド１１９を概略的に示す断面図である。
図９に示されるように、ＬＥＤヘッド１１９は、ベース部材２３１と、ベース部材２３１に固定されたプリント配線板２２０と、柱状の光学素子を多数配列したロッドレンズアレイ２３２と、ロッドレンズアレイ２３２を保持するホルダ２３３と、これらの構成２３１〜２３３を固定するクランプ２３４とを有する。
複合チップ２００により発生した光はロッドレンズアレイ２３２を通して図示しないプリンタ装置の感光ドラムに照射される。なお、図９においてＬＥＤヘッド１１９の幅をＷ０として図中に記載している。
青木昌治編著、「発光ダイオード」工業調査会、ｐｐ１６７〜１６９参照） 特開２０００−１０８４０７公報 特開２００４−２０７４４４公報
しかしながら、従来技術による駆動回路においては、下記の様に種々の課題があり、ＬＥＤヘッドのコスト低減が困難であった。
特許文献１に記載された従来例のように、多数のＬＥＤ毎に駆動用のトランジスタを設ける構成においては、ＬＥＤの駆動電流に応じた大きな駆動能力を有するトランジスタを設ける必要があった。この場合、ＬＥＤ素子自体の構成は単純化できるものの、駆動素子については大きな駆動能力を必要とする分、素子サイズが大型化して大きなチップ面積を占有することになり、駆動ＩＣがコストアップしてしまう。
一方、特許文献２に記載された従来例のように、駆動ＩＣ上にエピフィルムからなるＬＥＤを配置する構成においては、ＬＥＤの薄層化による材料コストの低下が期待できるものの、エピフィルムをＬＥＤ化するためのＰ型不純物の拡散や個別配線層を設ける工程、ＬＥＤ各素子をエッチングにより分離する工程は駆動ＩＣが配置されたシリコンウェハーの状態で行われるため、１枚のウェハーから取れる複合チップの数は前記駆動ＩＣの配置数と同数となる。この結果、駆動ＩＣのチップ面積が大きいことを反映して、複合チップの数はＬＥＤを単品状態で製造する場合に比べて少ないものとなる。
このように、特許文献２に記載された従来例の構成をとることでＬＥＤの薄層化による材料コストの低下が期待できるものの、複合チップの１チップ当たりに占める半導体プロセスコストの比率が増し、ＬＥＤヘッドコストを低減する上での障害となっていた。
また、特許文献２に記載された従来例のＬＥＤヘッドには発光素子にはＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓ等の化合物半導体が用いられるが、これらにおいては結晶の格子欠陥等に起因する特性ばらつきが不可避であり、発光素子を形成するとき、素子ごとにその光量がばらつくことになる。例えば発光素子を用いてＬＥＤプリンタを構成する場合、発光素子に光量ばらつきを生じると印字むらとなって現れ、印字品位の著しい低下をもたらすことになる。
本発明は、
動作制御のため外部から印加される制御信号を受けるための制御電極を有する複数の３端子スイッチ素子を配列してなる３端子スイッチアレイにおいて、
該３端子スイッチアレイは半導体薄膜で構成されていることを特徴とする３端子スイッチアレイを提供する。
本発明はまた、
動作制御のため外部から印加される制御信号を受けるための制御電極を有する第１乃至第Ｎ（Ｎは２以上の自然数）の３端子スイッチ素子を配列してなる３端子スイッチアレイと、
第１乃至第Ｎの出力を有するシフトレジスタとを備え、
該３端子スイッチアレイは半導体薄膜で構成され、
第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子の制御電極が前記シフトレジスタの第ｎの出力と接続され、
各スイッチ素子の残りの２端子の一方はグランドに接続され、他方にはスイッチ素子を駆動する駆動手段と接続されている
ことを特徴とする３端子スイッチアレイ装置を提供する。
本発明はまた、
半導体薄膜からなり、動作制御のため外部から印加される制御信号を受けるための制御電極を有する第１乃至第Ｎ（Ｎは２以上の整数）の３端子の発光スイッチ素子を基板上に配列してなる３端子スイッチアレイと、
第１乃至第Ｎの出力を有するシフトレジスタ回路とを有し、
前記３端子スイッチ素子は発光素子であり、
第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子の制御電極を前記シフトレジスタの第ｎの出力と、薄膜からなる制御電極配線層により接続して論理信号を入力し、
該３端子スイッチ素子の残りの２端子の一方は、該スイッチ素子を駆動制御する駆動制御手段と薄膜からなる電源配線層を経由して接続され、
該３端子スイッチ素子の残りの２端子の他方はグランド電極と接続され、
該駆動制御手段は、前記第ｎのスイッチ素子に対応する前記シフトレジスタの出力のタイミングにおける所定の時間に対応して該３端子スイッチ素子に必要な駆動電流を出力する
ことを特徴とする半導体複合装置を提供する。
本発明はまた、
半導体基板と、
該半導体基板上に形成されたシフトレジスタ回路と、
該シフトレジスタ回路に平行して前記半導体基板上に貼り付けられた、前記半導体基板と異なる材質の半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる制御電極配線層により順次接続した制御電極によるスイッチ動作が可能な３端子素子と、
該３端子素子の残りの２端子の一方同士を共通に接続する薄膜から成る電源配線層と、
該３端子素子の残りの２端子の他方同士を共通に接続するグランド電極層とを有する
半導体複合装置を提供する。
本発明はまた、
基板と、
該基板上に形成された半導体薄膜からなるシフトレジスタ回路と、
該シフトレジスタ回路に平行して前記基板上に貼り付けられた、半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる配線層により順次接続した制御電極によるスイッチ動作が可能な３端子素子と、
該３端子素子の残りの２端子の一方同士を共通に接続する薄膜から成る電源配線層と、
該３端子素子の残りの２端子の他方同士を共通に接続するグランド電極層と
を有する半導体複合装置を提供する。
本発明はまた、
第１の材質から成る半導体チップと、
該半導体チップに第１の面に接着された前記第１の材質とは異なる材質の薄膜の発光半導体装置と、
発光半導体装置に接続される回路群と、
前記半導体チップの前記第１の面に直交する第２の面に形成され、前記発光半導体装置と回路群に選択的に接続されたボンディングパッドとを有する半導体複合装置を提供する。
本発明に係る、動作制御のため外部から印加される制御信号を受けるための制御電極を有する複数の３端子スイッチ素子を配列してなる３端子スイッチアレイにおいて、該３端子スイッチアレイは半導体薄膜で構成されていることを特徴とする３端子スイッチアレイによれば、３端子スイッチアレイが半導体薄膜で構成されているので、半導体基板上に形成された他の回路との組合せなどを自由に行うことができ、また組合せを小型にすることができる。
本発明に係る、動作制御のため外部から印加される制御信号を受けるための制御電極を有する第１乃至第Ｎ（Ｎは２以上の自然数）の３端子スイッチ素子を配列してなる３端子スイッチアレイと、第１乃至第Ｎの出力を有するシフトレジスタとを備え、該３端子スイッチアレイは半導体薄膜で構成され、第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子の制御電極が前記シフトレジスタの第ｎの出力と接続され、各スイッチ素子の残りの２端子の一方はグランドに接続され、他方にはスイッチ素子を駆動する駆動手段と接続されていることを特徴とする３端子スイッチアレイ装置によれば、３端子スイッチアレイが半導体薄膜で構成されているので、シフトレジスタと組合せることで形成される３端子スイッチアレイ装置を小型に形成することができる。
本発明に係る、半導体薄膜からなり、動作制御のため外部から印加される制御信号を受けるための制御電極を有する第１乃至第Ｎ（Ｎは２以上の整数）の３端子の発光スイッチ素子を基板上に配列してなる３端子スイッチアレイと、第１乃至第Ｎの出力を有するシフトレジスタ回路とを有し、前記３端子スイッチ素子は発光素子であり、第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子の制御電極を前記シフトレジスタの第ｎの出力と、薄膜からなる制御電極配線層により接続して論理信号を入力し、該３端子スイッチ素子の残りの２端子の一方は、該スイッチ素子を駆動制御する駆動制御手段と薄膜からなる電源配線層を経由して接続され、該３端子スイッチ素子の残りの２端子の他方はグランド電極と接続され、該駆動制御手段は、前記第ｎのスイッチ素子に対応する前記シフトレジスタの出力のタイミングにおける所定の時間に対応して該３端子スイッチ素子に必要な駆動電流を出力することを特徴とする半導体複合装置によれば、３端子スイッチ素子が発光素子であるので、シフトレジスタでスイッチ素子を制御することにより、発光素子とは別にスイッチ素子を設ける必要がなく、例えば発光ヘッドを小型に形成することができる。また配線層が薄膜で構成されているので、３端子スイッチ素子を形成する半導体薄膜を、ワイヤボンドに対する強度を考慮して厚くする必要がない。
本発明に係る、半導体基板と、該半導体基板上に形成されたシフトレジスタ回路と、該シフトレジスタ回路に平行して前記半導体基板上に貼り付けられた、前記半導体基板と異なる材質の半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる制御電極配線層により順次接続した制御電極によるスイッチ動作が可能な３端子素子と、該３端子素子の残りの２端子の一方同士を共通に接続する薄膜から成る電源配線層と、該３端子素子の残りの２端子の他方同士を共通に接続するグランド電極層とを有する半導体複合装置によれば、３端子素子が発光素子であるので、シフトレジスタでスイッチ素子を制御することにより、発光素子とは別にスイッチ素子を設ける必要がなく、例えば発光ヘッドを小型に形成することができる。また３端子スイッチ素子が半導体薄膜で形成されているので、３端子スイッチ素子をその一部とする半導体複合装置を小型にすることができる。また配線層が薄膜で構成されているので、３端子スイッチ素子を形成する半導体薄膜を、ワイヤボンドに対する強度を考慮して厚くする必要がない。
本発明に係る、基板と、該基板上に形成された半導体薄膜からなるシフトレジスタ回路と、該シフトレジスタ回路に平行して前記基板上に貼り付けられた、半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる配線層により順次接続した制御電極によるスイッチ動作が可能な３端子素子と、該３端子素子の残りの２端子の一方同士を共通に接続する薄膜から成る電源配線層と、該３端子素子の残りの２端子の他方同士を共通に接続するグランド電極層とを有する半導体複合装置によれば、３端子素子が発光素子であるので、シフトレジスタでスイッチ素子を制御することにより、発光素子とは別にスイッチ素子を設ける必要がなく、例えば発光ヘッドを小型に形成することができる。また３端子スイッチ素子が半導体薄膜で形成されているので、３端子スイッチ素子をその一部とする半導体複合装置を小型にすることができる。また配線層が薄膜で構成されているので、３端子スイッチ素子を形成する半導体薄膜を、ワイヤボンドに対する強度を考慮して厚くする必要がない。
本発明に係る、第１の材質から成る半導体チップと、該半導体チップに第１の面に接着された前記第１の材質とは異なる材質の薄膜の発光半導体装置と、発光半導体装置に接続される回路群と、前記半導体チップの前記第１の面に直交する第２の面に形成され、前記発光半導体装置と回路群に選択的に接続されたボンディングパッドとを有する半導体複合装置によれば、薄膜の半導体装置が半導体チップの第１の面に貼り付けられ、ボンディングパッドが半導体チップの第２の面に形成されるので、半導体複合装置を小型にすることができる。
実施の形態１．
図１０は、本発明の実施の形態１の半導体複合装置３００を示す。この半導体複合装置３００は、互いに整列して配置された複数の３端子スイッチｄ１〜ｄ８を含む３端子スイッチアレイと、３端子スイッチｄ１〜ｄ８を駆動するシフトレジスタ回路３０１とを有する。３端子スイッチは、例えば発光サイリスタであり、その場合３端子スイッチアレイアレイは発光サイリスタアレイと呼ばれる。半導体複合装置３００は、例えば図２のＬＥＤアレイＣＨＰ１の代わりに用い得るものである。発光サイリスタアレイ中の発光サイリスタｄ１〜ｄ８の数は８として図示されているが、プリンタなどにおいて発光素子アレイとして用いられる場合には、一般的には発光サイリスタの数は８よりもはるかに多い。
シフトレジスタ３０１は、図２におけるフリップフロップ回路ＦＦＡ１、ＦＦＡ２、ＦＦＡ３、ＦＦＡ４等を縦続接続してなるものである。
シフトレジスタ３０１のデータ入力端子Ａ及びクロック端子ＣＫを備え、データ入力端子Ａは半導体複合装置３００のシフトデータ入力端子ＳＩに接続され、クロック端子ＣＫは半導体複合装置３００のクロック端子ＳＣＫと接続されている。また、シフトレジスタ３０１のデータ出力端子Ｑ１〜Ｑ８は、サイリスタｄ１〜ｄ８のゲート端子にそれぞれ接続されている。また、発光サイリスタｄ１〜ｄ８のアノードは互いに接続され、かつ半導体複合装置３００のデータ入力端子Ｄに接続されている。発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続されている。
後述するように発光サイリスタｄ１〜ｄ８はエピフィルムを用いて構成されるものであり、シフトレジスタ３０１はシリコン基材を用いて構成され、両者を組み合わせて半導体複合装置３００が構成されている。
図１１は、図１０の半導体複合装置３００の平面図である。
図示のように、半導体複合装置３００は、シリコン半導体基板（以下Ｓｉ基板という）３２１の表面に周知の半導体プロセスで形成されたシフトレジスタ３０１が形成されている。Ｓｉ基板３２１上のシフトレジスタ３０１に平行するように隣接する領域３２２に後述するエピフィルムからなる薄膜の発光サイリスタ３０６がそれぞれ貼り付けられている。
発光サイリスタ３０６は、ＰＮＰＮ構造を有するものであり、アノード電極を有する発光領域２１６と、制御電極としてのゲート電極領域２１７と、グランドと接続する裏面のカソード電極（図１１には現われていない）を有する。ゲート電極は、動作制御のため外部から印加される制御信号を受けるための制御電極としての機能を持つ。
各発光サイリスタ３０６にはこれらを共通に電気的に接続するアノード配線層３０３と、ゲート電極２１７に個別に接続するゲート配線層３０４と、グランド配線層３３２とを有する。
アノード配線層３０３、ゲート配線層３０４、グランド配線層３３２は、フォトリソグラフィ技術により形成された薄膜で構成されている。
尚、図１１のように各々１個のサイリスタ３０６を有するエピフィルムを個別に貼り付けることなく、複数の発光サイリスタ（例えば８素子或いは６４素子など）が１枚の連続した薄膜に整列して構成されたものを用いることもできる。
アノード配線層３０３には、発光サイリスタ３０６のデータ入力端子用のボンディングパッドＤＰが接続され、シフトレジスタ３０１のシフトデータ入力端子ＳＩにはシフトデータ入力端子（Ａ）用のボンディングパッドＳＩＰが接続され、シフトレジスタ３０１のクロック端子ＣＫにはクロック端子（ＣＫ）用のボンディングパッドＣＫＰが、発光サイリスタのカソード電極と接続したグランド配線層３３２にはグランドボンディングパッドＧＮＤＰが接続されている。これらボンディングパッドはそれぞれＳｉ基板３２１上に形成されており、Ｓｉ基板３２１をそれぞれ貼り付けているガラスエポキシ基板などからなるプリント配線板２２０上に形成された図示しないボンディングパッドとボンディングワイヤにより接続される。
尚、データ入力用端子（Ａ）用ボンディングパッドＤＰを図示のようにＳｉ基板３２１の両端に設けておくことにより、複数の半導体複合装置３００を互いに隣接するように配置してサイリスタユニットを構成する場合に隣接するＳｉ基板３２１のデータ入力端子用ボンディングパッドＤＰ同士を直接ボンディングパッドにより接続することができるので好ましい。
上記の配線層３０３、３０４は、例えば金や金合金などの材料により形成され、リフトオフ法などの公知のフォトリソ技術により形成される。
以上、シフトレジスタ３０１をＳｉ基板３２１上に形成した例を説明したが、図１２に示すように、シフトレジスタ３３１をポリシリコンフィルムや有機半導体フィルム上に形成し、ガラスやセラミックの絶縁基板又は金属等の導電性基板表面を絶縁処理した表面上に図１１と同様に貼り付けて半導体複合装置３３０を形成しても良い。なお、図１２において、図１１と同じ番号を付してあるものは同じ構成を示す。
なお、上記説明では、３端子の発光素子として、発光サイリスタを例にとったが発光トランジスタを用いても良い。
次に、図１０に示した発光サイリスタを構成するために必要となるサイリスタエピフィルム２０６の製造プロセスを説明する。このエピタキシャルフィルムは、特許文献２に記載された従来例と類似の方法で形成される。
図１３及び図１４は、サイリスタエピフィルム３０６の製造プロセスを概略的に示す断面図である。
サイリスタエピタキシャル層３０６ａ（剥離される前は「サイリスタエピタキシャル層３０６ａ」と記載し、剥離された後は「サイリスタエピフィルム３０６」と記載する。）の製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。
サイリスタエピタキシャル層３０６ａの製造に際しては、図１３に示されるように、ＧａＡｓ基板２２１上に、ＧａＡｓバッファ層２２２、（ＡｌＧａ）ＩｎＰエッチングストップ層２２３、及びＡｌＡｓ剥離層２２４を順に成膜する。
次に、ＡｌＡｓ剥離層２２４上に、ＧａＡｓコンタクト層２１１（ｎ型ＧａＡｓ層２１１）、ｐ型ＧａＡｓ層３０２、ＡｌＧａＡｓ下クラッド層２１２（ｎ型ＡｌｘＧａ１−ｘＡｓ層２１２）、ＡｌＧａＡｓ活性層２１３（ｐ型ＡｌｙＧａ１−ｙＡｓ層２１３）、及びＡｌＧａＡｓ上クラッド層２１４（ｐ型ＡｌｚＧａ１−ｚＡｓ層２１４）、ＧａＡｓコンタクト層２１５（ｎ型ＧａＡｓ層２１５）を順に成膜する。
上記のうち、ＧａＡｓコンタクト層２１１、ｐ型ＧａＡｓ層３０２、ＡｌＧａＡｓ下クラッド層２１２、ＡｌＧａＡｓ活性層２１３、及びＡｌＧａＡｓ上クラッド層２１４、及びＧａＡｓコンタクト層２１５によりサイリスタエピタキシャル層３０６ａが構成され、ＧａＡｓ基板２２１、ＧａＡｓバッファ層２２２、（ＡｌＧａ）ＩｎＰエッチングストップ層２２３、及びＡｌＡｓ剥離層２２４により、サイリスタエピフィルム製造用基板３２４が構成されている。
図１３に示す積層構造を形成した後、サイリスタエピタキシャル層３０６ａをサイリスタエピフィルム製造用基板３２４から剥離する。この剥離は、以下に図１４を参照して説明するように、化学的リフトオフ法を用いて行うことができる。
なお、エッチングストップ層２２３を省くこともできる。
以下、図１４を参照して剥離工程を説明する。図１４に示されるように、１０％ＨＦ（弗化水素）液３２５により、ＡｌＡｓ剥離層２２４を選択的に除去する。ＨＦ液３２５のＡｌＡｓ剥離層２２４に対するエッチング速度は、ＡｌＧａＡｓ層２１２〜２１４、ＧａＡｓ層２１１、２１５、２２１、２２２、及びエッチングストップ層２２３に対するエッチング速度に比べ格段に大きいので、ＡｌＡｓ剥離層２２４を選択的にエッチングすることができる。これにより、サイリスタエピフィルム３０６を、サイリスタエピフィルム製造用基板３２４から剥がすことが可能になる。
なお、エッチングをより高速にし、選択性を一層良好にするために、図１４に示されるように、各エピタキシャル層２１１〜２１５、３０２に例えばエッチングにより、ＧａＡｓコンタクト層２１５の表面から剥離層２２４に達する溝２２５を形成しておくのが望ましい。
溝２２５の形成は、例えば、ＧａＡｓコンタクト層２１５の表面に溝形成領域レジスト等によりマスク（図示しない）をしておき、燐酸過水によりエッチングするフォトリソグラフィ工程により行う。燐酸過水により、ＡｌＧａＡｓ層２１２〜２１４、ＧａＡｓ層２１１、２１５、２２１、２２２、３０２は、エッチングされるが、（ＡｌＧａ）ＩｎＰエッチングストップ層２２３に対するエッチング速度が遅いので、上面から溝２２５をエッチング形成する際に溝が基板２２１まで到達するのを防止することができる。
溝２２５を形成した後、ＨＦ液３２５によりエッチングすることにより、ＡｌＡｓ剥離層２２４をエッチングし、サイリスタエピフィルム３０６を剥離する。
なお、図１４には、ＡｌＡｓ剥離層２２４が残されている状態（エッチング途中）が示されているが、サイリスタエピフィルム３０６を保持した状態で、ＡｌＡｓ剥離層２２４は完全に除去される。
ＡｌＡｓ剥離層２２４をエッチング除去した後、エッチング液が残留しないように純水による水洗処理を施す。
サイリスタエピフィルム３０６の剥離に際して、サイリスタエピフィルムを支持及び保護する支持体をサイリスタエピフィルム３０６上に設けることができる。例えば、サイリスタエピフィルム３０６の上に支持体を設けた場合、サイリスタエピフィルム支持体表面を、例えば、真空吸着部材や光硬化性粘着シート（光照射により粘着性を失う粘着シート）等による吸着により、保持し、所定の位置に移動することができる。
剥離後のサイリスタエピフィルム３０６の各々は、複数の発光サイリスタからなるサイリスタアレイ(列）を含むものであってもよく、単一の発光サイリスタのみを含むものであっても良い。
図１５は、本発明の実施の形態１に係る発光サイリスタアレイを、図１１のようにシフトレジスタを形成したＳｉ基板２０１上に配置してなる半導体複合装置の構成を概略的に示す断面図である。
図１５に示されるように、半導体複合装置３００は、Ｓｉ基板２０１と、第１の層間絶縁膜２０３と、多結晶シリコン層又はアモルファスシリコン層等で構成される接着層２０４と、導通層２０５と、サイリスタエピフィルム３０６と、第２の層間絶縁膜２０９と、アノード配線層３０３及びゲート配線層３０４とを順に積層させた構造を持つ。
図１５に示されるように、サイリスタエピフィルム３０６は、ｎ型ＧａＡｓ層２１１と、
ｐ型ＧａＡｓ層３０２と、ｎ型ＡｌｘＧａ１−ｘＡｓ層２１２（０≦ｘ≦１）と、ｎ型ＡｌｙＧａ１−ｙＡｓ層２１３（０≦ｙ≦１）と、ｎ型ＡｌｚＧａ１−ｚＡｓ層２１４（０≦ｚ≦１）と、ＧａＡｓ層２１５とを順に積層させた構造を持つ。
また、アノード配線層３０３が接続されたＧａＡｓ層２１５の下方のｎ型ＡｌｙＧａ１−ｙＡｓ層２１３及びｎ型ＡｌｚＧａ１−ｚＡｓ層２１４にはＺｎ拡散領域２１６からなる発光領域が形成されている。ＧａＡｓ層２１５とＺｎ拡散領域２１６はｐ型領域となっている。
ｎ型ＧａＡｓ層２１１の厚さは、約１０ｎｍ（＝０．０１μｍ）であり、ｐ型ＧａＡｓ層３０２の厚さは、約０．５μｍであり、ｎ型ＡｌｘＧａ１−ｘＡｓ層２１２の厚さは、約０．５μｍであり、ｎ型ＡｌｙＧａ１−ｙＡｓ層２１３の厚さは、約１μｍであり、ｎ型ＡｌｚＧａ１−ｚＡｓ層２１４の厚さは、約０．５μｍであり、ｎ型ＧａＡｓ層２１５の厚さは、約１０ｎｍ（＝０．０１μｍ）である。この場合には、サイリスタエピフィルム３０６の厚さは、約２μｍとなる。ただし、各層の厚さは、上記の値に限定されない。
また、サイリスタエピフィルム３０６は、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０≦ｘ≦１且つ０≦ｙ≦１である）、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いて形成してもよい。
また、上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。Ｚｎ拡散領域２１６の拡散フロントは、ｎ型ＡｌｙＧａ１−ｙＡｓ層２１３の内部に位置するように構成することができる。このように構成することにより、ｐｎ接合を介して注入された少数キャリアは、ｎ型ＡｌｙＧａ１−ｙＡｓ層２１３内、及びＡｌｙＧａ１−ｙＡｓ層２１３内に形成されたｐ型ＡｌｙＧａ１−ｙＡｓ内に閉じ込められ、高い発光効率が得られる。即ち、図１５に示されるような構造を採用することによって、サイリスタエピフィルム３０６の厚さを約２μｍと薄くすることができ、発光効率を高くすることができる。なお、上記の例では、エピタキシャル層としてダブルへテロ型に複数のエピタキシャル層３０６ａを積層し、そこにＺｎ拡散層による逆導電型不純物拡散領域を形成してＰＮＰＮ接合を形成しているが、シングルへテロ積層型或いは単層のエピタキシャル層からなるエピタキシャル層に拡散領域を形成したホモ接合型の発光サイリスタとすることもできる。
図１６は、図１５に示される半導体複合装置３００をプリント配線板２２０上に実装した発光サイリスタユニット３１９を概略的に示す斜視図である。この発光サイリスタユニット３１９は、図１におけるＬＥＤ１１９の代わりに用い得るものである。
図１６に示されるように、発光サイリスタユニット３１９は、プリント配線板２２０と、プリント配線板２２０上に備えられた複数の半導体複合装置３００とを有する。複数の半導体複合装置３００は、プリント配線板２２０上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔に実装される。複数の半導体複合装置３００は、例えば、サイリスタエピフィルム３０６（即ち、サイリスタ）の配列が発光サイリスタユニット３１９の長手方向の全長にわたって、等ピッチで一列に配列されるように、プリント配線板２２０上に配置される。
プリント配線板２２０には、図１０において示した様に、半導体複合装置３００の発光サイリスタを点灯制御するために必要なデータ端子（アノード端子）Ｄ、シフトレジスタ３０１のデータ端子ＳＩ、及びクロック端子ＳＣＫの配線パターン（図示せず）及び電極（例えば接続パッド）２２９（一部のみ図示し、他の図示を省略している）が備えられている。また、半導体複合装置３００のＳｉ基板２０１には、プリント配線板２２０から電力や制御信号を受け取るための電極パッド（図示しない）が備えられている。
発光サイリスタユニット３１９には、プリント配線板２２０の接続パッド２２９と半導体複合装置３００のＳｉ基板２０１上の電極パッドとを電気的に接続するボンディングワイヤ２２１を備えることができる。
以上説明したように、実施の形態１に係る半導体複合装置３００によれば、サイリスタエピフィルム３０６上にワイヤボンディング用の電極パッドを備える必要がないので、装置の小型化及び材料コストの低減を図ることができる。
また、実施の形態１に係る半導体複合装置３００によれば、Ｓｉ基板２０１上に貼り付けられたサイリスタエピフィルム３０６とＳｉ基板２０１に形成された集積回路２０２とをフォトリソグラフィ技術により形成された薄膜の個別配線層３０３、３０４、及び３３２により電気的に接続しているので、サイリスタエピフィルム３０６の厚さをワイヤボンドに対する強度を考慮して厚くする必要がない。このように、サイリスタエピフィルム３０６の厚さを薄くできるので、材料コストの低減を図ることができる。
また、実施の形態１に係る半導体複合装置３００によれば、第１の層間絶縁膜２０３と導通層２０５との間に、第１の層間絶縁膜２０３を構成する絶縁体材料及び導通層２０５を構成する材料（例えば、金属材料）のいずれとも親和性がある多結晶シリコン等から構成される接着層２０４を介在させている。このため、第１の層間絶縁膜２０３と導通層２０５との間の強力な密着性を得ることができ、その結果、第１の層間絶縁膜２０３とサイリスタエピフィルム２０６との強力な密着性を得ることができ、装置の信頼性を高めることができる。
図１７は実施の形態１の半導体複合装置を電子写真プリンタの光ヘッドとして用いた場合の動作を説明するためのタイムチャートである。
図１７は、プリンタでの印刷動作時における１ライン走査の状況を示し、図１０の発光サイリスタｄ１〜ｄ８を順次点灯させる場合を想定している。
なお、図１７には示していないが、プリンタ電源投入時の予備動作としてシフトレジスタ３０１のプリセット処理が行われる。この処理では、図１７のシフトデータ入力端子ＳＩを「高」レベルとしておきクロック端子ＳＣＫにシフトレジスタの段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ３０１のデータ出力端子Ｑ１〜Ｑ８の全出力は「高」レベルとなる。
図１７において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩは「低」レベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルス（ＣＫＮ１）が入力される。クロック信号ＳＣＫが立ち上がると、ＳＩ信号はシフトレジスタ３０１の第１段のフリップフロップ回路に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路の出力であるＱ１は「低」レベルへと遷移する。
クロックＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力ＳＩは再び「高」レベルに戻される。Ｑ１出力が「低」レベルとなると、サイリスタｄ１のゲート電位が低下する。
次いで時刻ｔ４にてデータ入力端子Ｄの信号が「高」レベルとされる。これによりサイリスタｄ１のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ１はターンオンして発光状態となる。
サイリスタｄ１による発光状態は主としてアノード・カソード間に流れる電流によるもので、一度ターンオンしたサイリスタｄ１をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ５においてデータ端子Ｄの電位を「低」レベルとしている。
なお、図１７ではサイリスタｄ１を発光させるために時刻ｔ４でデータ端子Ｄを「高」レベルとし、消灯させるために時刻ｔ５で「低」レベルとしているが、サイリスタｄ１を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ入力Ｄを「低」レベルのままとすれば良い。
このように、データ入力Ｄの値により発光サイリスタｄ１の発光、非発光状態を切り替えることができる。
次いで、時刻ｔ６においてクロック信号ＳＣＫが立ち上がる。このときシフトデータ入力端子ＳＩは「高」レベルとなっているので、これより僅かに遅れてＱ１端子出力は「高」レベルへと遷移する一方でＱ２端子出力は「低」レベルに変化する。
次いで、時刻ｔ７においてデータ入力端子Ｄの信号が「高」レベルとされる。これによりサイリスタｄ２のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ２はターンオンして発光状態となる。
サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流によるもので、一度ターンオンしたｄ２をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ８においてデータ端子Ｄの電位を「低」レベルとしている。
前記説明で明らかなように、図１７に示すＳＣＫクロック信号ＣＫＮ１、ＣＫＮ２、ＣＫＮ３、ＣＫＮ４、ＣＫＮ５、ＣＫＮ６、ＣＫＮ７、ＣＫＮ８の立ち上がりごとに、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の各出力は順次１出力だけが「低」レベルとなり、他の出力は「高」レベルである。
このため、データ信号Ｄが「高」レベルのとき、Ｑ１からＱ８の端子に接続されるサイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力が「低」レベルとなっているものだけが択一的に発光させられることになる。
前述の説明において、サイリスタｄ１〜ｄ８をオンさせるためには、アノード・ゲート間に順方向にバイアスさせる電位差を与えるだけで良く、オフ状態のままとするためには、電位差を順方向電圧以下としておくだけで十分であり、電位差ゼロとしてもよく、逆方向へ電圧を印加しても良い。
また、サイリスタの点灯制御のために用いられるシフトレジスタの出力信号レベルには自由度が大きく、特許文献１に記載された従来例の構成において課題とされていた、制御信号の電圧レベルが有る範囲から逸脱することによって誤点灯してしまうという不具合を解消することが出来る。
また、発光サイリスタに流れる電流は主としてアノード・カソード間に流れ、その点灯、非点灯状態を指令するためのゲート端子には僅かな電流しか流れず、シフトレジスタ３０１の各出力Ｑ１〜Ｑ８等には大きな電流駆動能力は必要でない。
特許文献１に記載された従来例の構成においては図２におけるＬＥＤ１、ＬＥＤ２、ＬＥＤ３、ＬＥＤ４等の駆動電流を直接断続させるための大きな駆動能力を備えたスイッチング手段を備える必要があり、前述した大きな駆動能力を備えたスイッチング手段は、半導体素子として大きなチップ面積を占有するものであるため、必然的にコストの高いものである。この結果、特許文献１に記載された従来例の構成ではコスト低減に限界があった。
それに対して、本実施の形態１に示す構成においては、発光素子ｄ１〜ｄ８等それ自体がスイッチング素子を兼ねるので、発光素子の駆動電流を断続させるために大きな駆動能力を備えたスイッチング手段を設ける必要がなく、半導体素子として大きなチップ面積を占有されることがなくなる。この結果、大幅なコストダウンを達成することができる。
上記したように、本発明は、３端子発光素子に限らず、発光素子以外の３端子スイッチ素子にも適用可能なものであり、またアレイを構成する素子の数も特定の数に限定されない。アレイを構成する素子の数をＮ（Ｎは２以上の自然数）とすれば、スイッチアレイとともに用いられるシフトレジスタは、第１乃至第Ｎの出力を有するものであり、第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子（３０６）の制御電極がシフトレジスタ（３０１）の第ｎの出力と接続されており、シフトレジスタの第ｎの出力からスイッチ素子の制御電極に論理信号が入力される。そして、各スイッチ素子の残りの２端子（制御電極以外の端子）の一方はグランドに接続され、他方にはスイッチ素子を駆動する駆動手段と接続されている。
以上詳細に説明したように、実施の形態１における構成とすることで、特許文献１に記載された従来例の構成において不可避であった、発光素子の駆動電流を直接断続させるための大きな駆動能力を備えたスイッチング手段が不要となり、駆動用の半導体素子として大きなチップ面積を占めるものを用いる必要がなくなる結果、大幅なコストダウンを達成することができる。
実施の形態２．
図１８は本発明の実施の形態２に係る半導体複合装置３００と印刷制御部内の回路の一部である駆動回路３２６の組合せを示す。図１８の半導体複合装置３００は、図１０に示すものと同じである。実施の形態２の特徴は、発光素子の光量ばらつきを補正するための、光量補正機能を備える点にある。
駆動回路３２６は、例えば図１における印刷制御部１０１（または同様の印刷制御部）内に内蔵されている。
駆動回路３２６はＤ／Ａ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）コンバータ４０１を含み、８ビットからなるデジタル信号Ｄ７〜Ｄ０をアナログ値に変換し、２５６段階からなる値の電流を駆動電流出力端子ＩＯＵＴから出力する。
Ｄ／Ａコンバータ４０１は電流出力型の構成のものであれば種々の品種が選択可能であるが、図１８においては米国バー・ブラウン（Ｂｕｒｒ―Ｂｒｏｗｎ）社製のＤＡＣ９０８の場合を例として記載している。
Ｄ／Ａコンバータ４０１のデータ入力端子Ｄ７〜Ｄ０は印刷制御部１０１の図示しない制御回路に接続され、印刷ドットごとの駆動エネルギー値に応じた２５６段階の駆動指令値を、８ビットからなる信号線Ｄ７〜Ｄ０を介して受け取る。
Ｄ／Ａコンバータ４０１のクロック端子ＣＫは、データ入力端子Ｄ７〜Ｄ０へ信号を伝達するためのクロック信号が入力される。
また、抵抗４０２は、一端がＤ／Ａコンバータ４０１のＦＳＡ端子に接続され、他端がグランドに接続されている。抵抗４０２はＤ／Ａコンバータ４０１内部で発生される基準電圧値をもとにＩＯＵＴ端子からのフルスケール時の電流出力量を設定するために用いられる。
このため、データ入力端子Ｄ７〜Ｄ０の信号が１６進数で００のときに駆動電流出力端子ＩＯＵＴから出力される電流値はゼロであり、データ入力端子Ｄ７〜Ｄ０の信号が１６進数でＦＦ（１０進数表記では２５５）の場合に最大駆動電流が得られることになる。
Ｄ／Ａコンバータ４０１からの駆動電流出力端子ＩＯＵＴは、信号Ｄとして、半導体複合装置３００内の発光サイリスタｄ１〜ｄ８のアノード端子に接続される。
図１９は実施の形態２の半導体複合装置及び駆動回路を備えた電子写真プリンタの動作を説明するためのタイムチャートである。図中の信号Ｄ７〜Ｄ０やＩＯＵＴ信号中に記載された数値は、動作説明のための数値例であって１６進数にて表記されたものである。
図１９は、プリンタでの印刷動作時における１ライン走査の状況を示し、図１８の発光サイリスタｄ１〜ｄ８を順次点灯させる場合の動作を示している。
なお、図１９には示していないが、プリンタ電源投入時の予備動作としてシフトレジスタ３０１のプリセット処理が行われる。この処理では、図１８のシフトデータ入力端子ＳＩを「高」レベルとしておきクロック端子ＳＣＫにシフトレジスタの段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ３０１のデータ出力端子Ｑ１〜Ｑ８の全出力は「高」レベルとなる。
図１９において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩは「低」レベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルス（ＣＫＮ１）が入力される。クロック信号ＳＣＫが立ち上がると、ＳＩ信号はシフトレジスタ３０１の第１段のフリップフロップ回路に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路の出力であるＱ１は「低」レベルへと遷移する。
クロックＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力ＳＩは再び「高」レベルに戻される。Ｑ１出力が「低」レベルとなると、サイリスタｄ１のゲート電位が低下する。
図１９の例では、このとき同時にＤ／Ａコンバータ４０１のデータ入力として１６進数表記で「３０」なるデータが入力されている。
次いで時刻ｔ４にてＤ／Ａコンバータ４０１のクロック信号ＣＬＫが立ち下がり、前記データ入力端子Ｄ７〜Ｄ０に与えられた、値が「３０」のデータを内部に取り込み、この数値に比例する駆動電流ＩＯＵＴを信号Ｄとしてサイリスタアレイに対して出力する。
この出力によってサイリスタｄ１のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ１はターンオンして発光状態となる。
サイリスタｄ１による発光状態は主としてアノード・カソード間に流れる電流によるもので、一度ターンオンしたサイリスタｄ１をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ５においてデータ端子Ｄ７〜Ｄ０への入力データを「００」としたあとで時刻ｔ６においてクロック信号の電位を「低」レベルとして、値が「００」のデータをＤ／Ａコンバータ４０１へ取り込ませる。
時刻ｔ６のおけるクロック信号より僅かに遅れてＩＯＵＴ端子からの出力電流は前記値が「００」なるデータに応じて電流値ゼロとなって、サイリスタｄ１はオフ状態となる。
なお、図１９ではサイリスタｄ１を発光させるために時刻ｔ４でデータ端子Ｄ７〜Ｄ０の値が「００」のデータを取り込んで、それに対応する駆動電流値を出力し、消灯させるために時刻ｔ６でデータ端子Ｄ７〜Ｄ０の値が「００」のデータを取り込むことで駆動電流値をゼロとして消灯させているが、サイリスタｄ１を発光させる必要がない場合には時刻ｔ２からｔ５の間もデータ入力Ｄ７〜Ｄ０を値「００」のままとすれば良い。
このように、データ入力Ｄ７〜Ｄ０の値により発光サイリスタｄ１の発光、非発光状態を切り替えることができるだけでなく、データ入力された２５５段階の電流指令値に応じて、その駆動電流値を変化させることができる。
次いで、時刻ｔ７においてクロック信号ＳＣＫが立ち上がる。このときシフトデータ入力端子ＳＩは「高」レベルとなっているので、これより僅かに遅れてＱ１端子出力は「高」レベルへと遷移する一方でＱ２端子出力は「低」レベルに変化する。
また、このときデータ入力Ｄ７〜Ｄ０には値が「６０」のデータが入力されている。
次いで、時刻ｔ８においてクロック信号ＣＬＫが立ち下がり、前記した値が「６０」のデータをＤ／Ａコンバータ４０１の内部に取り込ませる。これにより、わずかに遅れて、ＩＯＵＴ端子には前記値が「６０」のデータに応じた駆動電流出力が発生することになる。
これによりサイリスタｄ２にはアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ２はターンオンして発光状態となる。
サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流によるもので、一度ターンオンしたサイリスタｄ２をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ９においてデータ端子Ｄ７〜Ｄ０のデータの値を「００」として、時刻ｔ１０にてクロック信号ＣＬＫを立ち下がらせ、その電流値指令データを内部に取り込む。この結果、ＩＯＵＴ端子の駆動電流はゼロとなってサイリスタｄ２はターンオフさせられる。
上記の説明で明らかなように、図１９に示すＳＣＫクロック信号ＣＫＮ１、ＣＫＮ２、ＣＫＮ３、ＣＫＮ４、ＣＫＮ５、ＣＫＮ６、ＣＫＮ７、ＣＫＮ８の立ち上がりごとに、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の各出力は順次１つの出力だけが「低」レベルとなり、他の出力は「高」レベルである。
このため、データ信号Ｄ７〜Ｄ０が非ゼロのとき、Ｑ１からＱ８の端子に接続されるサイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力が「低」レベルとなっているものだけが択一的に発光させられることになる。また、データ信号Ｄ７〜Ｄ０がゼロのときには全サイリスタを非発光状態にすることができる。
上記した実施の形態２でも実施の形態１と同様の効果が得られる。さらに、本実施の形態２における構成においては、発光素子ｄ１〜ｄ８の駆動電流値を複数段階、例えば２５５段階に調整できるようにしたので、発光素子ごとに発光効率が異なる場合においても、順次駆動毎に駆動電流値を変化させることで発光パワーを所定値に調整することが可能となる。
この結果、発光素子の製造段階において、製造バラツキによって発光素子ごとに発光効率が異なることになっても、不良品として廃棄することなく使用可能とすることができる。従って、実施の形態２における構成においては、発光素子の製造段階における製造歩留まりを著しく向上させることが可能となって、なお一層のコストダウンが達成できる。
さらに、駆動電流値に対応して発光量を調整することにより、階調印刷ができるようになり、ディザ法などによる擬似階調印刷に代えて、あるいは擬似階調印刷と組み合わせて階調印刷をすることできる。擬似階調と組み合わせる際は、例えば従来４×４のマトリクスによる１６階調の印刷を行っていた場合に、本発明の駆動電流値による階調を４階調用いることができれば、ディザマトリクスを２×２の４階調のマトリクス×４電流階調で１６階調とすることができるため、小さな擬似マトリクスで階調範囲が広い印刷が可能になる。
なお、上記の例では、駆動回路３２６が印刷制御部１０１内に設けられているが、駆動回路３２６を、例えば図１６に示されるように半導体複合装置３００を実装したプリント配線板２２０上に実装することとしても良い。
実施の形態３．
図２０（ａ）及び（ｂ）は、本発明の実施の形態３に係る半導体複合装置５００を備えた発光サイリスタユニット５４０を示し、図２１は、図２０（ａ）及び（ｂ）の半導体複合装置５００を示す。
実施の形態３は、実施の形態１又は２に関して説明したエピフィルムで発光サイリスタ３０６を構成し、シリコン基板内に形成されるシフトレジスタ回路を含む駆動ＩＣ５０１上に配置する際に、シリコン基材の第１の面に発光サイリスタ３０６を配置し、シリコン基材の、上記の第１の面とは異なる第２の面に電極、例えば接続パッド５０５を形成したものである。例えば、第１の面と第２の面とは互いに略直交する。シリコン基材は例えば半導体基板をダイシングすることにより形成されるものであり、上記第１の面は、ダイシング前の半導体基板の表面であり、上記第２の面はダイシングにより露出することになった面であり、側面とも呼ばれる。
このようにして形成されたシリコン基材は、第１の面を狭くすることできるので、駆動ＩＣ部５０１の面積（半導体基板上での面積）を低減することができ、シリコンウェハー１枚当たりの駆動ＩＣの取れ数（ウェハー１枚から形成される駆動ＩＣの数）を増加させるものである。
実施の形態３では上記の特徴に加えて、駆動ＩＣとプリント配線板との間をワイヤボンディング接続するために、駆動ＩＣ部に設ける電極例えば接続パッドを、駆動ＩＣの側面に配置することで、駆動ＩＣ部の面積（ダイシング前の半導体基板上の面積）を低減して、シリコンウェハー１枚当たりの駆動ＩＣの取れ数を増加させるものである。
図２１に示される半導体複合装置は、シリコン基材２０１と、実施の形態１に関連して説明したのと同様のシフトレジスタ３０１からなる集積回路部５０２と、層間絶縁膜５０３と、実施の形態１に関連して説明したのと同様のエピフィルム３０６と、接続パッド５０５とを備えている。エピフィルム３０６は、実施の形態１に関連して説明したのと同様、発光サイリスタを形成するためのものであり、実施の形態１に関して説明したのと同様にして製造される。
接続パッド５０５は、駆動ＩＣと図示しないプリント配線板（後に図２０を参照して説明する）との間をワイヤボンディング接続するために設けられたものであり、図示しない配線によりシフトレジスタ３０１（集積回路部５０２の一部として形成されている）と接続される。
図２２〜図２５は半導体複合装置（複合チップ）の製造工程のそれぞれの段階の状態を示す図である。図２２（ａ）、図２３（ａ）、図２４（ａ）、図２４（ａ）及び図２５（ａ）は平面図、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２４（ｂ）及び図２５（ｂ）は、それぞれ、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２４（ａ）及び図２５（ａ）のＡ−Ａ’線に沿う断面を示す図である。
図２２は、シリコン基材２０１上にシフトレジスタ３０１からなる集積回路部５０２を構成したのち、集積回路部５０２に対して相対的に位置決めされた所定箇所にエピフィルム３０６を配置し、貼り付けることにより形成されたサイリスタ／駆動ＩＣ複合ウェハー５００を示している。
このサイリスタ／駆動ＩＣ複合ウェハー５００中には多数の半導体複合装置となる部分が所定の間隔で配列されており、後述するダイシング工程で個別チップに切り分けられ、半導体複合装置となる。
図２２（ａ）中の一点鎖線５２１は前記ダイシングの切断中心線を示し、破線５２２は個別チップに切り分けられた後の半導体複合装置の外形予定線を示す。
図２２（ａ）に記入された寸法Ｌ１は前記半導体複合装置の長手方向の配列ピッチを示し、該方向はサイリスタアレイの長手方向、すなわち（サイリスタアレイをプリンタ装置に組み込んだ場合の）プリンタ装置における主走査方向に対応する。
また、寸法Ｌ２はダイシング工程で個別チップに切り分けられた後の仕上がり予定寸法、同様に寸法Ｗ２は前記半導体複合装置の短辺方向の配列ピッチを示し、寸法Ｗ３はダイシング工程で個別チップに切り分けられた後の仕上がり予定幅を示す。
図２３は、公知のフォトリソグラフィー法を用いて、ダイシング予定中心線５２１上にエッチングにより、複数の横断面が矩形の穴５０４を設けた状態を示している。
ここで、符号５０４ａ、５０４ｂ、５０４ｃ、５０４ｄはエッチングにより形成された穴５０４の縁（面）を示しており、穴５０４の一辺は寸法Ｗ４、穴５０４の深さは寸法Ｄ１として図中に記載されている。相対向する２つの面５０４ａ、５０４ｃは、外形予定線５２２に平行である。
図２４は、公知のフォトリソグラフィー法を用いて層間絶縁膜５０３を形成したのち、スパッタリングによりメタル膜を形成することで、配線層５０５を形成した状態を示している。
配線層５０５は、例えばメタル膜を用いて形成される。穴５０４の内壁面に形成された配線層５０５は、内部に空洞を有し、一般的なプリント配線板におけるスルーホールと同様の役割を持たせることができるものであり、本願ではこの構造を擬似スルーホールと呼ぶことがある。配線層５０５を形成した状態で、穴５０４の寸法（穴５０４の内面５０４ａ、５０４ｃ上の配線層５０５の相対向する面間の距離）が符号Ｗ４ａで示されている。
図２５は、公知のウェハーダイシングプロセスによりダイシングを行い、半導体複合装置を切り出した状態を示している。
穴５０４には前記メタル膜５０５を用いて形成された配線層が内壁面に形成され擬似スルーホールが形成されていたが、ダイヤモンド粒子を塗布した高速回転するブレードを用いて、一点鎖線で示されるダイシング中心線に沿って切削される結果、前記した擬似スルーホールの２面５０５ａ、５０５ｃのみが残され、他は除去される。
このとき、該ブレードの幅は略Ｗ５であって、図２４に示される擬似スルーホールの一辺の寸法Ｗ４ａはブレードの幅Ｗ５よりも大きいものとされる。
図２５に示されるように、ダイシングにより切り出された半導体複合装置５００の各々が図２１に示されるものに対応する。図２５（ｂ）の横方向の寸法Ｈ３が、図２１の横方向の寸法Ｈ３に対応し、図２５（ｂ）の縦方向の寸法Ｗ３が図２１の縦方向の寸法Ｗ３に対応する。図２５（ｂ）と図２１では左右が逆に描かれている。
図２０（ａ）及び（ｂ）は、図２１や図２５に示される、実施の形態３の半導体複合装置５００をプリント配線板２２０上に搭載してなる発光サイリスタユニット５４０の構成を示す斜視図である。図２０（ａ）は、図１６と同様、プリント配線板２２０上の、ボンディングワイヤ２２１用の接続パッド２２９（一部のみ図示し、他の図示を省略している）が設けられた側を手前にして示し、図２０（ｂ）は、図２０（ａ）の奥側を手前にして示した図である。
図２０（ａ）及び（ｂ）において、符号５０５ｅで示される接続パッドは、図２１や図２５の接続パッド５０５ａ又は５０５ｃのいずれかに相当する。（即ち図２１や図２５の半導体複合装置をプリント配線板２２０に搭載する際、図２１や図２５の接続パッド５０５ａが上になるようにしてもよく、接続パッド５０５ｃが上になるようにしても良い。）
ボンディングワイヤ２２１は半導体複合装置５００の接続パッド（配線層５０５ｅで構成されている）とプリント配線板２２０の接続パッド２２９とを接続するものである。
図２０（ｂ）に示される例では、ボンディングワイヤ２２１を接続するための接続パッド２２９を設けた側とは逆の側の側面にエピフィルム３０６が配置されており、このような配置とすることで、サイリスタユニットからの光がボンディングワイヤで遮られるのを防ぐことができる。
図２２（ａ）を用いて説明したように、実施の形態３による半導体複合装置の長辺の寸法（長さ）はＬ２、短辺の寸法（幅）はＷ３である。図２０においても、当該箇所の各寸法をＬ２、Ｗ３として図中に記載している。
図２６は図２０のサイリスタユニットを含むサイリスタヘッド（サイリスタプリントヘッド）を示す断面図であり、従来技術を示す図９に対応する。
図２６に示されるサイリスタヘッド５１９は、ベース部材５１１と、ベース部材５１１に固定されたプリント配線板２２０と、柱状の光学素子を多数配列したロッドレンズアレイ２３２と、ロッドレンズアレイ２３２を保持するホルダ５１０とを備え、該ベース部材５１１によりロッドレンズアレイ２３２とホルダ５１０とが挟持される。
半導体複合装置５００により発生した光はロッドレンズアレイ２３２を通して図示しないプリンタ装置の感光ドラムに照射される。
サイリスタヘッド５１９の幅は図中Ｗ６で示されるとおりであり、図９で示される従来技術を用いたサイリスタヘッドの幅がＷ０であったのと比較して、大幅な小型化が達成されていることが判る。
なお、上記の例では、図２３に示すようにダイシング予定中心線５２１を中心として、穴５０４を形成し、図１８に示すように上面及び下面に接続パッド５０５が形成された半導体複合装置５００が形成されるが、ダイシング予定中心線５２１を中心とせず、図２３で下方にずらした位置に穴５０４を形成することで、上面のみに接続パッド５０５が形成された半導体複合装置５００を得ることもできる。
以上のように実施の形態３によれば、実施の形態１、２の効果に加え、実施の形態１，２を用いて構成されるエピフィルム上に発光サイリスタを構成し、シリコン基材で作成されるシフトレジスタ回路上に配置することで、駆動ＩＣ部の面積を低減して、シリコンウェハー１枚当たりの半導体複合装置の取れ数を増加させることができる。
また、駆動ＩＣとプリント配線板との間をワイヤボンディング接続するために、駆動ＩＣ部に設ける接続パッドを駆動ＩＣの側面に配置することで、駆動ＩＣ部の面積を低減して、シリコンウェハー１枚当たりの半導体複合装置の取れ数を増加させることができ、コスト低減に大きく寄与することができる。
また、上記のように、サイリスタヘッドの小型化が容易であり、その幅を小さくすることができので、実施の形態３のサイリスタヘッドを用いれば、モノクロプリンタにおいてはもちろん、ブラック、イエロー、マゼンタ、シアンの各色の感光ドラムユニットを用紙走行方向に順に配列してなるタンデム方式のカラープリンタにおいて、一層著しい効果が得られる。即ち、上記のカラープリンタにおいては、４色分の感光ドラムユニットを用紙走行方向に順に配列する必要があり、プリンタ筐体が前記配列方向に大型化する傾向があり、小型化のためには各色の感光ドラムユニットの配列ピッチを削減する必要があるが、感光ドラムユニット間に配置されるサイリスタヘッドの小型化により、感光ドラムユニットの配列ピッチを削減することができ、プリンタの小型化に大きく貢献することができる。
実施の形態４．
以上実施の形態１〜３を参照して説明した発光素子アレイは、電子写真プリンタにおける露光工程で光源として利用することができる。以下その一例を、図２７を参照して説明する。
図２７は、本発明の半導体複合装置を搭載したサイリスタヘッドを用いた画像形成装置を説明する概略断面図である。
図において、画像形成装置６００は、イエロー、マゼンダ、シアン及びブラックの各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばシアンのプロセスユニット６０３を例に取り、これらの内部構成を説明する。
プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、感光体ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、及び帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設される。露光装置６０３ｃとしては、前述のサイリスタヘッド５１９が用いられる。
更に、静電潜像が形成された感光体ドラム６０３ａの表面に、シアン（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。尚、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。
また、画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側にはピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０及び、記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。
プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加されている。
定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。
上記構成の画像記録装置の動作を説明する。
まず、用紙カセット６０５に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０、レジストローラ６１１及びピンチローラ６０８、６０９に挟持されて、プロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によって搬送される。
同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。
そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４、６１５及びピンチローラ６１６、６１７に挟持されて、画像記録装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。
以上の様に、本実施の形態の画像形成装置によれば、前述したサイリスタヘッドを採用するためスペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、コピー機など）を提供することができる。即ち、実施の形態１〜３のサイリスタヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らずモノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。
以上、本発明を光源として用いられる発光サイリスタに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、スイッチング素子に例えば直列に接続された他の素子、例えば有機ＥＬ素子や発熱抵抗体への電圧印加の制御を行う場合にも適用可能である。例えば有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。さらに表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動（電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。本発明はまた、サイリスタ以外の３端子素子にも適用可能である。
従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。 従来技術の一例として、特許文献１に記載されたＬＥＤヘッドを示す概略回路構成図である。 従来技術の他の例として、特許文献２に開示されたＬＥＤアレイと駆動ＩＣとを組合せた複合チップをプリント配線板に搭載したＬＥＤヘッドの斜視図である。 図３の半導体複合チップの平面図である。 図４のＡ１−Ａ１’線断面図である。 図４のＡ２−Ａ２’線断面図である。 図４〜図６に示されるＬＥＤエピフィルムの製造プロセスを概略的に示す断面図である。 図４〜図６に示されるＬＥＤエピフィルムの製造プロセスを概略的に示す断面図である。 従来のＬＥＤヘッド１１９を概略的に示す断面図である。 本発明の実施の形態１の半導体複合装置を示す概略回路構成図である。 図１０の半導体複合装置の平面図である。 図１０の半導体複合装置の変形例の平面図である。 サイリスタエピフィルムの製造プロセスを概略的に示す断面図である。 サイリスタエピフィルムの製造プロセスを概略的に示す断面図である。 実施の形態１に係る発光サイリスタアレイを、シフトレジスタを形成したＳｉ基板上に配置してなる半導体複合装置の構成を概略的に示す断面図である。 図１５に示される半導体複合装置をプリント配線板上に実装した発光サイリスタユニットを概略的に示す斜視図である。 実施の形態１の半導体複合装置を電子写真プリンタの光ヘッドとして用いた場合の動作を説明するためのタイムチャートである。 本発明の実施の形態２に係る半導体複合装置と印刷制御部内の回路の一部である駆動回路の組合せを示す概略回路構成図である。 実施の形態２の半導体複合装置及び駆動回路を備えた電子写真プリンタの動作を説明するためのタイムチャートである。 （ａ）及び（ｂ）は本発明の実施の形態３に係る半導体複合装置を備えた発光サイリスタユニット示す斜視図である。 図２０（ａ）及び（ｂ）の半導体複合装置を示す斜視図である。 （ａ）及び（ｂ）は半導体複合装置の製造工程の一段階の状態を示す図である。 （ａ）及び（ｂ）は半導体複合装置の製造工程の一段階の状態を示す図である。 （ａ）及び（ｂ）は半導体複合装置の製造工程の一段階の状態を示す図である。 （ａ）及び（ｂ）は半導体複合装置の製造工程の一段階の状態を示す図である。 図２０のサイリスタユニットを含むサイリスタヘッド（サイリスタプリントヘッド）を示す断面図である。 本発明の半導体複合装置を搭載したサイリスタヘッドを用いた画像形成装置を説明する概略断面図である。
符号の説明
１０７ 用紙排出口センサ、 １０９ 用紙サイズセンサ、 １１９ ＬＥＤヘッド、 １２２ 定着器、 １２２ａ ヒータ、 １２５ 帯電用電圧電源、 １２６ 転写用高圧電源、 １２７ 現像器、 １２８ 転写器、 ２００ 半導体複合装置、 ２０１ シリコン基板、 ２０２ 集積回路（駆動ＩＣ群）、 ２０３ 第１の層間絶縁膜、 ２０４ 接着層、 ２０５ 導通層、 ２０６ ＬＥＤエピフィルム、 ２０６ａ ＬＥＤエピタキシャル層、 ２０７ 個別配線層、 ２０８ 個別端子領域、 ２０９ 第２の層間絶縁膜、 ２１１ ｎ型ＧａＡｓコンタクト層、 ２１２ ｎ型ＡｌｘＧａ１−ｘＡｓ下クラッド層、 ２１３ ｎ型ＡｌｙＧａ１−ｙＡｓ活性層、 ２１４ ｎ型ＡｌｚＧａ１−ｚＡｓ上クラッド層、 ２１５ ＧａＡｓコンタクト層、 ２１６ Ｚｎ拡散領域、 ２１７ ゲート電極、 ２２０ プリント配線板、 ２２１ ボンディングワイヤ、 ２２１ ＧａＡｓ基板、 ２２２ ＧａＡｓバッファ層、 ２２３ （ＡｌＧａ）ＩｎＰエッチングストップ層、 ２２４ ＡｌＡｓ剥離層、 ２２５ 溝、 ２２９ 接続パッド、 ２３１ ベース部材、 ２３２ ロッドレンズアレイ、 ２３３ ホルダ、 ２３４ クランプ、 ２４０ ＬＥＤユニット、 ３００ 半導体複合装置、 ３０１ シフトレジスタ、 ３０３ アノード配線層、 ３０４ ゲート配線層、 ３０６ 発光サイリスタ、 ３０６ａ サイリスタエピタキシャル層、 ３１９ 発光サイリスタユニット、 ３２１ Ｓｉ基板、 ３２２ スイッチアレイのための領域、 ３２４ サイリスタエピフィルム製造用基板、 ３２６ 駆動回路、 ３３０ 半導体複合装置、 ３３１ シフトレジスタ、 ３３２ グランド配線層、 ４０１ Ｄ／Ａコンバータ、 ４０２ 抵抗、 ５００ 半導体複合装置、 ５０１ 駆動ＩＣ、 ５０２ 集積回路部、 ５０４ 穴、 ５０５ 接続パッド、 ５１０ ホルダ、 ５１１ ベース部材、 ５１９ サイリスタヘッド、 ５２１ ダイシング切断中心線、 ５２２ 外形予定線、 ５４０ 発光サイリスタユニット。

Claims (21)

  1. 動作制御のため外部から印加される制御信号を受けるための制御電極を有する複数の３端子スイッチ素子を配列してなる３端子スイッチアレイにおいて、
    該３端子スイッチアレイは半導体薄膜で構成されていることを特徴とする３端子スイッチアレイ。
  2. 前記３端子スイッチアレイは基材の第１の面上に配置され、
    前記第１の面とは異なる第２の面上に電極を配置したことを特徴とする請求項１に記載の３端子スイッチアレイ。
  3. 前記第２の面が、前記第１の面に対して略直交する面である
    ことを特徴とする請求項２に記載の３端子スイッチアレイ。
  4. 前記基材が半導体基板をダイシングすることにより形成されるものであり、
    前記第１の面が、前記ダイシング前の前記基材の主たる表面であり、
    前記第２の面が、前記半導体基板をダイシングすることにより形成された面である
    ことを特徴とする請求項３に記載の３端子スイッチアレイ。
  5. 動作制御のため外部から印加される制御信号を受けるための制御電極を有する第１乃至第Ｎ（Ｎは２以上の自然数）の３端子スイッチ素子を配列してなる３端子スイッチアレイと、
    第１乃至第Ｎの出力を有するシフトレジスタとを備え、
    該３端子スイッチアレイは半導体薄膜で構成され、
    第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子の制御電極が前記シフトレジスタの第ｎの出力と接続され、
    各スイッチ素子の残りの２端子の一方はグランドに接続され、他方にはスイッチ素子を駆動する駆動手段と接続されている
    ことを特徴とする３端子スイッチアレイ装置。
  6. 前記３端子スイッチアレイは、前記シフトレジスタが形成された領域に隣接する領域に配置されていることを特徴とする請求項５に記載の３端子スイッチアレイ装置。
  7. 前記３端子スイッチアレイは、前記シフトレジスタが形成された領域上に配置されていることを特徴とする請求項５に記載の３端子スイッチアレイ装置。
  8. 半導体薄膜からなり、動作制御のため外部から印加される制御信号を受けるための制御電極を有する第１乃至第Ｎ（Ｎは２以上の整数）の３端子の発光スイッチ素子を基板上に配列してなる３端子スイッチアレイと、
    第１乃至第Ｎの出力を有するシフトレジスタ回路とを有し、
    前記３端子スイッチ素子は発光素子であり、
    第ｎ（ｎは１乃至Ｎの整数）のスイッチ素子の制御電極を前記シフトレジスタの第ｎの出力と、薄膜からなる制御電極配線層により接続して論理信号を入力し、
    該３端子スイッチ素子の残りの２端子の一方は、該スイッチ素子を駆動制御する駆動制御手段と薄膜からなる電源配線層を経由して接続され、
    該３端子スイッチ素子の残りの２端子の他方はグランド電極と接続され、
    該駆動制御手段は、前記第ｎのスイッチ素子に対応する前記シフトレジスタの出力のタイミングにおける所定の時間に対応して該３端子スイッチ素子に必要な駆動電流を出力する
    ことを特徴とする半導体複合装置。
  9. 前記発光スイッチ素子が発光サイリスタであることを特徴とする請求項８に記載の半導体複合装置。
  10. 前記駆動制御手段は、前記第ｎのスイッチ素子に対応する前記シフトレジスタの出力のタイミングにおける所定の時間に対応して該スイッチ素子を発光させない制御を行う場合は、該３端子スイッチ素子に駆動電流を出力しないことを特徴とする請求項８に記載の半導体複合装置。
  11. 半導体基板と、
    該半導体基板上に形成されたシフトレジスタ回路と、
    該シフトレジスタ回路に平行して前記半導体基板上に貼り付けられた、前記半導体基板と異なる材質の半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる制御電極配線層により順次接続した制御電極によるスイッチ動作が可能な３端子素子と、
    該３端子素子の残りの２端子の一方同士を共通に接続する薄膜から成る電源配線層と、
    該３端子素子の残りの２端子の他方同士を共通に接続するグランド電極層とを有する
    半導体複合装置。
  12. 前記半導体薄膜が、前記半導体基板とは異なる材質で形成されていることを特徴とする請求項１１に記載の半導体複合装置。
  13. 基板と、
    該基板上に形成された半導体薄膜からなるシフトレジスタ回路と、
    該シフトレジスタ回路に平行して前記基板上に貼り付けられた、半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる配線層により順次接続した制御電極によるスイッチ動作が可能な３端子素子と、
    該３端子素子の残りの２端子の一方同士を共通に接続する薄膜から成る電源配線層と、
    該３端子素子の残りの２端子の他方同士を共通に接続するグランド電極層と
    を有する半導体複合装置。
  14. 第１の材質から成る半導体チップと、
    該半導体チップに第１の面に接着された前記第１の材質とは異なる材質の薄膜の発光半導体装置と、
    発光半導体装置に接続される回路群と、
    前記半導体チップの前記第１の面に直交する第２の面に形成され、前記発光半導体装置と回路群に選択的に接続されたボンディングパッドとを有する半導体複合装置。
  15. 前記第１の面が前記半導体チップの表面であり、前記第２の面が前記半導体チップの側面であることを特徴とする請求項１４に記載の半導体複合装置。
  16. 前記薄膜が前記半導体チップとは異なる材質から成るものであることを特徴とする請求項１４に記載の半導体複合装置。
  17. 前記第１の材質からなる半導体チップは単結晶Ｓｉ基板であり、前記回路群は該基板上に形成されたシフトレジスタであることを特徴とする請求項１４に記載の半導体複合装置。
  18. 請求項８乃至請求項１７のいずれかに記載の半導体複合装置を複数個プリント配線板上に並べて配置した発光素子ヘッド。
  19. 請求項１乃至４のいずれかに記載の３端子スイッチアレイを備えた画像形成装置。
  20. 請求項５乃至７のいずれかに記載の３端子スイッチアレイ装置を備えた画像形成装置。
  21. 請求項１８に記載の発光素子ヘッドを備えた画像形成装置。
JP2005266366A 2005-09-14 2005-09-14 半導体複合装置光プリントヘッドおよび画像形成装置 Expired - Fee Related JP4817774B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005266366A JP4817774B2 (ja) 2005-09-14 2005-09-14 半導体複合装置光プリントヘッドおよび画像形成装置
US11/466,892 US7923737B2 (en) 2005-09-14 2006-08-24 Three-terminal switch array device, combined semiconductor device, and image forming apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005266366A JP4817774B2 (ja) 2005-09-14 2005-09-14 半導体複合装置光プリントヘッドおよび画像形成装置

Publications (2)

Publication Number Publication Date
JP2007081081A true JP2007081081A (ja) 2007-03-29
JP4817774B2 JP4817774B2 (ja) 2011-11-16

Family

ID=37854185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005266366A Expired - Fee Related JP4817774B2 (ja) 2005-09-14 2005-09-14 半導体複合装置光プリントヘッドおよび画像形成装置

Country Status (2)

Country Link
US (1) US7923737B2 (ja)
JP (1) JP4817774B2 (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251847A (ja) * 2007-03-30 2008-10-16 Oki Data Corp 半導体装置及びプリントヘッド
WO2008155940A1 (ja) * 2007-06-20 2008-12-24 Kyocera Corporation 発光装置およびその製造方法ならびに画像形成装置
JP2009260003A (ja) * 2008-04-16 2009-11-05 Stanley Electric Co Ltd 半導体素子の製造方法
JP2009260246A (ja) * 2008-03-26 2009-11-05 Oki Data Corp 半導体発光装置、光プリントヘッド、および画像形成装置
JP2009289836A (ja) * 2008-05-27 2009-12-10 Oki Data Corp 発光素子アレイ、駆動制御装置、記録ヘッドおよび画像形成装置
JP2010120272A (ja) * 2008-11-19 2010-06-03 Oki Data Corp 駆動回路、記録ヘッド、画像形成装置および表示装置
JP2011018837A (ja) * 2009-07-10 2011-01-27 Oki Data Corp 半導体装置、並びに、光プリントヘッド、及び、画像形成装置
US8089501B2 (en) 2007-12-26 2012-01-03 Oki Data Corporation Light emitting apparatus, optical printhead, and image forming apparatus
US8258723B2 (en) 2008-08-01 2012-09-04 Oki Data Corporation Light-emitting element array, driving device, and image forming apparatus
US8441289B2 (en) 2010-03-26 2013-05-14 Oki Data Corporation Driving circuit, driving device and image forming device
US8542262B2 (en) 2008-11-14 2013-09-24 Oki Data Corporation Light emitting element array, drive circuit, optical print head, and image forming apparatus
US8704862B2 (en) 2009-09-02 2014-04-22 Oki Data Corporation Semiconductor composite device, method of manufacturing the same, optical print head and image forming apparatus
JP2014110291A (ja) * 2012-11-30 2014-06-12 Oki Data Corp 発光デバイス、発光デバイスの製造方法、発光素子プリントヘッド、及び画像形成装置
JP2016051815A (ja) * 2014-08-29 2016-04-11 株式会社沖データ 半導体装置、半導体装置の製造方法、プリントヘッド、及び画像形成装置
JP2017132139A (ja) * 2016-01-28 2017-08-03 株式会社沖データ 光学ヘッド、画像形成装置および画像読取装置
JP2018037655A (ja) * 2016-08-30 2018-03-08 株式会社沖データ 被駆動素子チップ、露光装置及び画像形成装置並びに被駆動素子チップの製造方法及び被駆動素子チップの取付方法
JP2019079939A (ja) * 2017-10-25 2019-05-23 株式会社沖データ 半導体装置、光プリントヘッド、及び画像形成装置
US10491776B2 (en) 2016-07-29 2019-11-26 Oki Data Corporation Exposure device and light receiving device
JP2020100063A (ja) * 2018-12-21 2020-07-02 株式会社沖データ 複合半導体装置、プリントヘッド及び画像形成装置
WO2021039354A1 (ja) * 2019-08-23 2021-03-04 キヤノン株式会社 発光装置及び該発光装置を備える画像形成装置
US11152532B2 (en) 2017-07-26 2021-10-19 Oki Electric Industry Co., Ltd. Method of manufacturing driven element chip, driven element chip, exposing device, and image forming apparatus

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461964B2 (en) * 2007-10-12 2013-06-11 Commscope, Inc. Of North Carolina Communications patching systems with radio frequency identification antenna switching circuits
JP5433214B2 (ja) * 2007-12-07 2014-03-05 パナソニック株式会社 モータ駆動回路
JP5460350B2 (ja) * 2010-01-22 2014-04-02 株式会社沖データ 駆動回路、駆動装置及び画像形成装置
US8816857B2 (en) 2010-10-20 2014-08-26 Panduit Corp. RFID system
US9418256B2 (en) 2010-10-20 2016-08-16 Panduit Corp. RFID system

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH045872A (ja) * 1990-04-23 1992-01-09 Nippon Sheet Glass Co Ltd 発光メモリ素子アレイ、及びそれを用いた受光・発光モジュール
JPH08330631A (ja) * 1995-03-24 1996-12-13 Sanyo Electric Co Ltd 半導体発光素子およびその製造方法
JP2000077726A (ja) * 1998-08-27 2000-03-14 Seiwa Electric Mfg Co Ltd 半導体素子とその製造方法
JP2001250980A (ja) * 2000-03-03 2001-09-14 Nippon Sheet Glass Co Ltd ３端子発光サイリスタ
JP2002134788A (ja) * 2000-10-25 2002-05-10 Nippon Sheet Glass Co Ltd 自己走査型発光素子アレイおよびその駆動方法
JP2004128175A (ja) * 2002-10-02 2004-04-22 Nippon Sheet Glass Co Ltd 発光素子および自己走査型発光素子アレイチップ
JP2004207444A (ja) * 2002-12-25 2004-07-22 Oki Data Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0410695B1 (en) * 1989-07-25 2001-10-24 Nippon Sheet Glass Co., Ltd. Light-emitting device
US6232947B1 (en) * 1994-03-15 2001-05-15 Canon Kabushiki Kaisha Video information display system including a reflective type active matrix addressed liquid crystal display and method for synthetically combining and editing data
US6165813A (en) * 1995-04-03 2000-12-26 Xerox Corporation Replacing semiconductor chips in a full-width chip array
JP4183310B2 (ja) 1998-10-08 2008-11-19 株式会社沖データ 駆動回路ならびにこれを用いたプリンタおよびｌｅｄヘッド
US6633322B2 (en) * 2000-05-29 2003-10-14 Kyocera Corporation Light emitting element array, optical printer head using the same, and method for driving optical printer head

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH045872A (ja) * 1990-04-23 1992-01-09 Nippon Sheet Glass Co Ltd 発光メモリ素子アレイ、及びそれを用いた受光・発光モジュール
JPH08330631A (ja) * 1995-03-24 1996-12-13 Sanyo Electric Co Ltd 半導体発光素子およびその製造方法
JP2000077726A (ja) * 1998-08-27 2000-03-14 Seiwa Electric Mfg Co Ltd 半導体素子とその製造方法
JP2001250980A (ja) * 2000-03-03 2001-09-14 Nippon Sheet Glass Co Ltd ３端子発光サイリスタ
JP2002134788A (ja) * 2000-10-25 2002-05-10 Nippon Sheet Glass Co Ltd 自己走査型発光素子アレイおよびその駆動方法
JP2004128175A (ja) * 2002-10-02 2004-04-22 Nippon Sheet Glass Co Ltd 発光素子および自己走査型発光素子アレイチップ
JP2004207444A (ja) * 2002-12-25 2004-07-22 Oki Data Corp 半導体装置

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106931B2 (en) 2007-03-30 2012-01-31 Oki Data Corporation Semiconductor device, print head and image forming apparatus
JP2008251847A (ja) * 2007-03-30 2008-10-16 Oki Data Corp 半導体装置及びプリントヘッド
WO2008155940A1 (ja) * 2007-06-20 2008-12-24 Kyocera Corporation 発光装置およびその製造方法ならびに画像形成装置
JPWO2008155940A1 (ja) * 2007-06-20 2010-08-26 京セラ株式会社 発光装置およびその製造方法ならびに画像形成装置
US8089501B2 (en) 2007-12-26 2012-01-03 Oki Data Corporation Light emitting apparatus, optical printhead, and image forming apparatus
JP2009260246A (ja) * 2008-03-26 2009-11-05 Oki Data Corp 半導体発光装置、光プリントヘッド、および画像形成装置
JP4595012B2 (ja) * 2008-03-26 2010-12-08 株式会社沖データ 半導体発光装置、光プリントヘッド、および画像形成装置
US8304792B2 (en) 2008-03-26 2012-11-06 Oki Data Corporation Semiconductor light emitting apparatus and optical print head
JP2009260003A (ja) * 2008-04-16 2009-11-05 Stanley Electric Co Ltd 半導体素子の製造方法
JP2009289836A (ja) * 2008-05-27 2009-12-10 Oki Data Corp 発光素子アレイ、駆動制御装置、記録ヘッドおよび画像形成装置
US7924304B2 (en) 2008-05-27 2011-04-12 Oki Data Corporation Light-emitting element array, drive controlling device, recording head, and image forming device
US8258723B2 (en) 2008-08-01 2012-09-04 Oki Data Corporation Light-emitting element array, driving device, and image forming apparatus
US8884555B2 (en) 2008-08-01 2014-11-11 Oki Data Corporation Light-emitting element array, driving device, and image forming apparatus
US8542262B2 (en) 2008-11-14 2013-09-24 Oki Data Corporation Light emitting element array, drive circuit, optical print head, and image forming apparatus
JP2010120272A (ja) * 2008-11-19 2010-06-03 Oki Data Corp 駆動回路、記録ヘッド、画像形成装置および表示装置
JP2011018837A (ja) * 2009-07-10 2011-01-27 Oki Data Corp 半導体装置、並びに、光プリントヘッド、及び、画像形成装置
US8497893B2 (en) 2009-07-10 2013-07-30 Oki Data Corporation Semiconductor device, optical print head and image forming apparatus
US8704862B2 (en) 2009-09-02 2014-04-22 Oki Data Corporation Semiconductor composite device, method of manufacturing the same, optical print head and image forming apparatus
US8441289B2 (en) 2010-03-26 2013-05-14 Oki Data Corporation Driving circuit, driving device and image forming device
JP2014110291A (ja) * 2012-11-30 2014-06-12 Oki Data Corp 発光デバイス、発光デバイスの製造方法、発光素子プリントヘッド、及び画像形成装置
JP2016051815A (ja) * 2014-08-29 2016-04-11 株式会社沖データ 半導体装置、半導体装置の製造方法、プリントヘッド、及び画像形成装置
JP2017132139A (ja) * 2016-01-28 2017-08-03 株式会社沖データ 光学ヘッド、画像形成装置および画像読取装置
US10491776B2 (en) 2016-07-29 2019-11-26 Oki Data Corporation Exposure device and light receiving device
JP2018037655A (ja) * 2016-08-30 2018-03-08 株式会社沖データ 被駆動素子チップ、露光装置及び画像形成装置並びに被駆動素子チップの製造方法及び被駆動素子チップの取付方法
JP7003490B2 (ja) 2016-08-30 2022-01-20 沖電気工業株式会社 被駆動素子チップ、露光装置及び画像形成装置並びに被駆動素子チップの製造方法
US11152532B2 (en) 2017-07-26 2021-10-19 Oki Electric Industry Co., Ltd. Method of manufacturing driven element chip, driven element chip, exposing device, and image forming apparatus
JP2019079939A (ja) * 2017-10-25 2019-05-23 株式会社沖データ 半導体装置、光プリントヘッド、及び画像形成装置
JP2020100063A (ja) * 2018-12-21 2020-07-02 株式会社沖データ 複合半導体装置、プリントヘッド及び画像形成装置
WO2021039354A1 (ja) * 2019-08-23 2021-03-04 キヤノン株式会社 発光装置及び該発光装置を備える画像形成装置
US11635703B2 (en) 2019-08-23 2023-04-25 Canon Kabushiki Kaisha Light emitting device and image forming apparatus including light emitting device

Also Published As

Publication number Publication date
JP4817774B2 (ja) 2011-11-16
US20070057259A1 (en) 2007-03-15
US7923737B2 (en) 2011-04-12

Similar Documents

Publication Publication Date Title
JP4817774B2 (ja) 半導体複合装置光プリントヘッドおよび画像形成装置
JP5599916B2 (ja) 半導体装置の製造方法、半導体装置及びそれを用いた光プリントヘッド、及び画像形成装置
US8035115B2 (en) Semiconductor apparatus, print head, and image forming apparatus
CN108428707B (zh) 发光部件、发光装置和图像形成装置
JP5010108B2 (ja) 半導体複合装置、プリントヘッド、及びそれを用いた画像形成装置
JP4601464B2 (ja) 半導体装置、プリントヘッド、及びそれを用いた画像形成装置
US7122834B2 (en) Semiconductor apparatus having adhesion layer and semiconductor thin film
KR100954051B1 (ko) 발광 소자 어레이 및 화상형성장치
JP2007096160A (ja) 半導体複合装置、及びこれらを用いたプリントヘッド並びに画像形成装置。
EP2272677B1 (en) Semiconductor device, optical print head and image forming apparatus
EP1526574B1 (en) Semiconductor device, light emitting diode print head and image-forming apparatus using the same
JP2011054760A (ja) 半導体複合装置、この製造方法、光プリントヘッド及び画像形成装置
US6636252B2 (en) Image exposure apparatus and image forming apparatus with it
JP2004179641A (ja) 半導体装置、光プリントヘッド、及び画像形成装置
JP2009289836A (ja) 発光素子アレイ、駆動制御装置、記録ヘッドおよび画像形成装置
US7135708B2 (en) Semiconductor apparatus having conductive layers and semiconductor thin films
JP4731949B2 (ja) 半導体装置、ｌｅｄヘッド、及びこれを用いた画像形成装置
US8035116B2 (en) Semiconductor device, light emitting diode head, and image forming apparatus
JP4326884B2 (ja) 半導体装置、ｌｅｄヘッド、及び画像形成装置
JP4662798B2 (ja) 半導体複合装置、プリントヘッド、及び画像形成装置
US7259397B2 (en) Self-scanning light-emitting element array chip
JP2004179646A (ja) 半導体複合装置、光プリントヘッド、及び画像形成装置
JP2005167062A (ja) 半導体装置、ｌｅｄヘッド、及びプリンタ
JP2015126189A (ja) 半導体装置、半導体装置の製造方法、光プリントヘッド及び画像形成装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110830

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110830

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4817774

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees