JP2011054760A - 半導体複合装置、この製造方法、光プリントヘッド及び画像形成装置 - Google Patents

Abstract

【課題】製造工程を簡略化して低コスト化を図る。
【解決手段】半導体複合装置は、シフトレジスタと、これにより時分割駆動される半導体薄膜からなる発光サイリスタアレイとにより構成されている。この製造方法は、例えば、シフトレジスタを構成する複数の回路構成素子２４３が形成されたシリコン基板２４１を用意する。シフトレジスタにより駆動される複数の発光サイリスタ２６１〜２６４が配列された結晶構造を持った半導体薄膜からなる発光サイリスタアレイを、パッシベーション膜２４２を介してシリコン基板２４１上に貼着する。フォトリソグラフィ法により、複数の回路構成素子２４３間を電気的に接続してシフトレジスタを形成すると共に、そのシフトレジスタ及び複数の発光サイリスタ２６１〜２６４間を電気的に接続するメタル配線２６５〜２６７を形成する。
【選択図】図１

Description

本発明は、発光サイリスタ等の被駆動素子とこれを駆動する駆動回路等とを有する半導体複合装置と、半導体複合装置の製造方法と、半導体複合装置を備えた光プリントヘッドと、光プリントヘッドを備えた電子写真プリンタ等の画像形成装置に関するものである。

従来、電子写真プリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（以下「ＬＥＤ」という。）のほか、有機エレクトロルミネセンス（以下「有機ＥＬ」という。）や、発光サイリスタ等が用いられる。

発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対１、もしくは１対Ｎ（Ｎ＜１）に対応するように設けられ、発光サイリスタのアノード端子（以下単に「アノード」という。）及びカソード端子（以下単に「カソード」という。）間に駆動電流を流すか否かにより、点灯／非点灯の状態を切り替えている。点灯状態における発光サイリスクの光出力は、前記駆動電流値により決まるものであり、この駆動電流値を調整することで、プリンタ感光体ドラム等の露光部への露光エネルギー量を調整することができる。

一般に発光サイリスタは、化合物半導体を用いて形成されており、この化合物半導体の結晶欠陥に起因する光量ばらつきが不可避であって、化合物半導体を用いた画像形成装置に印刷濃度むらを生じてしまう。そのため、発光サイリスタへの駆動電流値を発光サイリスタ毎に調整することで、光量補正を行う構成が知られている。

又、下記の特許文献１の技術では、ガリウム・砒素（ＧａＡｓ）ウェハ基材上に形成したエピタキシャル層に発光サイリスタを形成しておき、該エピタキシャル層をフイルム状に剥離することで得られるエピタキシャルフィルム（以下単に「エピフィルム」という。）を用いている。そして、駆動回路が形成されたシリコン基板のウェハに、エピフィルムを貼着し、発光サイリスタと駆動回路とを薄膜配線を用いて電気的に接続することで、発光サイリスタと駆動回路とを一体化させた半導体複合装置の製造方法が開示されている。

特開２００７−８１０８１号公報

しかしながら、従来の半導体複合装置及びこの製造方法では、次の（ａ）、（ｂ）のような課題があった。

（ａ） 駆動回路内の各構成素子間を接続するメタル配線をフォトリソグラフィ法により予め形成したシリコンウェハを用い、発光サイリスタが形成されたエピフィルムをそのシリコンウェハに貼着した後、駆動回路の出力端子と発光サイリスタのゲート端子（以下単に「ゲート」という。）とをメタル配線により再び接続する必要があった。そのため、半導体複合装置の製造工程において、前記メタル配線工程が２重に必要となり、コスト的な無駄を生じていた。

（ｂ） 駆動回路内のメタル配線として、例えば、アルミニウム（Ａｌ）を主材料とする薄膜配線が用いられるのに起因して、耐熱性に制約を生じ、前記エピフィルムをシリコンウェハに貼着した後、不純物の熱拡散等の高温を要する処理を行うことが困難であった。

本発明の内の第１の発明の半導体複合装置は、駆動回路を構成する複数の回路構成素子が形成された基板と、前記基板上にパッシベーション膜を介して貼着され、前記駆動回路により駆動される複数の被駆動素子（例えば、発光素子）が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイと、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続する配線と、を有することを特徴とする。

第２の発明の半導体複合装置は、駆動回路を構成する複数の回路構成素子が形成された基板と、前記基板上にパッシベーション膜を介して貼着され、前記駆動回路により駆動される複数の被駆動素子（例えば、発光素子）が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイと、前記半導体薄膜中に拡散され、前記被駆動素子の主要部を形成する不純物拡散領域と、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続する配線と、を有することを特徴とする。

第３の発明の半導体複合装置の製造方法は、駆動回路を構成する複数の回路構成素子が形成された基板を用意する工程と、前記駆動回路により駆動される複数の被駆動素子が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイを、パッシベーション膜を介して前記基板上に貼着する工程と、フォトリソグラフィ法により、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続するメタル配線を形成する工程と、を有することを特徴とする。

第４の発明の半導体複合装置の製造方法は、駆動回路を構成する複数の回路構成素子が形成された基板を用意する工程と、前記駆動回路により駆動される複数の被駆動素子が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイを、パッシベーション膜を介して前記基板上に貼着する工程と、前記被駆動素子の主要部を形成する不純物を前記半導体薄膜中に拡散する工程と、フォトリソグラフィ法により、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続するメタル配線を形成する工程と、を有することを特徴とする。

第５の発明の光プリントヘッドは、前記第１又は第２の発明の半導体複合装置と、前記複数の被駆動素子（例えば、発光素子）の出射光を収束するレンズアレイと、を有することを特徴とする。

第６の発明の画像形成装置は、前記第５の発明の光プリントヘッドを有し、前記光プリントヘッドにより感光体を露光して静電潜像を形成し、前記静電潜像を現像して記録媒体に画像を形成することを特徴とする。

第１及び第３の発明の半導体複合装置及びこの製造方法によれば、被駆動素子アレイとこの駆動回路との間の配線工程において、駆動回路自体を構成するための複数の回路構成素子間の回路配線をも同時に形成することが可能となる。これにより、製造工程を簡略化できるので、製造コストの大幅な削減が可能となる。

第２及び第４の発明の半導体複合装置及びこの製造方法によれば、前記第１及び第３の発明と同様の効果を有している。その上、被駆動素子アレイを基板上に貼着した後に、被駆動素子の主要部を形成する不純物を半導体薄膜中に拡散するので、不純物濃度を高くでき、被駆動素子の性能を向上できる。更に、不純物を選択的に拡散させることで、この拡散位置の位置決めが容易になって位置精度の向上を図ることができ、併せて拡散面積の小型化を図ることも可能となる。

第５の発明の光プリントヘッドによれば、被駆動素子の配列ピッチの小さい高精細な光プリントヘッドを実現することができる。

第６の発明の画像形成装置によれば、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を実現することができる。

図１は本発明の実施例１における図７−４の半導体複合装置の配線構造を示す模式的な断面図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図４は図３中の光プリントヘッド１３の構造を示す概略の断面図である。 図５は図４中の光プリントヘッド基板ユニットを示す斜視図である。 図６は図５中のドライバＩＣ１００及び発光サイリスタアレイ２００からなる半導体複合装置のチップの構成を示す回路図である。 図７−１は図６中のメサ型発光サイリスタ２１０の製造方法を示す模式的な断面図である。 図７−２は図６中のメサ型発光サイリスタ２１０の製造方法を示す模式的な断面図である。 図７−３は半導体複合装置の製造方法を示す模式的な断面図である。 図７−４は複合チップの模式的な平面を示す図である。 図８は図７−３及び図１におけるメサ型複合チップの概略の製造工程を示す図である。 図９は図６の光プリントヘッド１３の動作を説明するためのタイムチャートである。 図１０は実施例１の図６（ａ）における光プリントヘッド１３の構成の変形例を示す回路図である。 図１１は図１０の光プリントヘッド１３の動作を説明するためのタイムチャートである。 図１２−１は拡散型発光サイリスタ２１０Ａの製造方法を示す模式的な断面図である。 図１２−２は拡散型発光サイリスタ２１０Ａの製造方法を示す模式的な断面図である。 図１２−３は半導体複合装置の製造方法を示す模式的な断面図である。 図１２−４は本実施例２における複合チップの模式的な平面を示す図である。 図１３は本発明の実施例２における図１２−４の半導体複合装置の配線構造を示す模式的な断面図である。 図１４は図１２−３及び図１３における拡散型複合チップの概略の製造工程を示す図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子である発光素子（例えば、三端子スイッチ素子である発光サイリスタ）及びこの駆動回路を有する半導体複合装置を搭載した光プリントヘッドを用いた電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体ドラム１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、光プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を用紙２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電圧が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各光プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（プリンタ制御回路）
図３は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧ１、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個の光プリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、画像処理部からの制御信号ＳＧ１によって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成になっている。

用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号として各光プリントヘッド１３に転送される。各光プリントヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられた発光サイリスタを複数個線上に配列したものである。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１３からの発光は、マイナス電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、マイナス電圧に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。

その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によってプラス電圧に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（光プリントヘッドの構造）
図４は、図３中の光プリントヘッド１３の構造を示す概略の断面図である。

この光プリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上にプリント配線板１３ｂが固定されている。プリント配線板１３ｂ上には、複数個のチップ状のドライバＩＣ１００が熱硬化性樹脂等により固着され、これらのドライバＩＣ１００上に、複数個の被駆動素子アレイ（例えば、チップ状の発光サイリスタアレイ）２００が貼着されている。複数個の発光サイリスタアレイ２００上には、柱状の光学素子を多数配列してなるロッドレインズアレイ１３ｃが配置され、このロッドレインズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。

（光プリントヘッド基板ユニット）
図５は、図４中の光プリントヘッド基板ユニットを示す斜視図である。

この光プリントヘッド基板ユニットは、プリント配線板１３ｂを有し、このプリント配線板１３ｂ上に、発光サイリスタ駆動用の駆動回路（例えば、ゲート駆動用のシフトレジスタ）がそれぞれ形成された複数個のチップ状のドライバＩＣ１００が固着されている。複数個のドライバＩＣ１００上には、エピフィルムによりそれぞれ形成された複数個のチップ状の発光サイリスタアレイ２００が貼着されている。各ドライバＩＣ１００と各発光サイリスタアレイ２００とは、薄膜配線を用いて接続され、これらの各ドライバＩＣ１００と各発光サイリスタアレイ２００とにより、半導体複合装置のチップが形成されている。各ドライバＩＣ１００及び各発光サイリスタアレイ２００の各端子と、プリント配線板１３ｂ上の図示しない端子パッドとは、ボンディングワイヤ１３ｇにより接続されている。

このような光プリントヘッド基板ユニットを製造する場合、例えば、前記半導体複合装置のチップが多数配列されたウェハを公知のダイシング法を用いて複数のチップに分離し、このチップをプリント配線板１３ｂ上に固着した後、ボンディングワイヤ１３ｇにより、前記複数のチップとプリント配線板１３ｂとを接続している。

（半導体複合装置のチップ）
図６（ａ）、（ｂ）は、図５中のドライバＩＣ１００及び発光サイリスタアレイ２００からなる半導体複合装置のチップの構成を示す回路図であり、同図（ａ）は全体の回路図、及び、同図（ｂ）は同図（ａ）中のシフトレジスタの回路図である。

ドライバＩＣ１００は、例えば、発光サイリスタアレイ２００を時分割駆動するゲート駆動用のシフトレジスタ１０１により構成されている。シフトレジスタ１０１は、複数段（例えば、８段）のフリップフロップ回路（以下「ＦＦ」という。）１１０−１〜１１０−８がカスケード（縦続）接続されて構成され、例えば、シリコン基材を用いて形成されている。このシフトレジスタ１０１は、シリアルデータＳＩを入力するデータ入力端子Ａと、シリアルクロックＳＣＫを入力するクロック入力端子ＣＫと、シフトされたデータを出力する８個の出力端子Ｑ１〜Ｑ８とを有している。データ入力端子Ａは、シフトレジスタ１０１内における第１段のＦＦ１１０−１のデータ入力端子ｄに接続され、８個の出力端子Ｑ１〜Ｑ８は、各ＦＦ１１０−１〜１１０−８のデータ出力端子ｑにそれぞれ接続され、更に、クロック入力端子ＣＫは、各ＦＦ１１０−１〜１１０−８のクロック入力端子ｃｋにそれぞれ接続されている。

このような構成のシフトレジスタ１０１は、入力されるシリアルクロックＳＣＫに同期して、入力されるシリアルデータＳＩを内部のＦＦ１１０−１〜１１０−８にて順にシフトしていき、シフトされたデータを出力端子Ｑ１〜Ｑ８から出力する機能を有している。なお、出力端子Ｑ１〜Ｑ８は、説明を簡単にするために８個のみが図示されているが、例えば、Ａ４サイズの用紙２０に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッド１３においては、出力端子Ｑ１〜Ｑ８の総数は４９９２個であり、これが設けられることになる。

シフトレジスタ１０１に接続された発光サイリスタアレイ２００は、例えば、エピフィルムを用いて形成された複数の発光サイリスタ２１０（＝２１０−１〜２１０−８）により構成されている。前記出力端子Ｑ１〜Ｑ８と同様に、発光サイリスタ２１０は、説明を簡単にするために８個のみが図示されているが、例えば、４９９２個が配列されている。各発光サイリスタ２１０−１〜２１０−８は、アノードが端子Ｄに共通に接続され、カソードがグランドＧＮＤに接続され、ゲートがシフトレジスタ１０１の各出力端子Ｑ１〜Ｑ８にそれぞれ接続されている。

端子Ｄには、図示しないアノード駆動回路が接続され、このアノード駆動回路から供給されるアノード駆動電流が、各発光サイリスタ２１０−１〜２１０−８のアノードに供給されるようになっている。

図示しないアノード駆動回路は、例えば、図３中の印刷制御部４０内に搭載することが好ましく、図６においても、印刷制御部４０内に設けられるとして、図示が省略されている。なお、アノード駆動回路は、光プリントヘッド１３内に設けてもよい。

このように構成されるシフトレジスタ１０１及び発光サイリスタアレイ２００は、例えば、次のようにして製造される。

エピフィルム上にＰＮＰＮ層からなる複数の発光サイリスタ２１０−１〜２１０−８を形成しておく。シフトレジスタ１０１を構成するに足りるトランジスタが予め形成されたＩＣウェハ上に、前記エピフィルムを貼着し、このエピフィルムの不要部をエッチング除去することで、発光サイリスタ２１０−１〜２１０−８の要部を形成する。その後、前記トランジスタ各部と前記発光サイリスタ２１０−１〜２１０−８の端子部とを、薄膜配線により接続すれば製造が終了する。

（半導体複合装置からなる複合チップの構造及び製造方法）
本発明の実施例１における図６のドライバＩＣ１００及び発光サイリスタアレイ２００により構成される半導体複合装置からなる複合チップは、例えば、以下の（１）〜（５）の工程により製造される。

（１） 図７−１、図７−２の工程
図７−１及び図７−２は、図６中のメサ型発光サイリスタ２１０の製造方法を示す模式的な断面図である。

図７−１に示すように、図６中のメサ型発光サイリスタ２１０の製造方法では、例えば、有機金属化学蒸着法（Metal Organic Chemical Vapor Deposition、以下「ＭＯＣＶＤ法」という。）や分子線エピタキシー法（Molecular Beam Epitaxy、以下「ＭＢＥ法」という。）等を用い、以下のようにして、エピフィルム製造用基材２２０上にエピタキシャル層２３０を形成する。

先ず、ＧａＡｓ基板２２１上に、ＧａＡｓバッファ層２２２を成膜してエピフィルム製造用基材２２０を形成し、更に、ＧａＡｓバッファ層２２２上に、犠牲膜であるアルミニウム・砒素（Ａ１Ａｓ）剥離層２３１を成膜する。

なお、後述する工程において、基材２２０上にエピタキシャル層２３０を成膜した後、このエピタキシャル層２３０を剥離してエピフィルム２３０−１を形成するのであるが、エピタキシャル層２３０を剥離した後のＧａＡｓ基板２２１を含む基材２２０は、製造開始時の形態をとどめており、新しいエピタキシャル層２３０を成膜するために再利用することができる。

前記ＡｌＡｓ剥離層２３１を成膜した後、この上に、ｎ型アルミニウム・ガリウム・砒素（Ａ１ＧａＡｓ）層２３２と、ｎ型ＧａＡｓコンタクト層２３３を順に成膜する。次いで、インジウム・ガリウム・リン（ＩｎＧａＰ）エッチングストップ層２３４、ｐ型Ａ１ＧａＡｓ層２３５、ｎ型Ａ１ＧａＡｓ層２３６、ＩｎＧａＰエッチングストップ層２３７、ｐ型Ａ１ＧａＡｓ層２３８、及び、ｐ型ＧａＡｓコンタクト層２３９を順に成膜して、エピタキシャル層２３０を形成する。

なお、図７−１においては説明を簡略化するために、Ａ１ＧａＡｓの混晶比を変えた複層構造として図示していないが、混晶比を様々に変えることで、シングルヘテロ接合、ダブルヘテロ接合を実現することができる。

次に、図７−２に示すように、例えば、フォトリソグラフィ法とウェットエッチング法を用いて、Ａ１Ａｓ剥離層２３１を選択的に除去する。

ウェットエッチング法を用いた場合、ウェットエッチング薬液の組成を適切に選択することで、Ａ１Ａｓ剥離層２３１に対するエッチング速度を、ＡｌＧａＡｓ層、ＧａＡｓ層、及びエッチングストップ層に対するエッチング速度に比べ格段に大きくすることができ、ＡｌＡｓ剥離層２３１を選択的にエッチングすることが可能である。

これにより、エピタキシャル層２３０をエピフィルム製造用基材２２０から剥がしてエピフィルム２３０−１を形成することが可能になる。そのため、図７−２に示すように、エピタキシャル層２３０をエッチングし、溝２４０を形成しておく。溝２４０の形成は、溝部の予定領域以外をレジスト等によりマスクするフォトリソグラフィ工程と、例えばクエン酸／アンモニア／過酸化水素水を調製したエッチング薬液を用いるウェットエッチング法とを用いて行うことができる。

なお、図７−２には、ＡｌＡｓ剥離層２３１の一部が残されている状態（エッチング途中）が図示されているが、エピフィルム２３０−１を保持した状態で、最終的にＡｌＡｓ剥離層２３１は完全に除去される。

エピフィルム２３０−１の剥離に際して、このエピフィルム２３０−１を支持及び保護する支持体を、エピフィルム２３０−１上に設けることができる。例えば、エピフィルム２３０−１上に支持体を設けた場合、エピフィルム支持体表面を、例えば、真空吸着や、光照射により粘着性を失う光硬化性粘着シート等により吸着し、所定の位置に移動することができる。

（２） 図７−３の工程
図７−３は、半導体複合装置の製造方法を示す模式的な断面図である。

図７−３に示すように、複数の半導体複合装置を有する複合チップの製造方法では、図６中のシフトレジスタ１０１を構成するためのトランジスタが形成されたＩＣウェハ２４０上に、エピフィルム２３０−１を貼着する。

ここで、ＩＣウェハ２４０は、図示を省略したシフトレジスタ１０１を構成するためのトランジスタが形成されたシリコン基板２４１を有し、このシリコン基板２４１の表面が、保護膜であるパッシベーション膜２４２により被覆され、更に、このパッシベーション膜２４２上に、ポリイミド等の平坦化膜である接着層２５１が形成されている。接着層２５１上には、エピフィルム２３０−１が貼着され、更に、アノード２５２、ゲート２５３及びカソード２５４が形成されて、複数のメサ型発光サイリスタ２１０が形成される。

以下、具体的な製造方法を説明する。
エピフィルム２３０−１は、ｎ型Ａ１ＧａＡｓ層２３２と、ｎ型ＧａＡｓコンタクト層２３３と、ＩｎＧａＰエッチングストップ層２３４と、ｐ型Ａ１ＧａＡｓ層２３５と、ｎ型Ａ１ＧａＡｓ層２３６と、ＩｎＧａＰエッチングストップ層２３７と、ｐ型Ａ１ＧａＡｓ層２３８と、ｐ型ＧａＡｓコンタクト層２３９とを順に積層させた構造を持つ。

図７−３においては、各層のエッチング端面が切り立った段差状に描かれているが、これは作図を簡略化しているためであり、後述する電極配線を行うときに前記段差部で断線しないよう斜面を形成することが望ましい。このため、Ａ１ＧａＡｓからなるエピフィルム２３０−１をエッチングする際、前記斜面を形成しやすくするために、その結晶方位とエッチング薬液の調製を行うことで、メサ台地状の形状を与えることができる。

前記エッチング加工の後、図示を省略した絶縁膜を付加し、この絶縁膜の開口部として形成されたｎ型ＧａＡｓコンタクト層２３３上にメタル電極を形成することで、発光サイリスタ２１０のカソード２５４とし、ｎ型Ａ１ＧａＡｓ層２３６上にメタル電極を形成することで、発光サイリスタ２１０のゲート２５３とし、更に、ｐ型ＧａＡｓコンタクト層２８９上にメタル電極を形成することで、発光サイリスタ２１０のアノード２５２としている。

なお、メタル電極からなるアノード２５２、ゲート２５３及びカソード２５４は、それぞれ別の工程で形成することも可能であるが、それぞれが平面的に交差しないように配置することで、一括して同じ工程で形成することが可能であって、より好ましい。

又、エピフィルム２３０−１の材料として、ＡｌＧａＡｓからなる化合物半導体結晶を用いているが、この他にＡ１ＧａＩｎＰ、ガリウム・窒素（ＧａＮ）、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いることも可能である。

更に補足すれば、前記説明においては、図示を簡略化するためにホモ接合型の発光サイリスタ２１０として説明したが、エピタキシャル層２３０として、シングルヘテロ型に複数のエピタキシャル層を積層してＰＮＰＮ接合構造のシングルヘテロ型発光サイリスタ、や、エピタキシャル層２３０として、ダブルヘテロ型に複数のエピタキシャル層を積層してＰＮＰＮ接合構造のダブルヘテロ型発光サイリスタ、あるいは、更に多数の屈折率分布層を形成した分布反射（Distributed Bragg Refrection、以下「ＤＢＲ」という。）型発光サイリスタとすることも可能である。

（３） 図７−４（ａ）、（ｂ）の工程
図７−４（ａ）、（ｂ）は、複合チップの模式的な平面を示す図であって、後述する配線工程の前の状態が模式的に示されている。このうち、図７−４（ａ）は複合チップの平面図、及び、図７−４（ｂ）は図７−４（ａ）中のＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）及びＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）の平面図である。

図７−４（ａ）において、シリコン基板２４１の領域に図示された外周線は、前述したダイシング工程によりチップ状に個片化される時のダイシング予定線を示し、このダイシング予定線内にエピフィルム２３０−１が貼着される。エピフィルム２３０−１の不要領域がエッチング除去され、ｐ型ＧａＡｓコンタクト層２３９が露出されてアノード領域が形成され、ｎ型ＡｌＧａＡｓ層２３６が露出されてゲート領域が形成され、更に、ｎ型ＧａＡｓコンタクト層２３３が露出されてエピフィルム２３０−１の貼着領域と略等しいカソード領域が形成される。

これらのアノード領域、ゲート領域、及びカソード領域上には、アノード２５２、ゲート２５３、及びカソード２５４が形成された後、全面が図示しない絶縁膜により覆われ、この絶縁膜の所定箇所にコンタクト用の開口部が形成されてアノード２５２、ゲート２５３、及びカソード２５４が露出している。

エピフィルム２３０−１の近傍のシリコン基板２４１内には、例えば、図６中のシフトレジスタ１０１のＦＦ１１０−１〜１１０−８を構成するためのＰＭＯＳ１１１，１１２、及びＮＭＯＳ１１３，１１４等が形成されている。図７−４においては、図示を簡略化する目的で回路図シンボルが描画されている。

ＰＮＭＯＳ１１１は、ソース端子（以下単に「ソース」という。）１１５、及びドレイン端子（以下単に「ドレイン」という。）を有している。更に、ＮＭＯＳ１１３は、ソース１１８、及びドレイン１１７を有している。ＰＭＯＳ１１１及びＮＭＯＳ１１３は、後述するポリシリコン配線上に設けた共通のゲート端子（以下単に「ゲート」という。）１１９を有している。

なお、ＰＭＯＳ１１１とＮＭＯＳ１１３、及び、ＰＭＯＳ１１２とＮＭＯＳ１１４とで、それぞれゲートを共通に接続して図示されているが、これらは後ほど行われるメタル配線工程において、ソース１１５は図示しない電源と、ソース１１８はグランドと、ドレイン１１６とドレイン１１７とを接続した後に、シフトレジスタ１０１を８段のＦＦ１１０−１〜１１０−８で構成するためのインバータを形成する場合が例示されている。なお、ＦＦ１１０−１〜１１０−８の各々は、インバータとトランスミッションゲートを用いて構成してもよい。この場合、トランスミッションゲートは、ＰＭＯＳとＮＭＯＳの各々のソース同士、及び、各々のドレイン同士を接続し、ゲートは分けて設けることにより、容易に形成することができる。

このように、エピフィルム２３０−１を貼着するためのシリコン基板２４１には、トランジスタ等の任意の回路素子を予め配置すると共に、回路素子相互の配線を可能な限りポリシリコン配線を用いて予め接続しておくことで、この後行われるメタル配線工程での配線相互の交差を防止し、ショート不良防止のためにその間隔を適切に保つことが可能となる。

図７−４（ｂ）には、図７−４（ａ）中のＰＭＯＳ１１１及びＮＭＯＳ１１３に対応して描いたＭＯＳトランジスタの平面が示されている。

図７−４（ｂ）において例示するのは、ｎ型シリコン基板２４１を用いる場合であって、ＮＭＯＳ１１３を形成するために所定箇所にｐウェル領域１２３、及びポリシリコン配線１２１が形成されている。ＰＭＯＳ１１１を形成するためのｐ型不純物領域１２２は、ポリシリコン配線１２１をマスクとして矩形領域にｐ型不純物を注入するものであって、ポリシリコン配線１２１をゲートとしてその領域１２２が左右に分断され、一方がソース領域、他方がドレイン領域となって、それぞれの領域にコンタクト用のソース１１５及びドレイン１１６が形成されている。

又、ＮＭＯＳ１１３を形成するためのｎ型不純物領域１２４は、ｎ型不純物の注入領域であって、ｐウェル領域１２３中に形成され、ポリシリコン配線１２１をマスクにして矩形領域にｎ型不純物を注入して形成される。そして、ポリシリコン配線１２１をゲートとしてその領域１２４は分断され、一方がソース領域、他方がドレイン領域となって、それぞれの領域にコンタクト用のソース１１８及びドレイン１１７が形成されている。

このようにしてシリコン基板２４１内に形成されたＰＭＯＳ１１１及びＮＭＯＳ１１３は、この後行われるメタル配線工程において、ソース１１５は電源と、ソース１１８はグランドと、それぞれ接続されると共に、ドレイン１１６とドレイン１１７とは接続されてインバータの出力端子となり、ポリシリコン配線１２１のコンタクト部１１９はインバータの入力端子となる。このとき同時に、前記インバータのみならず、他の回路素子相互も又前記メタル配線により接続され、全体でシフトレジスタ１０１を構成するようになっている。

（４） 図１の工程
図１は、本発明の実施例１における図７−４の半導体複合装置の配線構造を示す模式的な断面図である。

シリコン基板２４１には、シフトレジスタ１０１を構成する予定のトランジスタが予め形成され、トランジスタを構成した後に、シリコン基板上層が、窒化シリコン（ＳｉＮ）、酸化シリコン（Ｓｉ０２）等で形成されたパッシベーション膜２４２により覆われる。パッシベーション膜２４２の下層には、後述する層間絶縁膜２４４が形成されており、この層間絶縁膜２４４を含む破線で囲まれた領域には、前記トランジスタ等からなる回路構成層２４３が形成されている。これらのシリコン基板２４１及び回路構成層２４３等からなるＭＯＳトランジスタ等を含むＩＣウェハは、公知の相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）プロセスを用いて製造される。

図１では、図示を簡略化するために、一部のＰＭＯＳ１１１のみが図示されている。ＰＭＯＳ１１１は、ゲート部であるポリシリコン配線１２１、ｐ型不純物拡散領域からなるドレイン領域１２０、及び、ｐ型不純物拡散領域からなるソース領域１２１により構成されている。そして、ＰＭＯＳ１１１等の回路素子のソース及びドレインの予定箇所には、パッシベーション膜２４２の上層から層間絶縁膜２４４を通り、半導体層に至る深さに、後述するソース開口部１１５ａ及びドレイン開口部１１６ａが形成されている。

このようにして形成されたＩＣウェハの上層の所定箇所には、平坦化膜である接着層２５１が形成され、この上層に、図７−３で説明したエピフィルム２３０−１が貼着され、フォトリソグラフィ法とウェットエッチング法を用いて、そのエピフィルム２３０−１の所定層の要部が露出され、発光サイリスタ２１０の端子予定部が形成される。

ＰＮＰＮ構造からなる発光サイリスタ２１０において、接着層２５１上の第４層のｎ型ＡｌＧａＡｓ層はカソード層２６４に相当する。カソード層２６４上には、第３層のｐ型ＡｌＧａＡｓ層２６３、ゲート層２６２に相当する第２層のｎ型ＡｌＧａＡｓ層、及び、アノード層２６１に相当する第１層のｐ型ＡｌＧａＡｓ層が順に積層されている。

アノード層２６１の所定箇所には、図示しない絶縁層に開口することで形成されるコンタクト用のアノード２５２が設けられ、アノード配線２６５に接続される。同様に、第２層のｎ型ＡｌＧａＡｓ層の所定箇所には、図示しない絶縁層に開口することで形成されるコンタクト用のゲート２５３が設けられ、ゲート配線２６５に接続される。ゲート配線２６５は、ＰＭＯＳ１１１におけるスルーホール予定ドレイン開口部１１６ａにも接続される。ＰＭＯＳ１１１におけるソース開口部１１５ａにも配線２６７が形成され、図示しない電源及びグランドに接続されている。

このように、発光サイリスタ２１０を構成するＰＮＰＮ層からなるエピフィルム２３０−１の端子エッチングの後に行われるアノード配線２６５、ゲート配線２６５及び配線２６７等のメタル配線は、同一の工程により行われる。例えば、Ａｌ等のメタル材料をウェハ全面にスパッタリング法で薄膜状に形成した後、フォトリソグラフィ法により要部以外を除去することでメタル配線を形成し、前述した発光サイリスタ２１０とシフトレジスタ１０１との間の接続配線のみならず、シフトレジスタ自体を構成するための回路配線をも同時に形成することができる。

なお、配線の形成法としては、上記に限定されず、公知のリフトオフ法等によっても形成可能である。

（５） 複合チップ全体の概略の製造工程
図８（ａ）〜（ｃ）は、図７−３及び図１におけるメサ型複合チップの概略の製造工程を示す図であり、同図（ａ）は処理工程図、同図（ｂ）は概略の断面図、及び同図（ｃ）は概略の平面図である。

メサ型複合チップの製造工程では、ステップＳ１のＩＣウェハ下地処理において、ＩＣウェハ２４０の上層に、シフトレジスタ１０１を構成する配線前の状態のトランジスタを形成した後、ＩＣウェハ２４０の表面の所定箇所に、平坦化膜である接着層２５１を形成する。ステップＳ２のエピフィルムボンディング工程において、予め作成しておいたエピフィルム２３０−１を接着層２５１上に貼着する。

ステップＳ３のアノード・ゲートエッチング工程において、発光サイリスタ２１０のアノード２５２とゲート２５３を形成する。ステップＳ４のカソード形成エッチング工程において、カソード２５４を形成する。その後、ステップＳ５のメタル配線工程において、発光サイリスタ２１０のアノード配線２６５及びゲート配線２６６と、シフトレジスタ１０１の配線２６７とを形成すれば、所望の複合チップが得られる。

（実施例１の光プリントヘッドの動作）
図９は、図６の光プリントヘッド１３の動作を説明するためのタイムチャートである。

この図９では、画像形成装置１での印刷動作時における１ライン走査の状況が示され、図６の発光サイリスタ２１０−１〜２１０−８を順次点灯させる場合の動作波形が図示されている。

なお、図９では図示されていないが、画像形成装置１における電源投入時の予備動作として、シフトレジスタ１０１のプリセット処理が行われる。この処理では、図６のシフトレジスタ１０１におけるシリアルデータＳＩ入力用のデータ入力端子Ａを“Ｈ”レベルにしておき、シフトレジスタ１０１の段数に相当する個数のシリアルクロックＳＣＫのパルスをクロック入力端子ＣＫにする。これにより、シフトレジスタ１０１における全出力端子Ｑ１〜Ｑ８が“Ｈ”レベルになる。

図９において、１ライン分の走査に先立ち、時刻ｔ１において、シリアルデータＳＩは“Ｌ”にされる。次いで時刻ｔ２において、シリアルクロックＳＣＫの第１パルスが入力される。シリアルクロックＳＣＫが立ち上がると、入力されたシリアルデータＳＩは、シフトレジスタ１０１内の第１段のＦＦ１１０−１に取り込まれ、これより僅かに遅れて第１段のＦＦ１１０−１の出力端子Ｑ１が“Ｌ”レベルへと遷移する。シリアルクロックＳＣＫが立ち上がった後の時刻ｔ３において、入力されるシリアルデータＳＩが再び“Ｈ”レベルに戻される。

時刻ｔ２で出力端子Ｑ１が“Ｌ”レベルとなると、発光サイリスタ２１０−１のゲート電圧を低下させる。時刻ｔ４において、図示しないアノード駆動回路から端子Ｄに入力されるアノード駆動信号が“Ｈ”になる。これにより、発光サイリスタ２１０−１のアノード・ゲート間に電位差を生じ、トリガ電流によって発光サイリスタ２１０−１がターンオンして点灯する。発光サイリスタ２１０−１の点灯は、主としてアノード・カソード間に流れる電流によるもので、一度ターンオンした発光サイリスタ２１０−１をオフさせるためには、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ５において、端子Ｄの電位を“Ｌ”にしている。

なお、図９では、発光サイリスタ２１０−１を点灯させるために、時刻ｔ４で端子Ｄを“Ｈ”レベルとし、消灯させるために、時刻ｔ５で端子Ｄを“Ｌ”レベルにしているが、発光サイリスタ２１０−１を点灯させる必要がない場合には、時刻ｔ４〜ｔ５間も端子Ｄを“Ｌ”レベルのままにすればよい。このように、端子Ｄに入力されるアノード駆動信号の電位により、発光サイリスタ２１０−１の点灯／消灯状態を切り替えることができる。

時刻ｔ６において、シリアルクロックＳＣＫが立ち上がる。この時、端子Ａに入力されるシリアルデータＳＩは“Ｈ”レベルになっているので、これより僅かに遅れて出力端子Ｑ１が“Ｈ”レベルへと遷移する一方で、出力端子Ｑ２が“Ｌ”レベルに変化する。

時刻ｔ７において、端子Ｄに入力されるアノード駆動信号が“Ｈ”になる。これにより、発光サイリスタ２１０−２のアノード・ゲート間に電位差を生じ、トリガ電流によって発光サイリスタ２１０−２がターンオンして点灯する。発光サイリスタ２１０−２の点灯は、主としてアノード・カソード間に流れる電流によるもので、一度ターンオンした発光サイリスタ２１０−２をオフさせるためには、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ８において、端子Ｄの電位を“Ｌ”にしている。

前記説明で明らかなように、図６に示すシリアルクロックＳＣＫのパルス１，２，３，４，５，６，７，８の立ち上がり毎に、各出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８は順次１出力信号だけが“Ｌ”レベルとなり、他の出力信号は“Ｈ”レベルである。このため、端子Ｄに入力されるアノード駆動信号が“Ｈ”レベルの時、出力端子Ｑ１〜Ｑ８に接続された発光サイリスタ２１０−１〜２１０−８の内、対応する出力端子Ｑｌ〜Ｑ８が“Ｌ”レベルになっているものだけが択一的に点灯する。点灯時間は、図９における時刻ｔ４〜ｔ５，ｔ７〜ｔ８といった期間であって、その点灯時間はそれぞれの発光サイリスタ２１０−１〜２１０−８毎に調整可能になっている。

前記説明において、発光サイリスタ２１０−１〜２１０−８をオンさせるためには、アノード・ゲート間に順方向にバイアスさせる電位差を与えるだけでよく、オフ状態のままとするためには、電位差を発光サイリスタ２１０の順方向電圧以下としておくだけで十分であり、電位差ゼロとしたり、逆方向へ電圧を印加することもできる。

又、発光サイリスタ２１０に流れる電流は、主としてアノード・カソード間に流れ、その点灯／消灯状態を指令するためのゲート端子には僅かな電流しか流れず、シフトレジスタ１０１の各出力端子Ｑｌ〜Ｑ８等には大きな電流駆動能力を要しない。

そのため、シフトレジスタ１０１においても、出力端子Ｑ１〜Ｑ８を駆動する駆動トランジスタの面積はごく小さなものでよく、半導体素子として大きなチップ面積を占有されることはないという利点を有している。この結果、シフトレジスタ１０１を用いて成る半導体複合措置のチップのコストを低減することができて、光プリントヘッド１３、ひいては画像形成装置１の製造コストを飛躍的に低減させることが可能となる。

（実施例１の変形例）
図１０は、実施例１の図６（ａ）における光プリントヘッド１３の構成の変形例を示す回路図であり、図６（ａ）中の要素と共通の要素には共通の符号が付されている。

この変形例の光プリントヘッド１３は、実施例１と同様に、シフトレジスタ１０１を有するドライバＩＣ１００が形成されたＩＣウェハ上に、発光サイリスタアレイ２００が貼着されている。シフトレジスタ１０１のデータ入力端子Ａ及びクロック入力端子ＣＫと、発光サイリスタアレイ２００の端子Ｄとは、図３中の印刷制御部４０の出力側に接続されている。

印刷制御部４０には、発光サイリスタアレイ２００の端子Ｄに接続されたアノード駆動回路（例えば、電流出力型のデジタル／アナログコンバータ、「ＤＡＣ」という。）３００が内蔵されている。ＤＡＣ３００は、８ビットからなるデジタル信号Ｄ７〜Ｄ０を入力するＤ７〜Ｄ０端子と、デジタル信号Ｄ７〜Ｄ０を伝達するためのクロックＣＬＫを入力するクロック入力端子ＣＫと、抵抗３０１を介してグランドＧＮＤに接続されたＦＳＡ端子と、アナログ値の２５６階調からなるアノード駆動信号を出力する出力端子Ｉｏｕｔとを有している。Ｄ７〜Ｄ０端子は、印刷制御部４０内の図示しない印刷データ生成回路に接続され、出力端子Ｉｏｕｔは、発光サイリスタアレイ２００の端子Ｄに接続されている。

ＤＡＣ３００は、電流出力型の構成のものであれば種々の品種が選択可能であり、本変形例では、例えば、米国Ｂｕｒｒ−Ｂｒｏｗｎ社製のＤＡＣ９０８を採用している。このＤＡＣ３００は、印刷制御部４０内の図示しない印刷データ生成回路で生成された印刷ドット毎の駆動エネルギー値に応じた２５６段階の駆動指令値である８ビットのデジタル信号Ｄ７〜Ｄ０をＤ７〜ＤＯ端子から入力し、これをアナログ値に変換し、２５６階調からなる電流値のアノード駆動信号を出力端子Ｉｏｕｔから出力する回路である。

ＤＡＣ３００のＦＳＡ端子に接続された抵抗３０１は、ＤＡＣ３００内で発生される基準電圧値を基に、出力端子Ｉｏｕｔからのフルスケール時の電流出力量を設定するために用いられる。このため、デジタル信号Ｄ７〜Ｄ０が１６進数で００の時に、出力端子Ｉｏｕｔから出力される電流値はゼロであり、デジタル信号Ｄ７〜Ｄ０が１６進数でＦＦ（１０進数表記では２５５）の場合に最大駆動電流が得られる。出力端子Ｉｏｕｔから出力されるアノード駆動信号は、端子Ｄを介して各発光サイリスタ２１０（＝２１０−１〜２１０−８）のアノードへ供給される。

図１１は、図１０の光プリントヘッド１３の動作を説明するためのタイムチャートであり、実施例１の図９に対応している。

図１１中のデジタル信号Ｄ７〜Ｄ０や出力端子Ｉｏｕｔの信号中に記載された数値は、動作説明のための数値例であって１６進数にて表記されている。この図１１では、画像形成装置１での印刷動作時における１ライン走査の状況が示され、発光サイリスタ２１０−１〜２１０−８を順次点灯させる場合の動作波形が図示されている。

なお、図１１では図示していないが、実施例１の図９と同様に、画像形成装置１の電源投入時における予備動作として、シフトレジスタ１０１のプリセット処理が行われる。このプリセット処理では、シリアルデータＳＩが入力されるデータ入力端子Ａを“Ｈ”レベルにしておき、シフトレジスタ１０１の段数に相当するシリアルクロックＳＣＫの８個のパルスをクロック入力端子ＣＫに入力する。これにより、シフトレジスタ１０１の全出力端子Ｑｌ〜Ｑ８が“Ｈ”レベルとなる。

図１１において、１ライン分の走査に先立ち、時刻ｔ１において、データ入力端子Ａに入力されるシリアルデータＳＩが“Ｌ”レベルになる。時刻ｔ２において、シリアルクロックＳＣＫの第１パルスがシフトレジスタ１０１に入力される。時刻ｔ２でその第１パルスが立ち上がると、これが図６（ｂ）に示すシフトレジスタ１０１内の第１段のＦＦ１１０−１に取り込まれ、これより僅かに遅れて、第１段のＦＦ１１０−１の出力端子Ｑｌが“Ｌ”レベルへと遷移する。シリアルクロックＳＣＫが立ち上がった後、時刻ｔ３において、入力されるシリアルデータＳＩは再び“Ｈ”レベルに戻される。

出力端子Ｑ１が“Ｌ”レベルになると、発光サイリスタ２１０−１のゲート電圧が低下する。図１１の例ではこの時、同時にＤＡＣ３００のデータ入力として１６進数表記で３０のデジタル信号Ｄ７〜Ｄ０が入力されている。

時刻ｔ４において、ＤＡＣ３００のクロック入力端子ＣＫに入力されるクロックＣＬＫが立ち下がり、ＤＡＣ３００は、Ｄ７〜Ｄ０入力端子に与えられたデータ３０を内部に取り込み、この数値に比例する駆動電流値のアノード駆動信号を出力端子Ｉｏｕｔから出力し、端子Ｄを介して各発光サイリスタ２１０−１〜２１０−８のアノードへ供給する。これにより、発光サイリスタ２１０−１のアノード・ゲート間に電位差が生じ、トリガ電流によって発光サイリスタ２１０−１がターンオンして点灯する。

発光サイリスタ２１０−１の点灯は、主としてアノード・カソード間に流れる電流によるものである。一度ターンオンした発光サイリスタ２１０−１をオフにする場合は、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ５において、Ｄ７〜Ｄ０入力端子への入力デジタル信号Ｄ７〜Ｄ０を００にした後、時刻ｔ６において、クロックＣＬＫの電位を“Ｌ”にして、前記００の入力デジタル信号Ｄ７〜Ｄ０をＤＡＣ３００に取り込ませる。時刻ｔ６におけるクロックＣＬＫより僅かに遅れて、出力端子Ｉｏｕｔから出力されるアノード駆動信号は、前記００の入力デジタル信号Ｄ７〜Ｄ０に応じて電流値がゼロとなって、発光サイリスタ２１０−１がオフ状態になる。

なお、図１１では、発光サイリスタ２１０−１を点灯させるために、時刻ｔ４において、Ｄ７〜Ｄ０入力端子に入力されるデジタル信号Ｄ７〜Ｄ０のデータ３０を取り込んで、これに対応する駆動電流値のアノード駆動信号を出力端子Ｉｏｕｔから出力し、発光サイリスタ２１０−１を消灯させるために、時刻ｔ６において、デジタル信号Ｄ７〜Ｄ０のデータ００を取り込むことで、駆動電流値をゼロとして消灯させている。しかし、発光サイリスタ２１０−１を点灯させる必要がない場合には、時刻ｔ２〜ｔ５の間もデジタル信号Ｄ７〜Ｄ０を００のままとすればよい。

このように、デジタル信号Ｄ７〜Ｄ０の値により、発光サイリスタ２１０−１の点灯／消灯状態を切り替えとことができることはもちろん、入力されたデジタル信号Ｄ７〜Ｄ０における２５５段階の電流指令値に応じて、アノード駆動信号の駆動電流値を変化させることができる。

次に、時刻ｔ７において、シリアルクロックＳＣＫが立ち上がる。この時、シフトレジスタ１０１のデータ入力端子Ａに入力されるシリアルデータＳＩは、“Ｈ”レベルになっているので、これより僅かに遅れて、シフトレジスタ１０１の出力端子Ｑ１が“Ｈ”レベルへと遷移する一方で、出力端子Ｑ２が“Ｌ”レベルに変化する。この時、ＤＡＣ３００のＤ７〜Ｄ０入力端子には、デジタル信号Ｄ７〜Ｄ０のデータ６０が入力されている。

時刻ｔ８において、クロックＣＬＫが立ち下がり、前記データ６０がＤＡＣ３００の内部に取り込まれる。これよりわずかに遅れて、ＤＡＣ３００の出力端子Ｉｏｕｔから、前記データ６０に応じたアノード駆動信号が出力される。このため、発光サイリスタ２１０−２のアノード・ゲート間に電位差が生じ、トリガ電流によって発光サイリスタ２１０−２がターンオンして点灯する。

発光サイリスタ２１０−２の点灯状態は、主としてアノード・カソード間に流れる電流によるものである。一度ターンオンした発光サイリスタ２１０−２をオフさせるためには、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ９において、デジタル信号Ｄ７〜Ｄ０のデータを００とし、時刻ｔ１０において、シリアルクロックＳＣＫを立ち下がらせ、その電流値指令データ００をＤＡＣ３００内に取り込む。この結果、ＤＡＣ３００の出力端子Ｉｏｕｔから出力されるアノード駆動信号の駆動電流値がゼロとなり、発光サイリスタ２１０−２がターンオフする。

このように、図１１に示すシリアルクロックＳＣＫのパルス１，２，３，４，５，６，７，８の立ち上がり毎に、シフトレジスタ１０１における各出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の出力信号が順次１つだけ“Ｌ”レベルになり、他の出力信号が“Ｈ”レベルである。このため、デジタル信号Ｄ７〜Ｄ０が非ゼロの時、シフトレジスタ１０１の出力端子Ｑ１〜Ｑ８に接続された発光サイリスタ２１０−１〜２１０−８の内、対応する出力端子Ｑ１〜Ｑ８が“Ｌ”レベルになっているものだけが択一的に点灯する。又、デジタル信号Ｄ７〜Ｄ０がゼロの時には、全発光サイリスタ２１０−１〜２１０−８を消灯状態にできる。

前述の説明において、発光サイリスタ２１０−１〜２１０−８をオンさせるためには、アノード・ゲート間に順方向にバイアスさせる電位差を与えるだけでよい。オフ状態のままとするためには、その電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加することもできる。

又、発光サイリスタ２１０−１〜２１０−８に流れる電流は、主としてアノード・カソード間に流れ、その点灯／消灯状態を指令するためのゲートには僅かな電流しか流れず、シフトレジスタ１０１の各出力端子Ｑｌ〜Ｑ８等には大きな電流駆動能力を要しない。

この結果、シフトレジスタ１０１の駆動部の素子面積を最小化することができ、チップサイズを縮小することが可能となって製造コストの大幅ダウンを達成できる。

更に、本変形例の構成においては、発光サイリスタ２１０の駆動電流値を２５５段階に調整できるようにしたので、各発光サイリスタ２１０毎に発光効率が異なる場合においても、順次駆動毎に駆動電流値を変化させることで、発光パワーを所定値に調整することが可能となる。

この結果、発光サイリスタ２１０−１〜２１０−８の製造段階において、製造ばらつきによって発光サイリスタ２１０−１〜２１０−８毎に発光効率が異なることになっても、不良品として廃棄することなく使用可能となる。このように、本変形例の構成においては、発光サイリスタ２１０の製造段階における製造歩留まりを著しく向上させることが可能となって、なおいっそうのコストダウンを達成できる。

その上、前記光量補正に加えて、各発光サイリスタ２１０−１〜２１０−８毎にアノード駆動信号を変化させることで、感光体ドラム１１上の静電潜像を変化させ、ドット毎に異なるトナー像の面積を形成可能な階調駆動を行うことも可能であり、写真画質の美麗な印刷結果を得ることができる。

（実施例１の効果）
本実施例１の半導体複合装置とこれを用いた光プリントヘッド１３及び画像形成装置１によれば、次のような効果がある。

従来の半導体複合装置では、シフトレジスタの回路要素各部を接続するメタル配線をフォトリソグラフィ法により予め形成したシリコンウェハが用いられ、発光サイリスタアレイを貼着したのち、シフトレジスタ出力端子と発光サイリスタアレイのゲートとをメタル配線により再び接続する必要がある。このため、製造工程において前記メタル配線工程が２重に必要となり、コスト的な無駄を生じていた。

このような不都合を解消するために、本実施例１では、上記の構成とすることで、発光サイリスタアレイ２００の予定端子とシフトレジスタ１０１の予定端子との配線工程において、シフトレジスタ自体を構成するための回路配線をも同時に形成することが可能となり、製造工程を簡略化できるので、製造コストの大幅な削減が可能となる。

更に、本実施例１及びこの変形例の画像形成装置１によれば、複合チップを有する光プリントヘッド１３を採用するため、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、光プリントヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

本発明の実施例２では、画像形成装置１及び光プリントヘッド１３の全体の構成が実施例１と同様であるが、半導体複合装置からなる複合チップの構造及び製造方法が異なるので、以下、その異なる部分を説明する。

（半導体複合装置からなる複合チップの構造及び製造方法）
本発明の実施例２における半導体複合装置からなる複合チップは、例えば、以下の（１）〜（５）の工程により製造される。

（１） 図１２−１、図１２−２の工程
図１２−１及び図１２−２は、拡散型発光サイリスタ２１０Ａの製造方法を示す模式的な断面図であり、実施例１の図７−１及び図７−２中の要素と共通の要素には共通の符号が付されている。

図１２−１に示すように、本実施例２の拡散型発光サイリスタ２１０Ａの製造方法では、例えば、実施例１と同様に、ＭＯＣＶＤ法やＭＢＥ法等を用い、以下のようにして、実施例１と同様のエピフィルム製造用基材２２０上に、実施例１とは異なる構造のエピタキシャル層２３０Ａを形成する。

先ず、実施例１と同様のＧａＡｓ基板２２１上に、実施例１と同様のＧａＡｓバッファ層２２２を成膜して、実施例１と同様のエピフィルム製造用基材２２０を形成し、更に、ＧａＡｓバッファ層２２２上に、実施例１と同様のＡｌＡｓ剥離層２３１を成膜する。

なお、実施例１と同様に、後述する工程において、基材２２０上にエピタキシャル層２３０Ａを成膜した後、このエピタキシャル層２３０Ａを剥離してエピフィルム２３０Ａ−１を形成するのであるが、エピタキシャル層２３０Ａを剥離した後のＧａＡｓ基板２２１を含む基材２２０は、製造開始時の形態をとどめており、新しいエピタキシャル層２３０Ａを成膜のために再利用することができる。

前記ＡｌＡｓ剥離膜２３１を成膜した後、この上に、実施例１と同様のｎ型Ａ１ＧａＡｓ層２３２、ｎ型ＧａＡｓコンタクト層２３３、ＩｎＧａＰエッチングストップ層２３４、ｐ型Ａ１ＧａＡｓ層２３５、及びｎ型Ａ１ＧａＡｓ層２３６を順に成膜する。更に、本実施例２では、実施例１のＩｎＧａＰエッチングストップ層２３７、ｐ型Ａ１ＧａＡｓ層２３８、及び、ｐ型ＧａＡｓコンタクト層２３９に代えて、これらとは異なるｎ型ＧａＡｓコンタクト層２３９Ａを、ｎ型Ａ１ＧａＡｓ層２３６上に成膜して、実施例１とは異なる構造のエピタキシャル層２３０Ａを形成する。

なお、実施例１と同様に、図１２−１においては説明を簡略化するために、Ａ１ＧａＡｓの混晶比を変えた複層構造として図示していないが、混晶比を様々に変えることで、シングルヘテロ接合、ダブルヘテロ接合を実現することができる。

次に、図１２−２に示すように、実施例１と同様に、例えば、フォトリソグラフィ法とウェットエッチング法を用いて、ＡｌＡｓ剥離層２２２を選択的に除去する。

ウェットエッチング法を用いた場合、実施例１と同様に、ウェットエッチング薬液の組成を適切に選択することで、ＡｌＡｓ剥離層２３１に対するエッチング速度を、ＡｌＡｓ層、ＧａＡｓ層、及びエッチングストップ層に対するエッチング速度に比べ格段に大きくすることができ、ＡｌＡｓ剥離層２３１を選択的にエッチングすることが可能である。

これにより、実施例１と同様に、エピタキシャル層２３０Ａをエピフィルム製造用基板２２０から剥がしてエピフィルム２３０Ａ−１を形成することが可能になる。そのため、図１２−２に示すように、実施例１と同様に、エピタキシャル層２３０Ａをエッチングし、溝２４０を形成しておく。溝２４０の形成は、実施例１と同様に、溝部以外の領域をレジスト等によりマスクするフォトリソグラフィ工程と、例えばクエン酸／アンモニア／過酸化水素水を使用するウェットエッチング法とを用いて行うことができる。

なお、図１２−２には、実施例１と同様に、ＡｌＡｓ剥離層２３１の一部が残されている状態（エッチング途中）が示されているが、エピフィルム２３０Ａ−１を保持した状態で、最終的にＡｌＡｓ剥離層２３１は完全に除去される。

実施例１と同様に、エピフィルム２３０Ａ−１の剥離に際して、このエピフィルム２３０Ａ−１を支持及び保護する支持体を、エピフィルム２３０Ａ−１上に設けることができる。例えば、エピフィルム２３０Ａ−１上に支持体を設けた場合、エピフィルム支持体表面を、例えば、真空吸着や、光照射により粘着性を失う光硬化性粘着シート等により吸着し、所定の位置に移動することができる。

（２） 図１２−３の工程
図１２−３は、半導体複合装置の製造方法を示す模式的な断面図であり、実施例１の図７−３中の要素と共通の要素には共通の符号が付されている。

図１２−３に示すように、複数の半導体複合装置を有する複合チップの製造方法では、実施例１と同様に、図６中のシフトレジスタ１０１を構成するためのトランジスタが形成されたＩＣウェハ２４０上に、エピフィルム２３０Ａ−１を貼着する。

ここで、ＩＣウェハ２４０は、実施例１と同様に、シフトレジスタ１０１を構成するためのトランジスタが形成されたシリコン基板２４１を有し、このシリコン基板２４１の表面が、パッシベーション膜２４２により被覆され、更に、このパッシベーション膜２４２上に、ポリイミド等の平坦化膜である接着層２５１が形成されている。接着層２５１上には、エピフィルム２３０Ａ−１が貼着され、更に、不純物拡散領域（例えば、ｐ型領域）２５５、アノード２５２、ゲート２５３及びカソード２５４が形成されて、複数の拡散型発光サイリスタ２１０Ａが形成される。

以下、具体的な製造方法を説明する。
エピフィルム２３０Ａ−１は、ｎ型Ａ１ＧａＡｓ層２３２と、ｎ型ＧａＡｓコンタクト層２３３と、ＩｎＧａＰエッチングストップ層２３４と、ｐ型Ａ１ＧａＡｓ層２３５と、ｎ型Ａ１ＧａＡｓ層２３６と、ｎ型ＧａＡｓコンタクト層２３９Ａとを順に積層させた構造を持つ。

このようなエピフィルム２３０Ａ−１を、ＩＣウェハ２４０側の接着層２５１上に貼着した後、ｎ型ＧａＡｓコンタクト層２３９Ａの上層から、例えば、固相拡散法を用いてＺｎ等のｐ型不純物を拡散させ、ｎ型ＧａＡｓコンタクト層２３９Ａ及びｎ型Ａ１ＧａＡｓ層２３６の要部にｐ型領域２５５を作成する。

なお、前記のＺｎ等の不純物拡散のためには高温での熱処理が必要となるが、図１２−３の状態においては、ＩＣウェハ２４０中には耐熱性に劣るＡｌ等のメタル配線が形成されていないので、前記熱処理によるダメージを生じることはない。

次に、ｎ型ＧａＡｓコンタクト層２３３上にメタル電極を形成することで、発光サイリスタ２１０のカソード２５４とし、ｎ型ＧａＡｓコンタクト層２３９Ａ上にメタル電極を形成することで、発光サイリスタ２１０のゲート２５３とし、更に、ｐ型領域２５５上にメタル電極を形成することで、発光サイリスタ２１０Ａのアノード２５２としている。

なお、メタル配線からなるアノード２５２、ゲート２５３及びカソード２５４は、実施例１と同様に、それぞれ別の工程で形成することも可能であるが、それぞれが平面的に交差しないように配置することで、一括して同じ工程で作成することが可能であって、より好ましい。

又、実施例１と同様に、エピフィルム２３０Ａ−１の材料として、ＡｌＧａＡｓからなる化合物半導体結晶を用いているが、この他にＡｌＧａＩｎＰ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いることも可能である。

更に補足すれば、前記説明においては、図示を簡略化するためにホモ接合型の発光サイリスタ２１０Ａとして説明したが、エピタキシャル層２３０Ａとして、シングルヘテロ型に複数のエピタキシャル層を積層してＰＮＰＮ接合構造のシングルヘテロ型発光サイリスタや、エピタキシャル層２３０Ａとして、ダブルヘテロ型に複数のエピタキシャル層を積層してＰＮＰＮ接合構造のダブルヘテロ型発光サイリスタ、あるいは、更に多数の屈折率分布層を形成したＤＢＲ型発光サイリスタとすることも可能である。

（３） 図１２−４（ａ）、（ｂ）の工程
図１２−４（ａ）、（ｂ）は、本実施例２における複合チップの模式的な平面を示す図であって、後述する配線工程の前の状態が模式的に示されている。このうち、図１２−４（ａ）は複合チップの平面図、及び、図１２−４（ｂ）は図１２−４（ａ）中のＮＭＯＳ及びＰＭＯＳの平面図である。

この図１２−４（ａ）、（ｂ）は、実施例１の図７−４（ａ）、（ｂ）に対応しており、図７−４（ａ）、（ｂ）中の要素と共通の要素には共通の符号が付されている。

図１２−４（ａ）に示す複合チップでは、実施例１の図７−４（ａ）に示すエピフィルム２３０−１、ｎ型ＡｌＧａＡｓ層２３６、及びｐ型ＧａＡｓコンタクト層２３９に代えて、エピフィルム２３０Ａ−１、ｎ型ＧａＡｓコンタクト層２３９Ａ、及びｐ型領域２５５が配置されている点のみが異なる。

即ち、図１２−４（ａ）において、シリコン基板２４１の領域に図示された外周線は、前述したダイシング工程によりチップ状に個片化される時のダイシング予定線を示し、このダイシング予定線内にエピフィルム２３０Ａ−１が貼着される。エピフィルム２３０Ａ−１の要部にＺｎ等を拡散させてｐ型領域２５５のアノード領域が形成される。エピフィルム２３０Ａ−１におけるＺｎ等の不拡散領域は、ｎ型ＧａＡｓコンタクト層２３９Ａからなるゲート領域である。エピフィルム２３０Ａ−１の不要領域が更にエッチング除去され、ｎ型ＧａＡｓコンタクト層２３３が露出されてエピフィルム２３０Ａ−１の貼着領域と略等しいカソード領域が形成される。

これらのアノード領域、ゲート領域、及びカソード領域上には、アノード２５２、ゲート２５３、及びカソード２５４が形成された後、全面が図示しない絶縁膜により覆われ、この絶縁膜の所定箇所にコンタクト用の開口部が形成されてアノード２５２、ゲート２５３、及びカソード２５４が露出している。

エピフィルム２３０Ａ−１の近傍のシリコン基板２４１内には、実施例１と同様に、図６中のシフトレジスタ１０１のＦＦ１１０−１〜１１０−８を構成するためのＰＭＯＳ１１１，１１２、及びＮＭＯＳ１１３，１１４等が形成されている。

又、図１２−４（ｂ）に示すＭＯＳトランジスタの構造や製造方法は、実施例１の図７−４（ｂ）と同様である。

（４） 図１３の工程
図１３は、本発明の実施例２における図１２−４の半導体複合装置の配線構造を示す模式的な断面図であり、実施例１の図１中の要素と共通の要素には共通の符号が付されている。

シリコン基板２４１には、実施例１と同様に、シフトレジスタ１０１を構成する予定のトランジスタが予め形成され、トランジスタを構成した後に、シリコン基板上層が、ＳｉＮ、Ｓｉ０２等で形成されたパッシベーション膜２４２により覆われる。パッシベーション膜２４２の下層には、後述する層間絶縁膜２４４が形成されており、この層間絶縁膜２４４を含む破線で囲まれた領域には、前記トランジスタ等からなる回路構成層２４３が形成されている。これらのシリコン基板２４１及び回路構成層２４３等からなるＭＯＳトランジスタ等を含むＩＣウェハ２４０は、公知のＣＭＯＳプロセスを用いて製造される。

図１３では、実施例１と同様に、図示を簡略化するために、一部のＰＭＯＳ１１１のみが図示されている。ＰＭＯＳ１１１は、ゲート部であるポリシリコン配線１２１、ｐ型不純物拡散領域からなるドレイン領域１２０、及び、ｐ型不純物拡散領域からなるソース領域１２１により構成されている。そして、ＰＭＯＳ１１１等の回路素子のソース及びドレインの予定箇所には、パッシベーション膜２４２の上層から層間絶縁膜２４４を通り、半導体層に至る深さに、後述するソース開口部１１５ａ及びドレイン開口部１１６ａが形成されている。

このようにして形成されたＩＣウェハ２４０の上層の所定箇所には、平坦化膜である接着層２５１が形成され、この上層に、図１２−３で説明したエピフィルム２３０Ａ−１が貼着され、フォトリソグラフィ法とウェットエッチング法を用いて、そのエピフィルム２３０Ａ−１の所定層の要部が露出され、発光サイリスタ２１０の端子予定部が形成される。

ＰＮＰＮ構造からなる発光サイリスタ２１０Ａにおいて、接着層２５１上の第４層のｎ型ＡｌＧａＡｓ層はカソード層２６４に相当する。カソード層２６４上には、第３層のｐ型ＡｌＧａＡｓ層２６３、及び、ゲート層２６２に相当する第２層のｎ型ＡｌＧａＡｓ層が順に積層されている。ゲート層２６２の要部には、Ｚｎ等を拡散して発光サイリスタ２１０Ａの第１層となるｐ型ＡｌＧａＡｓ層及びＧａＡｓ層からなるｐ型領域２５５が形成される。ｐ型領域２５５の所定箇所には、図示しない絶縁層に開口することで形成されるコンタクト用のアノード２５２が設けられ、アノード配線２６５に接続される。

同様に、ゲート層２６２の所定箇所には、図示しない絶縁層に開口することで形成されるコンタクト用のゲート２５３が設けられ、ゲート配線２６５に接続される。ゲート配線２６５は、ＰＭＯＳ１１１におけるスルーホール予定ドレイン開口部１１６ａにも接続される。ＰＭＯＳ１１１におけるソース開口部１１５ａにも配線２６７が形成され、図示しない電源及びグランドに接続されている。

このように、発光サイリスタ２１０Ａを構成するＰＮＰＮ層からなるエピフィルム２３０Ａ−１の端子エッチングの後に行われるアノード配線２６５、ゲート配線２６５及び配線２６７等のメタル配線は、同一の工程により行われる。例えば、Ａｌ等のメタル材料をウェハ全面にスパッタリング法で薄膜状に形成した後、フォトリソグラフィ法により要部以外を除去することでメタル配線を形成し、前述した発光サイリスタ２１０Ａとシフトレジスタ１０１との間の接続配線のみならず、シフトレジスタ自体を構成するための回路配線をも同時に形成することができる。

なお、配線の形成法としては、上記に限定されず、公知のリフトオフ法等によっても形成可能である。

（５） 複合チップ全体の概略の製造工程
図１４（ａ）〜（ｃ）は、図１２−３及び図１３における拡散型複合チップの概略の製造工程を示す図であり、同図（ａ）は処理工程図、同図（ｂ）は概略の断面図、及び同図（ｃ）は概略の平面図である。この図１４（ａ）〜（ｃ）は、実施例１の図８（ａ）〜（ｃ）に対応している。

拡散型複合チップの製造工程では、ステップＳ１１のＩＣウェハ下地処理において、ＩＣウェハ２４０の上層に、シフトレジスタ１０１を構成する配線前の状態のトランジスタを形成した後、ＩＣウェハ２４０の表面の所定箇所に、平坦化膜である接着層２５１を形成する。ステップＳ１２のエピフィルムボンディング工程において、予め作成しておいたエピフィルム２３０Ａ−１を接着層２５１上に貼着する。

ステップＳ１３のアノード拡散、アノード・ゲート形成工程において、エピフィルム２３０Ａ−１の要部にＺｎ等のｐ型不純物を拡散させてｐ型領域２５５を形成し、このｐ型領域２５５に発光サイリスタ２１０Ａのアノード２５２を形成すると共に、ｐ型領域外にゲート２５３を形成する。ステップＳ１４のカソード形成エッチング工程において、カソード２５４を形成する。その後、ステップＳ１５のメタル配線工程において、発光サイリスタ２１０Ａのアノード配線２６５及びゲート配線２６６と、シフトレジスタ１０１の配線２６７とを形成すれば、所望の複合チップが得られる。

本実施例２の図１４（ｂ）の製造工程では、実施例１の図８（ｂ）の製造工程と比較して明らかなように、エピフィルム２３０Ａ−１を貼着した後、メタル配線（２６５〜２６７）の形成前の段階で、Ｚｎ等の不純物を拡散して発光サイリスタ２１０Ａのアノード部を形成しているので、拡散工程に不可避な熱処理によるメタル配線へのダメージを防止することができる。しかも、前記不純物を高濃度に拡散することで、発光サイリスタ２１０Ａの発光効率を高めることができる。

（実施例２の動作）
本実施例２の光プリントヘッド１３は、実施例１の図９に示すタイムチャートと同様の動作を行う。

（実施例２の効果）
本実施例２の半導体複合装置とこれを用いた光プリントヘッド１３及び画像形成装置１によれば、次のような効果がある。

従来の半導体複合装置では、シフトレジスタの回路要素各部を接続するメタル配線をフォトリソグラフィ法により予め形成したシリコンウェハが用いられ、発光サイリスタアレイを貼着したのち、シフトレジスタ出力端子と発光サイリスタアレイのゲートとをメタル配線により再び接続する必要がある。このため、製造工程において前記メタル配線工程が２重に必要となり、コスト的な無駄を生じていた。又、シフトレジスタ内のメタル配線として、Ａｌを主材料とする薄膜素材が用いられるのに起因して耐熱性に制約を生じ、エピタキシャルフィルムを貼着した後、不純物の熱拡散等の高温を要する処理を行うことが困難であった。

このような不都合を解消するために、本実施例２では、上記の構成とすることで、発光サイリスタアレイ２００の予定端子とシフトレジスタ１０１の予定端子との配線工程において、シフトレジスタ自体を構成するための回路配線をも同時に形成することが可能となり、製造工程を簡略化できるので、製造コストの大幅な削減が可能となる。

その上、本実施例２では、エピフィルム２３０Ａ−１を貼着した後、Ｚｎ等の不純物を選択的且つ高濃度に拡散して発光サイリスタ２１０Ａのアノード部を形成することが可能となるので、不純物濃度を高くでき、発光効率の向上が期待できる。更に、Ｚｎ等の不純物を選択的に拡散させることで、この拡散位置の位置決めが容易になって位置精度の向上を図ることができ、併せて拡散面積の小型化を図ることも可能となって、発光サイリスタ２１０Ａの配列ピッチの小さい高精細な光プリントヘッド１３を実現することができる。

更に、本実施例２の画像形成装置１によれば、複合チップを有する光プリントヘッド１３を採用するため、実施例１と同様の効果がある。

（実施例の他の変形例）
本発明は、上記実施例１、２やこれらの変形例に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ） 発光サイリスタ２１０，２１０Ａが光源として用いられる発光素子に適用した場合について説明したが、本発明はこれに限らず、他の被駆動素子（例えば、ＬＥＤ、有機ＥＬ素子等）にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタ等において利用することができる。更に、表示素子、例えば、列状あるいはマトリクス状に配列された表示素子の駆動にも適用可能である。

（ｂ） 本発明は、３端子構造を備えた発光サイリスタ２１０，２１０Ａのみならず、２端子構造を備えたＬＥＤ等の被駆動素子、あるいは、第１と第２の２個のゲート端子を備えた４端子サイリスタＳＣＳ（Silicon Semiconductor Controlled Switch）を駆動する場合にも適用可能である。

（ｃ） 本発明の趣旨及び技術思想を考察して明らかなように、本発明は同一構成要素の連続的配置からなる被駆動素子列のドライバＩＣ１００に限定されるものではなく、複数若しくは単数の駆動端子出力を備えた任意形状のＩＣチップや、これらを搭載してなるユニット装置等に広く応用することが可能である。

１ 画像形成装置
１３ 光プリントヘッド
１００ ドライバＩＣ
１０１ シフトレジスタ
２００ 発光サイリスタアレイ
２１０，２１０Ａ，２１０−１〜２１０−８ 発光サイリスタ
２３０−１，２３０Ａ−１ エピフィルム
２４０ ＩＣウェハ
２４１ シリコン基板
２４２ パッシベーション膜

Claims (11)

1. 駆動回路を構成する複数の回路構成素子が形成された基板と、
   前記基板上に絶縁膜を介して貼着され、前記駆動回路により駆動される複数の被駆動素子が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイと、
   前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続する配線と、
   を有することを特徴とする半導体複合装置。
2. 駆動回路を構成する複数の回路構成素子が形成された基板と、
   前記基板上に絶縁膜を介して貼着され、前記駆動回路により駆動される複数の被駆動素子が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイと、
   前記半導体薄膜中に拡散され、前記被駆動素子の主要部を形成する不純物拡散領域と、
   前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続する配線と、
   を有することを特徴とする半導体複合装置。
3. 前記被駆動素子は、スイッチ素子であることを特徴とする請求項１又は２記載の半導体複合装置。
4. 前記スイッチ素子は、電気信号により光を出射する発光素子であることを特徴とする請求項３記載の半導体複合装置。
5. 前記発光素子は、ＰＮＰＮ構造又はＰＮＰＮＰＮ構造を有する発光サイリスタであることを特徴とする請求項４記載の半導体複合装置。
6. 前記駆動回路は、前記複数の被駆動素子を時分割駆動するシフトレジスタであることを特徴とする請求項１〜５のいずれか１項に記載の半導体複合装置。
7. 前記複数の回路構成素子は、前記シフトレジスタを構成するためのトランジスタの集合であることを特徴とする請求項６記載の半導体複合装置。
8. 駆動回路を構成する複数の回路構成素子が形成された基板を用意する工程と、
   前記駆動回路により駆動される複数の被駆動素子が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイを、パッシベーション膜を介して前記基板上に貼着する工程と、
   フォトリソグラフィ法により、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続するメタル配線を形成する工程と、
   を有することを特徴とする半導体複合装置の製造方法。
9. 駆動回路を構成する複数の回路構成素子が形成された基板を用意する工程と、
   前記駆動回路により駆動される複数の被駆動素子が配列された結晶構造を持った半導体薄膜からなる被駆動素子アレイを、パッシベーション膜を介して前記基板上に貼着する工程と、
   前記被駆動素子の主要部を形成する不純物を前記半導体薄膜中に拡散する工程と、
   フォトリソグラフィ法により、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記複数の被駆動素子間を電気的に接続するメタル配線を形成する工程と、
   を有することを特徴とする半導体複合装置の製造方法。
10. 請求項４〜７のいずれか１項に記載の半導体複合装置と、
    前記複数の発光素子の出射光を収束するレンズアレイと、
    を有することを特徴とする光プリントヘッド。
11. 請求項１０記載の光プリントヘッドを有し、
    前記光プリントヘッドにより感光体を露光して静電潜像を形成し、前記静電潜像を現像して記録媒体に画像を形成することを特徴とする画像形成装置。

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