JP2015126189A - 半導体装置、半導体装置の製造方法、光プリントヘッド及び画像形成装置 - Google Patents

Abstract

【課題】製造工程を簡略化して低コスト化を図る。【解決手段】半導体装置は、ドライバＩＣと、これにより時分割駆動される半導体薄膜からなる発光サイリスタアレイとにより構成されている。この製造方法は、例えば、ドライバＩＣを構成する複数のフリップフロップ回路（ＦＦ）が形成されたドライバＩＣ薄膜と、前記ＦＦにより駆動される複数のエピフィルム２３０−１，・・・が配列された発光サイリスタアレイ薄膜と、を同一の接着基板２４０上に接着する工程と、フォトリソグラフィ法又は印刷法により、前記複数のＦＦ間を電気的に接続して前記ドライバＩＣを形成すると共に、前記ドライバＩＣ及び前記発光サイリスタアレイ間を電気的に接続するメタル配線を形成する工程と、を有している。【選択図】図１

Description

本発明は、低コストで簡単な工程によって製造できる半導体装置、半導体装置の製造方法、光プリントヘッド及び画像形成装置に関するものである。

従来、例えば、特許文献１には、Ｓｉ（１１１）単結晶上の回路・素子を薄膜化して他基板に転写する技術が開示されている。この特許文献１によれば、駆動回路と被駆動回路としての発光素子とを同一基板上に接合して集積化したので、発光素子及び駆動回路間の接続を薄膜配線で形成することができる。

特開２０１０−２３８８４５号公報

しかしながら、従来の半導体装置の製造方法では、駆動回路を構成する複数の回路構成素子間を接続するメタル配線を予め形成したシリコンウェハを薄膜化した駆動回路薄膜と、駆動回路により駆動される複数の被駆動素子を薄膜化した半導体薄膜と、を別々の基板に接着しているので、次のような課題があった。

駆動回路の出力端子と被駆動素子の端子とをメタル配線により再び接続する必要があるため、半導体装置の製造工程において、前記メタル配線工程が２重に必要となり、コスト的な無駄を生じている。電極の応力によって駆動回路薄膜が反り、接着性が悪いことがある。又、被駆動素子を形成するための不純物拡散等の熱処理をするのに、メタル配線があると、半導体装置の特性が非常に悪くなることがある。

本発明の半導体装置は、基板上に形成され、複数の回路構成素子が形成された駆動回路と、前記基板上に形成され、前記駆動回路により駆動される複数の被駆動素子が配列された半導体と、を備え、前記複数の回路構成素子間と、前記駆動回路及び前記半導体間と、が配線によって電気的に接続されていることを特徴とする。

本発明の半導体装置の製造方法は、複数の回路構成素子が形成された駆動回路と、前記駆動回路により駆動される複数の被駆動素子が配列された半導体と、を同一の基板上に接着する工程と、フォトリソグラフィ法又は印刷法により、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記半導体間を電気的に接続する配線を形成する工程と、を有することを特徴とする。

例えば、前記駆動回路は、薄膜化された駆動回路薄膜により形成され、前記半導体は、薄膜化された半導体薄膜により形成されている。

本発明の光プリントヘッドは、複数の発光素子を有する前記半導体装置と、前記複数の発光素子の出射光を収束するレンズアレイと、を備えることを特徴とする。

本発明の画像形成装置は、前記光プリントヘッドを備え、前記光プリントヘッドにより感光体を露光して静電潜像を形成し、前記静電潜像を現像して記録媒体に画像を形成することを特徴とする。

本発明によれば、駆動回路と、複数の被駆動素子が配列された半導体と、を同一基板上に２次元で（即ち、重ねずに）接合したので、半導体と駆動回路との間の配線工程において、駆動回路を構成するための複数の回路構成素子間の回路配線をも同時に形成することが可能となる。これにより、製造工程を簡略化できるので、製造コストの大幅な削減が可能となる。

図１は本発明の実施例１における図７−４の半導体装置の配線構造を示す模式的な断面図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図４は図３中の光プリントヘッド１３の構造を示す概略の断面図である。 図５は図４中の光プリントヘッド基板ユニットを示す斜視図である。 図６は図５の光プリントヘッド１３の構成を示す回路図である。 図７−１は図６中のメサ型発光サイリスタ２１０の製造方法を示す模式的な断面図である。 図７−２は図６中のメサ型発光サイリスタ２１０の製造方法を示す模式的な断面図である。 図７−３は半導体装置の製造方法を示す模式的な断面図である。 図７−４は複合チップの模式的な平面を示す図である。 図８は図７−３及び図１におけるメサ型複合チップの概略の製造工程を示す図である。 図９は図６の光プリントヘッド１３の動作を説明するためのタイムチャートである。 図１０は本発明の実施例２における光プリントヘッド１３の構成を示す回路図である。 図１１は図１０の光プリントヘッド１３の動作を説明するためのタイムチャートである。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す構成図である。

画像形成装置１は、例えば、被駆動素子としての発光素子（例えば、三端子スイッチ素子である発光サイリスタ）及びこの駆動回路を有する半導体装置を搭載した露光装置としての光プリントヘッドを用いた電子写真カラープリンタである。この画像形成装置１は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体としての用紙２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体ドラム１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としての光プリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）の現像剤としてのトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を用紙２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された複数の転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電圧が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各光プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（プリンタ制御回路）
図３は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、光プリントヘッド１３を駆動するアノード駆動回路４０ａ等を有し、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成されている。この印刷制御部４０は、画像処理部３４からの制御信号ＳＧ１、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷処理を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個の光プリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が接続されている。同様に、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、画像処理部３４からの制御信号ＳＧ１によって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成になっている。

用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、画像処理部３４に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部３４においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号として各光プリントヘッド１３に転送される。各光プリントヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられた発光サイリスタを複数個線上に配列したものである。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド１３からの発光は、マイナス電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、マイナス電圧に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。

その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によって転写用高圧電源５１がオン状態になる。これにより、転写器２７が、感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知信号に対応して、用紙２０が転写器２７を通過している間だけ、転写用高圧電源５１からのプラス電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（光プリントヘッドの構造）
図４は、図３中の光プリントヘッド１３の構造を示す概略の断面図である。

この光プリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上にプリント配線板１３ｂが固定されている。プリント配線板１３ｂ上には、接着基板２４０が固定されている。接着基板２４０上には、駆動回路としての複数の薄膜化したドライバ集積回路（以下「ドライバＩＣ」という。）１００と、半導体としての複数の薄膜化したチップ状の発光サイリスタアレイ２００とが接着されている。ここで、薄膜化とは例えば１０μｍ以下と定義する。複数の発光サイリスタアレイ２００上には、柱状の光学素子を多数配列してなるロッドレインズアレイ１３ｃが配置され、このロッドレインズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。

（光プリントヘッド基板ユニット）
図５は、図４中の光プリントヘッド基板ユニットを示す斜視図である。

この光プリントヘッド基板ユニットは、プリント配線板１３ｂを有し、このプリント配線板１３ｂ上に、薄膜ゲート駆動用のドライバＩＣ１００と、発光サイリスタアレイ２００とが接着されている。各ドライバＩＣ１００と各発光サイリスタアレイ２００とは、薄膜配線を用いて接続され、これらの各ドライバＩＣ１００と各発光サイリスタアレイ２００とにより、半導体装置のチップが形成されている。各ドライバＩＣ１００及び各発光サイリスタアレイ２００の各端子と、プリント配線板１３ｂ上の図示しない端子パッドとは、ボンディングワイヤ１３ｇによって接続されている。

このような光プリントヘッド基板ユニットを製造する場合、例えば、前記半導体装置のチップが多数配列されたウェハを公知のダイシング法を用いて複数のチップに分離し、このチップをプリント配線板１３ｂ上に接着した後、ボンディングワイヤ１３ｇにより、前記複数のチップとプリント配線板１３ｂとを接続している。

（半導体装置のチップ）
図６（ａ）、（ｂ）は、図５の光プリントヘッド１３の構成を示す回路図であり、同図（ａ）は全体の回路図、及び、同図（ｂ）は同図（ａ）中のドライバＩＣ１００の回路図である。

印刷制御部４０内には、アノード駆動電流ＡＩ、シリアルデータＳＩ及びシリアルクロックＳＣＫを出力するアノード駆動回路４０ａが設けられている。アノード駆動回路４０ａには、ドライバＩＣ１００及び発光サイリスタアレイ２００が接続されている。

ドライバＩＣ１００は、例えば、発光サイリスタアレイ２００を時分割駆動するゲート駆動用のシフトレジスタにより構成されている。シフトレジスタは、複数段（例えば、８段）のフリップフロップ回路（以下「ＦＦ」という。）１１０−１〜１１０−８がカスケード（縦続）接続されて構成され、例えば、シリコン基材を用いて形成されている。このドライバＩＣ１００は、シリアルデータＳＩを入力するデータ入力端子Ａと、シリアルクロックＳＣＫを入力するクロック入力端子ＣＫと、シフトされたデータを出力する８個の出力端子Ｑ１〜Ｑ８とを有している。データ入力端子Ａは、ドライバＩＣ１００内における第１段のＦＦ１１０−１のデータ入力端子ｄに接続されている。８個の出力端子Ｑ１〜Ｑ８は、各ＦＦ１１０−１〜１１０−８のデータ出力端子ｑにそれぞれ接続されている。更に、クロック入力端子ＣＫは、各ＦＦ１１０−１〜１１０−８のクロック入力端子ｃｋにそれぞれ接続されている。

このような構成のドライバＩＣ１００は、入力されるシリアルクロックＳＣＫに同期して、入力されるシリアルデータＳＩを内部のＦＦ１１０−１〜１１０−８にて順にシフトしていき、シフトされたデータを出力端子Ｑ１〜Ｑ８から出力する機能を有している。なお、出力端子Ｑ１〜Ｑ８は、説明を簡単にするために８個のみが図示されているが、例えば、Ａ４サイズの用紙２０に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッド１３においては、出力端子Ｑ１〜Ｑ８の総数は４９９２個であり、これが設けられることになる。

ドライバＩＣ１００に接続された発光サイリスタアレイ２００は、例えば、エピフィルムを用いて形成された複数の発光サイリスタ２１０（＝２１０−１〜２１０−８）により構成されている。前記出力端子Ｑ１〜Ｑ８と同様に、発光サイリスタ２１０は、説明を簡単にするために８個のみが図示されているが、例えば、４９９２個が配列されている。各発光サイリスタ２１０−１〜２１０−８は、アノード端子（以下単に「アノード」という。）が、アノード駆動電流ＡＩを入力する端子Ｄに共通に接続され、カソード端子（以下単に「カソード」という。）が、グランドＧＮＤに接続され、ゲート端子（以下単に「ゲート」という。）が、ドライバＩＣ１００の各出力端子Ｑ１〜Ｑ８にそれぞれ接続されている。

なお、アノード駆動回路４０ａは、印刷制御部４０内に設けられているが、光プリントヘッド１３内に設けてもよい。

このように構成されるドライバＩＣ１００及び発光サイリスタアレイ２００は、例えば、次のようにして製造される。

エピフィルム上にＰＮＰＮ層からなる複数の発光サイリスタ２１０−１〜２１０−８を形成しておく。更に、ドライバＩＣ１００も形成しておく。ドライバＩＣ１００は、例えば、Ｓｉ（１１１）基板上部、低温ポリシリコン基板、高温ポリシリコン基板、アモルファスシリコン基板、微結晶シリコン基板、又は、印刷により作成された基板、のいずれか１つにより薄膜化された駆動回路薄膜により形成されている。前記エピフィルムを基板上に接着し、このエピフィルムの不要部をエッチング除去することで、発光サイリスタ２１０−１〜２１０−８の要部を形成する。次に、前記駆動回路薄膜により形成されたドライバＩＣ１００を前記基板上に接着する。その後、ドライバＩＣ１００を構成するトランジスタ各部と発光サイリスタ２１０−１〜２１０−８の端子部とを、薄膜配線により接続すれば製造が終了する。

（半導体装置からなる複合チップの構造及び製造方法）
本発明の実施例１における図６のドライバＩＣ１００及び発光サイリスタアレイ２００により構成される半導体装置からなる複合チップは、例えば、以下の（１）〜（５）の工程により製造される。

（１） 図７−１、図７−２の工程
図７−１及び図７−２は、図６中のメサ型発光サイリスタ２１０の製造方法を示す模式的な断面図である。

図７−１に示すように、図６中のメサ型発光サイリスタ２１０の製造方法では、例えば、有機金属化学蒸着法（Metal Organic Chemical Vapor Deposition、以下「ＭＯＣＶＤ法」という。）や分子線エピタキシー法（Mo1ecu1ar Beam Epitaxy、以下「ＭＢＥ法」という。）等を用い、以下のようにして、エピフィルム製造用基材２２０上にエピタキシャル層２３０を形成する。

先ず、ＧａＡｓ基板２２１上に、ＧａＡｓバッファ層２２２を成膜してエピフィルム製造用基材２２０を形成し、更に、ＧａＡｓバッファ層２２２上に、犠牲膜としてのアルミニウム・枇素（ＡｌＡｓ）剥離層２３１を成膜する。

なお、後述する工程において、基材２２０上にエピタキシャル層２３０を成膜した後、このエピタキシャル層２３０を剥離してエピフィルム２３０−１を形成するのであるが、エピタキシャル層２３０を剥離した後のＧａＡｓ基板２２１を含む基材２２０は、製造開始時の形態をとどめており、新しいエピタキシャル層２３０を成膜するために再利用することができる。

前記ＡｌＡｓ剥離層２３１を成膜した後、この上に、ｎ型アルミニウム・ガリウム・枇素（ＡｌＧａＡｓ）層２３２と、ｎ型ＧａＡｓコンタクト層２３３を順に成膜する。次いで、インジウム・ガリウム・リン（ＩｎＧａＰ）エッチングストップ層２３４、ｐ型Ａ１ＧａＡｓ層２３５、ｎ型Ａ１ＧａＡｓ層２３６、ＩｎＧａＰエッチングストップ層２３７、ｐ型ＡｌＧａＡｓ層２３８、及び、ｐ型ＧａＡｓコンタクト層２３９を順に成膜して、エピタキシャル層２３０を形成する。

なお、図７−１においては説明を簡略化するために、Ａ１ＧａＡｓの混晶比を変えた複層構造として図示していないが、混晶比を様々に変えることで、シングルヘテロ接合、ダブルヘテロ接合を実現することができる。

次に、図７−２に示すように、例えば、フォトリソグラフィ法とウェットエッチング法を用いて、ＡｌＡｓ剥離層２３１を選択的に除去する。

ウェットエッチング法を用いた場合、ウェットエッチング薬液の組成を適切に選択することで、ＡｌＡｓ剥離層２３１に対するエッチング速度を、ＡｌＧａＡｓ層、ＧａＡｓ層、及びエッチングストップ層に対するエッチング速度に比べ格段に大きくすることができ、ＡｌＡｓ剥離層２３１を選択的にエッチングすることが可能である。

これにより、エピタキシャル層２３０をエピフィルム製造用基材２２０から剥がしてエピフィルム２３０−１を形成することが可能になる。そのため、図７−２に示すように、エピタキシャル層２３０をエッチングし、溝２６０を形成しておく。溝２４０の形成は、溝部の予定領域以外をレジスト等によりマスクするフォトリソグラフィ工程と、例えばクエン酸／アンモニア／過酸化水素水を調製したエッチング薬液を用いるウェットエッチング法とを用いて行うことができる。

なお、図７−２には、ＡｌＡｓ剥離層２３１の一部が残されている状態（エッチング途中）が図示されているが、エピフィルム２３０−１を保持した状態で、最終的にＡｌＡｓ剥離層２３１は完全に除去される。

エピフィルム２３０−１の剥離に際して、このエピフィルム２３０−１を支持及び保護する支持体を、エピフィルム２３０−１上に設けることができる。例えば、エピフィルム２３０−１上に支持体を設けた場合、エピフィルム支持体表面を、例えば、真空吸着や、光照射により粘着性を失う光硬化性粘着シート等により吸着し、所定の位置に移動することができる。

（２） 図７−３の工程
図７−３は、半導体装置の製造方法を示す模式的な断面図である。

図７−３に示すように、複数の半導体装置を有する複合チップの製造方法では、図６中のドライバＩＣ１００と発光サイリスタアレイ２００を同一基板に接着する。

ここで、接着基板２４０は、素子が形成されていない接着用基板２４１を有し、この接着用基板２４１上に、ポリイミド等の平坦化膜としての接着層２４２が形成されている。接着層２４２上には、ドライバＩＣ１００を構成する複数のＦＦ１１０−１，・・・と、複数のメサ型発光サイリスタ２１０をそれぞれ構成する複数のエピフィルム２３０−１，・・・と、が接着され、更に、アノード２５２、ゲート２５３及びカソード２５４が形成されて、複数のメサ型発光サイリスタ２１０が形成されている。

以下、具体的な製造方法を説明する。
エピフィルム２３０−１は、ｎ型Ａ１ＧａＡｓ層２３２と、ｎ型ＧａＡｓコンタクト層２３３と、ＩｎＧａＰエッチングストップ層２３４と、ｐ型Ａ１ＧａＡｓ層２３５と、ｎ型Ａ１ＧａＡｓ層２３６と、ＩｎＧａＰエッチングストップ層２３７と、ｐ型Ａ１ＧａＡｓ層２３８と、ｐ型ＧａＡｓコンタクト層２３９と、を順に積層させた構造を持つ。

図７−３においては、各層のエッチング端面が切り立った段差状に描かれているが、これは作図を簡略化しているためであり、後述する電極配線を行うときに前記段差部で断線しないよう斜面を形成することが望ましい。このため、Ａ１ＧａＡｓからなるエピフィルム２３０−１をエッチングする際、前記斜面を形成し易くするために、その結晶方位とエッチング薬液の調製を行うことで、メサ台地状の形状を与えることができる。

前記エッチング加工の後、図示を省略した絶縁膜を付加し、この絶縁膜の開口部として形成されたｎ型ＧａＡｓコンタクト層２３３上にメタル電極を形成することで、発光サイリスタ２１０のカソード２５４とし、ｎ型Ａ１ＧａＡｓ層２３６上にメタル電極を形成することで、発光サイリスタ２１０のゲート２５３とし、更に、ｐ型ＧａＡｓコンタクト層２３９上にメタル電極を形成することで、発光サイリスタ２１０のアノード２５２としている。

なお、エピフィルム２３０−１の材料として、ＡｌＧａＡｓからなる化合物半導体結晶を用いているが、この他にＡｌＧａＩｎＰ、ガリウム・窒素（ＧａＮ）、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いることも可能である。

更に補足すれば、前記説明においては、図示を簡略化するためにホモ接合型の発光サイリスタ２１０として説明したが、エピタキシャル層２３０として、シングルヘテロ型に複数のエピタキシャル層を積層してＰＮＰＮ接合構造のシングルヘテロ型発光サイリスタや、エピタキシャル層２３０として、ダブルヘテロ型に複数のエピタキシャル層を積層してＰＮＰＮ接合構造のダブルヘテロ型発光サイリスタ、あるいは、更に多数の屈折率分布層を形成した分布反射（Distributed Bragg Reflection、以下「ＤＢＲ」という。）型発光サイリスタとすることも可能である。

（３） 図７−４（ａ）、（ｂ）の工程
図７−４（ａ）、（ｂ）は、複合チップの模式的な平面を示す図であって、後述する配線工程の前の状態が模式的に示されている。このうち、図７−４（ａ）は、複合チップの平面図、及び、図７−４（ｂ）は、図７−４（ａ）中のＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）及びＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）の平面図である。

図７−４（ａ）において、接着基板２４０の領域に図示された外周線は、前述したダイシング工程によりチップ状に個片化される時のダイシング予定線を示し、このダイシング予定線内に複数の発光サイリスタ２１０（＝２１０−１，２１０−２，・・・）が接着される。各発光サイリスタ２１０の不要領域がエッチング除去され、ｐ型ＧａＡｓコンタクト層２３９が露出されてアノード領域が形成され、ｎ型ＡｌＧａＡｓ層２３６が露出されてゲート領域が形成され、更に、ｎ型ＧａＡｓコンタクト層２３３が露出されて各発光サイリスタ２１０の接着領域と略等しいカソード領域が形成される。

これらのアノード領域、ゲート領域、及びカソード領域上には、アノード２５２、ゲート２５３、及びカソード２５４がそれぞれ形成された後、全面が図示しない絶縁膜により覆われ、この絶縁膜の所定箇所にコンタクト用の開口部が形成されてアノード２５２、ゲート２５３、及びカソード２５４が露出している。

接着基板２４０上の発光サイリスタアレイ２００の近傍には、例えば、薄膜化して接着された、図６中のドライバＩＣ１００のＦＦ１１０−１〜１１０−８を構成するためのＰＭＯＳ１１１，１１２、及びＮＭＯＳ１１３，１１４等が形成されている。図７−４においては、図示を簡略化する目的で回路図シンボルが描画されている。

ＰＮＭＯＳ１１１は、ソース端子（以下単に「ソース」という。）１１１Ｓ、及びドレイン端子（以下単に「ドレイン」という。）１１１Ｄを有している。更に、ＮＭＯＳ１１３は、ソース１１３Ｓ、及びドレイン１１３Ｄを有している。ＰＭＯＳ１１１及びＮＭＯＳ１１３は、後述するポリシリコン配線上に設けた共通のゲート１１１Ｇを有している。

なお、ＰＭＯＳ１１１とＮＭＯＳ１１３、及び、ＰＭＯＳ１１２とＮＭＯＳ１１４とで、それぞれゲートを共通に接続して図示されているが、これらは後ほど行われる配線工程（例えば、メタル配線工程）において、ソース１１１Ｓは図示しない電源と、ソース１１３Ｓはグランドと、ドレイン１１１Ｄとドレイン１１３Ｄとを接続した後に、ドライバＩＣ１００を８段のＦＦ１１０−１〜１１０−８で構成するためのインバータを形成する場合が例示されている。又、各ＦＦ１１０−１〜１１０−８は、インバータとトランスミッションゲートを用いて構成してもよい。この場合、トランスミッションゲートは、ＰＭＯＳとＮＭＯＳの各々のソース同士、及び、各々のドレイン同士を接続し、ゲートは分けて設けることにより、容易に形成することができる。

このように、ドライバＩＣ１００には、トランジスタ等の任意の回路構成素子を予め配置すると共に、回路構成素子相互の配線を可能な限りポリシリコン配線を用いて予め接続しておくことで、この後行われるメタル配線工程での配線相互の交差を防止し、ショート不良防止のためにその間隔を適切に保つことが可能となる。

図７−４（ｂ）には、図７−４（ａ）中のＰＭＯＳ１１１及びＮＭＯＳｌ１３に対応して描いたＭＯＳトランジスタの平面が示されている。

図７−４（ｂ）において例示するのは、ｎ型シリコン基板を用いる場合であって、ＮＭＯＳｌ１３を形成するために所定箇所にｐウェル領域１２３、及びポリシリコン配線１２１が形成されている。ＰＭＯＳｌ１１を形成するためのｐ型不純物領域１２２は、ポリシリコン配線１２１をマスクとして矩形領域にｐ型不純物を注入するものであって、ポリシリコン配線１２１をゲート１１１Ｇとしてその領域１２２が左右に分断され、一方がソース領域、他方がドレイン領域となって、それぞれの領域にコンタクト用のソース１１１Ｓ及びドレイン１１１Ｄが形成されている。

又、ＮＭＯＳｌ１３を形成するためのｎ型不純物領域１２４は、ｎ型不純物の注入領域であって、ｐウェル領域１２３中に形成され、ポリシリコン配線１２１をマスクにして矩形領域にｎ型不純物を注入して形成される。そして、ポリシリコン配線１２１をゲート１１１Ｇとしてその領域１２４は分断され、一方がソース領域、他方がドレイン領域となって、それぞれの領域にコンタクト用のソース１１３Ｓ及びドレイン１１３Ｄが形成されている。

このようにしてシリコン基板内に形成されたＰＭＯＳ１１１及びＮＭＯＳｌ１３は、この後行われるメタル配線工程において、ソース１１１Ｓは電源と、ソース１１３Ｓはグランドと、それぞれ接続されると共に、ドレイン１１１Ｄとドレイン１１３Ｄとは接続されてインバータの出力端子となり、ポリシリコン配線１２１のゲート１１１Ｇはインバータの入力端子となる。このとき同時に、前記インバータのみならず、他の回路構成素子相互も又前記メタル配線により接続され、全体でドライバＩＣ１００を構成するようになっている。

（４） 図１の工程
図１は、本発明の実施例１における図７−４の半導体装置の配線構造を示す模式的な断面図であり、図７−３及び図７−４中の要素と共通の要素には共通の符号が付されている。

接着用基板２４１及び接着層２４２からなる接着基板２４０上には、発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・と、ドライバＩＣ１００を構成するＦＦ１１０−１，・・・のＰＭＯＳ１１１及びＮＭＯＳ１１３，・・・と、が接着される。なお、図１では、図示を簡略化するために、エピフィルム２３０−１の要部と、ＦＦ１１０−１中のＰＭＯＳ１１１及びＮＭＯＳ１１３と、が示されている。

ドライバＩＣ１００を構成するＦＦ１１０−１，・・・は、例えば、Ｓｉ（１１１）基板上に作成され、異方性エッチングで薄膜化して、接着用基板２４１の表面に形成された平坦化膜である接着層２４２上に接着される。Ｓｉ（１１１）基板上に作成されるＦＦ１１０−１，・・・は、相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）プロセスを用いて製造される。なお、ＦＦ１１０−１，・・・は、ＣＭＯＳではなく、ＮＭＯＳ又はＰＭＯＳのみで回路を構成してもよい。

ＦＦ１１０−１中のＰＭＯＳ１１１は、ｐ型不純物領域１２２に形成されたドレイン１１１及びソース１１１Ｓと、これらのドレイン１１１Ｄ及びソース１１１Ｓ間上に形成されたゲート１１１Ｇと、により構成されている。ＦＦ１１０−１中のＮＭＯＳ１１３は、ｐウェル領域１２３内のｎ型不純物領域１２４に形成されたソース１１３Ｓ及びドレイン１１３Ｄと、これらのソース１１３Ｓ及びドレイン１１３Ｄ間上に形成されたゲート１１１Ｇと、により構成されている。

発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・と、ドライバＩＣ１００を構成するＦＦ１１０−１，・・・とが、接着層２４２上に接着された後、フォトリソグラフィ法とウェットエッチング法を用いて、そのエピフィルム２３０−１，・・・の所定層の要部が露出され、発光サイリスタ端子予定部が形成される。

ＰＮＰＮ構造からなるエピフィルム２３０−１，・・では、接着層２４２上の第４層のカソード層であるｎ型ＡｌＧａＡｓ層２３２と、このｎ型ＡｌＧａＡｓ層２３２上の第３層のｐ型ＡｌＧａＡｓ層２３５と、このｐ型ＡｌＧａＡｓ層２３５上の第２層のゲート層であるｎ型ＡｌＧａＡｓ層２３６と、このｎ型ＡｌＧａＡｓ層２３６上の第１層のアノード層であるｐ型ＡｌＧａＡｓ層２３８と、が順に積層されている。

第１層のアノード層であるｐ型ＡｌＧａＡｓ層２３８の所定箇所には、図示しない絶縁層に開口することで形成されるコンタクト用のアノード２５２が設けられ、アノード配線２６１に接続される。同様に、第２層のゲート層であるｎ型ＡｌＧａＡｓ層２３６の所定箇所には、図示しない絶縁層に開口することで形成されるコンタクト用のゲート２５３が設けられ、ゲート配線２６２に接続される。ゲート配線２６２は、ＰＭＯＳ１１１におけるスルーホール予定ドレイン開口部のドレイン１１１Ｄにも接続される。ＰＭＯＳ１１１におけるソース開口部のソース１１１Ｓにも、図示しない配線が形成され、電源及びグランドに接続されている。更に、ＰＭＯＳ１１１のゲート１１１ＧとＮＭＯＳ１１３のゲート１１１Ｇとが、配線２６３により接続される。

このように、発光サイリスタ２１０を構成するＰＮＰＮ層からなるエピフィルム２３０−１の端子エッチングの後に行われるアノード配線２６１、ゲート配線２６２、及び配線２６３等のメタル配線は、同一の工程により行われる。例えば、Ａｌ等のメタル材料をウェハ全面にスパッタリング法で薄膜状に形成した後、フォトリソグラフィ法により要部以外を除去することでメタル配線を形成し、前述した発光サイリスタ２１０とドライバＩＣ１００との間の接続配線のみならず、ドライバＩＣ１００自体を構成するための回路配線をも同時に形成することができる。

なお、配線の形成法としては、上記に限定されず、公知のリフトオフ法等によっても形成可能である。

（５） 複合チップ全体の概略の製造工程
図８（ａ）〜（ｃ）は、図７−３及び図１におけるメサ型複合チップの概略の製造工程を示す図であり、同図（ａ）は処理工程図、同図（ｂ）は概略の断面図、及び同図（ｃ）は概略の平面図である。

メサ型複合チップは、例えば、次のステップＳ１〜Ｓ５によって製造される。
先ず、ステップＳ１において、接着用基板２４１の上層に接着層２４２を形成し、接着基板２４０を作成する。ステップＳ２において、発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・を接着層２４２上に接着する。ステップＳ３のアノード・ゲートエッチング工程において、エピフィルム２３０−１，・・・のアノード２５２とゲート２５３を形成する。

ステップＳ４のカソード形成エッチング工程において、カソード２５４を形成する。又、薄膜化したドライバＩＣ１００を、接着層２４２上に接着する。その後、ステップＳ５のメタル配線工程において、発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・とドライバＩＣ１００とを結ぶ配線２６１，２６２，・・・を形成すると同時に、ドライバＩＣ内の配線２６３，・・・を形成する。

以上の製造工程では、発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・を先に接着し、アノード・ゲート・カソードエッチング後に、ドライバＩＣ１００を接着している。これに代えて、ドライバＩＣ１００を接着し、発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・を接着した後に、アノード・ゲート・カソードエッチングを行ってもよい。あるいは、発光サイリスタ２１０を構成するエピフィルム２３０−１，・・・を接着後、アノード・ゲート・カソードエッチングを行うのではなく、アノード・ゲート・カソードエッチング済みのエピフィルム２３０−１，・・・を接着してもよい。

（実施例１の光プリントヘッドの動作）
図９は、図６の光プリントヘッド１３の動作を説明するためのタイムチャートである。

この図９では、画像形成装置１での印刷動作時における１ライン走査の状況が示され、図６の複数の発光サイリスタ２１０（＝２１０−１〜２１０−８）を順次点灯させる場合の動作波形が図示されている。

なお、図９では図示されていないが、画像形成装置１における電源投入時の予備動作として、ドライバＩＣ１００のプリセット処理が行われる。この処理では、図６のドライバＩＣ１００におけるシリアルデータＳＩ入力用のデータ入力端子Ａを“Ｈ”レベルにしておき、ドライバＩＣ１００の段数に相当する個数のシリアルクロックＳＣＫのパルスをクロック入力端子ＣＫに入力する。これにより、ドライバＩＣ１００における全出力端子Ｑ１〜Ｑ８が“Ｈ”レベルになる。

図９において、１ライン分の走査に先立ち、時刻ｔ１において、シリアルデータＳＩは“Ｌ”レベルにされる。次いで時刻ｔ２において、シリアルクロックＳＣＫの第１パルスがドライバＩＣ１００に入力される。シリアルクロックＳＣＫが立ち上がると、入力されたシリアルデータＳＩは、ドライバＩＣ１００内の第１段のＦＦ１１０−１に取り込まれ、これより僅かに遅れて、第１段のＦＦ１１０−１の出力端子Ｑ１が“Ｌ”レベルへと遷移する。シリアルクロックＳＣＫが立ち上がった後の時刻ｔ３において、ドライバＩＣ１００に入力されるシリアルデータＳＩが、再び“Ｈ”レベルに戻される。

時刻ｔ２で出力端子Ｑ１が“Ｌ”レベルになると、発光サイリスタ２１０−１のゲート電圧を低下させる。時刻ｔ４において、アノード駆動回路４０ａから発光サイリスタアレイ２００の端子Ｄにアノード駆動電流ＡＩが入力され、端子Ｄの電位が“Ｈ”になる。これにより、発光サイリスタ２１０−１のアノード・ゲート間に電位差を生じ、トリガ電流によって発光サイリスタ２１０−１がターンオンして点灯する。発光サイリスタ２１０−１の点灯は、主としてアノード・カソード間に流れる電流によるもので、一度ターンオンした発光サイリスタ２１０−１をオフさせるためには、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ５において、端子Ｄの電位を“Ｌ”レベルにしている。

なお、図９では、発光サイリスタ２１０−１を点灯させるために、時刻ｔ４で端子Ｄを“Ｈ”レベルとし、消灯させるために、時刻ｔ５で端子Ｄを“Ｌ”レベルにしているが、発光サイリスタ２１０−１を点灯させる必要がない場合には、時刻ｔ４〜ｔ５間も端子Ｄを“Ｌ”レベルのままにすればよい。このように、端子Ｄに入力されるアノード駆動電流ＡＩの電位により、発光サイリスタ２１０−１の点灯／消灯状態を切り替えることができる。

時刻ｔ６において、シリアルクロックＳＣＫが立ち上がる。この時、データ入力端子Ａに入力されるシリアルデータＳＩは、“Ｈ”レベルになっているので、これより僅かに遅れて、出力端子Ｑ１が“Ｈ”レベルへと遷移する一方で、出力端子Ｑ２が“Ｌ”レベルに変化する。

時刻ｔ７において、端子Ｄに入力されるアノード駆動電流ＡＩの電位が“Ｈ”レベルになる。これにより、発光サイリスタ２１０−２のアノード・ゲート間に電位差を生じ、トリガ電流によって発光サイリスタ２１０−２がターンオンして点灯する。発光サイリスタ２１０−２の点灯は、主としてアノード・カソード間に流れる電流によるもので、一度ターンオンした発光サイリスタ２１０−２をオフさせるためには、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ８において、端子Ｄの電位を“Ｌ”レベルにしている。

このように、図６に示すシリアルクロックＳＣＫのパルス１，２，３，４，５，６，７，８の立ち上がり毎に、各出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８は順次１出力信号だけが“Ｌ”レベルになり、他の出力信号が“Ｈ”レベルである。このため、端子Ｄに入力されるアノード駆動電流ＡＩの電位が“Ｈ”レベルの時、出力端子Ｑ１〜Ｑ８に接続された発光サイリスタ２１０−１〜２１０−８の内、対応する出力端子Ｑｌ〜Ｑ８が“Ｌ”レベルになっているものだけが択一的に点灯する。点灯時間は、図９における時刻ｔ４〜ｔ５，ｔ７〜ｔ８といった期間であって、その点灯時間は、それぞれの発光サイリスタ２１０−１〜２１０−８毎に調整可能になっている。

なお、前記の説明において、発光サイリスタ２１０−１〜２１０−８をオンさせるためには、アノード・ゲート間に順方向にバイアスさせる電位差を与えるだけで良く、オフ状態のままとするためには、電位差を発光サイリスタ２１０の順方向電圧以下としておくだけで十分であり、電位差ゼロとしたり、逆方向へ電圧を印加することもできる。

又、発光サイリスタ２１０に流れる電流は、主としてアノード・カソード間に流れ、その点灯／消灯状態を指令するためのゲート端子には僅かな電流しか流れず、ドライバＩＣ１００の各出力端子Ｑ１〜Ｑ８等には大きな電流駆動能力を要しない。

そのため、ドライバＩＣ１００においても、出力端子Ｑｌ〜Ｑ８を駆動する駆動トランジスタの面積はごく小さなものでよく、半導体素子として大きなチップ面積を占有されることはないという利点を有している。この結果、ドライバＩＣ１００を用いてなる半導体装置のチップのコストを低減することができて、光プリントヘッド１３、ひいては画像形成装置１の製造コストを飛躍的に低減させることが可能となる。

（実施例１の効果）
本実施例１の半導体装置、半導体装置の製造方法、光プリントヘッド１３及び画像形成装置１によれば、発光サイリスタアレイ２００とこれを駆動するドライバＩＣ１００との間の配線工程において、ドライバＩＣ１００自体を構成するための複数のＦＦ１１０−１〜１１０−８内の回路配線をも同時に形成することが可能となる。これにより、製造工程を簡略化できるので、製造コストの大幅な削減が可能となる。

本発明の実施例２では、画像形成装置１及び光プリントヘッド１３の全体の構成が実施例１と同様であるが、印刷制御部４０の構成が異なるので、以下、その異なる部分を説明する。

（実施例２の構成）
図１０は、本発明の実施例２における光プリントヘッド１３の構成を示す回路図であり、実施例１を示す図６（ａ）中の要素と共通の要素には共通の符号が付されている。

本実施例２の光プリントヘッド１３は、実施例１と同様に、発光サイリスタアレイ２００とこれを駆動するドライバＩＣ１００とが、接着基板２４０上に貼着されている。ドライバＩＣ１００のデータ入力端子Ａ及びクロック入力端子ＣＫと、発光サイリスタアレイ２００の端子Ｄとは、実施例１の印刷制御部４０とは構成の異なる印刷制御部４０Ａの出力側に接続されている。

印刷制御部４０Ａは、実施例１のアノード駆動回路４０ａに代えて、電流出力型のデジタル／アナログコンバータ（以下「ＤＡＣ」という。）４０ｂを有している。ＤＡＣ４０ｂは、８ビットからなるデジタル信号Ｄ７〜Ｄ０を入力するＤ７〜Ｄ０端子と、デジタル信号Ｄ７〜Ｄ０を伝達するためのクロックＣＬＫを入力するクロック入力端子ＣＫと、抵抗４０ｃを介してグランドＧＮＤに接続されたＦＳＡ端子と、アナログ値の２５６階調からなるアノード駆動電流ＡＩを出力する出力端子Ｉｏｕｔと、を有している。Ｄ７〜Ｄ０端子は、印刷制御部４０Ａ内の図示しない印刷データ生成回路に接続され、出力端子Ｉｏｕｔは、発光サイリスタアレイ２００の端子Ｄに接続されている。

ＤＡＣ４０ｂは、電流出力型の構成のものであれば種々の品種が選択可能であり、本実施例２では、例えば、米国Ｂｕｒｒ−Ｂｒｏｗｎ社製のＤＡＣ９０８を採用している。このＤＡＣ４０ｂは、印刷制御部４０Ａ内の図示しない印刷データ生成回路で生成された印刷ドット毎の駆動エネルギー値に応じた２５６段階の駆動指令値である８ビットのデジタル信号Ｄ７〜Ｄ０をＤ７〜ＤＯ端子から入力し、これをアナログ値に変換し、２５６階調からなる電流値のアノード駆動電流ＡＩを出力端子Ｉｏｕｔから出力する回路である。

ＤＡＣ４０ｂのＦＳＡ端子に接続された抵抗４０ｃは、ＤＡＣ４０ｂ内で発生される基準電圧値を基に、出力端子Ｉｏｕｔからのフルスケール時の電流出力量を設定するために用いられる。このため、デジタル信号Ｄ７〜Ｄ０が１６進数で００の時に、出力端子Ｉｏｕｔから出力される電流値はゼロであり、デジタル信号Ｄ７〜Ｄ０が１６進数でＦＦ（１０進数表記では２５５）の場合に最大駆動電流が得られる。出力端子Ｉｏｕｔから出力されるアノード駆動信号ＡＩは、端子Ｄを介して各発光サイリスタ２１０（＝２１０−１〜２１０−８）のアノードへ供給される。

（実施例２の動作）
図１１は、図１０の光プリントヘッド１３の動作を説明するためのタイムチャートであり、実施例１の図９に対応している。

図１１中のデジタル信号Ｄ７〜Ｄ０や出力端子Ｉｏｕｔの信号中に記載された数値は、動作説明のための数値例であって１６進数にて表記されている。この図１１では、画像形成装置１での印刷動作時における１ライン走査の状況が示され、発光サイリスタ２１０−１〜２１０−８を順次点灯させる場合の動作波形が図示されている。

なお、図１１では図示していないが、実施例１の図９と同様に、画像形成装置１の電源投入時における予備動作として、ドライバＩＣ１００のプリセット処理が行われる。このプリセット処理では、シリアルデータＳＩが入力されるデータ入力端子Ａを“Ｈ”レベルにしておき、ドライバＩＣ１００を構成するＦＦ１１０−１〜ＦＦ１１０−８の段数に相当するシリアルクロックＳＣＫの８個のパルスをクロック入力端子ＣＫに入力する。これにより、ドライバＩＣ１００の全出力端子Ｑｌ〜Ｑ８が“Ｈ”レベルになる。

図１１において、１ライン分の走査に先立ち、時刻ｔ１において、ドライバＩＣ１００のデータ入力端子Ａに入力されるシリアルデータＳＩが“Ｌ”レベルになる。時刻ｔ２において、シリアルクロックＳＣＫの第１パルスがドライバＩＣ１００に入力される。時刻ｔ２でその第１パルスが立ち上がると、これが図６（ｂ）に示す第１段のＦＦ１１０−１に取り込まれ、これより僅かに遅れて、第１段のＦＦ１１０−１の出力端子Ｑｌが“Ｌ”レベルへと遷移する。シリアルクロックＳＣＫが立ち上がった後、時刻ｔ３において、入力されるシリアルデータＳＩは、再び“Ｈ”レベルに戻される。

出力端子Ｑ１が“Ｌ”レベルになると、発光サイリスタ２１０−１のゲート電圧が低下する。図１１の例では、この時、同時にＤＡＣ４０ｂのデータ入力として１６進数表記で３０のデジタル信号Ｄ７〜Ｄ０が入力されている。

時刻ｔ４において、ＤＡＣ４０ｂのクロック入力端子ＣＫに入力されるクロックＣＬＫが立ち下がり、ＤＡＣ４０ｂは、Ｄ７〜Ｄ０入力端子に与えられたデータ３０を内部に取り込み、この数値に比例する電流値のアノード駆動電流ＡＩを出力端子Ｉｏｕｔから出力し、端子Ｄを介して各発光サイリスタ２１０−１〜２１０−８のアノードへ供給する。これにより、発光サイリスタ２１０−１のアノード・ゲート間に電位差が生じ、トリガ電流によって発光サイリスタ２１０−１がターンオンして点灯する。

発光サイリスタ２１０−１の点灯は、主としてアノード・カソード間に流れる電流によるものである。一度ターンオンした発光サイリスタ２１０−１をオフにする場合は、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ５において、Ｄ７〜Ｄ０入力端子への入力デジタル信号Ｄ７〜Ｄ０を００にした後、時刻ｔ６において、クロックＣＬＫの電位を“Ｌ”レベルにして、前記００の入力デジタル信号Ｄ７〜Ｄ０をＤＡＣ４０ｂに取り込ませる。時刻ｔ６におけるクロックＣＬＫより僅かに遅れて、出力端子Ｉｏｕｔから出力されるアノード駆動電流ＡＩは、前記００の入力デジタル信号Ｄ７〜Ｄ０に応じて電流値がゼロとなって、発光サイリスタ２１０−１がオフ状態になる。

なお、図１１では、発光サイリスタ２１０−１を点灯させるために、時刻ｔ４において、Ｄ７〜Ｄ０入力端子に入力されるデジタル信号Ｄ７〜Ｄ０のデータ３０を取り込んで、これに対応する電流値のアノード駆動電流ＡＩを出力端子Ｉｏｕｔから出力し、発光サイリスタ２１０−１を消灯させるために、時刻ｔ６において、デジタル信号Ｄ７〜Ｄ０のデータ００を取り込むことで、駆動電流値をゼロとして消灯させている。しかし、発光サイリスタ２１０−１を点灯させる必要がない場合には、時刻ｔ２〜ｔ５の間もデジタル信号Ｄ７〜Ｄ０を００のままとすればよい。

このように、デジタル信号Ｄ７〜Ｄ０の値により、発光サイリスタ２１０−１の点灯／消灯状態を切り替えとことができることはもちろん、入力されたデジタル信号Ｄ７〜Ｄ０における２５５段階の電流指令値に応じて、アノード駆動電流ＡＩの電流値を変化させることができる。

次に、時刻ｔ７において、シリアルクロックＳＣＫが立ち上がる。この時、ドライバＩＣ１００のデータ入力端子Ａに入力されるシリアルデータＳＩは、“Ｈ”レベルになっているので、これより僅かに遅れて、ドライバＩＣ１００の出力端子Ｑ１が“Ｈ”レベルへと遷移する一方で、出力端子Ｑ２が“Ｌ”レベルに変化する。この時、ＤＡＣ４０ｂのＤ７〜Ｄ０入力端子には、デジタル信号Ｄ７〜Ｄ０のデータ６０が入力されている。

時刻ｔ８において、クロックＣＬＫが立ち下がり、前記データ６０がＤＡＣ４０ｂの内部に取り込まれる。これよりわずかに遅れて、ＤＡＣ４０ｂの出力端子Ｉｏｕｔから、前記データ６０に応じたアノード駆動電流ＡＩが出力される。このため、発光サイリスタ２１０−２のアノード・ゲート間に電位差が生じ、トリガ電流によって発光サイリスタ２１０−２がターンオンして点灯する。

発光サイリスタ２１０−２の点灯状態は、主としてアノード・カソード間に流れる電流によるものである。一度ターンオンした発光サイリスタ２１０−２をオフさせるためには、アノード・カソード間に印加される電圧をゼロにする。このため、時刻ｔ９において、デジタル信号Ｄ７〜Ｄ０のデータを００とし、時刻ｔ１０において、シリアルクロックＳＣＫを立ち下がらせ、その電流値指令データ００をＤＡＣ４０ｂ内に取り込む。この結果、ＤＡＣ４０ｂの出力端子Ｉｏｕｔから出力されるアノード駆動電流ＡＩの電流値がゼロとなり、発光サイリスタ２１０−２がターンオフする。

このように、図１１に示すシリアルクロックＳＣＫのパルス１，２，３，４，５，６，７，８の立ち上がり毎に、ドライバＩＣ１００における各出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の出力信号が順次１つだけ“Ｌ”レベルになり、他の出力信号が“Ｈ”レベルである。このため、デジタル信号Ｄ７〜Ｄ０が非ゼロの時、ドライバＩＣ１００の出力端子Ｑ１〜Ｑ８に接続された発光サイリスタ２１０−１〜２１０−８の内、対応する出力端子Ｑ１〜Ｑ８が“Ｌ”レベルになっているものだけが択一的に点灯する。又、デジタル信号Ｄ７〜Ｄ０がゼロの時には、全発光サイリスタ２１０−１〜２１０−８を消灯状態にできる。

なお、前記の説明において、発光サイリスタ２１０−１〜２１０−８をオンさせるためには、アノード・ゲート間に順方向にバイアスさせる電位差を与えるだけでよい。オフ状態のままとするためには、その電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加することもできる。

（実施例２の効果）
本実施例２によれば、実施例１と略同様の効果があり、更に、次の（ａ）〜（ｃ）のような効果もある。

（ａ） 発光サイリスタ２１０−１〜２１０−８に流れる電流は、主としてアノード・カソード間に流れ、その点灯／消灯状態を指令するためのゲートには僅かな電流しか流れず、ドライバＩＣ１００の各出力端子Ｑｌ〜Ｑ８等には大きな電流駆動能力を要しない。

この結果、ドライバＩＣ１００の駆動部の素子面積を最小化することができ、チップサイズを縮小することが可能となって製造コストの大幅ダウンを達成できる。

（ｂ） 本実施例２の構成においては、発光サイリスタ２１０の駆動電流値を２５５段階に調整できるようにしたので、各発光サイリスタ２１０毎に発光効率が異なる場合においても、順次駆動毎に駆動電流値を変化させることで、発光パワーを所定値に調整することが可能となる。

この結果、発光サイリスタ２１０−１〜２１０−８の製造段階において、製造ばらつきによって発光サイリスタ２１０−１〜２１０−８毎に発光効率が異なることになっても、不良品として廃棄することなく使用可能となる。このように、本実施例２の構成においては、発光サイリスタ２１０の製造段階における製造歩留まりを著しく向上させることが可能となって、なおいっそうのコストダウンを達成できる。

（ｃ） 前記光量補正に加えて、各発光サイリスタ２１０−１〜２１０−８毎にアノード駆動電流ＡＩを変化させることで、感光体ドラム１１上の静電潜像を変化させ、ドット毎に異なるトナー像の面積を形成可能な階調駆動を行うことも可能であり、写真画質の美麗な印刷結果を得ることができる。

本発明の実施例３では、画像形成装置１及び光プリントヘッド１３の全体の構成が実施例１と同様であるが、半導体装置からなる複合チップの構造及び製造方法が異なるので、以下、その異なる部分を説明する。

（半導体装置からなる複合チップの構造及び製造方法）
実施例１では、Ｓｉ（１１１）を異方性エッチングしてチップ薄膜化（例えば、１０μｍ以下）して接着を行っている。発光サイリスタ２１０は、ＡｌＡｓ等の剥離層をエッチングして薄膜している。

これに対して、本実施例３では、エッチングにより薄膜化しないで接着を行う場合もある。通常、ウェハ厚は数１００μｍでウェハプロセスを行い、バッググラインドやバックラップといわれる技術でウェハを薄くする。現在、バックグラインドによる１０μｍ以下への薄化は一般的でないので、本実施例３では薄膜化と呼ばない。この薄膜化していないドライバＩＣ１００と薄膜化していない発光サイリスタアレイ２００とを、接着基板２４０上に接着する。

（実施例３の効果）
本実施例３の半導体装置及びこの製造方法によれば、実施例１と略同様に、発光サイリスタアレイ２００とこれを駆動するドライバＩＣ１００との間の配線工程において、ドライバＩＣ１００自体を構成するための複数のＦＦ１１０−１〜１１０−８の回路構成素子間の回路配線をも同時に形成することが可能となる。これにより、製造工程を簡略化できるので、製造コストの大幅な削減が可能となる。更に、一般的なバックグラインドやバックラップが用いられるので、技術的障壁が低くなる。

（実施例１〜３の他の変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次のようなものがある。

実施例１〜３では、ドライバＩＣ１００及び発光サイリスタアレイ２００を備えた光プリントヘッド１３について説明したが、本発明は、これに限定されず、他の半導体装置で応用できる。例えば、ドライバＩＣ１００のみの組み合わせ（即ち、シフトレジスタ複数の組み合わせ、シフトレジスタ以外のＩＣの組み合わせ）や、発光サイリスタ２１０の代わりに、発光ダイオードを使用してもよい。

１ 画像形成装置
１３ 光プリントヘッド
１００ ドライバＩＣ
１１０−１〜１１０−８ ＦＦ
２００ 発光サイリスタアレイ
２１０，２１０−１〜２１０−８ 発光サイリスタ
２３０−１ エピフィルム
２４０ 接着基板
２６１ アノード配線
２６２ ゲート配線
２６３ 配線

Claims (15)

1. 基板上に形成され、複数の回路構成素子が形成された駆動回路と、
   前記基板上に形成され、前記駆動回路により駆動される複数の被駆動素子が配列された半導体と、を備え、
   前記複数の回路構成素子間と、前記駆動回路及び前記半導体間と、が配線によって電気的に接続されていることを特徴とする半導体装置。
2. 前記駆動回路は、Ｓｉ（１１１）基板上部、低温ポリシリコン基板、高温ポリシリコン基板、アモルファスシリコン基板、微結晶シリコン基板、又は、印刷により作成された基板、のいずれか１つにより薄膜化された駆動回路薄膜により形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記半導体は、薄膜化された半導体薄膜により形成されていることを特徴とする請求項１又は２記載の半導体装置。
4. 前記配線は、メタル配線であることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
5. 前記被駆動素子は、スイッチ素子であることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
6. 前記スイッチ素子は、電気信号により光を出射する発光素子であることを特徴とする請求項５記載の半導体装置。
7. 前記発光素子は、ＰＮＰＮ構造又はＰＮＰＮＰＮ構造を有する発光サイリスタであることを特徴とする請求項６記載の半導体装置。
8. 前記駆動回路は、前記複数の被駆動素子を時分割駆動するシフトレジスタであることを特徴とする請求項１〜７のいずれか１項記載の半導体装置。
9. 前記複数の回路構成素子は、前記シフトレジスタを構成するためのトランジスタの集合であることを特徴とする請求項８記載の半導体装置。
10. 複数の回路構成素子が形成された駆動回路と、前記駆動回路により駆動される複数の被駆動素子が配列された半導体と、を同一の基板上に接着する工程と、
    フォトリソグラフィ法又は印刷法により、前記複数の回路構成素子間を電気的に接続して前記駆動回路を形成すると共に、前記駆動回路及び前記半導体間を電気的に接続する配線を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
11. 前記駆動回路は、Ｓｉ（１１１）基板上部、低温ポリシリコン基板、高温ポリシリコン基板、アモルファスシリコン基板、微結晶シリコン基板、又は、印刷により作成された基板、のいずれか１つにより薄膜化された駆動回路薄膜により形成されていることを特徴とする請求項１０記載の半導体装置の製造方法。
12. 前記半導体は、薄膜化された半導体薄膜により形成されていることを特徴とする請求項１０又は１１記載の半導体装置の製造方法。
13. 前記配線は、メタル配線であることを特徴とする請求項１０〜１２のいずれか１項記載の半導体装置の製造方法。
14. 請求項６〜９のいずれか１項記載の半導体装置と、
    前記複数の発光素子の出射光を収束するレンズアレイと、
    を備えることを特徴とする光プリントヘッド。
15. 請求項１４記載の光プリントヘッドを備え、
    前記光プリントヘッドにより感光体を露光して静電潜像を形成し、前記静電潜像を現像して記録媒体に画像を形成することを特徴とする画像形成装置。

Images