JP5366511B2 - 駆動回路、光プリントヘッド及び画像形成装置 - Google Patents
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Description
図2は、本発明の実施例1における画像形成装置を示す概略の構成図である。
先ず、用紙カセット21に堆積した状態で収納されている用紙20が、ホッピングローラ22によって、上から1枚ずつ分離されて搬送される。続いて、この用紙20は、搬送ローラ25、レジストローラ26及びピンチローラ23,24に挟持されて、プロセスユニット10−1の感光体ドラム11と転写ローラ27の間に搬送される。その後、用紙20は、感光体ドラム11及び転写ローラ27に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム10−1の回転によって搬送される。同様にして、用紙20は、順次プロセスユニット10−2〜10−4を通過し、その通過過程で、各光プリントヘッド13により形成された静電潜像を各現像装置14によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
図3は、図2中の光プリントヘッドの構成を示す概略の断面図である。図4は、図3中の基板ユニットを示す斜視図である。
図5は、図2の画像形成装置1におけるプリンタ制御回路の構成を示すブロック図である。
印刷制御部40は、上位コントローラからの制御信号SGlによって印刷指示を受信すると、先ず、温度センサ49によって定着装置28内の加熱ローラ28aが使用可能な温度範囲にあるか否かを検出し、温度範囲になければ加熱ローラ28aに通電し、使用可能な温度まで定着装置28を加熱する。次に、ドライバ41を介して現像・転写プロセス用モータ42を回転させ、同時にチャージ信号SGCによって帯電用高圧電源50をオンにし、現像装置14の帯電を行う。
図1は、本発明の実施例1の図2中の各プロセッサユニット10−1〜10−4における各光プリントヘッド13を示す構成図である。
図1に示す構成においては、印刷データ信号HD−DATA3〜HD−DATA0は4本であり、隣接する発光サイリスタ8個のうち、奇数番目同士あるいは偶数番目同士の4画素分のデータをクロック信号HD−CLK毎に同時に送出する構成になっている。このため、図5の印刷制御部40から出力される印刷データ信号HD−DATA3〜HD−DATA0は、クロック信号HD−CLKと共にドライバIC100−1に入力され、前記の4992ドット分のビットデータDATAI0〜DATAI3,・・・が後述する各ドライバIC100内のフリッププロップ回路(以下「FF」という。)から成るシフトレジスタ中を順次転送される。
図6(a)〜(d)は、図1中の各発光サイリスタ210(=210−1〜210−8,・・・)を示す構成図であり、同図(a)はシンボル図、同図(b)は断面構造図、同図(c)は他の形態の断面構造図、及び、同図(d)は等価回路図である。
図7は、図1中の各ドライバIC100(=100−1,100−2,・・・)の詳細な構成を示すブロック図である。
図8は、図7中の駆動回路110(=110−1〜110−96)を示す回路図である。
印刷データであるラッチ回路103からのビットデータEがオン(即ち、低レベル(以下「Lレベル」という。)であり、制御回路130からのオン/オフ制御信号SがLレベルとなって駆動オンを指令している時、NOR回路111の出力はHレベルとなる。この時、マルチプレクサ105からの補正データQ3〜Q0に従い、NAND回路112〜115の出力信号と、PMOS116及びNMOS117により構成されるインバータの出力とは、電源電圧VDDレベルあるいは制御電圧Vcontレベルとなる。
図9(a)〜(d)は、図7中の各個別回路140(=140−1〜140−4,・・・)を示す構成図であり、同図(a)はシンボル図、同図(b)は同図(a)の回路構成図、同図(c)は同図(a)の回路をICとして実現した場合のチップ断面構造図、及び、同図(d)は等価回路図である。
図10は、図1及び図7の光プリントヘッド13を用いた印刷動作を示すタイムチャートである。
図11は、図9のゲート駆動用個別回路140における電圧・電流特性を示すグラフであって、横軸は第1端子Aを基準として第2端子Bに印加した電圧、縦軸は第2端子B及び第1端子A間に流れる電流を示している.
図12(a)〜(c)は、発光サイリスタ210のターンオン過程を示す動作説明図であり、図12(a)、(b)はバッファ106、図9(d)の個別回路140及び図6(d)の発光サイリスタ210の動作を示す図、更に、図12(c)は発光サイリスタ210のターンオン過程を示す波形図である。図12(c)の横軸はアノード電流Ia、及び縦軸はアノード電位Vaを示している。
発光サイリスタ210の消灯状態においては、アノード電流Iaは略ゼロであり、図12(c)のグラフの原点(0,0)の状態にある。発光サイリスタ210のターンオン開始に伴いアノード駆動が行われると、図12(c)中の矢印で示すように、アノード電位Vaが上昇して電位Vpに到達する。電位Vpは、NMOS140aの閾値電圧VtとPTR210aのエミッタ・ベース間電圧Vbeとの加算値に対応するものであり、この電位Vpが順方向に印加されることでゲート電流(これはPTR210aのベース電流Ibに等しい)を生じる。図12(c)において、丸印を付して示すポイント(Ip,Vp)は、発光サイリスタ210のオフ領域(A)とオン遷移領域(B)との境目に相当している。
図13(a)、(b)は、複数の発光サイリスタ210が同時に点灯した場合の挙動を説明する図であり、図1及び図7におけるゲート駆動用の個別回路140と発光サイリスタ210の接続状態が示されている。この図13においては、説明を簡略化するために2個の個別回路140−2,140−4及び2個の発光サイリスタ210−1,210−3のみが示されている。
Vg=Vt+Vf+Vce3
となる。ところが、発光サイリスタ210−1中のNTR210bのコレクタ・エミッタ間電圧Vcelは、ゲート電圧Vgの計算値よりも小さいので、発光サイリスタ210−1中のPTR210aのベースを流れた電流Ibは、破線矢印の経路を通ることなく、発光サイリスタ210−1中のNTR210bのコレクタ電流となって、自分自身のカソード電流Ikとして合流することになる。
本実施例1の効果を従来の比較例と対比して以下説明する。
図15(a)〜(d)は、実施例1の図9(a)〜(d)に対応する図であって、本発明の実施例2におけるゲート駆動用個別回路を示す構成図であり、同図(a)はシンボル図、同図(b)は同図(a)の回路構成図、同図(c)は同図(a)の回路をICとして実現した場合のチップ断面構造図、及び、同図(d)は等価回路図である。
図16は、実施例1の図11に対応する図であって、図15の個別回路150における電圧・電流特性を示すグラフである。この図16の横軸は第1端子Aを基準として第2端子Bに印加した電圧、縦軸は第2端子B及び第1端子A間に流れる電流を示している。
図17(a)、(b)は、実施例1の図13(a)、(b)に対応する図であって、複数の発光サイリスタ210が同時に点灯した場合の挙動を説明する図であり、図1及び図15におけるゲート駆動用個別回路150と発光サイリスタ210の接続状態が示されている。この図17においては、図13と同様に、説明を簡略化するために2個の個別回路150−2,150−4(図13の個別回路140−2,140−4に対応)及び2個の発光サイリスタ210−1,210−3のみが示されている。
Vg=Vt+Vf+Vce3
となる。ところが、発光サイリスタ210−1中のNTR210bのコレクタ・エミッタ間電圧Vcelは、ゲート電圧Vgの計算値よりも小さいので、発光サイリスタ210−1中のPTR210aのベースを流れた電流Ibは、破線矢印の経路を通ることなく、発光サイリスタ210−1中のNTR210bのコレクタ電流となって、自分自身のカソード電流Ikとして合流することになる。
本実施例2によれば、発光素子として2端子のLEDに替えて,発光サイリスタ210を用い、この発光サイリスタ210のゲートを駆動するゲート駆動回路(例えば、バッファ106)を1箇所に集約し、発光サイリスタ210のゲート毎にPMOS150aによるレベルシフト機能を有する個別回路150を介在させてゲート駆動を行える構成にしたので、同時駆動される発光サイリスタ間での干渉がなくなり、理想条件で駆動させることができ、実施例1とほぼ同様の効果が得られる。
本発明は、上記実施例1、2に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(c)のようなものがある。
11 感光ドラム
13 光プリントヘッド
13c ロッドレンズアレイ
100,100A,100−1,100−2,100A−1,100A−2 ドラ
イバIC
110,110−1〜110−96 駆動回路
106,106−1,106−2 バッファ
140,140−1,140−2,150,150−1,150−2 個別回路
140a NMOS
150a PMOS
200,200−1,200−2, 発光サイリスタアレイ
210,210−1〜210−8 発光サイリスタ
Claims (7)
- それぞれ、駆動信号が供給されるアノード端子と、グランドに接続されるカソード端子と、制御信号が供給されるゲート端子と、を有する複数の発光サイリスタが配列され、隣接配置される複数の前記発光サイリスタ毎に群が形成された発光サイリスタアレイを時分割駆動する駆動回路であって、
前記複数の発光サイリスタの前記アノード端子に対してそれぞれ前記駆動信号を供給する複数の駆動素子と、
前記発光サイリスタのオン/オフを制御するための前記制御信号が流れる複数の共通母線と、
前記共通母線に接続され、それぞれレベルシフト機能を有し、前記複数の発光サイリスタの前記ゲート端子に対してそれぞれ前記制御信号を供給する複数の個別回路と、
を備えることを特徴とする駆動回路。 - 前記個別回路は、第1導電形スイッチ素子により構成され、
前記第1導電形スイッチ素子は、
前記共通母線に接続された第1端子と、
前記発光サイリスタの前記ゲート端子に接続された第2端子と、
前記第2端子に接続され、前記第1端子及び前記第2端子間の導通状態を制御する第3端子と、
を有することを特徴とする請求項1記載の駆動回路。 - 前記第1導電形スイッチ素子は、
前記第1端子がソース端子、前記第2端子がドレイン端子、及び前記第3端子がゲート端子であるNチャネルMOSトランジスタであることを特徴とする請求項2記載の駆動回路。 - 前記個別回路は、第2導電形スイッチ素子により構成され、
前記第2導電形スイッチ素子は、
前記発光サイリスタの前記ゲート端子に接続された第1端子と、
前記共通母線に接続された第2端子と、
前記第2端子に接続され、前記第1端子及び前記第2端子間の導通状態を制御する第3端子と、
を有することを特徴とする請求項1記載の駆動回路。 - 前記第2導電形スイッチ素子は、
前記第1端子がソース端子、前記第2端子がドレイン端子、及び前記第3端子がゲート端子であるPチャネルMOSトランジスタであることを特徴とする請求項4記載の駆動回路。 - それぞれ、駆動信号が供給されるアノード端子と、グランドに接続されるカソード端子と、制御信号が供給されるゲート端子と、を有する複数の発光サイリスタが配列され、隣接配置される複数の前記発光サイリスタ毎に群が形成された発光サイリスタアレイと、
前記複数の発光サイリスタの前記アノード端子に対してそれぞれ前記駆動信号を供給する複数の駆動素子と、前記発光サイリスタのオン/オフを制御するための前記制御信号が流れる複数の共通母線と、前記共通母線に接続され、それぞれレベルシフト機能を有し、前記複数の発光サイリスタの前記ゲート端子に対してそれぞれ前記制御信号を供給する複数の個別回路と、を備え、前記発光サイリスタアレイを時分割駆動する駆動回路と、
前記発光素子アレイが発する光を集光するレンズアレイと、
を備えることを特徴とする光プリントヘッド。 - 請求項6記載の光プリントヘッドと、
前記光プリントヘッドの発光方向に対向して設けられた感光体と、
を備えることを特徴とする画像形成装置。
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