JP4345173B2 - 発光サイリスタアレイの駆動回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、発光サイリスタアレイ、特に、チップ面積を小さくできる発光サイリスタアレイおよびその駆動回路に関する。
【０００２】
【従来の技術】
光プリンタの書込みヘッドに用いられる発光素子アレイは、基本的に発光素子の数と同じだけの配線を発光素子から取り出す必要がある。この配線の取り出しには、通常、ワイヤボンディングが使われる。このため、発光点の密度が大きくなるにつれて、次のような問題を生じさせる。
（１）発光素子チップ上のワイヤボンディングパッド面積の増大、すなわちチップ面積の増大によりコストが増大する。
（２）ワイヤボンディング本数が増えるため、実装コストが増大する。
（３）ワイヤボンディングのピッチが狭くなるため、実装が困難になる。
（４）通常、駆動回路も発光点数だけ必要なため、コストが増大する。
【０００３】
特に、通常、ボンディングパッド１個の面積は発光点１個の面積に比べて数倍以上あるので、発光点密度の増加はそのままチップ面積の増加につながる。
【０００４】
これらの問題点を回避するために、シフトレジスタを内蔵した発光素子、発光ダイオード（ＬＥＤ）マトリクスアレイ、発光サイリスタ・マトリクスアレイなどが提案されている。
【０００５】
図１に、発光サイリスタアレイの一例を示す。発光サイリスタは、４個ずつのグループに分けられ、各グループのゲートは共通の４本のゲート配線Ｇ1 〜Ｇ4 にそれぞれ接続され、各グループのアノードは共通の４個のアノード端子Ａ1 〜Ａ4 にそれぞれ接続されている。全発光サイリスタのカソードは、１本のカソードラインに共通に接続されている。
【０００６】
このアレイによれば、ゲート配線Ｇ1 〜Ｇ4 、アノード端子Ａ1 〜Ａ4 の組み合わせによって、発光サイリスタＴ1 〜Ｔ16の点灯状態が決まる。カソードコモン型であるので、カソード端子ＫをＬレベルとし、ゲート配線のうちの１本のゲート配線Ｇi をＬに、他のゲート配線をＨにした状態で、アノード端子Ａj をＨとすると、発光サイリスタＴi+4(j-1)が点灯する。
【０００７】
Ｎ個の発光素子を制御するために、従来はＮ本の制御端子を取り出す必要があったが、Ｍ本のゲート配線をもつ発光サイリスタアレイでは、（Ｎ／Ｍ＋Ｍ）個の制御端子数となる。同時に発光できる発光点数は、アノード端子の数に等しい。また、発光デューティは、１／ゲート配線数である。
【０００８】
この構成で、Ｎ＝１２８とすると、ゲート配線数は４であるからアノード端子数は３２となる。
【０００９】
この発光サイリスタアレイを用いることで、発光素子チップ上のワイヤボンディングパッドの数を減らすこともできる。もっともボンディングパッドの数を減らす構成は、発光点数Ｎの場合、Ｎ1/2 に近い整数であり、かつＮ／Ｍが整数となるようなゲート配線の数Ｍを選ぶ場合である。たとえば、Ｎ＝１２８のとき、Ｍ＝８およびＭ＝１６を選んだときボンディングパッドの数は２４個で最小となる。したがって、チップ面積を小さくすることが可能となり、チップのコストを減らすことができる。
【００１０】
なお、発光サイリスタを用いたこの回路は、本出願人の提案に係るものであり、既に特許されている（特許第２８０７９１０号）。
【００１１】
【発明が解決しようとする課題】
前述のように、ボンディングパッドの数を最小にすることができたが、この場合にチップ面積が最小となるとは限らない。一般的に発光素子アレイチップは、ウエハから平行四辺形（通常、長方形）に切り出される。この四角形の長辺と平行に発光点が一列または複数列に配置され、かつボンディングパッドも長辺と平行に一列または複数列に配置される。チップの長辺の長さは発光素子のピッチと数との積で決まり、短辺の長さは主に、発光素子と配線とボンディングパッドとの幅の和で決まる。必要なボンディングパッドの面積は、ワイヤボンダーの性能などで決まっているため、ボンディングパッドの列数が変わらない限り、ボンディングパッドの数を減らしてもチップ面積は減らない。
【００１２】
本発明の第１の目的は、ボンディングパッドをチップの長辺と平行に一列に配列させることにより、３端子発光サイリスタアレイのチップの短辺長を小さくし、チップ面積の小さな発光サイリスタチップを提供することにある。
【００１３】
長辺に平行に一列に配列されたボンディングパッドを有する発光サイリスタアレイチップには、駆動ＩＣが隣接して配置され、発光サイリスタアレイチップと駆動ＩＣのそれぞれの端子間が直接ワイヤボンディングで接続される。
【００１４】
このような発光素子アレイチップと駆動ＩＣが直接ワイヤボンディングによって接続される構造では、発光素子チップ側のボンディングパッドのピッチと、駆動ＩＣ側のボンディングパッドのピッチとを、ほぼ同じにしなければならない。このため、発光素子側の解像度が変わるたびに、別の駆動ＩＣを準備する必要がある。このため、多くの品種の駆動ＩＣが必要となり、コスト上昇を招くことになる。
【００１５】
したがって、本発明の第２の目的は、長辺に平行に一列に配列されたボンディングパッドを有する発光サイリスタアレイであって、解像度の異なる３端子発光サイリスタアレイ、たとえば、６００ｄｐｉ／１２８発光点、９００ｄｐｉ／１９２発光点、１２００ｄｐｉ／２５６発光点の３種類の発光サイリスタアレイを共通に駆動できる駆動回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の目的を達成するためには、以下の手段をとる。すなわち、チップ面積を最小とするには、ボンディングパッドをチップ長辺と平行に一列に配置する必要がある。ゲート配線数Ｍを増やすことによって、ボンディングパッドの数を減らし一列に配置できるようになる。しかし、ゲート配線は、チップ長辺と平行にチップの端から端まで置かれるので、ゲート配線が増えると、チップの短辺長が増えてしまう。そこで、ボンディングパッドが一列に配置でき、かつゲート配線の数ができるだけ少ないように、ゲート配線数を決める。
【００１７】
すなわち、Ｎ個（Ｎは２以上の整数）の３端子発光サイリスタが一列に配列された発光サイリスタアレイにおいて、Ｎ個の３端子発光サイリスタのカソードまたはアノードを共通電極とし、Ｍ本（Ｍは２以上の整数）のゲート配線を有し、ｋ番目の発光サイリスタのゲートをｉ＝｛（ｋ−１） ＭＯＤ Ｍ｝＋１番目のゲート配線に接続し（ここで、関数 ａＭＯＤｂは、ａのｂに関する剰余系を示す）、共通電極ではないアノードまたはカソードを、ｊ＝｛（ｋ−ｉ）／Ｍ｝＋１番目のアノード端子Ａj またはカソード端子Ｋj に接続する。
【００１８】
この場合に、Ｌをチップ長辺長、ｐをボンディングパッドピッチ限界値であるとしたとき、
Ｌ／（（Ｎ／Ｍ）＋Ｍ）＞ｐ
を満たすようにＭの値を選ぶ。このとき、ｐの値は、高精度の機械を使えば小さくできるが、あまり小さい値だと作業時間が大きくなるため、実用的には７５μｍ程度と考えられる。
【００１９】
本発明は、ゲートを選択線として用いているが、アノードまたはカソードを選択線として用いる構成であっても、全く同様の効果が得られる。この場合には、Ｎ個の３端子発光サイリスタのカソードまたはアノードを共通電極とし、Ｍ本（Ｍは２以上の整数）のアノード配線またはカソード配線を有し、ｋ番目の発光サイリスタのアノードまたはカソードをｉ＝｛（ｋ−１） ＭＯＤ Ｍ｝＋１番目のアノード配線Ａi またはカソード配線Ｋi に接続し、ゲートをｊ＝｛（ｋ−ｉ）／Ｍ｝＋１番目のゲート端子Ｇj に接続した構成となる。
【００２０】
本発明の第２の目的を達成するためには、次の手段をとる。３端子発光サイリスタアレイの場合、前述したように、ゲート配線の数を選ぶことによって、発光素子上のボンディングパッドの数を減らし、一列に配置可能なピッチにすることができる。このため、ある解像度でゲート配線の数を決めたとき、アノード側ボンディングパッドの数が決まり、もし、解像度を２倍にしたいときは、ゲート配線の数のみ倍にした発光サイリスタアレイチップを準備すればよい。したがって、大電流を扱わなければならないアノード系の駆動回路の数は変化せず、電圧信号を与えればよいだけのゲート配線の駆動回路を余計にもっておくことで、異なる解像度の発光サイリスタアレイを共通の駆動回路で駆動することができる。このことにより、駆動回路の品種が減りコストダウンになる。また、発光サイリスタアレイチップを変えるだけで解像度を上げることが可能となるため、用途によって最適な解像度を選ぶことができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００２２】
【実施例１】
図２に、発光サイリスタアレイの一実施例を示す。図３は、このアレイに用いられる発光サイリスタの構造を示す。
【００２３】
まず、発光サイリスタの構造を、図３を参照して説明する。（ａ）は平面図、（ｂ）は断面図である。発光サイリスタ２０は、ｎ型基板２１上に、ｎ型半導体層２２，ｐ型半導体層２３，ｎ型半導体層２４，ｐ型半導体層２５が順次積層され、ｐ型半導体層２５上にはアノード電極２６、ｎ型半導体層２４上にはゲート電極２７が形成されている。図示しないが、ｎ型基板２１の裏面にはカソード電極が設けられている。
【００２４】
このような発光サイリスタ２０が一列に配列された図２の発光サイリスタアレイは、６００ｄｐｉ，１２８発光点をもち、ボンディングパッド１０のピッチは、ワイヤボンダーの精度から７５μｍ以上のピッチが必要である。ボンディングパッド１０は１列あたり１５０μｍの幅（図２では、縦方向の長さ）、ゲート配線３０は１本あたり１５μｍずつチップの短辺方向の長さを増加させる。チップ短辺方向の長さは、発光部や切断のマージンなどを全部併せて７０μｍとなった。このような構成で、ゲート配線の数Ｍを変化させた場合のチップの短辺長を計算した。結果を図４に示す。Ｍは１２８が割り切れる整数であるから、Ｌ＝１，２，４，８，１６，３２，６４，１２８の中から選ばれる。ゲート配線数Ｍ＝２でチップ短辺長が最小となる。しかしＭ＝２では、ボンディングピッチが約８０μｍと、ｐ値ぎりぎりであり、精度の高いボンディングが必要となる可能性がある。Ｍ＝４，８を選べばボンディングピッチが緩くなり、アノード配線数がへるため駆動ＩＣの構成が簡単になるメリットがある。
【００２５】
【実施例２】
６００ｄｐｉ，１９２発光点をもつ発光サイリスタアレイについて考える。実施例１と同様の検討結果を図５に示す。１９２＝２6 ×３と、３の素因数を持つため割り切れるゲート配線数Ｍの数が増えてＭ＝１，２，３，４，６，８，１２，１６，２４，３２，４８，６４，９６，１９２の中から選ばれる。最小値はＭ＝２であるが、実施例１と同様の理由で、Ｍの値が大きくなると駆動回路が簡単となるというメリットがあるため、選考の対象を実施例１と同じＭ≦８まで広げる。すなわち、ゲート配線数Ｍは、３，４，６，８の中から選べばよいことがわかる。
【００２６】
【実施例３】
１２００ｄｐｉ，２５６発光点をもつ発光サイリスタアレイについて考える。実施例１と同様の検討結果を図６に示す。最小値はＬ＝４であるので、Ｍ＝４，８，１６のいずれかから選べばよいことがわかる。
【００２７】
【実施例４】
２４００ｄｐｉ，５１２発光点をもつ発光サイリスタアレイについて考える。実施例１と同様の検討結果を図７に示す。最小値はＬ＝８であるので、Ｌ＝８，１６，３２のいずれかから選べばよいことがわかる。
【００２８】
【実施例５】
６００ｄｐｉ／１２８発光点／４ゲート配線、９００ｄｐｉ／１９２発光点／６ゲート配線、１２００ｄｐｉ／２５６発光点／８ゲート配線の３種類の発光サイリスタアレイチップに共通の駆動回路を構成した。４ゲート配線の発光サイリスタアレイについては、図１に示した構造である。
【００２９】
これら発光サイリスタチップに共通の駆動ＩＣのブロック図を、図８に示す。
【００３０】
３２×ｎ発光点（ｎ＝１，２，３，４，５，６，７，８）駆動用の駆動回路を考える。駆動回路は、ゲート配線駆動回路４０とアノード駆動回路５０からなる。ゲート配線駆動回路４０は、８ビットのシリアル入力シフトレジスタ１００からなっている。１３１〜１３８はゲート選択出力端子であり、発光サイリスタアレイのゲート配線Ｇ1 〜Ｇn に接続される。
【００３１】
リセット端子１０２によって、シフトレジスタ１００の内容をリセット（全ビットＨ）とした後、入力端子１０１をＬとし、クロック１０３を与えて、このＬの状態を順次シフトさせ、順次出力端子１３１〜１３８をＬレベルとする。図１において発光サイリスタアレイのｉ番目のゲート配線Ｇi がＬとなっているとき、ゲート配線Ｇi に接続されているサイリスタが点灯可能となる。さて、発光点数が３２×ｎ個の発光点をもつサイリスタアレイではゲート配線はｎ本なので、ゲート配線Ｇn をＬにした後、次は再びゲート配線Ｇ1 をＬとしたい。このため、ゲート配線Ｇn をＬにした次のタイミングで再び入力端子１０１をＬとし、クロック１０３を与えてゲート配線Ｇ1 をＬとする。このときＧn+1 も同時にＬとなるが、（ｎ＋１）番目の出力端子にはなにも接続されていないので問題ない。もちろん、一度にリセットをかけて最初からやり直してもかまわない。
【００３２】
アノード駆動回路５０は、３２個の発光点を同時に駆動できる。出力は電流駆動回路４００の電流源４２０で、電流値データ入力端子４２２への電流値データ（６ビット）入力に応じて電流値を調整でき、電流出力許可端子４２１の状態に応じて電流が出力端子５０１〜５３２から出力される。
【００３３】
電流値データは、リセット端子２０２およびクロック端子２０３を有するシフトレジスタ２００によって、データ入力端子２０１に入力されたシリアル信号から６ビットデータ３２組に切り分けられ、ラッチ端子２３１を有するラッチ２３０によって保持され、電流値データ入力端子４２２に入力される。シフトレジスタ２００にはデータ出力端子２１０があり、この出力をカスケードに隣の駆動ＩＣのデータ入力端子２０１に接続することができる。このことにより、光書き込みヘッド内の電流データ線の数を減らすことができる。
【００３４】
画像データは、リセット端子３０２およびクロック端子３０３を有するシフトレジスタ３００によって、データ入力端子３０１に入力されたシリアル信号から１ビットデータ３２組に切り分けられ、ラッチ端子３３１を有するラッチ３３０によって保持され、ＡＮＤゲート４１０の入力端子に入力される。ＡＮＤゲート４１０のもう一方の入力は発光許可端子４３０に接続され、この２つのデータ論理積により、電流の出力の有無が決まる。リセット端子３０２およびクロック端子３０３を有するシフトレジスタ３００にはデータ出力端子３１０があり、この出力をカスケードに隣の駆動ＩＣのデータ入力端子３０１に接続することができる。このことにより、光書き込みヘッド内の画像データ線の数を減らすことができる。
【００３５】
この駆動回路を集積化して、発光サイリスタアレイのボンディングパッドとほぼ１対１で対応する駆動ＩＣを作製した。
【００３６】
６００ｄｐｉ／１２８発光点／４ゲート配線の発光サイリスタアレイ７００と駆動ＩＣ６００のボンディングワイヤによる接続例を図９に示す。ＩＣ側のゲート選択端子１３５〜１３８が無接続となっている。
【００３７】
【実施例６】
６００ｄｐｉ／１２８発光点／４ゲート配線、９００ｄｐｉ／１９２発光点／６ゲート配線、１２００ｄｐｉ／２５６発光点／８ゲート配線の３種類の発光サイリスタアレイチップに共通の駆動回路の他の例を構成した。回路のブロック図を図１０に示す。
【００３８】
３２×ｎ発光点（ｎ＝１，２，３，４，５，６，７，８）駆動用の駆動回路を考える。駆動回路は、アノード駆動回路６０からなり、ゲート駆動回路はＩＣの外から直接与える。図１の発光サイリスタアレイのｉ番目のゲート配線Ｇi がＬとなっているとき、ゲート配線Ｇi に接続されているサイリスタが点灯可能となる。さて、発光点数が３２×ｎ個の発光点をもつサイリスタアレイではゲート選択線はｎ本なので、ゲート配線Ｇn をＬにした後、次は再びゲート配線Ｇ1 をＬとする。
【００３９】
アノード駆動回路６０は、３２個の発光点を同時に駆動できる。出力は電流駆動回路４００の電流源４２０で、電流値データ（６ビット）入力に応じて電流値を調整でき、電流出力許可端子４２１の状態に応じて電流が出力される。
【００４０】
電流値データはシフトレジスタ２００によって、データ入力端子２０１に入力されたシリアル信号から６ビットデータ３２組に切り分けられ、ラッチ２３０によって保持され、電流値データ入力端子４２１に入力される。シフトレジスタ２００にはデータ出力端子２１０があり、この出力をカスケードに隣の駆動ＩＣのデータ入力端子２０１に接続することができる。このことにより、光書き込みヘッド内の電流データ線の数を減らすことができる。
【００４１】
なお図１０において、６１０は駆動用ＩＣ駆動信号入力端子および電源端子を示し、図８と同一の参照番号は、図８と同一の構成要素を示している。
【００４２】
この駆動回路を集積化して、発光サイリスタアレイのボンディングパッドとほぼ１対１で対応する駆動ＩＣを作製した。
【００４３】
６００ｄｐｉ／１２８発光点／４ゲート配線の発光サイリスタアレイ７３０と駆動ＩＣ６０１のボンディングワイヤによる接続例を図１１に示す。図において、７３１は発光サイリスタアレイのアノード端子、７３２はゲート選択端子、６１０は駆動用ＩＣ駆動信号入力端子および電源端子、６３０は出力端子である。また、８００はＩＣ用制御線、８１０はゲート選択信号線（４本）、９００はボンディングワイヤである。
【００４４】
図１２は、図１１の発光サイリスタアレイ７３０および駆動ＩＣ６０１を示している。
【００４５】
【実施例７】
実施例６では、発光素子アレイ７３０のゲート選択端子７３２を、直接プリント配線板上のゲート選択バスラインのボンディングパッドに接続した。この場合、発光素子からのワイヤボンディングの行き先が駆動ＩＣ６０１上か、プリント配線板かによって高さが変わるため、実装が難しい。そこで、図１３に示すように、ＩＣ６０２上に、ゲート配線をそのまま通過させるライン７４０を設けた。なお図１３において、図１１と同一の構成要素には、同一の参照番号を付して示してある。
【００４６】
図１４は、図１３の発光サイリスタアレイ７３０および駆動ＩＣ６０２を示している。
【００４７】
【実施例８】
９００ｄｐｉ／１９２発光点／６ゲート選択線の発光サイリスタアレイ７１０と駆動ＩＣ６００の接続例を図１５に示す。ＩＣ側のゲート選択端子１３７，１３８が無接続となっている。図９と同じ駆動ＩＣで動作させることができる。
【００４８】
【実施例９】
１２００ｄｐｉ／２５６発光点／８ゲート選択線の発光サイリスタアレイ７２０と駆動ＩＣ６００の接続例を図１６に示す。ＩＣ側のゲート選択端子１３１〜１３８が全て接続されている。図９と同じ駆動ＩＣで動作させることができる。
【００４９】
【実施例１０】
図１７に、発光サイリスタアレイの図１に対応する他の実施例を示す。図１では、ゲートを選択線として用いているが、アノードを選択線としても、同様の効果が得られる。
【００５０】
この発光サイリスタアレイでは、カソード端子ＫをＬレベルとし、ゲート端子のうちの１個のゲート端子Ｇi をＬに、他をＨにした状態で、アノード配線Ａj をＨとすると、発光サイリスタＴj+4(i-1)が点灯する。
【００５１】
この構成で、Ｎ＝１２８を考えると、アノード端子数は４個、ゲート端子数は３２個となる。図１の構成に比べると、アノード端子数が減るので、電流容量の大きなバッファ回路が減り、駆動回路が簡単になる。一方、発光デューティが減るので、露光量が小さくなる。
【００５２】
なお、この構成の発光サイリスタアレイは、前述した実施例１〜９にも適用できることは明らかである。
【００５３】
以上のすべての実施例では、発光サイリスタのカソードをコモンとしたが、アノードをコモンとした構成とすることも可能である。
【００５４】
【発明の効果】
本発明によれば、面積の小さな発光サイリスタアレイチップを実現でき、このような発光サイリスタアレイチップを解像度が異なっても共通に駆動できる駆動回路を実現することができる。
【図面の簡単な説明】
【図１】 発光サイリスタアレイの一例を示す図である。
【図２】 本発明の発光サイリスタアレイの一実施例を示す図である。
【図３】 図２の発光サイリスタの構造を示す図である。
【図４】 ６００ｄｐｉ，１２８発光点をもつ発光サイリスタアレイにおいて、ゲート配線の数
Ｍを変化させた場合のチップの短辺長を計算した結果を示す図である。
【図５】 ６００ｄｐｉ，１９２発光点をもつ発光サイリスタアレイにおいて、ゲート配線の数
Ｍを変化させた場合のチップの短辺長を計算した結果を示す図である。
【図６】 １２００ｄｐｉ，２５６発光点をもつ発光サイリスタアレイにおいて、ゲート配線の
数Ｍを変化させた場合のチップの短辺長を計算した結果を示す図である。
【図７】 ２４００ｄｐｉ，５１２発光点をもつ発光サイリスタアレイにおいて、ゲート配線の
数Ｍを変化させた場合のチップの短辺長を計算した結果を示す図である。
【図８】 駆動ＩＣの回路の一例を示す図である。
【図９】 ６００ｄｐｉ／１２８発光点／４ゲート配線の発光サイリスタアレイと駆動Ｉ
Ｃのボンディングワイヤによる接続例を示す図である。
【図１０】 駆動ＩＣの回路の他の例を示す図である。
【図１１】 ６００ｄｐｉ／１２８発光点／４ゲート配線の発光サイリスタアレイと駆動Ｉ
Ｃのボンディングワイヤによる接続例を示す図である。
【図１２】 図１１の発光サイリスタアレイおよび駆動ＩＣを示す図である。
【図１３】 ６００ｄｐｉ／１２８発光点／４ゲート配線の発光サイリスタアレイと駆動Ｉ
Ｃのボンディングワイヤによる接続例を示す図である。
【図１４】 図１３の発光サイリスタアレイおよび駆動ＩＣを示す図である。
【図１５】 ９００ｄｐｉ／１９２発光点／６ゲート配線の発光サイリスタアレイと駆動Ｉ
Ｃのボンディングワイヤによる接続例を示す図である。
【図１６】 １２００ｄｐｉ／２５６発光点／８ゲート配線の発光サイリスタアレイと駆動
ＩＣのボンディングワイヤによる接続例を示す図である。
【図１７】 発光サイリスタアレイの図１に対応する他の実施例を示す図である。
【符号の説明】
１０ ボンディングパッド
２０ 発光サイリスタ
２１ ｎ型基板
２２ ｎ型半導体層
２３ ｐ型半導体層
２４ ｎ型半導体層
２５ ｐ型半導体層
２６ アノード電極
２７ ゲート電極
３０ ゲート配線
４０ ゲート配線駆動回路
５０ アノード駆動回路
６０ アノード駆動回路
６００，６０１，６０２ 駆動ＩＣ
７００，７３０ 発光サイリスタアレイ

Claims (4)

  1. Ｎ個（Ｎは２以上の整数）の３端子発光サイリスタが一列に配列された発光サイリスタアレイの駆動回路であって、
    前記発光サイリスタアレイは、ボンディングパッドがチップの長辺と平行に一列に並び、
    前記Ｎ個の３端子発光サイリスタのカソードまたはアノードを共通電極とし、Ｍ本（Ｍは２以上の整数）のゲート配線を有し、ｋ番目の発光サイリスタのゲートをｉ＝｛（ｋ−１） ＭＯＤ Ｍ｝＋１番目のゲート配線に接続し、
    共通電極ではないアノードまたはカソードを、ｊ＝｛（ｋ−１）／Ｍ｝＋１番目のアノード端子Ａｊまたはカソード端子Ｋｊに接続し、
    前記ゲート配線数Ｍが、
    Ｌ／（（Ｎ／Ｍ）＋Ｍ）＞７５μｍ（Ｌ：チップ長辺長）
    を満足するとともに、
    前記駆動回路は、４、６、８個のゲート選択信号端子をもつことを特徴とする発光サイリスタアレイの駆動回路。
  2. ４、６、８個のゲート選択信号端子を有し、前記ゲート選択信号端子のうち１個の端子に「選択」信号を、他の端子に「非選択」信号を出力し、前記「選択」信号を出力する端子を順次切り替える回路を持つことを特徴とする請求項１記載の発光サイリスタアレイの駆動回路。
  3. 前記順次切り替える回路の状態を外部信号により、初期化できることを特徴とする請求項２記載の発光サイリスタアレイの駆動回路。
  4. 前記順次切り替える回路にシリアル入力パラレル出力のシフトレジスタを用いることを特徴とする請求項２または３に記載の発光サイリスタアレイの駆動回路。
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