JP2003069078A

JP2003069078A - 発光素子および光プリントヘッド

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Publication number: JP2003069078A
Application number: JP2001251822A
Authority: JP
Inventors: Mitsuhiro Bizen; 充弘尾前
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 2001-08-22
Filing date: 2001-08-22
Publication date: 2003-03-07

Abstract

(57)【要約】【課題】細幅化ができ、グランド用電極の配線が容易
な、小型の駆動用ＩＣを使える、発光素子および光プリ
ントヘッドを提供する。【解決手段】ｎ個の個別電極２８と、ｍ個の共通電極
２７と、これらによって選択される多数の発光サイリス
タ２６とを備え、複数個ずつの発光サイリスタ２６のア
ノード又はカソードが共通して各個別電極２８に接続さ
れ、各発光サイリスタ２６のゲートが各共通電極２７に
接続される、構成とした。前記発光素子の裏面に裏面電
極を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発光素子および光
プリントヘッドに関する。

【０００２】

【従来の技術】従来、この種の発光素子は例えば、特開
平６−１６３９８０号公報に示されている。この公報に
よると、発光素子上の複数の発光ダイオードを複数ｍの
群に分け、群毎の発光部に接続する様に、ｍ本の共通電
極を設けている。そして、異なる群に属するｍ個の発光
ダイオードに接続した個別電極をｎ個設けることにより
ｍ×ｎ個の発光ダイオードを設けている。ｍ本の共通電
極を時分割的に選択している。

【０００３】

【発明が解決しようとする課題】上記発光素子に於て、
分割数を増やすと、共通電極の数ｍが多くなる。また、
共通電極には、大電流が流れるため、電極幅を、ある程
度広くする必要が有る。そのため、共通電極の占めるス
ペースが大きくなり、発光素子が細幅化できない第１の
欠点が有る。

【０００４】また、上述の様に、発光ダイオードのカソ
ードに共通電極を設けているので、発光素子の裏面にグ
ランド用電極を設ける事ができない。そのため、グラン
ド用電極（即ち、共通電極）の配線が複雑となる、第２
の欠点が有る。

【０００５】更に、上記共通電極等を駆動する駆動用Ｉ
Ｃに於て、上述の様に、共通電極に大電流が流れるの
で、駆動用ＩＣは大型化し、コストが高くなる第３の欠
点が有る。

【０００６】そこで、本発明はこの様な従来の欠点を考
慮し、細幅化ができ、グランド用電極の配線が容易な、
小型の駆動用ＩＣを使える、発光素子および光プリント
ヘッドを提供する。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、ｎ個の個別電極と、ｍ個の
共通電極と、これらによって選択される多数の発光サイ
リスタとを備え、複数個ずつの発光サイリスタのアノー
ド又はカソードが共通して各個別電極に接続され、各発
光サイリスタのゲートが各共通電極に接続される。

【０００８】請求項２の本発明では、ｎ個の個別電極
と、ｍ個の共通電極と、これらによって選択される多数
の発光サイリスタとを備え、複数個ずつの発光サイリス
タのゲートが共通して各個別電極に接続され、各発光サ
イリスタのアノード又はカソードが各共通電極に接続さ
れる。

【０００９】請求項３の本発明では、前記発光素子の裏
面に裏面電極を設け、各発光サイリスタのカソード又は
アノードを前記裏面電極と同電位にした。

【００１０】請求項４の本発明では、前記共通電極およ
び前記個別電極を、前記発光素子の表面に設けた。

【００１１】請求項５の本発明では、隣接する前記個別
電極を複数個のグループ化を行い、前記グループ内の複
数のゲートを、それぞれ異なる群に分割した。

【００１２】請求項６の本発明では、隣接する前記個別
電極を複数個のグループ化を行い、前記グループ内の複
数のアノードまたはカソードを、それぞれ異なる群に分
割した。

【００１３】請求項７の本発明では、アノード又はカソ
ードが共通して接続されるのは、ｍ個ずつの発光サイリ
スタであり、前記ゲートは、ｍ個の異なる共通電極に接
続される。

【００１４】請求項８の本発明では、ゲートが共通して
接続されるのは、ｍ個ずつの発光サイリスタであり、前
記アノード又はカソードは、ｍ個の異なる共通電極に接
続される。

【００１５】請求項９の本発明では、前記発光サイリス
タはｎ×ｍ個の発光部を有する。

【００１６】請求項１０の本発明では、前記発光部は、
ｍ回に時分割して点灯する様に、構成されている。

【００１７】請求項１１の本発明では、前記個別電極と
前記共通電極は、前記発光サイリスタの発光部の両側に
区分けして配置されている。

【００１８】請求項１２の本発明では、前記ｎ個の個別
電極および前記ｍ個の共通電極に各々接続される、複数
の出力端子および複数の選択用端子を有する駆動用ＩＣ
を設け、請求項１から請求項１１のいずれかに記載の発
光素子を設けた。

【００１９】請求項１３の本発明では、前記駆動用ＩＣ
は、第１駆動部と第２駆動部を有し前記第１駆動部は前
記出力端子に対し、ｎ個の駆動信号を出力し、前記第２
駆動部は前記選択用端子に対し、ｍ個のゲート電圧を出
力する。

【００２０】請求項１４の本発明では、前記駆動用ＩＣ
は、入力端子を介して順次送られてくるｎ×ｍのデータ
信号を記憶するデータ信号記憶回路を有する。

【００２１】請求項１５の本発明では、前記駆動用ＩＣ
は、タイミング制御回路を有し、前記第１駆動部は、ｎ
個の出力端子に対し、ｎ個の駆動信号を出力し、前記第
２駆動部は、ｍ個の選択用端子を、ｍ種類の分割タイミ
ング信号に基づいて順次切り替える。

【００２２】請求項１６の本発明では、複数の群ｍを選
択するための選択用端子で構成した端子部と同一の端子
部を複数組設け、前記複数組の端子部を各々駆動する複
数組の駆動回路を設けた。

【００２３】請求項１７の本発明では、前記駆動用ＩＣ
は、ｎ×ｍ個の発光サイリスタの各光量を補正するため
の補正データ記憶回路を有する。

【００２４】請求項１８の本発明では、前記発光素子
は、１つの前記駆動用ＩＣに対して複数（ｐ）個設けら
れ、その数ｐ個は、前記発光素子の共通電極の数ｍ個
と、前記駆動用ＩＣの選択用端子の数Ｍ個とにより、定
められる。

【００２５】請求項１９の本発明では、複数の群ｍを選
択するための選択用端子で構成した端子部と同一の端子
部を複数組設け、前記複数組の端子部を駆動する１つの
駆動回路を設けた。

【００２６】請求項２０の本発明では、前記発光素子お
よび前記駆動用ＩＣが載置される基板に於て配線部を設
け、前記配線部により、前記駆動用ＩＣにまたがって、
前記各駆動用ＩＣを構成する前記各第２駆動部を共通配
線とした。

【００２７】請求項２１の本発明では、前記発光素子と
前記駆動用ＩＣを、１対１の関係で配列した。

【００２８】請求項２２の本発明では、前記発光素子の
個別電極と、前記駆動用ＩＣの出力端子は直接に接続さ
れ、前記発光素子の共通電極と、前記駆動用ＩＣの選択
用端子は直接に接続された。

【００２９】請求項２３の本発明では、前記発光素子お
よび前記駆動用ＩＣが載置される基板に於て配線パター
ンを設け、前記発光素子の個別電極と、前記駆動用ＩＣ
の出力端子は直接に接続され、前記発光素子の共通電極
と、前記駆動用ＩＣの選択用端子は、前記配線パターン
を介して接続される。

【００３０】

【発明の実施の形態】以下、図１ないし図５に従い、本
発明の実施の形態１に係る発光素子２２および光プリン
トヘッド２０を説明する。図１は、光プリントヘッド２
０に用いられる駆動用ＩＣ１のブロック図、図２は図１
の要部詳細図、図３は光プリントヘッド２０の要部平面
図である。図４は光プリントヘッド２０の回路図、図５
は図４の要部詳細図である。

【００３１】駆動用ＩＣ１は、図１に示す様に、素子駆
動用（後述する個別電極２８用）の複数個（ｎ）の出力
端子ＤＯで構成された個別端子部と、各出力端子ＤＯと
接続され、これらに対して駆動信号としての所定の電流
出力を与える第１駆動部２と複数の群（ｍ）を選択する
ための複数（ｍ）の選択用端子ＣＤを１組とした端子部
３１を複数（ｇ）組備える共通端子部と、各出力端子Ｃ
Ｄと接続され、これらを選択的に所定の電源電位、例え
ばゲート電圧ＶＳＳに切り替える第２駆動部３を備えて
いる。以下、ｎ＝９６、ｍ＝４、ｇ＝３の場合を例にと
って説明するが本発明はこれに限定されるものではな
い。

【００３２】第１駆動部２は、複数（ｒ）のデータ入力
端子ＳＩ１〜ＳＩ４を介して順次与えられるシリアル入
力データ信号を一時的に記憶するデータ信号記憶回路４
と、このデータ信号記憶回路４から出力されたデータ信
号に基づき上記各出力端子ＤＯ１〜ＤＯ９６に駆動信号
を出力する駆動回路５と、この駆動回路５に定電流を供
給する電流供給回路６と、この第１駆動部２並びに第２
駆動部３の各部に所定のタイミング信号を供給するタイ
ミング制御回路７とを備えている。

【００３３】データ信号記憶回路４は、データ入力端子
ＳＩ１〜ＳＩ４からシリアルに入力されるデータ信号を
クロック信号ＣＬＫ１に同期して取り込み、データ出力
端子ＳＯ１〜ＳＯ４からシリアル出力するｎ×ｍ（３８
４）ビット構成の多入力シフトレジスタ８と、このシフ
トレジスタ８に取り込まれたデータ信号を、ロード信号
ＬＯＡＤ１に基づいて、ｎ×ｍ（３８４）ビット単位に
並列に取り込むｎ×ｍ（３８４）ビット構成のラッチ回
路９とを備えている。シフトレジスタ８から並列に出力
されるｎ×ｍ（３８４）個のデータ信号はラッチ回路９
を介さないで記憶回路１０に供給することもできるよう
にしている。

【００３４】尚、データ信号を複数ビットで構成する場
合などにおいては、それに応じてシフトレジスタ８やラ
ッチ回路９等の構成を変更することもでき、例えば、シ
フトレジスタ８をアドレス指定方式のメモリで構成する
こともできる。

【００３５】駆動回路５は、ラッチ回路９が出力するｎ
×ｍ（３８４）個のデータ信号からｎ個単位にデータ信
号を順次選択して出力する第１の選択回路１１Ａと、こ
の第１の選択回路１１Ａの出力に基づいて前記出力端子
ＤＯ１〜ＤＯ９６を介して一定の電流を出力するｎ（９
６）ビット構成の第１のドライブ回路１２Ａを基本的な
構成として備えている。駆動回路５は、この基本構成に
加えて、必要に応じてデータ補正に対応するための補正
データをｎ×ｍ（３８４）個記憶するための補正データ
記憶回路１０と、この補正データ記憶回路１０から出力
されるｎ×ｍ（３８４）個の補正データ信号から、ｎ個
単位に補正データ信号を順次選択して出力する補正デー
タ用の第２の選択回路１１Ｂと、この補正データ用の選
択回路１１Ｂの出力に基づいて増加減した電流値の出力
を前記出力端子ＤＯ１〜ＤＯ９６を介して駆動信号とし
て出力するｎ（９６）ビット構成の補正用の第２のドラ
イブ回路１２Ｂを備えることができる。

【００３６】この様に、駆動用ＩＣは、ｎ×ｍ個の発光
サイリスタ（後述）の各光量を補正するための、補正デ
ータ記憶回路１０を有している。

【００３７】記憶回路１０は、複数（Ｓ）ビット（例え
ば３ビット構成）で構成される補正データを、データ信
号に対応してｎ×ｍ（３８４）個記憶することができる
ように、例えばＳ×ｎ×ｍビット構成のラッチ回路で構
成することができる。そして各補正データ記憶回路１０
に対する補正データの書き込みは、シフトレジスタ８か
ら並列に供給されるｎ×ｍ個単位の信号に基づいて行わ
れるようになっている。

【００３８】補正データ記憶回路１０の書き込みは、前
もって行うことができる。すなわち記憶回路１０のみを
書き込み状態としてシフトレジスタ８を介して補正デー
タの各ビットを記憶する作業を複数（Ｓ＝３）回繰り返
すことによって行うことができる。

【００３９】ドライブ回路１２は、図２に示すように、
１つの出力端子ＤＯに対してそれぞれ電流出力が異なる
４つの電流増幅器１２ａ〜１２ｄを１組として、それを
出力端子ＤＯと同数備えて構成されている。電流供給回
路６から電流が供給される４つの電流増幅器１２ａ〜１
２ｄは、個々にその作業状態を制御することによって合
計出力電流を４ｍＡをベースとして３〜５ｍＡ程度の範
囲で変更できるようにしている。

【００４０】選択回路１１は、時分割駆動を行うために
前記ラッチ回路９や補正データ記憶回路１０に記憶され
たｎ×ｍ個分のデータや補正データを、ｎ個単位に選択
してｍ回取り出すための回路で、複数の論理ゲート回路
によって構成されている。この選択回路１１は、タイミ
ング制御回路７の一部を構成する分割タイミング信号発
生回路１４によってゲートの開閉が制御される。

【００４１】この分割タイミング信号発生回路１４は、
時分割のタイミング（前記選択回路の選択タイミング）
を規定するように外部から供給される制御信号の１つで
ある外部信号ＤＩＶＳＥＬ１、２に基づいて、分割タイ
ミング信号（ＤＩＶ１〜４）を生成するための回路で、
論理ゲート回路を組み合せて構成することができる。こ
のように、分割タイミング発生回路１４は、少数の外部
信号ＤＩＶＳＥＬ１、２に基づいて４つの分割タイミン
グ信号（ＤＩＶ１〜４）を生成するので、外部と接続す
る制御信号の端子の数を削減してＩＣの小型化を図るこ
とができるとともに、ワイヤボンド配線などの外部配線
数を削減することができる。

【００４２】次に、図２を参照して１つの出力端子ＤＯ
１を中心にデータの流れについて説明する。ラッチ回路
９に記憶された１つのＩＣ分のデータ（３８４個のオン
／オフデータ）は、分割タイミング信号ＤＩＶ１〜４が
順次Ｈレベルに切り替わることによって、その分割タイ
ミング信号ＤＩＶ１〜４と接続されたアンドゲート回路
のみが開く結果、その間に選択的に出力される。図２に
示す例では、１つのＩＣ内部の１から４番目のデータが
順次ドライブ回路１２の駆動に用いられる。

【００４３】また、補正データ記憶回路１０に記憶され
た３ビット構成の補正データも同様に、分割タイミング
信号ＤＩＶ１〜４が順次Ｈレベルに切り替わることによ
って３個一組のアンドゲート回路が開く結果、その間に
選択的に出力される。補正データ記憶回路１０の出力
は、ドライブ回路１２に供給され、３つの電流増幅器１
２ｂ〜１２ｄを選択的に動作させる。

【００４４】次に、第２駆動部３について説明する。第
２駆動部３は、端子部３１を構成する１組の出力端子Ｃ
Ｄ１〜ＣＤ４の内の１つを選択的に所定電位、この例で
はゲート電圧ＶＳＳに切り替えるための回路で、前記分
割タイミング信号ＤＩＶ１〜４に同期したタイミングを
ゲート電圧制御回路３２に与えることによって、出力端
子ＣＤ１〜ＣＤ４の出力状態を切り替える構成としてい
る。各ゲート電圧制御回路３２は、端子部３１と１対１
の対応関係で設けられており、各端子部３１の同一の出
力端子ＣＤを同時に選択する構成としている。尚、各ゲ
ート電圧制御回路３２は分割タイミング信号ＤＩＶ１〜
４以外にも、前記選択回路１１の選択タイミングに同期
した他の信号を用いて出力端子ＣＤ１〜ＣＤ４を切り変
える構成とすることもできる。

【００４５】図３は、上記の駆動用ＩＣ１を備えて構成
した光プリントヘッド２０の一例を示す要部平面図であ
る。この光プリントヘッド２０は、絶縁性の長尺基板２
１の上に複数、例えばＬ＝２０個の発光素子２２を一列
に配列し、この発光素子２２の片側に隣接させて駆動用
ＩＣ１を発光素子２２と１対１で対応させて一列に配列
している。この例では、駆動用ＩＣ１を発光素子２２の
片側に配列しているが駆動用ＩＣ１を発光素子２２の両
側に配列する場合は、発光素子２２と駆動用ＩＣ１を１
対２の対応関係で配列すれば良い。発光素子２２と駆動
用ＩＣ１間には両者を接続するための配線２３が施され
る。

【００４６】配線２３としては、金線等のワイヤボンド
線による直接接続構造、中継用のパターンを介在したワ
イヤボンド線による間接的接続構造を用いることができ
るが高密度のフレキシブル配線を異方性導電接着剤を用
いて接続する構造を用いることもできる。図３に於て、
発光素子２２の個別電極２８と、駆動用ＩＣ１の出力端
子ＤＯは直接に接続され、発光素子２２の共通電極２７
−１〜２７−４は、駆動用ＩＣ１の選択用端子ＣＤ１〜
ＣＤ４に直接に接続されている。

【００４７】また、発光素子２２と駆動用ＩＣ１が載置
される基板２１に於て、配線パターン（図示せず）が設
けられる。発光素子２２の個別電極２８と、駆動用ＩＣ
１の出力端子ＤＯは直接に接続される。発光素子２２の
共通電極２７−１〜２７−４は、前記配線パターンを介
して、駆動用ＩＣ１の選択用端子ＣＤ１〜ＣＤ４に接続
されても良い。

【００４８】基板２１の上には、信号用、電力供給用の
複数本の配線パターン２４を発光素子２２の配列方向に
沿って延びるように形成している。駆動用ＩＣ１と配線
パターン２４の間には、前記配線２３と同様の配線部２
５を設けている。この様に、発光素子２２および駆動用
ＩＣ１が載置される基板２１に於て、配線部２５が設け
られている。この配線部２５により、駆動用ＩＣ１、１
にまたがって、各駆動用ＩＣ１を構成する各第２駆動部
３を共通配線としている。

【００４９】発光素子２２は、その上面に複数（ｍ×ｎ
＝３８４）個の発光サイリスタ２６をその長手方向に沿
って一列に例えば１２００ＤＰＩ（Ｄｏｔ／Ｉｎｃｈ）
の密度（解像度）で配列している。発光サイリスタ２６
は例えば、逆阻止三端子サイリスタであり、ｐｎｐｎ構
造を持ち、アノードと、カソードと、ゲートを有してい
る。アノードに所定の電圧が加わり、カソードが接地さ
れ、ゲートに所定のゲート電圧が加わると、発光サイリ
スタ２６は点灯する様に、構成されている。

【００５０】そして、この複数の発光サイリスタ２６
は、時分割駆動できるようにそれぞれが独立して形成さ
れており、群単位に時分割駆動できるように、複数ｍの
群に区分けしている。この例では、発光サイリスタ２６
の１、５、９番目を第１の群、２、６、１０番目を第２
の群というように、発光サイリスタ２６の配置順序を示
す番号を４で割った場合の余りの数に基づいて４つの群
に区分けした場合を例示している。

【００５１】そして、図４と図５に示す様に、発光素子
２２は、第１の群に属する発光サイリスタ２６のゲート
に共通に接続した共通電極２７−１と、第２の群に属す
る発光サイリスタ２６のゲートに共通に接続した共通電
極２７−２、共通電極２７−３、並びに共通電極２７−
４の４本（Ｍ＝４）の共通電極２７を発光素子の長手方
向に沿って設けるとともに、異なる群に属する発光サイ
リスタ２６、この例では隣接する４つの発光サイリスタ
２６のアノードに接続した９６個（Ｎ＝９６）の個別電
極２８を同方向に配列して設けている。また必要に応じ
て、異なる群に属する発光サイリスタ２６、この例では
隣接する４つの発光サイリスタのカソードに接続した９
６個（Ｎ＝９６）の個別電極２８を同方向に配列しても
良い。

【００５２】駆動用ＩＣ１は、図３に示すように、発光
素子２２と対向する辺に複数の出力端子ＤＯと、複数の
選択用端子ＣＤを配置している。選択用端子ＣＤは、選
択用端子ＣＤ１〜ＣＤ４を１組とする端子部３１を両端
と中央部の３個所に分散して配置している。出力端子Ｄ
Ｏは、端子部３１の間に出力端子ＤＯを半数ずつに区分
けして配置している。各端子部３１は、その選択用端子
ＣＤ１〜ＣＤ４を、発光素子２２の共通電極２７−１〜
２７−４にワイヤボンド線を用いて接続している。

【００５３】このように、駆動用ＩＣ１の選択用端子Ｃ
Ｄ１〜ＣＤ４と発光素子２２の共通電極２７−１〜２７
−４間の接続を複数（ｇ）個所、この例では３個所で行
うので、共通電極を介して駆動用ＩＣ１に流れる電流を
分散、この例では３個所に分散することができる。この
ように電流を分散してその電流値を約１／３に低減する
ため、駆動用ＩＣ１の内部抵抗、特にゲート電圧制御回
路３２の内部抵抗に起因する電圧降下量の削減を図るこ
とができ、発光サイリスタ２６に加わる電圧が発光数の
変動とともに変動する率を抑制して発光量の変動を抑制
することができる。

【００５４】また、発光素子２２内部の共通電極２７の
配線距離を短縮して配線抵抗を低減することにより、共
通電極２７へのワイヤボンド点からの距離に応じた光量
低下を抑制することができる。よって、光量変動を抑制
した光プリントヘッドを提供することができる。

【００５５】上述した様に、駆動用ＩＣ１を構成する第
１駆動部２は、ｎ個の出力端子ＤＯ１〜ＤＯ９６に対
し、ｎ個の駆動信号を出力する。また、第２駆動部３
は、ｍ個の選択用端子ＣＤ１〜ＣＤ４を、ｍ種類の分割
タイミング信号に基づいて、順次切り替える。

【００５６】更に、駆動用ＩＣ１に於て、複数の群ｍを
選択するための選択用端子ＣＤ１〜ＣＤ４で構成した端
子部３１と同一の端子部３１、３１が、複数組設けられ
ている。そして、この複数組の端子部３１、３１、３１
を各々駆動する複数組の駆動回路（ゲート電圧制御回
路）３２、３２、３２が設けられている。

【００５７】また、発光素子２２の裏面に裏面電極（図
示せず）が設けられ、各発光サイリスタ２６のカソード
は、この裏面電極と同電位に設けられている。なお、各
発光サイリスタ２６のカソードが駆動用ＩＣ１の出力端
子ＤＯに接続される場合は、各発光サイリスタ２６のア
ノードは、上記裏面電極と同電位に設けられる。

【００５８】更に、発光素子２２に設けられた共通電極
２７−１〜２７−４と、個別電極２８は、発光素子２２
の表面に設けられている。

【００５９】また、発光素子２２を構成する発光サイリ
スタ２６は、合計ｎ×ｍ個の発光部を有している。そし
て、上記発光部は、ｍ回に時分割して点灯する様に、構
成されている。なお、発光素子２２はＬ個（２０個）で
あるので、光プリントヘッド２０全体の発光サイリスタ
２６による発光部の数は、Ｌ×ｍ×ｎ＝２０×４×９６
＝７６８０個となる。

【００６０】次に、上記駆動用ＩＣ１の動作を含めた上
記光プリントヘッド２０の動作について、以下簡単に説
明する。尚、記憶回路１０に記憶すべき補正データは、
発光素子２２の各発光サイリスタ２６の光量を均一にす
るために、各発光サイリスタ２６に対応して予め求めた
光量補正データが用いられ、これらのデータは、既に記
憶回路１０に記憶されているものとする。

【００６１】２０番目の駆動用ＩＣ１のデータ入力端子
ＳＩ１〜ＳＩ４にデータ信号（７６８０個）がｒ個単位
に順次与えられ、これがクロック信号ＣＬＫ１に同期し
て順次各駆動用ＩＣ１の多入力シフトレジスタ８に取り
込まれる。ここで、各データ入力端子ＳＩ１〜ＳＩ４に
与えられるデータ信号は、入力端子ＳＩ１に１、５、９
番目のデータ、入力端子ＳＩ２に２、６、１０番目のデ
ータというように、予め発光素子の４つの群に対応した
形態に振り分けられて入力される。

【００６２】１つの駆動用ＩＣ１のシフトレジスタ８へ
の入力が終わると、その出力端子ＳＯ１〜４を介して、
隣りに位置する駆動用ＩＣ１のシフトレジスタ８にデー
タ信号が与えられる。このように、データ信号を多入力
するので、１入力の場合に比べてデータ入力の時間を大
幅に短縮することができる。

【００６３】１ライン分のデータ入力が終了すると、ロ
ード信号ＬＯＡＤ１が、所定時間Ｈレベルに保持され、
各ＩＣ１のシフトレジスタ８に保持されたｎ×ｍ個のデ
ータ信号の取り込みが行われる。この時、ロード信号Ｌ
ＯＡＤ１の立ち下がり時点でラッチ回路９が選択（ラッ
チ）されるので、シフトレジスタ８に取り込まれたｎ×
ｍ個のデータ信号がラッチ回路９に一斉に入力されて記
憶される。

【００６４】ロード信号ＬＯＡＤ１がＨレベルからＬレ
ベルに切り替わった直後に、外部信号ＤＩＶＳＥＬ１、
２が共にＬレベルに保持され、分割タイミング発生回路
１４が出力する分割タイミング信号のＤＩＶ１のみがＬ
レベルからＨレベルに切り替わる。その直後に発光のタ
イミングを示す外部ストローブ信号（反転ＳＴＢ）がＨ
レベルから所定期間Ｌレベルに保持され、その間に発光
素子２２の選択的な発光が行われる。

【００６５】外部信号ＤＩＶＳＥＬ１、２の組み合わせ
を変更することにより、分割タイミング信号のＤＩＶ２
のみをＨレベルに切り替えることができ、同様に順次Ｄ
ＩＶ３、ＤＩＶ４のみをＨレベルに切り替えることがで
きる。

【００６６】この分割タイミングＤＩＶ１〜４の切り替
わりによって、選択回路１１がラッチ回路９や記憶回路
１０から選択して出力するデータ信号の位置が順次切り
替わる。例えば分割タイミングＤＩＶ１によって、１番
目、５番目、…７６７７番目のデータが選択され、分割
タイミングＤＩＶ２によって、２番目、６番目、…７６
７８番目のデータが選択される。

【００６７】これらのデータ（必要に応じて３ビットの
補正データが付加される）がドライブ回路１２に与えら
れる。ドライブ回路１２は、データ信号やそれに付加さ
れた補正データに基づいて、４つの電流増幅器１２ａ〜
１２ｄを選択的に作動させてその出力電流を出力端子Ｄ
Ｏを介して、発光素子２２の各個別電極２８に供給す
る。

【００６８】全ての発光素子２２の個別電極２８にデー
タ信号や補正データに応じた電流が供給可能な状態とな
るが、４分の１の発光サイリスタ２６のゲートのみが共
通電極２７を介して接地されているので、この例では４
個置きの発光サイリスタ２６のみがストローブ信号（反
転ＳＴＢ）のＬレベル期間に選択的に発光する。ここ
で、第２の駆動部３が、図１に示すように、複数の端子
部３１に対応して駆動回路３２を備えることにより、駆
動回路３２に流れる電流値を低減し、内部抵抗に起因す
る不必要な電圧降下を低減することができる。

【００６９】更に、駆動回路３２が出力するのはゲート
電圧であり、発光サイリスタ２６を駆動する電流に比
べ、非常に少ない電流を供給すれば良い。従って、この
ゲート電圧が流れる共通電極２７−１〜２７−４は、少
ない電流が流れるので、電極を細幅化する事ができる。
また、第２駆動部３が複数組の端子部３１を備え、それ
を分散して配置しているので、ＩＣ内部の配線抵抗を低
減することができる。同様に、発光素子２２もパット電
極部を複数箇所に分散して配置しているので、発光素子
内部の配線経路及び抵抗を低減することができる。

【００７０】上記のような、４分の１ずつの切り替えに
よる時分割駆動によって１ライン分の選択的な発光を行
い、これを順次繰り返すことによって、１画面分の露光
を行うことができる。

【００７１】上記のように、素子内時分割駆動に対応し
た発光素子２２を駆動するための各駆動用ＩＣ１が、群
を単位とするタイミングに同期して動作する第２駆動部
３を内蔵し、この駆動用ＩＣ１によって対応した発光素
子２２の時分割駆動を行う構成としているので、負荷の
分散を図ることができる。

【００７２】よって、時分割駆動を行うための第２駆動
部３に加わる最大負荷は、対応する発光素子２２の１つ
の群に属する発光サイリスタ２６の数に基づき決定でき
る。その結果として、従来のダイナミック駆動方式のよ
うに時分割駆動用（共通電極選択用）の専用ＩＣを用い
て全ての発光素子を対象とした時分割駆動を行う場合に
比べて、時分割駆動用の回路に加わる負荷を大幅に低減
することができる。

【００７３】そして、駆動用ＩＣ１の第２駆動部３は、
小電流を制御することができる小型回路で構成すること
ができ、駆動用ＩＣ１を従来のスタテック方式用のＩＣ
と同等の形状で構成することができるので、全体的な回
路構成の小型化を達成することができる。

【００７４】次に、図６に従い、本発明の実施の形態２
に係る光プリントヘッド２０ａを説明する。図６は、こ
の光プリントヘッド２０ａに用いられる駆動用ＩＣ１ａ
のブロック図である。

【００７５】図６に於て、駆動回路３２ａは、複数の端
子部３１、３１、３１に共通に接続されている。その他
の構成は、図１ないし図５に示した光プリントヘッド２
０と同じである。

【００７６】駆動用ＩＣ１ａは、駆動回路（ゲート電圧
制御回路）３２ａを、駆動用ＩＣ１ａの長手方向の中央
部に配置している。その結果、駆動用ＩＣ１の一方の端
に配置する場合に比べ、内部配線長を半分程度に短縮で
きるので、内部配線抵抗に起因する光量ばらつきを低減
する事ができる。

【００７７】上記構成の特徴をまとめる。複数の群ｍを
選択するための選択用端子ＣＤ１〜ＣＤ４で構成した端
子部３１と同一の端子部３１、３１が複数組設けられ
る。複数組の端子部３１、３１、３１を駆動する１つの
駆動回路３２ａが設けられる。

【００７８】次に、図７ないし図９に従い、本発明の実
施の形態３に係る光プリントヘッド２０ｂを説明する。
図７は光プリントヘッド２０ｂの平面図、図８は図７の
要部詳細図、図９（ａ）は発光素子２２ａの平面図、図
９（ｂ）は発光素子２２ａの正面図である。

【００７９】この光プリントヘッド２０ｂは、絶縁性基
板２１の上に複数（この例ではＬ＝２０個）の発光素子
２２ａを一列に配列し、この発光素子２２ａの片側に、
発光素子２２ａの数よりも少数の駆動用ＩＣ１ｂを一列
に配列している。駆動用ＩＣ１ｂは、所定数ｐ（この例
では５個）の発光素子２２ａに１つの割合で配置し、こ
れら駆動用ＩＣ１ｂとそれに対応したｐ個の発光素子２
２ａが１つのブロック（ｂ）をつくる。そして、このブ
ロックが基板２１の長手方向に沿って複数（この例では
ｂ＝４）ブロック配列されて光プリントヘッド２０を構
成する。

【００８０】発光素子２２ａと駆動用ＩＣ１ｂ間には、
両者を接続するための配線２３が施される。配線２３
は、駆動用ＩＣ１ｂの出力端子ＤＯ１〜ＤＯ４８に一端
を接続し、他端を同一ブロック内の各発光素子２２ａの
個別電極に共通接続するマルチプレクス用の第１の配線
２３−１と、駆動用ＩＣ１ｂの群選択用の出力端子ＣＤ
１〜ＣＤ４０に一端を接続し、他端を同一ブロック内の
各発光素子２２ａの共通電極に選択的に接続する第２の
配線２３−２によって構成している。第１の配線２３−
１は、基板２１に多層配線したマルチプレクス用の配線
パターンと、このパターンと駆動用ＩＣ１ｂ間並びに発
光素子２２ａ間を接続するワイヤボンド線とで構成して
いる。第２の配線２３−２も、基板２１に多層配線した
配線パターンと、このパターンと駆動用ＩＣ１ｂ間並び
に発光素子２２ａ間を接続するワイヤボンド線とで構成
している。

【００８１】第１の配線２３−１及び第２の配線２３−
２の配線パターンの発光素子２２ａの配列長と同じ程度
の長さを持つ配線は、発光素子２２ａの列の両側に区分
けして別々に配置している。このようにすることによ
り、後述する複数個の発光素子２２ａとのワイヤボンド
配線を行い易くすることができる。

【００８２】発光素子２２ａの列の両側に区分けして別
々に基板２１に配置した配線２３のパターンは、第１の
配線２３−１よりも第２の配線２３−２の方が配線数は
少ないが、１本当たりのパターン幅とその間隔が第２の
配線２３−２の方が広いので第２の配線２３−２側のパ
ターンの総幅が第１の配線２３−１側よりも広くなって
いる。このように、駆動用ＩＣ１ｂと発光素子２２ａ間
を接続するとともに、発光素子２２ａの両側に区分けし
て配置された配線２３−１、２３−２のパターンについ
て、総幅の広い方を一方の側に、狭い方を駆動用ＩＣ１
ｂと共に他方に配置しているので、発光素子２２ａを基
板２１の幅方向の中央寄りに配置することができる。発
光素子２２ａの列を基板２１の幅方向の中央寄りに配置
することにより、発光素子２２ａの配列直線性（特に、
基板２１に硝子エポキシ製のものを用いた場合）を高め
ることができるなど、光学的特性を向上させることがで
きる。

【００８３】基板２１は、硝子エポキシ製の基板の他
に、セラミック製、絶縁金属製の基板等を用いることが
できるが、この例では、多層配線化、長尺化が容易で、
しかも低価格な硝子エポキシ製の基板を用いている。硝
子エポキシ製、セラミック製、金属製の何れの基板を用
いても、現状でも同一面上に１５０ＤＰＩ程度の微細配
線を形成するのが限界である。尚、配線２３としては、
基板２１の多層配線と金線等のワイヤボンド線との組み
合わせの他に、高密度のフレキシブル配線を異方性導電
接着剤を用いて接続する構造等を用いることもできる。

【００８４】基板２１の上には、前記配線２３とは別
に、信号用、電力供給用の複数本の配線パターン２４を
発光素子２２ａの配列方向に沿って延びる様に形成して
いる。この配線の中には、隣接する駆動用ＩＣ１ｂの端
子間でデータ信号等の授受を行うためのカスケード接続
用配線を備えている。また、駆動用ＩＣ１ｂと配線パタ
ーン２４の間には、金線で構成したワイヤボンド配線２
５を設けている。

【００８５】発光素子２２ａは、その上面に複数（ｍ×
ｎ＝３８４）個の発光サイリスタ２６を、その長手方向
に沿って１２００ＤＰＩ程度の配列密度で配列してい
る。そして、この複数の発光サイリスタ２６は、時分割
駆動できるようにそれぞれが独立して形成されており、
ｎ個の発光サイリスタ２６からなる群を単位に駆動でき
るように、複数（ｍ）の群に区分けしている。この例で
は、発光サイリスタ２６の１、９、１７番目を第１の
群、２、１０、１８番目を第２の群というように、発光
サイリスタ２６の配置順序を示す番号を分割数ｍ（８）
で割った場合の余りの数に基づいて８つの群に区分けし
た場合を例示している。この様に、隣接する個別電極２
８、２８を複数個のグループ化を行い、このグループ内
の複数のゲートを、それぞれ異なる群に分割している。

【００８６】そして、発光素子２２ａは、図６に示すよ
うに、第１の群に属する発光サイリスタ２６に共通配線
した共通電極２７−１と、第２の群に属する発光サイリ
スタ２６に共通配線した共通電極２７−２、…、並びに
共通電極２７−８の８個の共通電極２７を設けるととも
に、隣接する８つの発光サイリスタ２６に接続したｎ
（４８）個の個別電極２８を設けている。共通電極２７
は、基板２１の最高配線密度（１５０ＤＰＩ）よりも低
密度である２５ＤＰＩ程度の密度で配列しているが、個
別電極２８は、基板２１の最高配線密度（１５０ＤＰ
Ｉ）と同じ程度の配置密度を保つように、１５０ＤＰＩ
程度の密度で配列している。

【００８７】共通電極２７と個別電極２８は、発光素子
２２ａの表面に形成する多層配線の層数を削減するため
に、発光サイリスタ２６の発光部の両側に区分けし、発
光素子２２ａの長手方向に沿って配列している。また、
発光素子２２ａの裏面に裏面電極２２ｂが設けられ、各
発光サイリスタ２６のカソードは、裏面電極２２ｂと同
電位に設けられている。更に、共通電極２７と個別電極
２８は、発光素子２２ａの表面に設けられている。こ
の様に、ｍ個ずつの発光サイリスタ２６のアノード又は
カソード（上記例では、アノード側）は、共通して個別
電極２８に接続されている。ｍ個ずつの発光サイリスタ
２６のゲートは、ｍ個の異なる共通電極２７−１〜２７
−８に各々、接続されている。

【００８８】この発光素子２２ａは、ｍ（８）個の共通
電極２７とｎ（４８）個の個別電極２８に各々接続した
マトリックス状配線の交点部分に発光サイリスタ２６が
位置する構造となっている。よって、ｎ個の個別電極２
８にデータ信号を与え、共通電極２７の１つを選択する
ことにより、ｎ個の発光サイリスタ２６を同時に駆動す
ることができ、これをｍ回繰り返すことにより、１つの
発光素子２２ａの駆動を行うことができる。

【００８９】個別電極２８は、第１配線２３−１を介し
て、それぞれ駆動用ＩＣ１ｂの出力端子ＤＯ１〜ＤＯ４
８に接続され、共通電極２７は、選択用端子ＣＤ１〜Ｃ
Ｄ４０の内、８個の端子に選択的に接続される。

【００９０】１つのブロックを構成する１つの駆動用Ｉ
Ｃ１ｂと、それに対応するｐ個（この例では５個）の発
光素子２２ａは、駆動用ＩＣ１ｂの出力端子ＤＯ１〜Ｄ
Ｏ４８がｐ個の発光素子２２ａの個別電極２８に共通に
接続されるように第１配線２３−１を介して接続されて
いる。駆動用ＩＣ１ｂの選択用端子ＣＤ１〜ＣＤ４０
は、ｐ（５個）の発光素子２２ａの各共通電極２７に第
２の配線２３−２を介して個別に接続されている。

【００９１】そして、駆動用ＩＣ１ｂの選択用端子ＣＤ
１〜４０の１つを選択し、端子ＤＯ１〜ＤＯ４８に所定
の信号を与えれば、ｐ個の発光素子２２ａの１つが選択
されその素子の発光サイリスタ２６を８分の１ずつ時分
割で発光させることができる。従って、これらを４０回
繰り返して全ての選択用端子を選択することにより、１
つのブロックの全ての発光サイリスタ２６を選択的に発
光させることができる。

【００９２】尚、１つのブロック内の発光素子２２ａは
ｐ個（５個）で、これが４ブロックあるので、ヘッド２
０全体の発光サイリスタ２６の数は、ｂ×ｐ×ｍ×ｎ＝
４×５×８×４８＝７６８０個となる。この様に、発光
素子２２ａは、１つの駆動用ＩＣ１ｂに対して、複数個
（例えばｐ＝５）設けられる。そして、その数ｐ個は発
光素子２２ａの共通電極２７の数（例えばｍ＝８）と、
駆動用ＩＣ１ｂの選択用端子ＣＤ１〜ＣＤ４０の数（例
えばＭ＝４０）とにより定められる。即ち、Ｐ＝Ｍ／ｍ
となる。

【００９３】次に、この光プリントヘッド２０ｂの動作
を説明する。全ての発光素子２２ａの個別電極２８にデ
ータ信号や補正データに応じた電流が供給可能な状態と
なるが、群選択端子によって選択されたｎ個の発光サイ
リスタ２６のみが共通電極２７を介して接地されている
ので、この例では各ブロックで１つの発光素子２２が選
択され、その内の８個置きの発光サイリスタ２６のみが
選択的に発光する。

【００９４】上記のような、同一ブロックに属する１つ
の発光素子２２ａを所定回数に分けて分割駆動し、それ
を発光素子２２ａの数だけ繰り返す時分割駆動（ｍ×ｐ
＝ｍ分割）によって１つのブロック内での選択的な発光
を行い、これを複数のブロックで同時に行うことによ
り、１ラインの発光を行うことができる。これを順次繰
り返すことによって、静電写真型プリンター画面分の露
光を行うことができる。

【００９５】上記のように、素子内時分割駆動に対応し
た発光素子２２ａを駆動するための各駆動用ＩＣ１ｂ
が、群を単位とするタイミングに同期して動作する第２
駆動部３を内蔵し、この駆動用ＩＣ１ｂによって対応し
た発光素子２２ａの時分割駆動を行う構成としているの
で、負荷の分散を図ることができる。その結果、従来の
ダイナミック駆動方式のように時分割駆動用（共通電極
選択用）の専用ＩＣを用いて全ての発光素子を対象とし
た時分割駆動を行う場合に比べて、時分割駆動用の回路
に加わる負荷を低減することができる。

【００９６】そして、駆動用ＩＣ１ｂは、複数の発光素
子２２ａを時分割駆動するので、発光素子２２ａと時分
割用駆動用ＩＣ１ｂを１対１の割合で配置する場合に比
べて内部回路数を削減することができる。特に、ＩＣ１
ｂの中で半数以上の面積を占有するドライブ回路につい
て、発光素子２２ａと時分割駆動用ＩＣ１ｂを１対１の
割合で配置する場合はｐ×ｎ必要であるが、上記構成で
はｎ個に削減することができ、ｐ（５）分の１の削減率
を達成することができた。

【００９７】また、発光素子とスタティック駆動用ＩＣ
を１対１の割合で配置する場合はｐ×ｍ×ｎのドライブ
回路が必要であるが、上記構成ではｎ個に削減すること
ができ、ｐ×ｍ（４０）分の１の大幅削減率を達成する
ことができた。そして、駆動用ＩＣ１ｂを従来のスタテ
ィック方式用のＩＣと同等の形状で構成することができ
るので、全体的な回路構成の小型化を達成することもで
きる。

【００９８】また、時分割駆動を行う構成でありなが
ら、スタティック方式と同じようにデータを順次入力す
ることができるので、従来の時分割駆動に必要とされた
データの並び替えのための回路が不要となる。また、時
分割数を増加させても、その分割数よりも少数の制御信
号の供給線を利用して時分割用のタイミングＤＩＶ１〜
ＤＩＶ４０を発生させるようにしているので、ＩＣの端
子数や組立て作業数の削減を図ることができる。

【００９９】また、駆動用ＩＣ１ｂは、時分割駆動に対
応していながら、同じブロック内の発光素子全ての補正
用データを記憶し、それを選択して出力することができ
るので、補正用データを用いた時分割駆動を行う場合
に、記憶した補正データに基づくデータ信号の補正を容
易に行うことができる。

【０１００】次に、図１０に於て、上述した実施の形態
１に係る光プリントヘッド２０につき、その特徴部を概
略的に示した。

【０１０１】図１０に於て、発光素子２２は例えば、Ｍ
個（Ｍ＝４）の共通電極を有し、Ｎ個（Ｎ＝９６）の個
別電極を有し、解像度は１２００ＤＰＩである。また、
駆動用ＩＣ１は、出力端子ＤＯ１〜ＤＯ９６と、選択用
端子ＣＤ１〜ＣＤ４を有している。

【０１０２】なお、上記駆動用ＩＣ１は、１２００ＤＰ
Ｉ以外の解像度を持つ発光素子を駆動できる。これらの
例として、本発明の実施の形態４、５、６、７、８に係
る光プリントヘッド２０ｃ、２０ｄ、２０ｅ、２０ｆ、
２０ｇを各々、図１１、図１２、図１３、図１４、図１
５に従い、説明する。

【０１０３】図１１は発光素子２２ｃとして、共通電極
数が２（Ｍ＝２）、個別電極数が９６（Ｎ＝９６）、解
像度が６００ＤＰＩの発光素子を用いるように、上記基
本実施形態（図１０参照）に若干の変更を加えた別の実
施形態を示している。すなわち、発光素子２２ｃとし
て、図３に示す前記発光素子２２と外観形状は同等であ
るが発光サイリスタ２６の配列密度が半分であるととも
に、発光サイリスタ２６を奇数と偶数の２つの群（Ｍ＝
２）に区分けした２分割タイプのものを用いている。駆
動用ＩＣ１ｃは、２つの入力ＳＩ１、ＳＩ２を使用する
ことにより１ライン分のデータ入力を１９２０クロック
で行い、残りの２つの入力ＳＩ３、ＳＩ４を使用するこ
とにより次の１ライン分のデータ入力を同時に行うよう
にしている。

【０１０４】それらの変更に応じて信号の入力形態に若
干の変更を加えている。これらの変更点を除いて他の構
成は上記光プリントヘッド２０と同様である。このよう
にすることにより、一度のデータ入力処理によって２ラ
イン分のデータを取り込んだ後、分割タイミングＤＩＶ
１によって、１ライン目の１群（奇数データ）を選択
し、分割タイミングＤＩＶ２によって、１ライン目の２
群（偶数データ）を選択し、分割タイミングＤＩＶ３に
よって、２ライン目の１群（奇数データ）を選択し、分
割タイミングＤＩＶ４によって、２ライン目の２群（奇
数データ）を選択することができる。

【０１０５】ここで、図１２に示すように、残りの２つ
の入力ＳＩ３、ＳＩ４を使用しなければ、１ライン分の
データのみを取り扱う構成とすることができる。

【０１０６】このようにすることにより、１２００ＤＰ
Ｉ対応の駆動用ＩＣ１を６００ＤＰＩの発光素子２２
ｃ、２２ｄの駆動に利用することができる。

【０１０７】図１３は、発光素子として３００ＤＰＩの
発光素子２２ｅを用いる様に、図１０に示した上記基本
実施形態に若干の変更を加えた別の実施形態を示してい
る。すなわち、発光素子２２ｅとして、図３に示す前記
発光素子２２と外観形状は同等であるが、発光サイリス
タ２６の配列密度が４分の１で群が１つ（Ｍ＝１）の非
分割タイプのものを用いている。駆動用ＩＣ１に入力す
るデータ信号を、４つの入力ＳＩ１〜ＳＩ４を使用する
ことにより、４ライン分のデータ入力を１９２０クロッ
クで行う。それらの変更に応じて信号の入力形態に若干
の変更を加えている。これらの変更点を除いて他の構成
は上記基本実施形態と同様である。

【０１０８】このようにすることにより、１２００ＤＰ
Ｉ対応の駆動用ＩＣ１を３００ＤＰＩの発光素子２２ｅ
の駆動に利用することができるとともに、１度のデータ
入力処理で４ライン分のデータ信号を入力することがで
きるので、データ処理能力を高めて印字速度を速くする
ことができる。

【０１０９】図１４は、発光素子として６００ＤＰＩの
発光素子２２ｆを用いるように、上記基本実施形態に若
干の変更を加えた別の実施形態を示している。すなわ
ち、発光素子２２ｆとして、図３に示す前記発光素子２
２と同じ長さで、発光サイリスタ２６の配列密度が半分
の６００ＤＰＩで、２つの群（Ｍ＝２）に区分けした２
分割タイプのものを２つ用いている。これらの発光素子
２２ｆ、２２ｆは、発光素子２２ｆの長手方向と同方向
に配列され、駆動用ＩＣ１とマルチプレクス配線２３ｆ
を介して接続されている。駆動用ＩＣ１は、その１つの
入力ＳＩ１を使用して一方の発光素子２２ｆの奇数番目
のデータ信号の入力を行い、次の入力ＳＩ２を使用して
一方の発光素子２２ｆの偶数番目のデータ信号の入力を
行い、次の入力ＳＩ３を使用して他方の発光素子２２ｆ
の奇数番目のデータ信号の入力を行い、次の入力ＳＩ４
を使用することにより、他方の発光素子２２ｆの偶数番
目のデータ信号の入力を行うことで、１ライン分のデー
タ入力を９６０クロックで行う。それらの変更に応じて
信号の入力形態に若干の変更を加えている。

【０１１０】これらの変更点を除いて他の構成は上記光
プリントヘッド２０と同様である。このようにすること
により、１２００ＤＰＩ対応の駆動用ＩＣ１を６００Ｄ
ＰＩの発光素子２２ｆの駆動に利用することができる。
また、駆動用ＩＣと発光素子２２ｆを１：２の関係を保
った１つの単位（ブロック）としてこれを基板２１の長
手方向に配列する事ができるので、駆動用ＩＣ数の削減
を図ることができる。

【０１１１】図１５は、発光素子として３００ＤＰＩの
発光素子２２ｇを用いるように、上記基本実施形態に若
干の変更を加えた別の実施形態を示している。すなわ
ち、発光素子２２ｇとして、図３に示す前記発光素子２
２と同じ長さで、発光サイリスタの配列密度が４分の１
の３００ＤＰＩで、群が１つ（Ｍ＝１）の非分割タイプ
のものを４つ用いている。これらの発光素子２２ｇは、
発光素子２２ｇの長手方向と同方向に配列され、駆動用
ＩＣ１とマルチプレクス配線２３ｇを介して接続されて
いる。駆動用ＩＣ１は、その１つの入力ＳＩ１を使用し
て第１の発光素子２２ｇのデータ信号の入力を行い、次
の入力ＳＩ２を使用して第２の発光素子２２ｇのデータ
信号の入力を行い、次の入力ＳＩ３を使用して第３の発
光素子２２ｇのデータ信号の入力を行い、次の入力ＳＩ
４を使用することにより、第４の発光素子２２ｇのデー
タ信号の入力を行うことで、１ライン分のデータ入力を
４８０クロックで行う。

【０１１２】それらの変更に応じて信号の入力形態に若
干の変更を加えている。これらの変更点を除いて他の構
成は上記光プリントヘッド２０と同様である。このよう
にすることにより、１２００ＤＰＩ対応の駆動用ＩＣ１
を３００ＤＰＩの発光素子２２ｇの駆動に利用すること
ができる。また、駆動用ＩＣと発光素子２２ｇを１：４
の関係を保った１つの単位（ブロック）としてこれを基
板２１の長手方向に配列することができるので、駆動用
ＩＣ数の削減を図ることができる。

【０１１３】上記図１１ないし図１５に示した様に、上
記駆動用ＩＣ１は、ｎ個の発光サイリスタ２６の発光部
で構成される群をｍ個以下備える発光素子２２ｃ〜２２
ｇを群単位で時分割駆動するための駆動用ＩＣである。

【０１１４】次に、図１６に従い、本発明の実施の形態
９に係る発光素子２２ｈを説明する。図１６は、発光素
子２２ｈの要部回路図である。

【０１１５】図１６に於て、ｎ個（例えばｎ＝９６）の
個別電極２８ｈと、ｍ個（例えば、ｍ＝３）の共通電極
２７ｈ−１、２７ｈ−２、２７ｈ−３が設けられてい
る。これらの電極により選択される多数（ｎ×ｍ）の発
光サイリスタ２６が設けられている。

【０１１６】複数個ずつの発光サイリスタ２６のゲート
は、共通して各個別電極２８ｈに接続されている。各発
光サイリスタ２６のアノードは、各共通電極２７ｈ−
１、２７ｈ−２、２７ｈ−３に接続されている。各発光
サイリスタ２６のカソードは、接地されている。

【０１１７】また、必要に応じて、各発光サイリスタ２
６のカソードは、各共通電極２７ｈ−１、２７ｈ−２、
２７ｈ−３に接続されている。各発光サイリスタ２６の
アノードは接地されても良い。

【０１１８】即ち、ゲートが共通して接続されるのは、
ｍ個ずつの発光サイリスタ２６である。発光サイリスタ
２６のアノード又はカソードは、ｍ個の異なる共通電極
に接続されている。

【０１１９】更に、隣接する個別電極２８ｈ（例えば、
Ｇ１とＧ２）を複数個のグループ化を行い、このグルー
プ内の複数のアノード又はカソードを、それぞれ異なる
群に分割しても良い。

【０１２０】図１６に示した発光素子２２ｈでは、共通
電極の個数ｍは３個だが、４個に設けても良い。この様
に、４個の共通電極を持つ発光素子２２ｉと、図１ない
し図４に示した駆動用ＩＣ１とを接続しても良い。この
様に、発光素子２２ｉと、駆動用ＩＣ１とにより、光プ
リントヘッド２０ｈが構成される。

【０１２１】図示していないが、発光素子２２ｉに於
て、請求項３、請求項４、請求項９、請求項１０、請求
項１１の構成にしても良い。

【０１２２】図示していないが、光プリントヘッド２０
ｈに於て、請求項１３ないし請求項２４の構成にしても
良い。

【０１２３】

【発明の効果】請求項１の本発明では、ｎ個の個別電極
と、ｍ個の共通電極と、これらによって選択される多数
の発光サイリスタとを備え、複数個ずつの発光サイリス
タのアノード又はカソードが共通して各個別電極に接続
され、各発光サイリスタのゲートが各共通電極に接続さ
れる構成とする。この様に、各発光サイリスタのゲート
を各共通電極に接続する事により、ゲートへは小電流し
か流れないので、各共通電極には小電流が流れる。その
結果、各共通電極の幅を小さくする事ができ、細幅化さ
れた発光素子が得られる。

【０１２４】請求項２の本発明では、ｎ個の個別電極
と、ｍ個の共通電極と、これらによって選択される多数
の発光サイリスタとを備え、複数個ずつの発光サイリス
タのゲートが共通して各個別電極に接続され、各発光サ
イリスタのアノード又はカソードが各共通電極に接続さ
れる構成とする。上記構成により、この発光素子に接続
される駆動用ＩＣの駆動回路を小さくできる。その結
果、小型かつ安価な駆動用ＩＣが得られる。

【０１２５】請求項３の本発明では、発光素子の裏面に
裏面電極を設け、各発光サイリスタのカソード又はアノ
ードを裏面電極と同電位にする。上記構成により、グラ
ンド用電極の配線が簡素化する。また、この構成によ
り、大電流は裏面電極を介して基板のグランド層に流れ
るので、グランド領域を広くとれる。その結果、点灯ド
ット数が変化した場合でも、光量の変化量は少ない。

【０１２６】請求項４の本発明では、共通電極および個
別電極を発光素子の表面に設ける。上記構成により、共
通電極と他の配線部との配線（ワイヤボンド）がし易
く、個別電極と別の配線部との配線（ワイヤボンド）が
し易くなる。

【０１２７】請求項５の本発明では、隣接する個別電極
を複数個のグループ化を行い、グループ内の複数のゲー
トを、それぞれ異なる群に分割する。この構成により、
個別電極およびゲートへの配線が簡素化する。

【０１２８】請求項６の本発明では、隣接する個別電極
を複数個のグループ化を行い、グループ内の複数のアノ
ード又はカソードを、それぞれ異なる群に分割する。上
記構成により、個別電極とアノード又はカソード周辺の
配線が簡素化する。

【０１２９】請求項７の本発明では、アノード又はカソ
ードが共通して接続されるのは、ｍ個ずつの発光サイリ
スタであり、ゲートはｍ個の異なる共通電極に接続され
る。上記構成により、この発光素子をｍ段に、タイミン
グを分割して、駆動させる事ができる。

【０１３０】請求項８の本発明では、ゲートが共通して
接続されるのは、ｍ個ずつの発光サイリスタであり、ア
ノード又はカソードはｍ個の異なる共通電極に接続され
る。上記構成により、この発光素子をｍ段に、タイミン
グを分割して、駆動させる事ができる。

【０１３１】請求項９の本発明では、発光サイリスタ
は、ｎ×ｍ個の発光部を有する構成とする。上記構成に
より、発光サイリスタを用い、時分割駆動させる事がで
きる。

【０１３２】請求項１０の本発明では、発光部は、ｍ回
に時分割して点灯させる様に、構成されている。上記構
成により、ｍ回にタイミングを分割して、時分割駆動を
行える。

【０１３３】請求項１１の本発明では、個別電極と共通
電極は、発光サイリスタの発光部の両側に区分けして配
置されている。上記構成により、発光部の両側に配線を
設ければ良く、小型の発光素子が得られる。

【０１３４】請求項１２の本発明では、ｎ個の個別電極
およびｍ個の共通電極に各々接続される、複数の出力端
子および複数の選択用端子を有する駆動用ＩＣを設け、
請求項１から請求項１１のいずれかに記載の発光素子を
設けた構成とする。上記構成により、駆動用ＩＣから各
共通電極を介して、各発光サイリスタのゲートへゲート
電圧を与える事により、駆動用ＩＣが出力する電流は小
さい値で済む。その結果、駆動用ＩＣを小型化できる。

【０１３５】請求項１３の本発明では、駆動用ＩＣは、
第１駆動部と第２駆動部を有し、第１駆動部は出力端子
に対し、ｎ個の駆動信号を出力し、第２駆動部は選択用
端子に対し、ｍ個のゲート電圧を出力する。上記構成に
より、第２駆動部は選択用端子に対し、ゲート電圧を出
力し、ゲート電流は小さいので、第２駆動部が出力する
電流は小さい値で済む。その結果、駆動用ＩＣを小型化
できる。

【０１３６】請求項１４の本発明では、駆動用ＩＣは、
入力端子を介して順次送られてくるｎ×ｍのデータ信号
を記憶するデータ信号記憶回路を有する。上記構成によ
り、ｍ段のタイミングに分割して、時分割駆動を行う事
ができる。

【０１３７】請求項１５の本発明では、駆動用ＩＣは、
タイミング制御回路を有し、第１駆動部は、ｎ個の出力
端子に対し、ｎ個の駆動信号を出力し、第２駆動部は、
ｍ個の選択用端子を、ｍ種類の分割タイミング信号に基
づいて順次切り替える。上記構成により、ｍ段のタイミ
ングに分割して、時分割駆動を行う事ができる。

【０１３８】請求項１６の本発明では、複数の群ｍを選
択するための選択用端子で構成した端子部と同一の端子
部を複数組設け、複数組の端子部を各々駆動する複数組
の駆動回路を設ける。上記構成により、駆動用ＩＣに流
れる電流を分散することができるので、駆動用ＩＣの内
部抵抗に起因する電圧降下量の削減を図ることができ
る。その結果、発光サイリスタに加わる電圧が、発光数
の変動と共に変動する率を抑制し、発熱量の変動を抑制
する事ができる。

【０１３９】請求項１７の本発明では、駆動用ＩＣは、
ｎ×ｍ個の発光サイリスタの各光量を補正するための補
正データ記憶回路を有する。上記構成により、記憶した
補正データに基づき、発光光量の補正を容易に行う事が
できる。

【０１４０】請求項１８の本発明では、発光素子は１つ
の駆動用ＩＣに対して複数（ｐ）個設けられ、その数ｐ
個は、発光素子の共通電極の数ｍ個と、駆動用ＩＣの選
択用端子の数Ｍ個とにより、定められる。上記構成によ
り、駆動用ＩＣの個数を低減できる。

【０１４１】請求項１９の本発明では、複数の群ｍを選
択するための選択用端子で構成した端子部と同一の端子
部を複数組設け、複数組の端子部を駆動する１つの駆動
回路を設ける。この様にして、駆動回路を駆動用ＩＣの
長手方向の略中央部に配置させる事により、内部配線長
を短縮できるので、内部配線抵抗に起因する光量ばらつ
きを低減できる。

【０１４２】請求項２０の本発明では、発光素子および
駆動用ＩＣが載置される基板に於て配線部を設け、配線
部により、駆動用ＩＣにまたがって、各駆動用ＩＣを構
成する各第２駆動部を共通配線とした。上記構成によ
り、発光サイリスタの発光部の間に生ずる輝度差を少な
くする事ができる。

【０１４３】請求項２１の本発明では、発光素子と駆動
用ＩＣを、１対１の関係で配列した。上記構成により、
発光素子と駆動用ＩＣとの配線が簡単にできる。

【０１４４】請求項２２の本発明では、発光素子の個別
電極と、駆動用ＩＣの出力端子は直接に接続され、発光
素子の共通電極と、駆動用ＩＣの選択用端子は直接に接
続される。上記構成により、発光素子と駆動用ＩＣの配
線を容易に行う事ができる。

【０１４５】請求項２３の本発明では、発光素子および
駆動用ＩＣが載置される基板に於て配線パターンを設
け、発光素子の個別電極と、駆動用ＩＣの出力端子は直
接に接続され、発光素子の共通電極と、駆動用ＩＣの選
択用端子は、配線パターンを介して接続される。上記構
成により、発光素子と駆動用ＩＣとの配線を容易に行う
事ができる。

【０１４６】請求項２４の本発明では、駆動用ＩＣは、
ｎ個の発光サイリスタの発光部で構成される群をｍ個以
下備える発光素子を、群単位で時分割駆動するための駆
動用ＩＣである、構成とする。上記構成により、解像度
が異なる複数種類の発光素子に対応可能な駆動用ＩＣを
提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る光プリントヘッド
２０に用いられる駆動用ＩＣ１のブロック図である。

【図２】図１の要部詳細図である。

【図３】上記光プリントヘッド２０の要部平面図であ
る。

【図４】上記光プリントヘッド２０の回路図である。

【図５】図４の要部詳細図である。

【図６】本発明の実施の形態２に係る光プリントヘッド
２０ａに用いられる駆動用ＩＣ１ａのブロック図であ
る。

【図７】本発明の実施の形態３に係る光プリントヘッド
２０ｂの平面図である。

【図８】図７の要部詳細図である。

【図９】図９（ａ）は上記光プリントヘッド２０ｂに用
いられる発光素子２２ａの平面図、図９（ｂ）は上記発
光素子２２ａの正面図である。

【図１０】上記プリントヘッド２０の概略的な平面図で
ある。

【図１１】本発明の実施の形態４に係る光プリントヘッ
ド２０ｃの概略的平面図である。

【図１２】本発明の実施の形態５に係る光プリントヘッ
ド２０ｄの概略的平面図である。

【図１３】本発明の実施の形態６に係る光プリントヘッ
ド２０ｅの概略的平面図である。

【図１４】本発明の実施の形態７に係る光プリントヘッ
ド２０ｆの概略的平面図である。

【図１５】本発明の実施の形態８に係る光プリントヘッ
ド２０ｇの概略的平面図である。

【図１６】本発明の実施の形態９に係る発光素子２２ｈ
の回路図である。

【符号の説明】

２６発光サイリスタ２７共通電極２８個別電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2C162 AE28 AE47 AH04 AH30 FA04 FA17 FA23 5F041 AA47 BB03 BB06 BB10 BB12 BB13 BB21 CA07 DA82 DB07 DC08 DC10 FF13

Claims

【特許請求の範囲】

【請求項１】ｎ個の個別電極と、ｍ個の共通電極と、
これらによって選択される多数の発光サイリスタとを備
え、複数個ずつの発光サイリスタのアノード又はカソー
ドが共通して各個別電極に接続され、各発光サイリスタ
のゲートが各共通電極に接続される事を特徴とする発光
素子。
【請求項２】ｎ個の個別電極と、ｍ個の共通電極と、
これらによって選択される多数の発光サイリスタとを備
え、複数個ずつの発光サイリスタのゲートが共通して各
個別電極に接続され、各発光サイリスタのアノード又は
カソードが各共通電極に接続される事を特徴とする発光
素子。
【請求項３】前記発光素子の裏面に裏面電極を設け、
各発光サイリスタのカソード又はアノードを前記裏面電
極と同電位にした事を特徴とする請求項１又は請求項２
の発光素子。
【請求項４】前記共通電極および前記個別電極を、前
記発光素子の表面に設けた事を特徴とする請求項３の発
光素子。
【請求項５】隣接する前記個別電極を複数個のグルー
プ化を行い、前記グループ内の複数のゲートを、それぞ
れ異なる群に分割した事を特徴とする請求項１の発光素
子。
【請求項６】隣接する前記個別電極を複数個のグルー
プ化を行い、前記グループ内の複数のアノード又はカソ
ードを、それぞれ異なる群に分割した事を特徴とする請
求項２の発光素子。
【請求項７】アノード又はカソードが共通して接続さ
れるのは、ｍ個ずつの発光サイリスタであり、前記ゲー
トは、ｍ個の異なる共通電極に接続される事を特徴とす
る請求項１の発光素子。
【請求項８】ゲートが共通して接続されるのは、ｍ個
ずつの発光サイリスタであり、前記アノード又はカソー
ドは、ｍ個の異なる共通電極に接続される事を特徴とす
る請求項２の発光素子。
【請求項９】前記発光サイリスタは、ｎ×ｍ個の発光
部を有する事を特徴とする請求項１又は請求項２の発光
素子。
【請求項１０】前記発光部は、ｍ回に時分割して点灯
する様に、構成されている事を特徴とする請求項又１は
請求項２の発光素子。
【請求項１１】前記個別電極と前記共通電極は、前記
発光サイリスタの発光部の両側に区分けして配置されて
いる事を特徴とする請求項１又は請求項２の発光素子。
【請求項１２】前記ｎ個の個別電極および前記ｍ個の
共通電極に各々接続される、複数の出力端子および複数
の選択用端子を有する駆動用ＩＣを設け、請求項１から
請求項１１のいずれかに記載の発光素子を設けた事を特
徴とする光プリントヘッド。
【請求項１３】前記駆動用ＩＣは、第１駆動部と第２
駆動部を有し、前記第１駆動部は前記出力端子に対し、
ｎ個の駆動信号を出力し、前記第２駆動部は前記選択用
端子に対し、ｍ個のゲート電圧を出力する事を特徴とす
る請求項１２の光プリントヘッド。
【請求項１４】前記駆動用ＩＣは、入力端子を介して
順次送られてくるｎ×ｍのデータ信号を記憶するデータ
信号記憶回路を有する事を特徴とする請求項１３の光プ
リントヘッド。
【請求項１５】前記駆動用ＩＣは、タイミング制御回
路を有し、前記第１駆動部は、ｎ個の出力端子に対し、
ｎ個の駆動信号を出力し、前記第２駆動部はｍ個の選択
用端子を、ｍ種類の分割タイミング信号に基づいて順次
切り替える事を特徴とする請求項１4の光プリントヘッ
ド。
【請求項１６】複数の群ｍを選択するための選択用端
子で構成した端子部と同一の端子部を複数組設け、前記
複数組の端子部を各々駆動する複数組の駆動回路を設け
た事を特徴とする請求項１５の光プリントヘッド。
【請求項１７】前記駆動用ＩＣは、ｎ×ｍ個の発光サ
イリスタの各光量を補正するための補正データ記憶回路
を有する事を特徴とする請求項１２の光プリントヘッ
ド。
【請求項１８】前記発光素子は１つの前記駆動用ＩＣ
に対して複数（ｐ）個設けられ、その数ｐ個は、前記発
光素子の共通電極の数ｍ個と、前記駆動用ＩＣの選択用
端子の数Ｍ個とにより、定められる事を特徴とする請求
項１２の光プリントヘッド。
【請求項１９】複数の群ｍを選択するための選択用端
子で構成した端子部と同一の端子部を複数組設け、前記
複数組の端子部を駆動する１つの駆動回路を設けた事を
特徴とする請求項１２の光プリントヘッド。
【請求項２０】前記発光素子および前記駆動用ＩＣが
載置される基板に於て配線部を設け、前記配線部によ
り、前記駆動用ＩＣにまたがって、前記各駆動用ＩＣを
構成する前記各第２駆動部を共通配線とした事を特徴と
する請求項１３の光プリントヘッド。
【請求項２１】前記発光素子と前記駆動用ＩＣを、１
対１の関係で配列した事を特徴とする請求項１２の光プ
リントヘッド。
【請求項２２】前記発光素子の個別電極と、前記駆動
用ＩＣの出力端子は直接に接続され、前記発光素子の共
通電極と、前記駆動用ＩＣの選択用端子は直接に接続さ
れた事を特徴とする請求項１２の光プリントヘッド。
【請求項２３】前記発光素子および前記駆動用ＩＣが
載置される基板に於て配線パターンを設け、前記発光素
子の個別電極と、前記駆動用ＩＣの出力端子は直接に接
続され、前記発光素子の共通電極と、前記駆動用ＩＣの
選択用端子は前記配線パターンを介して接続される事を
特徴とする請求項１２の光プリントヘッド。
【請求項２４】前記駆動用ＩＣは、ｎ個の発光サイリ
スタの発光部で構成される群をｍ個以下備える発光素子
を、群単位で時分割駆動するための駆動用ＩＣである事
を特徴とする請求項１２の光プリントヘッド。