JP3584028B2 - 駆動用ｉｃ及び光プリントヘッド - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、プリンタ等の記録ヘッドに用いられる光プリントヘッドに係わり、特に、素子内で時分割駆動を行うことができるように構成された発光素子を駆動するための新規な駆動用ＩＣとそれを用いた光プリントヘッドに関する。
【０００２】
【従来の技術】
従来の光プリントヘッドにおいて用いられる発光素子（アレイ）は、実公平６−４８８８７号公報に示すように、複数の発光部に１対１で対応させて個別電極を素子表面側に設け、各発光部に共通の電極を素子裏側に設けて構成しているので、１つの素子内で時分割駆動することができなかった。時分割駆動することができないので、個別電極を発光部と同数設ける必要があり、発光部の高密度化が進むと、それに対応して個別電極も高密度配置になる結果、駆動用ＩＣとの接続が困難になるという問題があった。
【０００３】
このような問題を解決するため、特開平６−１６３９８０号公報において、素子内での時分割駆動が可能な発光素子が提案されている。すなわち、発光素子上の複数の発光部をｍ（２〜３）の群に分け、群毎の発光部に接続するようにｍ本の共通電極を設け、異なる群に属するｍ個の発光部に接続した個別電極をｎ個設けることによってｍ×ｎ個の発光部を備える発光素子が提案されている。この発光素子によれば、ｍ本の共通電極を時分割的に選択することによって個別電極の数を従来の１／ｍに削減することができるので、駆動用ＩＣとの接続を容易にすることができる。
【０００４】
このような発光素子を従来と同様の駆動用ＩＣを用いて時分割駆動することも可能であるが、この場合、共通電極を時分割的に選択するための駆動回路を別途必要とするので、時分割駆動に適した汎用性のある駆動用ＩＣの開発が望まれている。
【０００５】
【発明が解決しようとする課題】
そこで本発明は、上記のような時分割駆動に対応した発光素子を駆動するに適した汎用性のある駆動用ＩＣを提供することを課題の１つとする。また、時分割駆動に対応した発光素子の出力変動を低減することができる駆動用ＩＣを提供することを課題の１つとする。そして、このような発光素子と駆動用ＩＣを用いることによって高解像度の光プリンタヘッドを提供することを課題の１つとする。そしてまた、光プリンタヘッドの小型化を図ることを課題の１つとする。
【０００６】
【課題を解決するための手段】
本発明の駆動用ＩＣは、素子駆動用のｎ個の出力端子と、該各出力端子と接続した第１駆動部と、ｍ個の群選択用端子と、該各群選択用端子と接続した第２駆動部を備えた駆動用ＩＣであって、前記第１駆動部は、データ入力端子にシリアルに入力されるデータ信号をクロック信号に同期して取り込み、データ出力端子からシリアルに前記駆動用ＩＣ外部に出力するデータ信号記憶回路と、該データ信号記憶回路からパラレルに出力されたデータ信号に基づき前記各駆動用出力端子に駆動信号を出力する駆動回路を備え、前記第２駆動部は、前記ｍ個の群選択用端子を前記データ信号記憶回路に供給されるｎ個のデータ信号の切り替えタイミングに同期して順次切り替える構成としたことを特徴とする。
【０００７】
本発明の駆動用ＩＣは、素子駆動用のｎ個の出力端子と、該各出力端子と接続した第１駆動部と、ｍ個の群選択用端子と、該各群選択用端子と接続した第２駆動部を備え、配線によって接続されて基板上に複数個が配列される駆動用ＩＣであって、前記第１駆動部は、データ入力端子にシリアルに入力されるデータ信号をクロック信号に同期して取り込み、データ出力端子からシリアルに前記駆動用ＩＣ外部に出力するデータ信号記憶回路と、該データ信号記憶回路からパラレルに出力されたデータ信号に基づき前記各駆動用出力端子に駆動信号を出力する駆動回路を備え、前記第２駆動部は、前記ｍ個の群選択用端子を前記データ信号記憶回路に供給されるデータ信号の切り替えタイミングに同期して順次切り替える構成とし、前記データ出力端子を備えることによって、１つの駆動用ＩＣのデータ入力端子に与えられるデータ信号をクロック信号に同期して順次各駆動用ＩＣに取り込む構成としたことを特徴とする。
【０００８】
前記駆動用ＩＣは、ｎ個の発光部で構成される群をｍ個備える発光素子を群単位で時分割駆動するための駆動用ＩＣとすることができる。
【０００９】
本発明の光プリントヘッドは、前記駆動用ＩＣのいずれかを備えて構成することができる。
【００１１】
【発明の実施の形態】
以下本発明の実施例を図面により説明する。
【００１２】
図１は、駆動用ＩＣの回路ブロック図を示し、図２は、図１に示す回路ブロック図のうち、複数ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ４８に関係する部分を中心に抽出した要部回路ブロック図である。まず、これらの図を中心に説明する。
【００１３】
駆動用ＩＣ１は、図１に示すように、素子駆動用（後述する個別電極２８用）の複数個（ｎ）の出力端子ＤＯと、各出力端子ＤＯと接続され、これらに対して駆動信号としての所定の電流出力を与える第１駆動部２と、群選択用（後述する共通電極２７用）の複数（ｍ）個の出力端子ＣＤと、各出力端子ＣＤと接続され、これらを選択的に一方の電源電位、例えば接地電位ＶＳＳに切り替える第２駆動部を備えている。以下、ｎ＝９６，ｍ＝２の場合を例にとって説明するが、本発明はこれに限定されるものではない。
【００１４】
第１駆動部２は、データ入力端子ＳＩから順次与えられるデータ信号をｎ個単位に記憶するデータ信号記憶回路４と、このデータ信号記憶回路４から出力されたデータ信号に基づき上記各出力端子ＤＯ１〜ＤＯ９６に駆動信号を出力する駆動回路５と、この駆動回路５に定電流を供給する電流供給回路６と、この第１駆動部２並びに第２駆動部３の各部に所定のタイミング信号Ｔ１〜Ｔ９等を供給するタイミング制御回路７とを備えている。
【００１５】
データ信号記憶回路４は、データ入力端子ＳＩから複数の群単位、この例では奇数と偶数の２つの群に区分けされて群毎にシリアルに入力されるデータ信号をクロック信号ＣＬＫ１と同じタイミングの信号Ｔ１に同期して取り込み、データ出力端子ＳＯからシリアル出力するｎ（９６）ビットのシフトレジスタ８と、このシフトレジスタ８に取り込まれたデータ信号を、ロード信号ＬＯＡＤ１に基づいて作成された信号Ｔ２に従って並列に取り込むｎ（９６）ビットのラッチ回路９とを備えている。シフトレジスタ８から並列に出力されるｎ個のデータ信号はラッチ回路９を介さないで駆動回路５に供給することもできるようにしている。
【００１６】
尚、データ信号を複数ビットで構成する場合などにおいては、それに応じてシフトレジスタ８やラッチ回路９等の構成を変更することもでき、例えば、シフトレジスタ８をアドレス指定方式のメモリで構成することもできる。
【００１７】
駆動回路５は、補正データを記憶するための記憶回路１０と、前記ラッチ回路９から奇数、偶数に区分けされてｎ（９６）個単位で送られてくるデータ信号に対して、この記憶回路１０から出力される補正データに基づいた補正を行う補正処理回路１１と、この補正処理回路１１から出力される補正後のデータ信号に基づいて作動し、前記出力端子ＤＯ１〜ＤＯ９６を介して駆動信号としての電流を出力するｎ（９６）ビット構成のドライブ回路１２とを備えている。
【００１８】
記憶回路１０は、複数（ｍ）種類の補正データを記憶できるように、複数の補正データ記憶回路を備え、データ信号を２つの群に区分けするこの例では、奇数データ信号に対する補正データを記憶するための奇数補正データ記憶回路１３と、偶数データ信号に対する補正データを記憶するための偶数補正データ記憶回路１４とを備えている。各補正データ記憶回路１３、１４は、複数ビット（この例では３ビット）で構成される補正データを、ｎ個のデータ信号のそれぞれに対応して記憶できるように、例えば３ビット×９６構成のラッチ回路で構成することができる。そして、各補正データ記憶回路１３、１４に対する補正データの書き込みは、シフトレジスタ８から供給されるｎ個単位の信号に基づいて行われるようになっている。
【００１９】
補正データ記憶回路１３、１４の書き込み選択は、パルス状の信号Ｔ３と信号Ｔ４によって行われる。シフトレジスタ８に設定されたｎ個の信号を、信号Ｔ３もしくは信号Ｔ４によって一方の補正データ記憶回路に書き込む処理を繰り返すことによって、一方の補正データ記憶回路に３ビット構成の補正データをｎ個設定することができる。書き込み状態を選択する信号Ｔ３と信号Ｔ４は、設定モード信号ＳＥＴがＬレベルにあり、しかも、シフトレジスタ８のデータ信号を取り込むためのロード信号ＬＯＡＤ１（ｎ個のデータ信号を切り替えるための信号）（信号Ｔ７）がＨレベルにあることを条件に、信号Ｔ８（ロード信号ＬＯＡＤ１に同期して交互にＨレベルとＬレベルに切り替わる）によって、交互に選択される。
【００２０】
ドライブ回路１２は、１つの出力端子ＤＯに対してそれぞれ電流出力が異なる４つの電流増幅器１２Ａａ〜１２Ａｄを１組として、それを出力端子ＤＯと同数備えて構成されている。電流供給回路６から一定の電流が供給される４つ電流増幅器１２Ａａ〜１２Ａｄは、個々にその作動状態を制御することによって、合計出力電流が４ｍＡをベースとして３．５〜４．５ｍＡ程度の範囲で変更できるようにしている。
【００２１】
補正処理回路１１は、後述する発光素子２２の各発光部２６における光量が均一になるように、ドライブ回路１２から出力する電流値を補正するための回路で、ラッチ回路９から出力される各データ信号に対して、各々３ビット構成の補正データを用いて補正を行うように接続された論理ゲート回路によって構成される。
【００２２】
ここで、１つの出力端子ＤＯ４８に対する奇数と偶数のデータ信号を例にとって図２を参照して説明する。ラッチ回路９に奇数データ信号が記憶されている場合は、ストローブ信号ＳＴＢが所定期間Ｌレベルに切り替わることによって奇数データ信号がアンドゲートＧ１を通過して信号Ｔ５として補正処理回路１１に与えられる。ここで、記憶回路１０の出力は、信号Ｔ９がＨレベルであり、アンドゲートＧ４が開放状態となることによって、奇数補正データ記憶回路１３の出力のみが選択状態になる。そして、この奇数補正データ記憶回路１３から出力される３ビットの補正データは、アンドゲートＧ４、オアゲートＧ３、並びに信号Ｔ５によって開放状態のアンドゲートＧ２を介してドライブ回路１２に供給され、３つの電流増幅器１２Ａａ〜１２Ａｃを選択的に動作させる。残りの電流増幅器１２Ａｄは信号Ｔ５がＨレベルにあることによって、補正データに係わりなく一定の電流を供給する。この４つの電流増幅器１２Ａａ〜１２Ａｄの出力を１つにして出力端子ＤＯ４８を介して取り出し、奇数番の所定発光部に供給することができる。
【００２３】
次くタイミングでラッチ回路９に偶数データ信号が記憶された場合は、ストローブ信号ＳＴＢが所定期間Ｌレベルに切り替わることによって、偶数データ信号がアンドゲートＧ１を通過して信号Ｔ５として補正処理回路１１に与えられる。ここで、記憶回路１０の出力は、信号Ｔ９がＬレベルであり、反転入力付きのアンドゲートＧ５が開放状態となることによって、偶数補正データ記憶回路１４の出力のみが選択状態になる。そして、この偶数補正データ記憶回路１４から出力される３ビットの補正データは、アンドゲートＧ５、オアゲートＧ３、並びに信号Ｔ５によって開放状態のアンドゲートＧ２を介してドライブ回路１２に供給され、３つの電流増幅器１２Ａａ〜１２Ａｄを選択的に動作させる。残りの電流増幅器１２Ａｄは信号Ｔ５がＨレベルにあることによって、補正データに係わりなく一定の電流を供給する。この４つの電流増幅器１２Ａａ〜１２Ａｄの出力を１つにして出力端子ＤＯ４８を介して取り出し、偶数番の所定発光部に供給することができる。
【００２４】
次に、第２駆動部３について説明する。第２駆動部３は、群選択回路１５と群ドライブ回路１６を備える。群選択回路１５は、群ドライブ回路１６に対して出力端子ＣＤ−Ｏ、ＣＤ−Ｅを選択的に接地電位ＶＳＳに切り替えるためのタイミングを与えるもので、シフトレジスタ８の信号をラッチするタイミングを示すロード信号ＬＯＡＤ１に同期して交互にＬレベルとＨレベルを出力する信号Ｔ８とＴ９を作成する。信号Ｔ８と信号Ｔ９は実質的に同じ信号であるが、信号Ｔ８を信号Ｔ９より若干遅延させている。
【００２５】
図３は、上記の駆動用ＩＣ１を備えて構成した光プリントヘッド２０の一例を示す要部平面図である。この光プリントヘッド２０は、絶縁性基板２１の上に複数、例えばＬ＝３８個の発光素子２２を一列に配列し、この発光素子２２の片側に隣接させて駆動用ＩＣ１を発光素子２２と１対１で対応させて一列に配列している。この例では、駆動用ＩＣ１を発光素子２２の片側に配列しているが、駆動用ＩＣ１を発光素子２２の両側に配列する場合は、発光素子２２と駆動用ＩＣ１を１対２の対応関係で配列すれば良い。発光素子２２と駆動用ＩＣ１間には、両者を接続するための配線２３が施される。配線２３としては、金線等のワイヤボンド線による直接接続構造、中継用のパターンを介在したワイヤボンド線による間接的接続構造を用いることができるが、高密度のフレキシブル配線を異方性導電接着剤を用いて接続する構造を用いることもできる。
【００２６】
基板２１の上には、信号用、電力供給用の複数本の配線パターン２４を発光素子２２の配列方向に沿って延びるように形成している。駆動用ＩＣ１と配線パターン２４の間には、前記配線２３と同様の配線２５を設けている。
【００２７】
発光素子２２は、その上面に複数（ｍ×ｎ＝１９２）個の発光部２６をその長手方向に沿って配列している。そして、この複数の発光部２６は、時分割駆動できるようにそれぞれが独立して形成されており、群単位に時分割駆動できるように、複数ｍ（ｍ≧２）の群に区分けしている。この例では、奇数番目に属する群と偶数番目に属する群の２つの群に区分けした場合を例示している。
【００２８】
そして、発光素子２２は、群を成す奇数番目の発光部２６Ｏに共通に接続した共通電極２７Ｏと、群を成す偶数番目の発光部２６Ｅに共通に接続した共通電極２７Ｅの２本の共通電極２７を設けるとともに、隣接する奇数番目と偶数番目の発光部２６に接続したｎ（９６）個の個別電極２８を設けている。これらの個別電極２８は、それぞれ駆動用ＩＣ１の出力端子ＤＯ１〜ＤＯ９６に接続され、共通電極２７は、出力端子ＣＤ−Ｏ、ＣＤ−Ｅに接続される。そして、１９２個の発光部の奇数番目を点灯させる場合は、奇数番目の群に対応した共通電極２７Ｏを選択し、任意の個別電極ＤＯに通電させればよく、発光部の偶数番目を点灯させる場合は、偶数番目の群に対応した共通電極２７Ｅを選択し、任意の個別電極ＤＯに通電させればよい。
【００２９】
尚、発光素子３はＬ個（３８個）であるので、ヘッド２０全体の発光部２６の数は、Ｌ×ｍ×ｎ＝３８×２×９６＝７２９６個となる。図４の＃を付した番号がヘッド２０全体の発光部２６の通し番号である。そして、共通電極２７の選択によって奇数番目と偶数番目が選択されるので、その半分の３６４８個の発光部２６が一斉に点灯制御される。
【００３０】
次に、上記駆動用ＩＣ１の動作を含めた上記光プリントヘッド２０の動作について、図１、図２に加えて、図４に示す光プリントヘッドの回路構成例、図５、図６に示すタイミングチャートを参照して説明する。
【００３１】
まず始めに駆動用ＩＣ１に対する補正データの設定動作について図５に示すタイミングチャートを参照して説明する。光プリントヘッド２０に電源が投入された初期状態において、配線パターン２４からリセット信号ＲＥＳＥＴ（信号Ｔ６）が供給され、これによって記憶回路１０、群選択回路１５等の内部に設けたカウンタが初期状態に設定される。尚、設定信号ＳＥＴはＬレベルに保持される。
【００３２】
３８番目の駆動用ＩＣ１のデータ入力端子Ｓ１に奇数番目のデータ信号補正に係わる信号（３６４８個）が順次与えられ、これがクロック信号ＣＬＫ１（信号Ｔ１）に同期して順次各駆動用ＩＣのシフトレジスタ８に取り込まれる。
【００３３】
次に、シフトレジスタ８の信号を内部に取り込むためのロード信号ＬＯＡＤ１（信号Ｔ７）が、所定時間Ｈレベルに保持され、各シフトレジスタ８に保持されたｎ個の補正データの入力が行われる。ここで、奇数補正データ記憶回路１３のみが信号Ｔ３によって選択（ラッチ）状態となるので、シフトレジスタ８に取り込まれたｎ個の信号が、奇数補正データ記憶回路１３に入力され、補正用第１ビットとして記憶される。
【００３４】
次に、偶数番目のデータ信号補正に係わる信号（３６４８個）が順次与えられ、これがクロック信号ＣＬＫ１（信号Ｔ１）に同期して順次各駆動用ＩＣ１のシフトレジスタ８に取り込まれる。続いて、ロード信号ＬＯＡＤ１（信号Ｔ７）が、所定時間Ｈレベルに保持され、各シフトレジスタ８に保持されたｎ個の補正データの入力が行われる。この場合、偶数補正データ記憶回路１４のみが信号Ｔ４によって選択（ラッチ）状態になるので、シフトレジスタ８に取り込まれたｎ個の信号が偶数補正データ記憶回路１４に入力され、補正用第１ビットとして記憶される。
【００３５】
補正データ記憶回路１３、１４の記憶位置を内部カウンタによって変更後、このような処理を２回繰り返すことによって、奇数補正データ記憶回路１３と偶数補正データ記憶回路１４にそれぞれ補正用の第２、第３ビットが記憶される。その結果、各出力端子ＤＯ１〜ＤＯ９６に対して、３ビット構成の２種類の補正データが設定されたことになる。
【００３６】
尚、記憶回路１０に記憶すべき補正データは、発光素子２２の各発光部２６の光量を均一にするために、予め求めた光量補正データが用いられ、これらのデータは、光プリントヘッド２０内部、あるいは光プリントヘッド２０を装着するプリンタ本体等に設けた記憶媒体に記憶されている。
【００３７】
続いて、通常の発光駆動動作について図６を参照して説明する。まず始めにリセット信号ＲＥＳＥＴ（信号Ｔ６）が供給され、これによって記憶回路１０、群選択回路１５等の内部カウンタが初期状態に設定される。続いて、設定信号ＳＥＴがＬレベルからＨレベルに切り替えられる。その結果、信号Ｔ３、Ｔ４はいずれもＬレベルに保持されるので、記憶回路１０への書き込みが禁止された状態となる。
【００３８】
補正用データ信号の場合と同様に、３８番目の駆動用ＩＣ１のデータ入力端子
Ｓ１に奇数番目のデータ信号（３６４８個）が順次与えられ、これがクロック信号ＣＬＫ１（信号Ｔ１）に同期して順次各駆動用ＩＣ１のシフトレジスタ８に取り込まれる。
【００３９】
次に、ロード信号ＬＯＡＤ１（並びに信号Ｔ２、Ｔ７）が、所定時間Ｈレベルに保持され、各シフトレジスタ８に保持されたｎ個のデータ信号の入力が行われる。ここで、ラッチ回路９のみが信号Ｔ２によって選択（ラッチ）されるので、シフトレジスタ８に取り込まれたｎ個のデータ信号がラッチ回路９に入力されて記憶される。
【００４０】
ロード信号ＬＯＡＤ１（信号Ｔ７）によって群選択回路１５が奇数の群の選択状態に切り替わり、その出力信号Ｔ８，Ｔ９がＬレベルからＨレベルに切り替わる。信号Ｔ９によって、群ドライブ回路１６は、奇数側の端子ＣＤ−Ｏのみを接地状態に切り替え、また、補正処理回路１１は、アンドゲートＧ４を開き、アンドゲートＧ５を閉じることによって、奇数補正データ記憶回路１３の出力のみを取り出し状態にする。
【００４１】
ロード信号ＬＯＡＤ１がＨレベルからＬレベルに切り替わった直後に、発光のタイミングを示すストローブ信号ＳＴＢがＨレベルから所定期間Ｌレベルに保持され、この間、ラッチ回路９に保持されているデータ信号が補正処理回路１１に供給される。そして、Ｈレベルのデータ信号に対して３ビットの補正データが付加され、それがドライブ回路１２に与えられる。ドライブ回路１２は、データ信号とそれに付加された補正データに基づいて、４つの電流増幅器１２Ａａ〜１２Ａｄを選択的に作動させてその出力電流を出力端子ＤＯを介して発光素子２２の各個別電極２８に供給する。
【００４２】
全ての発光素子２２の個別電極２８にデータ信号と補正データに応じた電流が供給されるが、奇数番目の発光部２６Ｏのみが共通電極２７Ｏを介して接地されているので、奇数番目の発光部のみが選択的に発光する。
【００４３】
同様に、３８番目の駆動用ＩＣのデータ入力端子Ｓ１に偶数番目のデータ信号（３６４８個）が順次与えられ、これがクロック信号ＣＬＫ１（信号Ｔ１）に同期して順次各駆動用ＩＣ１のシフトレジスタ８に取り込まれる。
【００４４】
次に、ロード信号ＬＯＡＤ１（信号Ｔ７）が、所定時間Ｈレベルに保持され、各シフトレジスタ８に保持されたｎ個のデータ信号の入力が行われる。上記同様ラッチ回路９のみが信号Ｔ２によって選択（ラッチ）されるので、シフトレジスタ８に取り込まれたｎ個のデータ信号がラッチ回路９に入力されて記憶される。
【００４５】
ロード信号ＬＯＡＤ１（信号Ｔ７）によって群選択回路１５が奇数選択状態から偶数選択状態に切り替わり、その出力信号Ｔ８，Ｔ９がＨレベルからＬレベルに切り替わる。信号Ｔ９によって、群ドライブ回路１６は、偶数側の端子ＣＤ−Ｅのみを接地状態に切り替え、また、補正処理回路１１は、アンドゲートＧ５を開き、アンドゲートＧ４を閉じることによって、偶数補正データ記憶回路１４の出力のみを取り出し状態にする。
【００４６】
ロード信号ＬＯＡＤ１がＨレベルからＬレベルに切り替わった直後に、ストローブＳＴＢがＨレベルから所定期間Ｌレベルに保持され、この間、ラッチ回路９に保持されているデータ信号が補正処理回路１１に供給される。そして、Ｈレベルのデータ信号に対して３ビットの補正データが付加され、それがドライブ回路１２に与えられる。ドライブ回路１２は、４つの電流増幅器１２Ａａ〜１２Ａｄを選択的に作動させてその出力電流を出力端子ＤＯを介して発光素子２２の各個別電極２８に供給する。
【００４７】
全ての発光素子２２の個別電極２８にデータ信号と補正データに応じた電流が供給されるが、偶数番目の発光部２６のみが共通電極２７Ｅを介して接地されているので、偶数番目の発光部のみが選択的に発光する。これによって、７２９６ドットからなる１ライン分の選択的発光が終了する。
【００４８】
上記のような、奇数と偶数の群の切り替えによる時分割駆動によって１ライン分の選択的な発光を順次繰り返すことによって、１画面分のプリントを行うことができる。
【００４９】
上記のように、素子内時分割駆動に対応した発光素子２２を駆動するための各駆動用ＩＣ１が、群を単位とするｎ個のデータ信号の取り込みタイミング、すなわち、ロード信号ＬＯＡＤ１に基づくデータ信号の切り替えタイミングに同期して動作する第２駆動部３を内蔵し、この駆動用ＩＣ１によって対応した発光素子２２の時分割駆動を行う構成としているので、負荷の分散を図ることができる。よって、時分割駆動を行うための第２駆動部３に加わる最大負荷は、対応する発光素子２２の１つの群に属する発光部２６の数に基づき決定できる。その結果、従来のダイナミック駆動方式のように時分割駆動用（共通電極選択用）の専用ＩＣを用いて全ての発光素子を対象とした時分割駆動を行う場合に比べて、時分割駆動用の回路に加わる負荷を大幅に低減することができる。そして、駆動用ＩＣ１の第２駆動部３は、小電流を制御することができる小型回路で構成することができ、駆動用ＩＣ１を従来のスタテック方式用のＩＣと同等の形状で構成することができるので、全体的な回路構成の小型化を達成することができる。
【００５０】
さらにまた、駆動用ＩＣ１毎にそれに対応した発光素子２２の時分割駆動を行う構成としているので、光プリントヘッド２０の長さ変更に対応して発光素子２２の数を増減させる場合に、発光素子２２の数の増減に対応して駆動用ＩＣ１の数も容易に増減させることができ、回路設計の容易化に寄与することができる。すなわち、共通端子選択用の専用ＩＣを用いる場合に予想される専用ＩＣの大型化や、素子数増減に対応した専用ＩＣの設計変更の問題を回避することができる。
【００５１】
また、駆動用ＩＣ１は、出力端子ＤＯ１〜ＤＯ９６の各々に対して、複数種類の補正用データを記憶することができるので、補正用データを用いた時分割駆動を行う場合に、記憶した補正データに基づくデータ信号の補正を容易に行うことができる。従来、出力端子と同じ数の補正データを記憶することができる駆動用ＩＣは知られているが、出力端子と同じ数の補正データしか記憶することができないので、時分割駆動を行う場合は、データ信号とともに補正データも逐次供給する必要があり、駆動が複雑化する問題が残るが、本発明ではそのような問題を解消することができる。
【００５２】
尚、発光素子２２として、発光部を１列に配列したもののほかに、千鳥配置したものや、２列以上の複数列配置したものを用いることもできる。そして、発光素子２２の発光部は、上述のように２つの群に区分けするほかに、３以上の時分割駆動可能な群に区分けし、それに応じて駆動用ＩＣ１を３以上の時分割駆動可能な構成としてもよい。また、発光素子２２の片側に駆動用ＩＣ１を配列する場合のほかに、発光素子３の両側に駆動用ＩＣ１を配置することもできる。
【００５３】
尚、本発明は、上記のように１つの発光素子とその駆動用の１つ以上のＩＣの組合わせ構造を１つの単位とし、この構造単位を発光部の配列方向と同方向に複数配置した光プリントヘッドに好適であるが、これ以外にも適用可能であり、例えば、前記１つの構造単位を基本構造とする光プリントヘッドやそれに類する印字装置に適用することもできる。
【００５４】
【発明の効果】
以上のように本発明の駆動用ＩＣによれば、素子内時分割駆動に対応した発光素子等を駆動する場合に、別途専用のＩＣを設けなくても素子の時分割駆動を行うことができ、素子内時分割駆動可能な素子に対する汎用性を高めることができる。
【００５６】
前記駆動用ＩＣを発光素子駆動用のＩＣとして備えて光プリントヘッドを構成することにより、光プリントヘッドの構成の簡素化、設計の容易化を図ることができる。
【００５７】
そして光プリントヘッドの発光素子として、ｎ個の発光部で構成される群をｍ個備える発光素子を用い、この発光素子を前記駆動用ＩＣによって時分割駆動を行う構成とすることによって、発光素子の個別電極の低密度配置が可能となり、個別電極への配線作業性を高めることができる。
【００５８】
その結果、発光部を高密度配置した場合でも配線が容易になり、高解像度の光プリンタヘッドの提供が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる駆動用ＩＣの回路ブロック図である。
【図２】図１の要部を示す回路ブロック図である。
【図３】本発明の一実施例に係わる光プリントヘッドの要部平面図である。
【図４】同実施例の回路ブロック図である。
【図５】同実施例の補正データ設定に係わるタイミングチャート図である。
【図６】同実施例の通常動作に係わるタイミングチャート図である。
【符号の説明】
１ 駆動用ＩＣ
２ 第１駆動部
３ 第２駆動部
４ データ信号記憶回路
５ 駆動回路
８ シフトレジスタ
９ ラッチ回路
１０ 記憶回路
１１ 補正処理回路
１２ ドライブ回路
１３ 奇数補正データ記憶回路
１４ 偶数補正データ記憶回路
１５ 群選択回路
１６ 群ドライブ回路
２０ 光プリントヘッド
２２ 発光素子
２６ 発光部
２７ 共通電極
２８ 個別電極
ＤＯ 素子駆動用出力端子
ＣＤ 群選択用出力端子

Claims (4)

1. 素子駆動用のｎ個の出力端子と、該各出力端子と接続した第１駆動部と、ｍ個の群選択用端子と、該各群選択用端子と接続した第２駆動部を備えた駆動用ＩＣであって、前記第１駆動部は、データ入力端子にシリアルに入力されるデータ信号をクロック信号に同期して取り込み、データ出力端子からシリアルに前記駆動用ＩＣ外部に出力するデータ信号記憶回路と、該データ信号記憶回路からパラレルに出力されたデータ信号に基づき前記各駆動用出力端子に駆動信号を出力する駆動回路を備え、前記第２駆動部は、前記ｍ個の群選択用端子を前記データ信号記憶回路に供給されるｎ個のデータ信号の切り替えタイミングに同期して順次切り替える構成としたことを特徴とする駆動用ＩＣ。
2. 素子駆動用のｎ個の出力端子と、該各出力端子と接続した第１駆動部と、ｍ個の群選択用端子と、該各群選択用端子と接続した第２駆動部を備え、配線によって接続されて基板上に複数個が配列される駆動用ＩＣであって、前記第１駆動部は、データ入力端子にシリアルに入力されるデータ信号をクロック信号に同期して取り込み、データ出力端子からシリアルに前記駆動用ＩＣ外部に出力するデータ信号記憶回路と、該データ信号記憶回路からパラレルに出力されたデータ信号に基づき前記各駆動用出力端子に駆動信号を出力する駆動回路を備え、前記第２駆動部は、前記ｍ個の群選択用端子を前記データ信号記憶回路に供給されるデータ信号の切り替えタイミングに同期して順次切り替える構成とし、前記データ出力端子を備えることによって、１つの駆動用ＩＣのデータ入力端子に与えられるデータ信号をクロック信号に同期して順次各駆動用ＩＣに取り込む構成としたことを特徴とする駆動用ＩＣ。
3. 前記駆動用ＩＣは、ｎ個の発光部で構成される群をｍ個備える発光素子を群単位で時分割駆動するための駆動用ＩＣであることを特徴とする請求項１〜２に記載された駆動用ＩＣ。
4. 請求項１〜３に記載の駆動用ＩＣを備えることを特徴とする光プリントヘッド。

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