JP2001180035A - 駆動用ｉｃ及び光プリントヘッド - Google Patents

Abstract

(57)【要約】 【目的】 時分割駆動に対応した発光素子を駆動するに
適した汎用性のある駆動用ＩＣを提供すること。 【構成】 素子駆動用のｎ（９６）個の出力端子ＤＯ
と、該各出力端子ＤＯと接続した第１駆動部２とを備え
た駆動用ＩＣ１であって、第１駆動部２は、複数（ｒ）
の入力端子ＳＩ１〜ＳＩ４を介して順次送られてくる少
なくともｎ×ｍ個のデータ信号を記憶するデータ信号記
憶回路４（多入力シフトレジスタ８、ラッチ９）と、デ
ータ信号記憶回路４に記憶しているデータ信号をｎ個単
位に選択して取り出すデータ選択回路（１１Ａ）と、こ
の選択されたデータ信号に基づき前記各駆動用出力端子
に駆動信号を出力する駆動回路１２Ａを備える構成とし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリンタ等の記録
ヘッドに用いられる光プリントヘッドに係わり、特に、
素子内で時分割駆動を行うことができるように構成され
た発光素子を駆動するための新規な駆動用ＩＣとそれを
用いた光プリントヘッドに関する。

【０００２】

【従来の技術】従来の光プリントヘッドにおいて用いら
れる発光素子（アレイ）は、実公平６−４８８８７号公
報に示すように、複数の発光部に１対１で対応させて個
別電極を素子表面側に設け、各発光部に共通の電極を素
子裏側に設けて構成しているので、１つの素子内で時分
割駆動することができなかった。時分割駆動することが
できないので、個別電極を発光部と同数設ける必要があ
り、発光部の高密度化が進むと、それに対応して個別電
極も高密度配置になる結果、駆動用ＩＣとの接続が困難
になるという問題があった。

【０００３】このような問題を解決するため、特開平６
−１６３９８０号公報において、素子内での時分割駆動
が可能な発光素子が提案されている。すなわち、発光素
子上の複数の発光部を複数ｍの群に分け、群毎の発光部
に接続するようにｍ本の共通電極を設け、異なる群に属
するｍ個の発光部に接続した個別電極をｎ個設けること
によってｍ×ｎ個の発光部を備える発光素子が提案され
ている。この発光素子によれば、ｍ本の共通電極を時分
割的に選択することによって個別電極の数を従来の１／
ｍに削減することができるので、駆動用ＩＣとの接続を
容易にすることができる。

【０００４】このような発光素子を従来と同様の駆動用
ＩＣを用いて時分割駆動することも可能であるが、この
場合、共通電極を時分割的に選択するための駆動回路を
別途必要とするので、時分割駆動に適した汎用性のある
駆動用ＩＣの開発が望まれている。

【０００５】そこで本願出願人は、上記の点を考慮し、
共通電極を時分割的に選択するための駆動回路を内蔵し
た駆動用ＩＣについて、特開平１０−２２６１０２号公
報にて提案しているが、この公報に示された構成では、
１ライン分のデータを複数回に分割して入力する必要が
有るので、データ処理が複雑化するという問題が有っ
た。また、この駆動用ＩＣは、解像度が異なる発光素子
にも適用しようとする際、データ処理が複雑化するとい
う問題が有った。

【０００６】

【発明が解決しようとする課題】そこで本発明は、上記
のような時分割駆動に対応した発光素子を駆動するに適
した汎用性のある駆動用ＩＣを提供することを課題の１
つとする。また、解像度が異なる複数種類の発光素子に
対応可能な駆動用ＩＣを提供することを課題の１つとす
る。また、データの入力を高速に行なうことができる駆
動用ＩＣを提供することを課題の１つとする。そして、
このような駆動用ＩＣと発光素子を用いることによって
高解像度の光プリントヘッドを提供することを課題の１
つとする。そしてまた、光プリントヘッドの小型化や印
字速度の高速化を可能とすることを課題の１つとする。

【０００７】

【課題を解決するための手段】本発明は、請求項１に記
載のように、素子駆動用のｎ個の出力端子と、該各出力
端子と接続した第１駆動部とを備えた駆動用ＩＣであっ
て、前記第１駆動部は、複数（ｒ）の入力端子を介して
順次送られてくる少なくともｎ×ｍ個のデータ信号を記
憶するデータ信号記憶回路と、該データ信号記憶回路に
記憶しているデータ信号をｎ個単位に選択して取り出す
データ選択回路と、この選択されたデータ信号に基づき
前記各駆動用出力端子に駆動信号を出力する駆動回路を
備える構成としたことを特徴とする。

【０００８】本発明は請求項２に記載のように、請求項
１記載の駆動用ＩＣにおいて、前記データ信号記憶回路
は、ｒ入力でｎ×ｍ個のデータ信号を記憶するシフトレ
ジスタ及びｎ×ｍ個のデータ信号を記憶するラッチ回路
で構成し、前記データ選択回路は、前記ラッチ回路に記
憶しているデータ信号をｎ個単位に選択して取り出す構
成としたことを特徴とする。

【０００９】本発明は請求項３に記載のように、請求項
１記載の駆動用ＩＣにおいて、前記データ信号記憶回路
は、ｒ入力でｎ×ｍ個のデータ信号を記憶するシフトレ
ジスタで構成し、前記データ選択回路は、前記シフトレ
ジスタに記憶しているデータ信号をｎ個単位に選択して
取り出すとともに、取り出したｎ個のデータ信号を記憶
するラッチ回路で構成したことを特徴とする。

【００１０】本発明は請求項４に記載のように、請求項
１〜３記載の駆動用ＩＣにおいて、複数（ｍ）個の群選
択用端子と、前記群選択用端子を所定電位に選択的に接
続する第２の駆動部を備えることを特徴とする。

【００１１】本発明は請求項５に記載のように、素子駆
動用のｎ個の出力端子と、該各出力端子と接続した第１
駆動部と、ｍ個の群選択用端子と、該各群選択用端子と
接続した第２駆動部と、タイミング制御回路を備えた駆
動用ＩＣであって、前記第１駆動部は、複数（ｒ）の入
力端子を介して順次送られてくる少なくともｎ×ｍ個の
データ信号を記憶するデータ信号記憶回路と、該データ
信号記憶回路に記憶しているデータ信号を前記タイミン
グ制御回路からのｍ種類の分割タイミング信号に基づい
てｎ個単位に選択して取り出すデータ選択回路と、この
選択されたデータ信号に基づき前記各駆動用出力端子に
駆動信号を出力する駆動回路を備え、前記第２駆動部
は、前記ｍ個の群選択用端子を前記ｍ種類の分割タイミ
ング信号に基づいて順次切り替える構成としたことを特
徴とする。

【００１２】本発明は請求項６に記載のように、請求項
４あるいは５記載の駆動用ＩＣにおいて、前記複数の入
力端子の数（ｒ）と群選択用端子の数（ｍ）を同じに設
定したことを特徴とする。

【００１３】本発明は請求項７に記載のように、請求項
１〜６記載の駆動用ＩＣにおいて、前記第1の駆動部
は、ｎ×ｍ個の補正データを記憶する補正データ記憶回
路を備えることを特徴とする。

【００１４】本発明は請求項８に記載のように、請求項
１〜７記載の駆動用ＩＣにおいて、前記駆動用ＩＣは、
ｎ個の発光部で構成される群をｍ個以下備える発光素子
を群単位で時分割駆動するための駆動用ＩＣであること
を特徴とする。

【００１５】本発明の光プリントヘッドは請求項９に記
載のように、請求項１〜８記載の駆動用ＩＣを備えるこ
とを特徴とする。

【００１６】

【発明の実施の形態】以下本発明の実施形態を図面を参
照して説明する。図１は、駆動用ＩＣの回路ブロック図
を示し、図２は、図１に示す回路ブロック図のうち、複
数ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ
１に関係する部分を中心に抽出した要部回路ブロック図
である。まず、これらの図を中心に説明する。

【００１７】駆動用ＩＣ１は、図１に示すように、素子
駆動用（後述する個別電極２８用）の複数個（ｎ）の出
力端子ＤＯで構成された個別端子部と、各出力端子ＤＯ
と接続され、これらに対して駆動信号としての所定の電
流出力を与える第１駆動部２と、群選択用（後述する共
通電極２７用）の複数（ｍ）個の出力端子ＣＤで構成さ
れた共通端子部と、各出力端子ＣＤと接続され、これら
を選択的に所定の電源電位、例えば接地電位ＶＳＳに切
り替える第２駆動部３を備えている。以下、ｎ＝９６，
ｍ＝４の場合を例にとって説明するが、本発明はこれに
限定されるものではない。

【００１８】第１駆動部２は、複数（ｒ）のデータ入力
端子ＳＩ１〜ＳＩ４を介して順次与えられるシリアル入
力データ信号を一時的に記憶するデータ信号記憶回路４
と、このデータ信号記憶回路４から出力されたデータ信
号に基づき上記各出力端子ＤＯ１〜ＤＯ９６に駆動信号
を出力する駆動回路５と、この駆動回路５に定電流を供
給する電流供給回路６と、この第１駆動部２並びに第２
駆動部３の各部に所定のタイミング信号を供給するタイ
ミング制御回路７とを備えている。

【００１９】データ信号記憶回路４は、データ入力端子
ＳＩ１〜ＳＩ４からシリアルに入力されるデータ信号を
クロック信号ＣＬＫ１に同期して取り込み、データ出力
端子ＳＯ１〜ＳＯ４からシリアル出力するｎ×ｍ（３８
４）ビット構成の多入力シフトレジスタ８と、このシフ
トレジスタ８に取り込まれたデータ信号を、ロード信号
ＬＯＡＤ１に基づいてｎ×ｍ（３８４）ビット単位に並
列に取り込むｎ×ｍ（３８４）ビット構成のラッチ回路
９とを備えている。シフトレジスタ８から並列に出力さ
れるｎ×ｍ（３８４）個のデータ信号はラッチ回路９を
介さないで記憶回路１０に供給することもできるように
している。

【００２０】尚、データ信号を複数ビットで構成する場
合などにおいては、それに応じてシフトレジスタ８やラ
ッチ回路９等の構成を変更することもでき、例えば、シ
フトレジスタ８をアドレス指定方式のメモリで構成する
こともできる。

【００２１】駆動回路５は、ラッチ回路９が出力するｎ
×ｍ（３８４）個のデータ信号から、ｎ個単位にデータ
信号を順次選択して出力する第1の選択回路１１Ａと、
この第1の選択回路１１Ａの出力に基づいて前記出力端
子ＤＯ１〜ＤＯ９６を介して一定の電流を出力するｎ
（９６）ビット構成の第1のドライブ回路１２Ａを基本
的な構成として備えている。駆動回路５は、この基本構
成に加えて、必要に応じて、データ補正に対応するため
の補正データをｎ×ｍ（３８４）個記憶するための補正
データ記憶回路１０と、この補正データ記憶回路１０か
ら出力されるｎ×ｍ（３８４）個の補正データ信号か
ら、 ｎ個単位に補正データ信号を順次選択して出力す
る補正データ用の第2の選択回路１１Ｂと、この補正デ
ータ用の選択回路１１Ｂの出力に基づいて増加減した電
流値の出力を前記出力端子ＤＯ１〜ＤＯ９６を介して駆
動信号として出力するｎ（９６）ビット構成の補正用の
第2のドライブ回路１２Ｂを備えることができる。

【００２２】記憶回路１０は、 複数（Ｓ）ビット（例
えば３ビット構成）で構成される補正データを、データ
信号に対応してｎ×ｍ（３８４）個記憶することができ
るように、例えばＳ×ｎ×ｍビット構成のラッチ回路で
構成することができる。そして、各補正データ記憶回路
１０に対する補正データの書き込みは、シフトレジスタ
８から並列に供給されるｎ×ｍ個単位の信号に基づいて
行われるようになっている。

【００２３】補正データ記憶回路１０の書き込みは、前
もって行うことができる。すなわち、記憶回路１０のみ
を書き込み状態としてシフトレジスタ８を介して補正デ
ータの各ビットを記憶する作業を複数（Ｓ＝3）回繰り
返すことによって行うことができる。

【００２４】ドライブ回路１２は、図２に示すように、
１つの出力端子ＤＯに対してそれぞれ電流出力が異なる
４つの電流増幅器１２ａ〜１２ｄを１組として、それを
出力端子ＤＯと同数備えて構成されている。電流供給回
路６から電流が供給される４つ電流増幅器１２ａ〜１２
ｄは、個々にその作動状態を制御することによって、合
計出力電流を４ｍＡをベースとして３〜５ｍＡ程度の範
囲で変更できるようにしている。

【００２５】選択回路１１は、時分割駆動を行うために
前記ラッチ回路９や補正データ記憶回路１０に記憶され
たｎ×ｍ個分のデータや補正データを、ｎ個単位に選択
してｍ回取り出すための回路で、複数の論理ゲート回路
によって構成されている。この選択回路１１は、タイミ
ング制御回路７の一部を構成する分割タイミング信号発
生回路１４によってゲートの開閉が制御される。

【００２６】この分割タイミング信号発生回路１４は、
図３（Ａ）に回路図、同図（Ｂ）に真理値表を示すよう
に、時分割のタイミング（前記選択回路の選択タイミン
グ）を規定するように外部から供給される制御信号の１
つである外部信号ＤＩＶＳＥＬ１，２に基づいて、分割
タイミング信号（ＤＩＶ１〜４）を生成するための回路
で、論理ゲート回路を組み合わせて構成することができ
る。このように、分割タイミング発生回路１４は、少数
の外部信号ＤＩＶＳＥＬ１，２に基づいて４つの分割タ
イミング信号（ＤＩＶ１〜４）を生成するので、外部と
接続する制御信号の端子の数を削減してＩＣの小型化を
図ることができるとともに、ワイヤボンド配線などの外
部配線数を削減することができる。

【００２７】次に、図２を参照して１つの出力端子ＤＯ
１を中心にデータの流れについて説明する。ラッチ回路
９に記憶された１つのＩＣ分のデータ（３８４個のオン
／オフデータ）は、分割タイミング信号ＤＩＶ１〜４が
順次Ｈレベルに切り替わることによって、その分割タイ
ミング信号ＤＩＶ１〜４と接続されたアンドゲート回路
のみが開く結果、その間に選択的に出力される。図２に
示す例では、１つのＩＣ内部の１から４番目のデータが
順次ドライブ回路１２の駆動に用いられる。また、補正
データ記憶回路１０に記憶された３ビット構成の補正デ
ータも同様に、分割タイミング信号ＤＩＶ１〜４が順次
Ｈレベルに切り替わることによって３個一組のアンドゲ
ート回路が開く結果、その間に選択的に出力される。補
正データ記憶回路１０の出力は、ドライブ回路１２に供
給され、３つの電流増幅器１２ｂ〜１２ｄを選択的に動
作させる。

【００２８】次に、第２駆動部３について説明する。第
２駆動部３は、出力端子ＣＤ１〜ＣＤ４の１つを選択的
に接地電位ＶＳＳに切り替えるための回路で、前記分割
タイミング信号ＤＩＶ１〜４に同期したタイミングによ
って切り替える構成としているが、前記選択回路１１の
選択タイミングに同期した他の信号を用いて切り変える
構成とすることもできる。

【００２９】図６は、上記の駆動用ＩＣ１を備えて構成
した光プリントヘッド２０の一例を示す要部平面図であ
る。この光プリントヘッド２０は、絶縁性の長尺基板２
１の上に複数、例えばＬ＝２０個の発光素子２２を一列
に配列し、この発光素子２２の片側に隣接させて駆動用
ＩＣ１を発光素子２２と１対１で対応させて一列に配列
している。この例では、駆動用ＩＣ１を発光素子２２の
片側に配列しているが、駆動用ＩＣ１を発光素子２２の
両側に配列する場合は、発光素子２２と駆動用ＩＣ１を
１対２の対応関係で配列すれば良い。発光素子２２と駆
動用ＩＣ１間には、両者を接続するための配線２３が施
される。配線２３としては、金線等のワイヤボンド線に
よる直接接続構造、中継用のパターンを介在したワイヤ
ボンド線による間接的接続構造を用いることができる
が、高密度のフレキシブル配線を異方性導電接着剤を用
いて接続する構造を用いることもできる。

【００３０】基板２１の上には、信号用、電力供給用の
複数本の配線パターン２４を発光素子２２の配列方向に
沿って延びるように形成している。駆動用ＩＣ１と配線
パターン２４の間には、前記配線２３と同様の配線２５
を設けている。

【００３１】発光素子２２は、その上面に複数（ｍ×ｎ
＝３８４）個の発光部２６をその長手方向に沿って一列
に例えば１２００ＤＰＩ（Ｄｏｔ／Ｉｎｃｈ）の密度
（解像度）で配列している。そして、この複数の発光部
２６は、時分割駆動できるようにそれぞれが独立して形
成されており、群単位に時分割駆動できるように、複数
ｍの群に区分けしている。この例では、発光部２６の
１，５，９番目を第1の群、２，６，１０番目を第２の
群というように、発光部２６の配置順序を示す番号を４
で割った場合の余りの数に基づいて４つの群に区分けし
た場合を例示している。

【００３２】そして、発光素子２２は、第１の群に属す
る発光部２６に共通に接続した共通電極２７−１と、第
２の群に属する発光部２６に共通に接続した共通電極２
７−２、共通電極２７−３、並びに共通電極２７−４の
４本（Ｍ＝４）の共通電極２７を設けるとともに、隣接
する４つの発光部２６に接続した９６個（Ｎ＝９６）の
個別電極２８を設けている。これらの個別電極２８は、
それぞれ駆動用ＩＣ１の出力端子ＤＯ１〜ＤＯ９６に接
続され、共通電極２７は、出力端子ＣＤ１、ＣＤ２、Ｃ
Ｄ３、ＣＤ４に接続される。そして、共通電極２７を選
択し、任意の個別電極ＤＯに通電させれば、発光部の４
分の１ずつが時分割で発光する。

【００３３】尚、発光素子２２はＬ個（２０個）である
ので、ヘッド２０全体の発光部２６の数は、Ｌ×Ｍ×Ｎ
＝２０×４×９６＝７６８０個となる。図７の＃を付し
た番号がヘッド２０全体の発光部２６の通し番号であ
る。

【００３４】次に、上記駆動用ＩＣ１の動作を含めた上
記光プリントヘッド２０の動作について、図１、図２に
加えて、図７に示す光プリントヘッドの回路構成例、図
５に示すタイミングチャートを参照して説明する。

【００３５】尚、記憶回路１０に記憶すべき補正データ
は、発光素子２２の各発光部２６の光量を均一にするた
めに、各発光部２６に対応して予め求めた光量補正デー
タが用いられ、これらのデータは、既に記憶回路１０に
記憶されているものとする。

【００３６】まず、設定信号ＳＥＴがＬレベルからＨレ
ベルに切り替えられる。その結果、記憶回路１０への書
き込みが禁止された状態となる。

【００３７】２０番目の駆動用ＩＣ１のデータ入力端子
ＳＩ１〜ＳＩ４にデータ信号（７６８０個）がｒ個単位
に順次与えられ、これがクロック信号ＣＬＫ１に同期し
て順次各駆動用ＩＣ１の多入力シフトレジスタ８に取り
込まれる。ここで、各データ入力端子ＳＩ１〜ＳＩ４に
与えられるデータ信号は、入力端子ＳＩ１に１，５，９
番目のデータ、入力端子ＳＩ２に２，６，１０番目のデ
ータというように、予め発光素子の４つの群に対応した
形態に振り分けられて入力される。１つの駆動用ＩＣ１
のシフトレジスタ８への入力が終わると、その出力端子
ＳＯ１〜４を介して、隣に位置する駆動用ＩＣ１のシフ
トレジスタ８にデータ信号が与えられる。このように、
データ信号を多入力するので、１入力の場合に比べてデ
ータ入力の時間を大幅に短縮することができる。

【００３８】１ライン分のデータ入力が終了すると、ロ
ード信号ＬＯＡＤ１が、所定時間Ｈレベルに保持され、
各ＩＣ１のシフトレジスタ８に保持されたｎ×ｍ個のデ
ータ信号の取り込みが行われる。この時、ロード信号Ｌ
ＯＡＤ１の立ち下がり時点でラッチ回路９が選択（ラッ
チ）されるので、シフトレジスタ８に取り込まれたｎ×
ｍ個のデータ信号がラッチ回路９に一斉に入力されて記
憶される。

【００３９】ロード信号ＬＯＡＤ１がＨレベルからＬレ
ベルに切り替わった直後に、外部信号ＤＩＶＳＥＬ１，
２が共にＬレベルに保持され、分割タイミング発生回路
１４が出力する分割タイミング信号のＤＩＶ１のみがＬ
レベルからＨレベルに切り替わる。その直後に発光のタ
イミングを示す外部ストローブ信号（反転ＳＴＢ）がＨ
レベルから所定期間Ｌレベルに保持され、その間に発光
素子の選択的な発光が行われる。

【００４０】外部信号ＤＩＶＳＥＬ１，２の組み合わせ
を変更することにより、分割タイミング信号のＤＩＶ２
のみをＨレベルに切り替えることができ、同様に順次Ｄ
ＩＶ３、ＤＩＶ４のみをＨレベルに切り替えることがで
きる。

【００４１】この分割タイミングＤＩＶ１〜４の切り替
わりによって、選択回路１１がラッチ回路９や記憶回路
１０から選択して出力するデータ信号の位置が順次切り
替わる。例えば分割タイミングＤＩＶ１によって、１番
目、５番目、…７６７７番目のデータが選択され、分割
タイミングＤＩＶ２によって、２番目、６番目、…７６
７８番目のデータが選択される。

【００４２】これらのデータ（必要に応じて３ビットの
補正データが付加される）がドライブ回路１２に与えら
れる。ドライブ回路１２は、データ信号やそれに付加さ
れた補正データに基づいて、４つの電流増幅器１２ａ〜
１２ｄを選択的に作動させてその出力電流を出力端子Ｄ
Ｏを介して発光素子２２の各個別電極２８に供給する。

【００４３】全ての発光素子２２の個別電極２８にデー
タ信号や補正データに応じた電流が供給可能な状態とな
るが、４分の１の発光部２６のみが共通電極２７を介し
て接地されているので、この例では４個置きの発光部２
６のみがストローブ信号（反転ＳＴＢ）のＬレベル期間
に選択的に発光する。

【００４４】上記のような、４分の１ずつの切り替えに
よる時分割駆動によって１ライン分の選択的な発光を行
い、これを順次繰り返すことによって、１画面分の露光
を行うことができる。

【００４５】上記のように、素子内時分割駆動に対応し
た発光素子２２を駆動するための各駆動用ＩＣ１が、群
を単位とするタイミングに同期して動作する第２駆動部
３を内蔵し、この駆動用ＩＣ１によって対応した発光素
子２２の時分割駆動を行う構成としているので、負荷の
分散を図ることができる。よって、時分割駆動を行うた
めの第２駆動部３に加わる最大負荷は、対応する発光素
子２２の１つの群に属する発光部２６の数に基づき決定
できる。その結果、従来のダイナミック駆動方式のよう
に時分割駆動用（共通電極選択用）の専用ＩＣを用いて
全ての発光素子を対象とした時分割駆動を行う場合に比
べて、時分割駆動用の回路に加わる負荷を大幅に低減す
ることができる。そして、駆動用ＩＣ１の第２駆動部３
は、小電流を制御することができる小型回路で構成する
ことができ、駆動用ＩＣ１を従来のスタテック方式用の
ＩＣと同等の形状で構成することができるので、全体的
な回路構成の小型化を達成することができる。

【００４６】また、時分割駆動を行う構成でありなが
ら、１ライン分のデータ信号を一度の処理作業で入力す
ることができるので、従来の回路で行なっていたような
分割数と同じ回数にわたって繰り返しデータ信号を入力
する処理が不要となる。特に、群の数（ｍ）とデータ入
力端子数（ｒ）を同じに設定しているので、群単位に予
めデータを振り分けてデータ入力を行なうことができ、
データ入力処理等を容易に実行することができる。ま
た、時分割数を増加させても、その分割数よりも少数の
制御信号の供給線を利用して時分割用のタイミング（分
割タイミング信号）を発生させるようにしているので、
ＩＣの端子数や組立て作業数の削減を図ることができ
る。

【００４７】また、駆動用ＩＣ１は、それに接続した発
光素子の全ての発光部に対応した補正用データを記憶
し、それを選択して出力することができるので、補正用
データを用いた時分割駆動を行う場合に、記憶した補正
データに基づく発光光量の補正を容易に行うことができ
る。

【００４８】また、上記駆動用ＩＣ１は、１２００ＤＰ
Ｉ以外の解像度の発光素子を駆動する場合への適用も容
易であるので、これらの例について図８〜１３に示す概
略的な構成図、図１４〜１７に示すタイミングチャート
を参照して以下説明する。

【００４９】図９は発光素子として、共通電極数が２
（Ｍ＝２）、個別電極数が９６（Ｎ＝９６）、解像度が
６００ＤＰＩの発光素子を用いるように、上記基本実施
形態（図８参照）に若干の変更を加えた別の実施形態を
示している。すなわち、発光素子２２として、図６に示
す前記発光素子２２と外観形状は同等であるが、発光部
２６の配列密度が半分であるとともに、発光部２６を奇
数と偶数の２つの群（Ｍ＝２）に区分けした２分割タイ
プのものを用いている。駆動用ＩＣ１は、２つの入力Ｓ
Ｉ１，ＳＩ２を使用することにより１ライン分のデータ
入力を１９２０クロックで行ない、残りの２つの入力Ｓ
Ｉ３，ＳＩ４を使用することにより次の１ライン分のデ
ータ入力を同時に行うようにしている。それらの変更に
応じて信号の入力形態に若干の変更を加えている。これ
らの変更点を除いて他の構成は上記基本実施形態と同様
である。このようにすることにより、図１４にタイミン
グを示すように、一度のデータ入力処理によって２ライ
ン分のデータを取り込んだ後、分割タイミングＤＩＶ１
によって、１ライン目の１群（奇数データ）を選択し、
分割タイミングＤＩＶ２によって、１ライン目の２群
（偶数データ）を選択し、分割タイミングＤＩＶ３によ
って、２ライン目の１群（奇数データ）を選択し、分割
タイミングＤＩＶ４によって、２ライン目の２群（奇数
データ）を選択することができる。

【００５０】ここで、図１０に示すように、残りの２つ
の入力ＳＩ３，ＳＩ４を使用しなければ、１ライン分の
データのみを取り扱う構成とすることができる。

【００５１】このようにすることにより、１２００ＤＰ
Ｉ対応の駆動用ＩＣ１を６００ＤＰＩの発光素子２２の
駆動に利用することができる。

【００５２】図１１は、発光素子として３００ＤＰＩの
発光素子を用いるように、上記基本実施形態に若干の変
更を加えた別の実施形態を示している。すなわち、発光
素子２２として、図６に示す前記発光素子２２と外観形
状は同等であるが、発光部２６の配列密度が４分の１で
群が１つ（Ｍ＝１）の非分割タイプのものを用いてい
る。駆動用ＩＣ１に入力するデータ信号を、４つの入力
ＳＩ１〜ＳＩ４を使用することにより、図１５にタイミ
ングを示すように、４ライン分のデータ入力を１９２０
クロックで行なう。それらの変更に応じて信号の入力形
態に若干の変更を加えている。これらの変更点を除いて
他の構成は上記基本実施形態と同様である。このように
することにより、１２００ＤＰＩ対応の駆動用ＩＣ１を
３００ＤＰＩの発光素子２２の駆動に利用することがで
きるとともに、１度のデータ入力処理で４ライン分のデ
ータ信号を入力することができるので、データ処理能力
を高めて印字速度を速くすることができる。

【００５３】図１２は、発光素子として６００ＤＰＩの
発光素子を用いるように、上記基本実施形態に若干の変
更を加えた別の実施形態を示している。すなわち、発光
素子２２として、図６に示す前記発光素子２２と同じ長
さで、発光部２６の配列密度が半分の６００ＤＰＩで、
２つの群（Ｍ＝２）に区分けした２分割タイプのものを
２つ用いている。これらの発光素子は、発光素子の長手
方向と同方向に配列され、駆動用ＩＣ１とマルチプレク
ス配線を介して接続されている。駆動用ＩＣ１は、図１
６にタイミングを示すように、その１つの入力ＳＩ１を
使用して一方の発光素子の奇数番目のデータ信号の入力
を行ない、次の入力ＳＩ２を使用して一方の発光素子の
偶数番目のデータ信号の入力を行ない、次の入力ＳＩ３
を使用して他方の発光素子の奇数番目のデータ信号の入
力を行ない、次の入力ＳＩ４を使用することにより、他
方の発光素子の偶数番目のデータ信号の入力を行なうこ
とで、１ライン分のデータ入力を９６０クロックで行な
う。それらの変更に応じて信号の入力形態に若干の変更
を加えている。これらの変更点を除いて他の構成は上記
基本実施例と同様である。このようにすることにより、
１２００ＤＰＩ対応の駆動用ＩＣ１を６００ＤＰＩの発
光素子２２の駆動に利用することができる。また、駆動
用ＩＣと発光素子を１：２の関係を保った１つの単位
（ブロック）としてこれを基板２１の長手方向に配列す
ることができるので、駆動用ＩＣ数の削減を図ることが
できる。

【００５４】図１３は、発光素子として３００ＤＰＩの
発光素子を用いるように、上記基本実施形態に若干の変
更を加えた別の実施形態を示している。すなわち、発光
素子２２として、図６に示す前記発光素子２２と同じ長
さで、発光部２６の配列密度が４分の１の３００ＤＰＩ
で、群が１つ（Ｍ＝１）の非分割タイプのものを４つ用
いている。これらの発光素子は、発光素子の長手方向と
同方向に配列され、駆動用ＩＣ１とマルチプレクス配線
を介して接続されている。駆動用ＩＣ１は、図１７にタ
イミングを示すように、その１つの入力ＳＩ１を使用し
て第１の発光素子のデータ信号の入力を行ない、次の入
力ＳＩ２を使用して第２の発光素子のデータ信号の入力
を行ない、次の入力ＳＩ３を使用して第３の発光素子の
データ信号の入力を行ない、次の入力ＳＩ４を使用する
ことにより、第４の発光素子のデータ信号の入力を行な
うことで、１ライン分のデータ入力を４８０クロックで
行なう。それらの変更に応じて信号の入力形態に若干の
変更を加えている。これらの変更点を除いて他の構成は
上記基本実施例と同様である。このようにすることによ
り、１２００ＤＰＩ対応の駆動用ＩＣ１を３００ＤＰＩ
の発光素子２２の駆動に利用することができる。また、
駆動用ＩＣと発光素子を１：４の関係を保った１つの単
位（ブロック）としてこれを基板２１の長手方向に配列
することができるので、駆動用ＩＣ数の削減を図ること
ができる。

【００５５】図２０は、発光素子として６００ＤＰＩの
発光素子を用いるように、上記基本実施形態に若干の変
更を加えた別の実施形態を示している。すなわち、発光
素子２２として、図６に示す前記発光素子２２と同じ長
さで、発光部２６の配列密度が半分の６００ＤＰＩ、個
別電極数Ｎが半分の４８で、４つの群（Ｍ＝４）に区分
けした４分割タイプのものを２つ用いている。これらの
発光素子は、発光素子の長手方向と同方向に配列され、
駆動用ＩＣ１とマルチプレクス配線ではない通常の直接
的な配線を介して接続されている。駆動用ＩＣ１は、図
２２にタイミングを示すように、その１つの入力ＳＩ１
を使用して両方の発光素子の第1群（１，５，９・・番
目）のデータ信号の入力を行ない、次の入力ＳＩ２を使
用して両方の発光素子の第２群（２，６，１０・・番
目）のデータ信号の入力を行ない、次の入力ＳＩ３を使
用して両方の発光素子の第３群（３，７，１１・・番
目）のデータ信号の入力を行ない、次の入力ＳＩ４を使
用して両方の発光素子の第４群（４，８，１２・・番
目）のデータ信号の入力を行なうことで、１ライン分の
データ入力を９６０クロックで行なう。それらの変更に
応じて信号の入力形態に若干の変更を加えている。これ
らの変更点を除いて他の構成は上記基本実施例と同様で
ある。このようにすることにより、１２００ＤＰＩ対応
の駆動用ＩＣ１を６００ＤＰＩの発光素子２２の駆動に
利用することができる。また、駆動用ＩＣと発光素子を
１：２の関係を保った１つの単位（ブロック）としてこ
れを基板２１の長手方向に配列することができるので、
駆動用ＩＣ数の削減を図ることができる。

【００５６】図２１は、発光素子として３００ＤＰＩの
発光素子を用いるように、上記基本実施形態に若干の変
更を加えた別の実施形態を示している。すなわち、発光
素子２２として、図６に示す前記発光素子２２と同じ長
さで、発光部２６の配列密度が４分の１の３００ＤＰ
Ｉ、個別電極数Ｎが４分の１の２４で、４つの群（Ｍ＝
４）に区分けした４分割タイプのものを４つ用いてい
る。これらの発光素子は、発光素子の長手方向と同方向
に配列され、駆動用ＩＣ１とマルチプレクス配線ではな
い通常の直接的な配線を介して接続されている。駆動用
ＩＣ１は、図２３にタイミングを示すように、その１つ
の入力ＳＩ１を使用してそれに接続した全て（この例で
は４つ）の発光素子の第1群（１，５，９・・番目）の
データ信号の入力を行ない、次の入力ＳＩ２を使用して
それに接続した全ての発光素子の第２群（２，６，１０
・・番目）のデータ信号の入力を行ない、次の入力ＳＩ
３を使用してそれに接続した全ての発光素子の第３群
（３，７，１１・・番目）のデータ信号の入力を行な
い、次の入力ＳＩ４を使用してそれに接続した全ての発
光素子の第４群（４，８，１２・・番目）のデータ信号
の入力を行なうことで、１ライン分のデータ入力を４８
０クロックで行なう。それらの変更に応じて信号の入力
形態に若干の変更を加えている。これらの変更点を除い
て他の構成は上記基本実施例と同様である。このように
することにより、１２００ＤＰＩ対応の駆動用ＩＣ１を
３００ＤＰＩの発光素子２２の駆動に利用することがで
きる。また、駆動用ＩＣと発光素子を１：４の関係を保
った１つの単位（ブロック）としてこれを基板２１の長
手方向に配列することができるので、駆動用ＩＣ数の削
減を図ることができる。

【００５７】尚、上記実施形態は、駆動用ＩＣとして、
図１、図２に示すように、ラッチとしてシフトレジスタ
８の記憶データ数と同数のデータを記憶するラッチ回路
を用いる場合を示したが、本発明はこれ以外にも適用す
ることができ、例えば、図１８に示すように、シフトレ
ジスタに記憶するデータ数よりも少数のデータを記憶す
るラッチ回路を用いる場合にも適用することができる。

【００５８】以下、シフトレジスタに記憶するデータ数
よりも少数のデータを記憶するラッチ回路を用いる実施
形態について、図１８と図１９を参照して説明する。上
記基本実施形態と大きく相違する点は、シフトレジスタ
に記憶している複数（ｍ×ｎ＝３８４）個のデータをｎ
個単位に駆動回路１２に供給するための選択回路とし
て、出力端子ＤＯ数と同数のデータを記憶するラッチ回
路１１Ｃと、このラッチ回路１１Ｃに選択的にデータを
入力する選択回路１１Ａを用いた点である。

【００５９】図１８に示すように、多入力シフトレジス
タ８に記憶している複数（ｍ×ｎ＝３８４）個のデータ
を、論理ゲート回路で構成した選択回路１１Ａを介して
ラッチ回路１１Ｃに与えるようにしている。ラッチ回路
１１Ｃは、出力端子ＤＯ数と同数のデータを記憶するｎ
ビット構成のラッチで構成され、ＬＯＡＤ１信号によっ
てｎ個単位にデータを取り込む。選択回路１１Ａは、分
割タイミング信号発生回路１４の出力する分割タイミン
グ信号ＤＩＶ１〜ＤＩＶ４によって、シフトレジスタ８
が出力する複数（ｍ×ｎ＝３８４）個のデータからｎ個
のデータを選択してラッチ回路１１Ｃに与える。シフト
レジスタ８に記憶されたデータは、このような選択処理
がｍ回繰り返されることによって順次ラッチ回路１１Ｃ
に与えられる。ラッチ回路１１Ｃが出力するｎ個のデー
タは、ストローブ信号（反転ＳＴＢ）がＬレベルの間に
ドライバ回路１２に与えられる。

【００６０】分割タイミング信号発生回路１４は、図３
（Ａ）の構成を採用することもできるが、図４に示すよ
うに、１つの外部タイミング信号ＤＩＶＳＥＬのパルス
をカウントして出力するカウンタタイプの回路構成を採
用している。

【００６１】この実施形態の動作は図１９のタイミング
チャートに示している。この図に示すとおり、４つの入
力ＳＩ１〜ＳＩ４を介して１９２０クロックによって１
ライン分のデータを取り込んだ後、その１ライン分のデ
ータの駆動が終了するまでの間は、次のラインのデータ
を取り込むことができないので、処理速度が遅くなる
が、駆動用ＩＣ内部の回路素子数を削減してＩＣの小型
化、低価格化を図ることができる。よって、この実施形
態は、処理速度よりも小型化や低価格化が優先される光
プリントヘッドに好適である。

【００６２】尚、上記各実施形態における発光素子２２
として、ＰＮ接合の発光ダイオード以外にもＰＮＰＮ接
合の発光ダイオード（発光サイリスタ）など、他の構造
の発光部を配列した発光素子を採用することができる。
また、発光部を１列に配列したもののほかに、千鳥配置
したものや、２列以上の複数列配置したものを用いるこ
ともできる。そして、発光素子２２の片側に駆動用ＩＣ
１を配列する場合のほかに、発光素子の両側に前記駆動
用ＩＣ１を配置することもできる。発光素子の両側に前
記駆動用ＩＣ１を配置する場合は、発光素子として倍の
解像度を持つもの、例えば２４００ＤＰＩの解像度の発
光素子を採用するのが望ましい。

【００６３】また、上記駆動用ＩＣ１は、例えば個別端
子部あるいは共通端子部のいずれか一方をオープン状態
とすることにより、あるいはその他の方法により、第1
駆動部２あるいは第2駆動部３のみを選択的に利用する
こともできる。

【００６４】

【発明の効果】以上のように本発明によれば、時分割駆
動に対応した発光素子を駆動するに適した汎用性のある
駆動用ＩＣを提供することができる。また、解像度が異
なる複数種類の発光素子に対応可能な駆動用ＩＣを提供
することができる。また、データの入力を高速に行なう
ことができる駆動用ＩＣを提供することができる。そし
て、このような駆動用ＩＣと発光素子を用いることによ
って高解像度の光プリントヘッドを提供することができ
る。そしてまた、光プリントヘッドの小型化や印字速度
の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の基本実施形態に係る駆動用ＩＣの回路
ブロック図である。

【図２】図１の要部を示す回路ブロック図である。

【図３】同実施形態の要部（分割タイミング信号発生回
路）の回路図（Ａ）と、その真理値表を示す図（Ｂ）で
ある。

【図４】分割タイミング信号発生回路の他の構成例を示
す回路図である。

【図５】同実施形態のタイミングチャートである。

【図６】本発明の基本実施形態に係る光プリントヘッド
の要部平面図である。

【図７】同実施形態の光プリントヘッドの回路ブロック
図である。

【図８】同実施形態の特徴部を概略的に示す概略構成図
である。

【図９】他の実施形態の特徴部を概略的に示す概略構成
図である。

【図１０】他の実施形態の特徴部を概略的に示す概略構
成図である。

【図１１】他の実施形態の特徴部を概略的に示す概略構
成図である。

【図１２】他の実施形態の特徴部を概略的に示す概略構
成図である。

【図１３】他の実施形態の特徴部を概略的に示す概略構
成図である。

【図１４】図９に示す実施形態の動作を示すタイミング
チャートである。

【図１５】図１１に示す実施形態の動作を示すタイミン
グチャートである。

【図１６】図１２に示す実施形態の動作を示すタイミン
グチャートである。

【図１７】図１３に示す実施形態の動作を示すタイミン
グチャートである。

【図１８】本発明の他の実施形態に係る駆動用ＩＣの要
部を示す回路ブロック図である。

【図１９】図１８に示す駆動用ＩＣを備える実施形態の
タイミングチャートである。

【図２０】他の実施形態の特徴部を概略的に示す概略構
成図である。

【図２１】他の実施形態の特徴部を概略的に示す概略構
成図である。

【図２２】図２０に示す実施形態の動作を示すタイミン
グチャートである。

【図２３】図２１に示す実施形態の動作を示すタイミン
グチャートである。

【符号の説明】

１ 駆動用ＩＣ ２ 第１駆動部 ３ 第２駆動部 ４ データ信号記憶回路 ５ 駆動回路 １１ 選択回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】素子駆動用のｎ個の出力端子と、該各出力
   端子と接続した第１駆動部とを備えた駆動用ＩＣであっ
   て、前記第１駆動部は、複数（ｒ）の入力端子を介して
   順次送られてくる少なくともｎ×ｍ個のデータ信号を記
   憶するデータ信号記憶回路と、該データ信号記憶回路に
   記憶しているデータ信号をｎ個単位に選択して取り出す
   データ選択回路と、この選択されたデータ信号に基づき
   前記各駆動用出力端子に駆動信号を出力する駆動回路を
   備える構成としたことを特徴とする駆動用ＩＣ。
2. 【請求項２】前記データ信号記憶回路は、ｒ入力でｎ×
   ｍ個のデータ信号を記憶するシフトレジスタ及びｎ×ｍ
   個のデータ信号を記憶するラッチ回路で構成し、前記デ
   ータ選択回路は、前記ラッチ回路に記憶しているデータ
   信号をｎ個単位に選択して取り出す構成としたことを特
   徴とする請求項１記載の駆動用ＩＣ。
3. 【請求項３】前記データ信号記憶回路は、ｒ入力でｎ×
   ｍ個のデータ信号を記憶するシフトレジスタで構成し、
   前記データ選択回路は、前記シフトレジスタに記憶して
   いるデータ信号をｎ個単位に選択して取り出すととも
   に、取り出したｎ個のデータ信号を記憶するラッチ回路
   で構成したことを特徴とする請求項１記載の駆動用Ｉ
   Ｃ。
4. 【請求項４】複数（ｍ）個の群選択用端子と、前記群選
   択用端子を所定電位に選択的に接続する第２の駆動部を
   備えることを特徴とする請求項１から請求項３のいずれ
   かに記載の駆動用ＩＣ。
5. 【請求項５】素子駆動用のｎ個の出力端子と、該各出力
   端子と接続した第１駆動部と、ｍ個の群選択用端子と、
   該各群選択用端子と接続した第２駆動部と、タイミング
   制御回路を備えた駆動用ＩＣであって、前記第１駆動部
   は、複数（ｒ）の入力端子を介して順次送られてくる少
   なくともｎ×ｍ個のデータ信号を記憶するデータ信号記
   憶回路と、該データ信号記憶回路に記憶しているデータ
   信号を前記タイミング制御回路からのｍ種類の分割タイ
   ミング信号に基づいてｎ個単位に選択して取り出すデー
   タ選択回路と、この選択されたデータ信号に基づき前記
   各駆動用出力端子に駆動信号を出力する駆動回路を備
   え、前記第２駆動部は、前記ｍ個の群選択用端子を前記
   ｍ種類の分割タイミング信号に基づいて順次切り替える
   構成としたことを特徴とする駆動用ＩＣ。
6. 【請求項６】前記複数の入力端子の数（ｒ）と群選択用
   端子の数（ｍ）を同じに設定したことを特徴とする請求
   項４あるいは請求項５記載の駆動用ＩＣ。
7. 【請求項７】前記第1の駆動部は、前記ｎ×ｍ個の補正
   データを記憶する補正データ記憶回路を備えることを特
   徴とする請求項１から請求項６のいずれかに記載の駆動
   用ＩＣ。
8. 【請求項８】前記駆動用ＩＣは、ｎ個の発光部で構成さ
   れる群をｍ個以下備える発光素子を群単位で時分割駆動
   するための駆動用ＩＣであることを特徴とする請求項１
   から請求項７のいずれかに記載された駆動用ＩＣ。
9. 【請求項９】請求項１から請求項８のいずれかに記載の
   駆動用ＩＣを備えることを特徴とする光プリントヘッ
   ド。