JP3357811B2 - 駆動用ｉｃ及び光プリントヘッド - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリンタ等の記録
ヘッドに用いられる光プリントヘッドに係わり、特に、
素子内で時分割駆動を行うことができるように構成され
た発光素子を駆動するための新規な駆動用ＩＣとそれを
用いた光プリントヘッドに関する。

【０００２】

【従来の技術】従来の光プリントヘッドにおいて用いら
れる発光素子（アレイ）は、実公平６−４８８８７号公
報に示すように、複数の発光部に１対１で対応させて個
別電極を素子表面側に設け、各発光部に共通の電極を素
子裏側に設けて構成しているので、１つの素子内で時分
割駆動することができなかった。時分割駆動することが
できないので、個別電極を発光部と同数設ける必要があ
り、発光部の高密度化が進むと、それに対応して個別電
極も高密度配置になる結果、駆動用ＩＣとの接続が困難
になるという問題があった。

【０００３】このような問題を解決するため、特開平６
−１６３９８０号公報において、素子内での時分割駆動
が可能な発光素子が提案されている。すなわち、発光素
子上の複数の発光部をｍ（２〜３）の群に分け、群毎の
発光部に接続するようにｍ本の共通電極を設け、異なる
群に属するｍ個の発光部に接続した個別電極をｎ個設け
ることによってｍ×ｎ個の発光部を備える発光素子が提
案されている。この発光素子によれば、ｍ本の共通電極
を時分割的に選択することによって個別電極の数を従来
の１／ｍに削減することができるので、駆動用ＩＣとの
接続を容易にすることができる。

【０００４】このような発光素子を従来と同様の駆動用
ＩＣを用いて時分割駆動することも可能であるが、この
場合、共通電極を時分割的に選択するための駆動回路を
別途必要とするので、時分割駆動に適した汎用性のある
駆動用ＩＣの開発が望まれている。

【０００５】

【発明が解決しようとする課題】そこで本発明は、上記
のような時分割駆動に対応した発光素子を駆動するに適
した汎用性のある駆動用ＩＣを提供することを課題の１
つとする。また、時分割駆動に対応した発光素子の出力
変動を低減することができる駆動用ＩＣを提供すること
を課題の１つとする。そして、このような発光素子と駆
動用ＩＣを用いることによって高解像度の光プリンタヘ
ッドを提供することを課題の１つとする。そしてまた、
光プリンタヘッドの小型化を図ることを課題の１つとす
る。

【０００６】

【０００７】

【０００８】

【０００９】

【課題を解決するための手段】本発明の駆動用ＩＣは、
素子駆動用のｎ個の出力端子と、該各出力端子と接続し
た第１駆動部と、ｍ（ｍ≧２）個の群選択用端子と、該
各群選択用端子と接続した第２駆動部を備えた駆動用Ｉ
Ｃであって、前記第１駆動部は、順次送られてくるデー
タ信号をｎ個単位に記憶するデータ信号記憶回路と、該
データ信号記憶回路から出力されたデータ信号に基づき
前記各駆動用出力端子に駆動信号を出力する駆動回路
と、該駆動回路のｎ個の出力を個々に補正するために前
記各駆動用出力端子に対してｍ種類の補正データを記憶
する補正データ記憶回路とを備え、前記第２駆動部は、
前記ｍ個の群選択用端子を前記データ信号記憶回路に供
給されるｎ個のデータ信号の切り替えタイミングに同期
して順次切り替える構成とし、前記補正データ記憶回路
は、記憶したｍ種類の補正データを前記切り替えタイミ
ングに同期して切り替えて出力するようにしたことを特
徴とする。

【００１０】前記データ信号記憶回路は、ｎ個のデータ
信号をラッチするラッチ回路を備え、前記ｎ個のデータ
信号の切り替えタイミングは、前記ラッチ回路のラッチ
タイミングとすることができる。

【００１１】前記駆動用ＩＣは、ｎ個の発光部で構成さ
れる群をｍ個備える発光素子を群単位で時分割駆動する
ための駆動用ＩＣとすることができる。

【００１２】本発明の光プリントヘッドは、前記駆動用
ＩＣのいずれかを備えて構成することができる。

【００１３】本発明の光プリントヘッドは、同一構造の
発光素子と同一構造の駆動用ＩＣをそれぞれ同方向に複
数配置した光プリントヘッドにおいて、駆動用ＩＣとし
て前記いずれかの駆動用ＩＣを用いて構成される。

【００１４】

【発明の実施の形態】以下本発明の実施例を図面を参照
して説明する。

【００１５】図１は、駆動用ＩＣの回路ブロック図を示
し、図２は、図１に示す回路ブロック図のうち、複数あ
る出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ４８
に関係する部分を中心に抽出した要部回路ブロック図で
ある。まず、これらの図を中心に説明する。

【００１６】駆動用ＩＣ１は、図１に示すように、素子
駆動用（後述する個別電極２８用）の複数個（ｎ）の出
力端子ＤＯと、各出力端子ＤＯと接続され、これらに対
して駆動信号としての所定の電流出力を与える第１駆動
部２と、群選択用（後述する共通電極２７用）の複数
（ｍ）個の出力端子ＣＤと、各出力端子ＣＤと接続さ
れ、これらを選択的に一方の電源電位、例えば接地電位
ＶＳＳに切り替える第２駆動部を備えている。以下、ｎ
＝９６，ｍ＝２の場合を例にとって説明するが、本発明
はこれに限定されるものではない。

【００１７】第１駆動部２は、データ入力端子ＳＩから
順次与えられるデータ信号をｎ個単位に記憶するデータ
信号記憶回路４と、このデータ信号記憶回路４から出力
されたデータ信号に基づき上記各出力端子ＤＯ１〜ＤＯ
９６に駆動信号を出力する駆動回路５と、この駆動回路
５に定電流を供給する電流供給回路６と、この第１駆動
部２並びに第２駆動部３の各部に所定のタイミング信号
Ｔ１〜Ｔ９等を供給するタイミング制御回路７とを備え
ている。

【００１８】データ信号記憶回路４は、データ入力端子
ＳＩから複数の群単位、この例では奇数と偶数の２つの
群に区分けされて群毎にシリアルに入力されるデータ信
号をクロック信号ＣＬＫ１と同じタイミングの信号Ｔ１
に同期して取り込み、データ出力端子ＳＯからシリアル
出力するｎ（９６）ビットのシフトレジスタ８と、この
シフトレジスタ８に取り込まれたデータ信号を、ロード
信号ＬＯＡＤ１に基づいて作成された信号Ｔ２に従って
並列に取り込むｎ（９６）ビットのラッチ回路９とを備
えている。シフトレジスタ８から並列に出力されるｎ個
のデータ信号はラッチ回路９を介さないで駆動回路５に
供給することもできるようにしている。

【００１９】尚、データ信号を複数ビットで構成する場
合などにおいては、それに応じてシフトレジスタ８やラ
ッチ回路９等の構成を変更することもでき、例えば、シ
フトレジスタ８をアドレス指定方式のメモリで構成する
こともできる。

【００２０】駆動回路５は、補正データを記憶するため
の記憶回路１０と、前記ラッチ回路９から奇数、偶数に
区分けされてｎ（９６）個単位で送られてくるデータ信
号に対して、この記憶回路１０から出力される補正デー
タに基づいた補正を行う補正処理回路１１と、この補正
処理回路１１から出力される補正後のデータ信号に基づ
いて作動し、前記出力端子ＤＯ１〜ＤＯ９６を介して駆
動信号としての電流を出力するｎ（９６）ビット構成の
ドライブ回路１２とを備えている。

【００２１】記憶回路１０は、複数（ｍ）種類の補正デ
ータを記憶できるように、複数の補正データ記憶回路を
備え、データ信号を２つの群に区分けするこの例では、
奇数データ信号に対する補正データを記憶するための奇
数補正データ記憶回路１３と、偶数データ信号に対する
補正データを記憶するための偶数補正データ記憶回路１
４とを備えている。各補正データ記憶回路１３、１４
は、複数ビット（この例では３ビット）で構成される補
正データを、ｎ個のデータ信号のそれぞれに対応して記
憶できるように、例えば３ビット×９６構成のラッチ回
路で構成することができる。そして、各補正データ記憶
回路１３、１４に対する補正データの書き込みは、シフ
トレジスタ８から供給されるｎ個単位の信号に基づいて
行われるようになっている。

【００２２】補正データ記憶回路１３、１４の書き込み
選択は、パルス状の信号Ｔ３と信号Ｔ４によって行われ
る。シフトレジスタ８に設定されたｎ個の信号を、信号
Ｔ３もしくは信号Ｔ４によって一方の補正データ記憶回
路に書き込む処理を繰り返すことによって、一方の補正
データ記憶回路に３ビット構成の補正データをｎ個設定
することができる。書き込み状態を選択する信号Ｔ３と
信号Ｔ４は、設定モード信号ＳＥＴがＬレベルにあり、
しかも、シフトレジスタ８のデータ信号を取り込むため
のロード信号ＬＯＡＤ１（ｎ個のデータ信号を切り替え
るための信号）（信号Ｔ７）がＨレベルにあることを条
件に、信号Ｔ８（ロード信号ＬＯＡＤ１に同期して交互
にＨレベルとＬレベルに切り替わる）によって、交互に
選択される。

【００２３】ドライブ回路１２は、１つの出力端子ＤＯ
に対してそれぞれ電流出力が異なる４つの電流増幅器１
２Ａａ〜１２Ａｄを１組として、それを出力端子ＤＯと
同数備えて構成されている。電流供給回路６から一定の
電流が供給される４つ電流増幅器１２Ａａ〜１２Ａｄ
は、個々にその作動状態を制御することによって、合計
出力電流を４ｍＡをベースとして３．５〜４．５ｍＡ程
度の範囲で変更できるようにしている。

【００２４】補正処理回路１１は、後述する発光素子２
２の各発光部２６における光量が均一になるように、ド
ライブ回路１２から出力する電流値を補正するための回
路で、ラッチ回路９から出力される各データ信号に対し
て、各々３ビット構成の補正データを用いて補正を行う
ように接続された論理ゲート回路によって構成される。

【００２５】ここで、１つの出力端子ＤＯ４８に対する
奇数と偶数のデータ信号を例にとって図２を参照して説
明する。ラッチ回路９に奇数データ信号が記憶されてい
る場合は、ストローブ信号ＳＴＢが所定期間Ｌレベルに
切り替わることによって奇数データ信号がアンドゲート
Ｇ１を通過して信号Ｔ５として補正処理回路１１に与え
られる。ここで、記憶回路１０の出力は、信号Ｔ９がＨ
レベルであり、アンドゲートＧ４が開放状態となること
によって、奇数補正データ記憶回路１３の出力のみが選
択状態になる。そして、この奇数補正データ記憶回路１
３から出力される３ビットの補正データは、アンドゲー
トＧ４、オアゲートＧ３、並びに信号Ｔ５によって開放
状態のアンドゲートＧ２を介してドライブ回路１２に供
給され、３つの電流増幅器１２Ａａ〜１２Ａｃを選択的
に動作させる。残りの電流増幅器１２Ａｄは信号Ｔ５が
Ｈレベルにあることによって、補正データに係わりなく
一定の電流を供給する。この４つの電流増幅器１２Ａａ
〜１２Ａｄの出力を１つにして出力端子ＤＯ４８を介し
て取り出し、奇数番の所定発光部に供給することができ
る。

【００２６】次くタイミングでラッチ回路９に偶数デー
タ信号が記憶された場合は、ストローブ信号ＳＴＢが所
定期間Ｌレベルに切り替わることによって、偶数データ
信号がアンドゲートＧ１を通過して信号Ｔ５として補正
処理回路１１に与えられる。ここで、記憶回路１０の出
力は、信号Ｔ９がＬレベルであり、反転入力付きのアン
ドゲートＧ５が開放状態となることによって、偶数補正
データ記憶回路１４の出力のみが選択状態になる。そし
て、この偶数補正データ記憶回路１４から出力される３
ビットの補正データは、アンドゲートＧ５、オアゲート
Ｇ３、並びに信号Ｔ５によって開放状態のアンドゲート
Ｇ２を介してドライブ回路１２に供給され、３つの電流
増幅器１２Ａａ〜１２Ａｄを選択的に動作させる。残り
の電流増幅器１２Ａｄは信号Ｔ５がＨレベルにあること
によって、補正データに係わりなく一定の電流を供給す
る。この４つの電流増幅器１２Ａａ〜１２Ａｄの出力を
１つにして出力端子ＤＯ４８を介して取り出し、偶数番
の所定発光部に供給することができる。

【００２７】次に、第２駆動部３について説明する。第
２駆動部３は、群選択回路１５と群ドライブ回路１６を
備える。群選択回路１５は、群ドライブ回路１６に対し
て出力端子ＣＤ−Ｏ、ＣＤ−Ｅを選択的に接地電位ＶＳ
Ｓに切り替えるためのタイミングを与えるもので、シフ
トレジスタ８の信号をラッチするタイミングを示すロー
ド信号ＬＯＡＤ１に同期して交互にＬレベルとＨレベル
を出力する信号Ｔ８とＴ９を作成する。信号Ｔ８と信号
Ｔ９は実質的に同じ信号であるが、信号Ｔ８を信号Ｔ９
より若干遅延させている。

【００２８】図３は、上記の駆動用ＩＣ１を備えて構成
した光プリントヘッド２０の一例を示す要部平面図であ
る。この光プリントヘッド２０は、絶縁性基板２１の上
に複数、例えばＬ＝３８個の発光素子２２を一列に配列
し、この発光素子２２の片側に隣接させて駆動用ＩＣ１
を発光素子２２と１対１で対応させて一列に配列してい
る。この例では、駆動用ＩＣ１を発光素子２２の片側に
配列しているが、駆動用ＩＣ１を発光素子２２の両側に
配列する場合は、発光素子２２と駆動用ＩＣ１を１対２
の対応関係で配列すれば良い。発光素子２２と駆動用Ｉ
Ｃ１間には、両者を接続するための配線２３が施され
る。配線２３としては、金線等のワイヤボンド線による
直接接続構造、中継用のパターンを介在したワイヤボン
ド線による間接的接続構造を用いることができるが、高
密度のフレキシブル配線を異方性導電接着剤を用いて接
続する構造を用いることもできる。

【００２９】基板２１の上には、信号用、電力供給用の
複数本の配線パターン２４を発光素子２２の配列方向に
沿って延びるように形成している。駆動用ＩＣ１と配線
パターン２４の間には、前記配線２３と同様の配線２５
を設けている。

【００３０】発光素子２２は、その上面に複数（ｍ×ｎ
＝１９２）個の発光部２６をその長手方向に沿って配列
している。そして、この複数の発光部２６は、時分割駆
動できるようにそれぞれが独立して形成されており、群
単位に時分割駆動できるように、複数ｍ（ｍ≧２）の群
に区分けしている。この例では、奇数番目に属する群と
偶数番目に属する群の２つの群に区分けした場合を例示
している。

【００３１】そして、発光素子２２は、群を成す奇数番
目の発光部２６Ｏに共通に接続した共通電極２７Ｏと、
群を成す偶数番目の発光部２６Ｅに共通に接続した共通
電極２７Ｅの２本の共通電極２７を設けるとともに、隣
接する奇数番目と偶数番目の発光部２６に接続したｎ
（９６）個の個別電極２８を設けている。これらの個別
電極２８は、それぞれ駆動用ＩＣ１の出力端子ＤＯ１〜
ＤＯ９６に接続され、共通電極２７は、出力端子ＣＤ−
Ｏ、ＣＤ−Ｅに接続される。そして、１９２個の発光部
の奇数番目を点灯させる場合は、奇数番目の群に対応し
た共通電極２７Ｏを選択し、任意の個別電極ＤＯに通電
させればよく、発光部の偶数番目を点灯させる場合は、
偶数番目の群に対応した共通電極２７Ｅを選択し、任意
の個別電極ＤＯに通電させればよい。

【００３２】尚、発光素子３はＬ個（３８個）であるの
で、ヘッド２０全体の発光部２６の数は、Ｌ×ｍ×ｎ＝
３８×２×９６＝７２９６個となる。図４の＃を付した
番号がヘッド２０全体の発光部２６の通し番号である。
そして、共通電極２７の選択によって奇数番目と偶数番
目が選択されるので、その半分の３６４８個の発光部２
６が一斉に点灯制御される。

【００３３】次に、上記駆動用ＩＣ１の動作を含めた上
記光プリントヘッド２０の動作について、図１、図２に
加えて、図４に示す光プリントヘッドの回路構成例、図
５、図６に示すタイミングチャートを参照して説明す
る。

【００３４】まず初めに駆動用ＩＣ１に対する補正デー
タの設定動作について図５に示すタイミングチャートを
参照して説明する。光プリントヘッド２０に電源が投入
された初期状態において、配線パターン２４からリセッ
ト信号ＲＥＳＥＴ（信号Ｔ６）が供給され、これによっ
て記憶回路１０、群選択回路１５等の内部に設けたカウ
ンタが初期状態に設定される。尚、設定信号ＳＥＴはＬ
レベルに保持される。

【００３５】３８番目の駆動用ＩＣ１のデータ入力端子
Ｓ１に奇数番目のデータ信号補正に係わる信号（３６４
８個）が順次与えられ、これがクロック信号ＣＬＫ１
（信号Ｔ１）に同期して順次各駆動用ＩＣのシフトレジ
スタ８に取り込まれる。

【００３６】次に、シフトレジスタ８の信号を内部に取
り込むためのロード信号ＬＯＡＤ１（信号Ｔ７）が、所
定時間Ｈレベルに保持され、各シフトレジスタ８に保持
されたｎ個の補正データの入力が行われる。ここで、奇
数補正データ記憶回路１３のみが信号Ｔ３によって選択
（ラッチ）状態となるので、シフトレジスタ８に取り込
まれたｎ個の信号が、奇数補正データ記憶回路１３に入
力され、補正用第１ビットとして記憶される。

【００３７】次に、偶数番目のデータ信号補正に係わる
信号（３６４８個）が順次与えられ、これがクロック信
号ＣＬＫ１（信号Ｔ１）に同期して順次各駆動用ＩＣ１
のシフトレジスタ８に取り込まれる。続いて、ロード信
号ＬＯＡＤ１（信号Ｔ７）が、所定時間Ｈレベルに保持
され、各シフトレジスタ８に保持されたｎ個の補正デー
タの入力が行われる。この場合、偶数補正データ記憶回
路１４のみが信号Ｔ４によって選択（ラッチ）状態にな
るので、シフトレジスタ８に取り込まれたｎ個の信号が
偶数補正データ記憶回路１４に入力され、補正用第１ビ
ットとして記憶される。

【００３８】補正データ記憶回路１３、１４の記憶位置
を内部カウンタによって変更後、このような処理を２回
繰り返すことによって、奇数補正データ記憶回路１３と
偶数補正データ記憶回路１４にそれぞれ補正用の第２、
第３ビットが記憶される。その結果、各出力端子ＤＯ１
〜ＤＯ９６に対して、３ビット構成の２種類の補正デー
タが設定されたことになる。

【００３９】尚、記憶回路１０に記憶すべき補正データ
は、発光素子２２の各発光部２６の光量を均一にするた
めに、予め求めた光量補正データが用いられ、これらの
データは、光プリントヘッド２０内部、あるいは光プリ
ントヘッド２０を装着するプリンタ本体等に設けた記憶
媒体に記憶されている。

【００４０】続いて、通常の発光駆動動作について図６
を参照して説明する。まず初めにリセット信号ＲＥＳＥ
Ｔ（信号Ｔ６）が供給され、これによって記憶回路１
０、群選択回路１５等の内部カウンタが初期状態に設定
される。続いて、設定信号ＳＥＴがＬレベルからＨレベ
ルに切り替えられる。その結果、信号Ｔ３、Ｔ４はいず
れもＬレベルに保持されるので、記憶回路１０への書き
込みが禁止された状態となる。

【００４１】補正用データ信号の場合と同様に、３８番
目の駆動用ＩＣ１のデータ入力端子Ｓ１に奇数番目のデ
ータ信号（３６４８個）が順次与えられ、これがクロッ
ク信号ＣＬＫ１（信号Ｔ１）に同期して順次各駆動用Ｉ
Ｃ１のシフトレジスタ８に取り込まれる。

【００４２】次に、ロード信号ＬＯＡＤ１（並びに信号
Ｔ２、Ｔ７）が、所定時間Ｈレベルに保持され、各シフ
トレジスタ８に保持されたｎ個のデータ信号の入力が行
われる。ここで、ラッチ回路９のみが信号Ｔ２によって
選択（ラッチ）されるので、シフトレジスタ８に取り込
まれたｎ個のデータ信号がラッチ回路９に入力されて記
憶される。

【００４３】ロード信号ＬＯＡＤ１（信号Ｔ７）によっ
て群選択回路１５が奇数の群の選択状態に切り替わり、
その出力信号Ｔ８，Ｔ９がＬレベルからＨレベルに切り
替わる。信号Ｔ９によって、群ドライブ回路１６は、奇
数側の端子ＣＤ−Ｏのみを接地状態に切り替え、また、
補正処理回路１１は、アンドゲートＧ４を開き、アンド
ゲートＧ５を閉じることによって、奇数補正データ記憶
回路１３の出力のみを取り出し状態にする。

【００４４】ロード信号ＬＯＡＤ１がＨレベルからＬレ
ベルに切り替わった直後に、発光のタイミングを示すス
トローブ信号ＳＴＢがＨレベルから所定期間Ｌレベルに
保持され、この間、ラッチ回路９に保持されているデー
タ信号が補正処理回路１１に供給される。そして、Ｈレ
ベルのデータ信号に対して３ビットの補正データが付加
され、それがドライブ回路１２に与えられる。ドライブ
回路１２は、データ信号とそれに付加された補正データ
に基づいて、４つの電流増幅器１２Ａａ〜１２Ａｄを選
択的に作動させてその出力電流を出力端子ＤＯを介して
発光素子２２の各個別電極２８に供給する。

【００４５】全ての発光素子２２の個別電極２８にデー
タ信号と補正データに応じた電流が供給されるが、奇数
番目の発光部２６Ｏのみが共通電極２７Ｏを介して接地
されているので、奇数番目の発光部のみが選択的に発光
する。

【００４６】同様に、３８番目の駆動用ＩＣのデータ入
力端子Ｓ１に偶数番目のデータ信号（３６４８個）が順
次与えられ、これがクロック信号ＣＬＫ１（信号Ｔ１）
に同期して順次各駆動用ＩＣ１のシフトレジスタ８に取
り込まれる。

【００４７】次に、ロード信号ＬＯＡＤ１（信号Ｔ７）
が、所定時間Ｈレベルに保持され、各シフトレジスタ８
に保持されたｎ個のデータ信号の入力が行われる。上記
同様ラッチ回路９のみが信号Ｔ２によって選択（ラッ
チ）されるので、シフトレジスタ８に取り込まれたｎ個
のデータ信号がラッチ回路９に入力されて記憶される。

【００４８】ロード信号ＬＯＡＤ１（信号Ｔ７）によっ
て群選択回路１５が奇数選択状態から偶数選択状態に切
り替わり、その出力信号Ｔ８，Ｔ９がＨレベルからＬレ
ベルに切り替わる。信号Ｔ９によって、群ドライブ回路
１６は、偶数側の端子ＣＤ−Ｅのみを接地状態に切り替
え、また、補正処理回路１１は、アンドゲートＧ５を開
き、アンドゲートＧ４を閉じることによって、偶数補正
データ記憶回路１４の出力のみを取り出し状態にする。

【００４９】ロード信号ＬＯＡＤ１がＨレベルからＬレ
ベルに切り替わった直後に、ストローブＳＴＢがＨレベ
ルから所定期間Ｌレベルに保持され、この間、ラッチ回
路９に保持されているデータ信号が補正処理回路１１に
供給される。そして、Ｈレベルのデータ信号に対して３
ビットの補正データが付加され、それがドライブ回路１
２に与えられる。ドライブ回路１２は、４つの電流増幅
器１２Ａａ〜１２Ａｄを選択的に作動させてその出力電
流を出力端子ＤＯを介して発光素子２２の各個別電極２
８に供給する。

【００５０】全ての発光素子２２の個別電極２８にデー
タ信号と補正データに応じた電流が供給されるが、偶数
番目の発光部２６のみが共通電極２７Ｅを介して接地さ
れているので、偶数番目の発光部のみが選択的に発光す
る。これによって、７２９６ドットからなる１ライン分
の選択的発光が終了する。

【００５１】上記のような、奇数と偶数の群の切り替え
による時分割駆動によって１ライン分の選択的な発光を
順次繰り返すことによって、１画面分のプリントを行う
ことができる。

【００５２】上記のように、素子内時分割駆動に対応し
た発光素子２２を駆動するための各駆動用ＩＣ１が、群
を単位とするｎ個のデータ信号の取り込みタイミング、
すなわち、ロード信号ＬＯＡＤ１に基づくデータ信号の
切り替えタイミングに同期して動作する第２駆動部３を
内蔵し、この駆動用ＩＣ１によって対応した発光素子２
２の時分割駆動を行う構成としているので、負荷の分散
を図ることができる。よって、時分割駆動を行うための
第２駆動部３に加わる最大負荷は、対応する発光素子２
２の１つの群に属する発光部２６の数に基づき決定でき
る。その結果、従来のダイナミック駆動方式のように時
分割駆動用（共通電極選択用）の専用ＩＣを用いて全て
の発光素子を対象とした時分割駆動を行う場合に比べ
て、時分割駆動用の回路に加わる負荷を大幅に低減する
ことができる。そして、駆動用ＩＣ１の第２駆動部３
は、小電流を制御することができる小型回路で構成する
ことができ、駆動用ＩＣ１を従来のスタテック方式用の
ＩＣと同等の形状で構成することができるので、全体的
な回路構成の小型化を達成することができる。

【００５３】さらにまた、駆動用ＩＣ１毎にそれに対応
した発光素子２２の時分割駆動を行う構成としているの
で、光プリントヘッド２０の長さ変更に対応して発光素
子２２の数を増減させる場合に、発光素子２２の数の増
減に対応して駆動用ＩＣ１の数も容易に増減させること
ができ、回路設計の容易化に寄与することができる。す
なわち、共通端子選択用の専用ＩＣを用いる場合に予想
される専用ＩＣの大型化や、素子数増減に対応した専用
ＩＣの設計変更の問題を回避することができる。

【００５４】また、駆動用ＩＣ１は、出力端子ＤＯ１〜
ＤＯ９６の各々に対して、複数種類の補正用データを記
憶することができるので、補正用データを用いた時分割
駆動を行う場合に、記憶した補正データに基づくデータ
信号の補正を容易に行うことができる。従来、出力端子
と同じ数の補正データを記憶することができる駆動用Ｉ
Ｃは知られているが、出力端子と同じ数の補正データし
か記憶することができないので、時分割駆動を行う場合
は、データ信号とともに補正データも逐次供給する必要
があり、駆動が複雑化する問題が残るが、本発明ではそ
のような問題を解消することができる。

【００５５】尚、発光素子２２として、発光部を１列に
配列したもののほかに、千鳥配置したものや、２列以上
の複数列配置したものを用いることもできる。そして、
発光素子２２の発光部は、上述のように２つの群に区分
けするほかに、３以上の時分割駆動可能な群に区分け
し、それに応じて駆動用ＩＣ１を３以上の時分割駆動可
能な構成としてもよい。また、発光素子２２の片側に駆
動用ＩＣ１を配列する場合のほかに、発光素子３の両側
に駆動用ＩＣ１を配置することもできる。

【００５６】尚、本発明は、上記のように１つの発光素
子とその駆動用の１つ以上のＩＣの組合わせ構造を１つ
の単位とし、この構造単位を発光部の配列方向と同方向
に複数配置した光プリントヘッドに好適であるが、これ
以外にも適用可能であり、例えば、前記１つの構造単位
を基本構造とする光プリントヘッドやそれに類する印字
装置に適用することもできる。

【００５７】

【００５８】

【００５９】

【００６０】

【発明の効果】本発明の駆動用ＩＣは、ｍ個の群選択用
端子をデータ信号記憶回路に供給されるｎ個のデータ信
号の切り替えタイミングに同期して順次切り替える第２
駆動部と、ｎ個の各駆動用出力端子に対してｍ種類の補
正データを記憶する補正データ記憶回路を備えるので、
別途専用のＩＣを別途設けなくても素子の時分割駆動を
行うことができるとともに、光出力の補正も行うことが
できるので、素子内時分割駆動可能な素子に対する汎用
性を高めることができる。

【００６１】前記駆動用ＩＣの群選択用端子や記憶して
いる補正データの切り替えタイミングをラッチタイミン
グを用いて行うことによって、タイミング処理の容易化
を図ることができる。

【００６２】前記駆動用ＩＣを発光素子駆動用のＩＣと
して備えて光プリントヘッドを構成することにより、光
プリントヘッドの構成の簡素化、設計の容易化を図るこ
とができる。そして光プリントヘッドの発光素子とし
て、ｎ個の発光部で構成される群をｍ個備える発光素子
を用い、この発光素子を前記駆動用ＩＣによって時分割
駆動を行う構成とすることによって、発光素子の個別電
極の低密度配置が可能となり、個別電極への配線作業性
を高めることができる。その結果、発光部を高密度配置
した場合でも配線が容易になり、高解像度の光プリンタ
ヘッドの提供が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる駆動用ＩＣの回路ブ
ロック図である。

【図２】図１の要部を示す回路ブロック図である。

【図３】本発明の一実施例に係わる光プリントヘッドの
要部平面図である。

【図４】同実施例の回路ブロック図である。

【図５】同実施例の補正データ設定に係わるタイミング
チャート図である。

【図６】同実施例の通常動作に係わるタイミングチャー
ト図である。

【符号の説明】

１ 駆動用ＩＣ ２ 第１駆動部 ３ 第２駆動部 ４ データ信号記憶回路 ５ 駆動回路 ８ シフトレジスタ ９ ラッチ回路 １０ 記憶回路 １１ 補正処理回路 １２ ドライブ回路 １３ 奇数補正データ記憶回路 １４ 偶数補正データ記憶回路 １５ 群選択回路 １６ 群ドライブ回路 ２０ 光プリントヘッド ２２ 発光素子 ２６ 発光部 ２７ 共通電極 ２８ 個別電極 ＤＯ 素子駆動用出力端子 ＣＤ 群選択用出力端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/355 B41J 2/44 B41J 2/45 B41J 2/455

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 素子駆動用のｎ個の出力端子と、該各出
   力端子と接続した第１駆動部と、ｍ（ｍ≧２）個の群選
   択用端子と、該各群選択用端子と接続した第２駆動部を
   備えた駆動用ＩＣであって、前記第１駆動部は、順次送
   られてくるデータ信号をｎ個単位に記憶するデータ信号
   記憶回路と、該データ信号記憶回路から出力されたデー
   タ信号に基づき前記各駆動用出力端子に駆動信号を出力
   する駆動回路と、該駆動回路のｎ個の出力を個々に補正
   するために前記各駆動用出力端子に対してｍ種類の補正
   データを記憶する補正データ記憶回路とを備え、前記第
   ２駆動部は、前記ｍ個の群選択用端子を前記データ信号
   記憶回路に供給されるｎ個のデータ信号の切り替えタイ
   ミングに同期して順次切り替える構成とし、前記補正デ
   ータ記憶回路は、記憶したｍ種類の補正データを前記切
   り替えタイミングに同期して切り替えて出力するように
   したことを特徴とする駆動用ＩＣ。
2. 【請求項２】 前記データ信号記憶回路は、ｎ個のデー
   タ信号をラッチするラッチ回路を備え、前記ｎ個のデー
   タ信号の切り替えタイミングは、前記ラッチ回路のラッ
   チタイミングであることを特徴とする請求項１記載の駆
   動用ＩＣ。
3. 【請求項３】 前記駆動用ＩＣは、ｎ個の発光部で構成
   される群をｍ個備える発光素子を群単位で時分割駆動す
   るための駆動用ＩＣであることを特徴とする請求項１〜
   ２のいずれかに記載された駆動用ＩＣ。
4. 【請求項４】 請求項１〜３のいずれかに記載の駆動用
   ＩＣを備えることを特徴とする光プリントヘッド。
5. 【請求項５】 同一構造の発光素子と同一構造の駆動用
   ＩＣをそれぞれ同方向に複数配置した光プリントヘッド
   において、駆動用ＩＣとして請求項１〜３のいずれかに
   記載の駆動用ＩＣを用いたことを特徴とする光プリント
   ヘッド。