JPH09141932A

JPH09141932A - 記録ヘッド

Info

Publication number: JPH09141932A
Application number: JP30757795A
Authority: JP
Inventors: Hiroshi Tanioka; 宏谷岡; Mitsuru Amimoto; 満網本; Toshihiko Otsubo; 俊彦大坪; Shigeo Hatake; 茂雄畠
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-11-27
Filing date: 1995-11-27
Publication date: 1997-06-03

Abstract

(57)【要約】【課題】発光素子アレーチップ内の発光素子のアノー
ドまたはカソードは共通の配線に接続されているので、
その配線抵抗によって駆動電流が変化し、発光強度にム
ラを生じる。【解決手段】一方の端子が共通の配線に接続された複
数の記録素子１〜１２８を列状に配列し、複数の記録素
子の一方の端子が共通の配線に接続された配線と個々の
記録素子の他方の端子間に、順次駆動電流を選択的に供
給することにより記録を行う記録ヘッドにおいて、列状
に配列された記録素子の位置に応じて共通の配線による
記録素子の駆動電流の変化を補正するための補正手段を
具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリンタや複写
機、ファクシミリなどに印字ヘッドとして使用される記
録ヘッドに関するものである。

【０００２】

【従来の技術】従来、この種の記録ヘッドとしては、Ｌ
ＥＤ（発光ダイオード）に代表される個体記録素子アレ
ーを列状に配列し、個々の記録素子を記録信号に応じて
制御することで、記録を行っている。また、このような
記録ヘッドでは、記録素子アレーの個々の記録素子に対
応して１つの駆動回路を備えており、これらの駆動回路
を集積化した駆動ＩＣを記録素子アレーチップに隣接配
置して、２つのチップ間をワイヤーボンディングで接続
している。記録素子アレーとしては、最近ではアレーチ
ップ内に記録素子を順次選択して駆動するように自己走
査機能を有するものも提案されている。そして、このよ
うな自己走査機能を有する記録素子アレーを用いると、
記録素子アレーと駆動ＩＣを接続する配線を著しく削減
でき、安価に記録ヘッドを作製することが可能である。

【０００３】

【発明が解決しようとする課題】ところで、前述のよう
な自己走査形の記録素子アレー、あるいは時分割駆動ア
レーでは、通常チップ内に６４〜１２８個の記録素子が
配列されている。また、チップ内ではこれらの多数の記
録素子のアノードまたはカソードが共通に接続され、こ
の共通線を通して個々の記録素子に駆動電流が供給され
る。しかし、記録素子は列状に配列され、また共通の配
線には抵抗があるため、記録素子の位置によって駆動電
流が変化してしまう。つまり、共通に接続した接続点よ
りも遠い位置の記録素子ほど駆動電流が減少し、記録素
子として発光素子を用いたとすると発光強度にムラを生
じ、画像の濃度ムラとなって現われる。

【０００４】このような問題を解決するには、例えば記
録素子を定電流回路で駆動する方法が考えられるのであ
るが、駆動回路の規模が大きくなるので、有効な解決策
ではない。また、配線の抵抗を小さくするようにチップ
内の配線を大きくすることも考えられるが、これでは記
録素子チップの面積を大きくしなければならず、やはり
有効な解決策ではなかった。

【０００５】本発明は、このような従来の問題点に鑑
み、簡単に配線抵抗による濃度ムラを補正し、ムラのな
い良質の記録を可能とした記録ヘッドを提供することを
目的としたものである。

【０００６】

【課題を解決するための手段】本発明の目的は、一方の
端子が共通の配線に接続された複数の記録素子を列状に
配列し、前記複数の記録素子の一方の端子が共通の配線
に接続された配線と個々の記録素子の他方の端子間に、
順次駆動電流を選択的に供給することにより記録を行う
記録ヘッドにおいて、前記列状に配列された記録素子の
位置に応じて前記共通の配線による記録素子の駆動電流
の変化を補正するための補正手段を設けたことを特徴と
する記録ヘッドによって達成される。

【０００７】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。まず、図１は本発
明による記録ヘッドの電気的な回路構成の一例を示した
ブロック図である。図１において、１−１、１−２、・
・・１−５５は、内部に多数の発光素子が形成された発
光素子アレーチップである。各々の発光素子アレーチッ
プ１内には、記録素子であるところの発光サイリスタが
１，２，・・・１２８で示すように１２８画素分列状に
配列されている。本実施形態では、このような発光素子
アレーチップを５５個列状に配列し、６００ＤＰＩの密
度で記録ができるように構成されている。これは、例え
ば電子写真方式の複写機、プリンタなどに好適に用いる
ことができる。また、各々の発光素子アレーチップ１
は、チップ内に自己走査機能を有する発光素子（Self S
canning Light Emitting Device)である。この自己走査
機能を有する発光素子については、特開平１−２３８９
６２号公報、特開平２−２０８０６７号公報などに詳し
く開示されているので、詳しい説明は省略する。

【０００８】また、図１において、２−１は各々の発光
素子アレーチップ１内の各発光サイリスタの駆動タイミ
ング信号φＳ，φ１，φ２を生成するためのタイミング
信号発生回路であり、生成された信号は個々の発光素子
アレーチップ１に共通に供給される。４−１〜４−５５
は画像信号を取り込むためのシフトレジスタ、３−１〜
３−５５は各シフトレジスタに取り込まれた画像信号を
保持するためのラッチである。これらのシフトレジスタ
とラッチは、個々の発光素子アレーチップに対応して設
けられている。また、タイミング信号発生回路、シフト
レジスタ、ラッチで駆動回路が構成され、１つの駆動Ｉ
Ｃとして集積化されている。

【０００９】なお、本実施形態では、前述のように１つ
の発光素子アレーチップ内には１２８画素が設けられ、
これが５５個配列されているので、１ラインが７０４０
ビットである。画像信号は信号線１０からシフトレジス
タ４−１に入力され、順次信号線１１からの所定のクロ
ックに同期してシフトレジスタ４−２〜４−５５に転送
される。こうして１ライン７０４０ビットの画像信号が
シフトレジスタに取り込まれる。

【００１０】１ライン分の画像信号が転送されると、各
々のシフトレジスタ４のデータは対応するラッチ３に保
持され、各々のラッチ３の信号は対応する発光素子アレ
ーチップに、発光サイリスタ１，２，３・・・１２８と
いうように順に時分割に供給される。この場合、ラッチ
３の信号は外部タイミング信号と論理積がとられ、後述
するように発光用サイリスタを発光させるか、消灯させ
るかの記録信号φＩとして個々の発光用サイリスタに供
給される。もちろん、このときの各発光素子アレーチッ
プ１の自己走査のタイミングと記録信号φＩのタイミン
グは同期している。また、図１に示すように記録信号φ
Ｉは各発光素子アレーチップ１に対して１個づつ設けら
れた電流制限抵抗Ｒを通して、個々の発光用サイリスタ
に供給される。

【００１１】図２は発光素子アレーチップを詳細に示し
た等価回路図である。なお、図２では５つの発光素子
（発光用サイリスタ）しか示していないが、前述のよう
に１つの発光素子アレーチップ内には１２８個の発光素
子が設けられている。図２において、Ｒ₁〜Ｒ₅は５０
〜１００ｋΩの抵抗、Ｄ₁〜Ｄ₆はダイオードである。
ダイオードＤ₁〜Ｄ₅は直列に接続され、このダイオー
ド同志の接続点ａ〜ｅにＶＧＡ（グランド）に一端を接
続された各々の抵抗の他端が接続されている。ＳＲ１′
〜ＳＲ５′は転送用サイリスタ、ＳＲ１〜ＳＲ５は発光
用サイリスタであり、これらのサイリスタのゲート端子
は各々先の接続点に接続されている。即ち抵抗、転送用
サイリスタ、発光用サイリスタは各々対となっており、
先頭の抵抗Ｒ₁から接続点ａを介して転送用サイリスタ
ＳＲ１′及び発光用サイリスタＳＲ１のゲート端子に接
続されている。また、次の抵抗Ｒ₂から接続点ｂを介し
て転送用サイリスタＳＲ２′、発光用サイリスタＳＲ２
のゲート端子に接続されている。以下、同様の構成にな
っている。

【００１２】次に、発光素子アレーチップの動作を図３
に基づいて説明する。図３（ａ）はスタートパルスφＳ
であり、ローレベルからハイレベルになると、発光素子
アレーチップの動作がスタートする。図３（ｂ）は駆動
タイミング信号φ１、図３（ｃ）は駆動タイミング信号
φ２である。これらのφＳ，φ１，φ２は図１のタイミ
ング信号発生回路２−１で生成される。φ１は図２のよ
うに転送用サイリスタのうち奇数番目のサイリスタＳＲ
１，ＳＲ３，ＳＲ５・・・のカソード端子に、φ２は偶
数番目サイリスタＳＲ２′，ＳＲ４′・・・のカソード
端子に供給されるようになっている。

【００１３】ここで、スタートパルスφＳがハイレベル
となり、この状態で図３（ｂ）のようにタイミング信号
φ１がハイレベルからローレベルになると、先頭の転送
用サイリスタＳＲ１′がオンする。これにより、転送用
サイリスタＳＲ１′のゲート電圧がアノード電位（約５
Ｖ）になるので、図３（ｄ）のように次のタイミングで
記録信号φＩがローレベルからハイレベルになると、先
頭の発光用サイリスタＳＲ１がオンし、時間Ｔの期間記
録のために発光する。この発光用サイリスタＳＲ１の光
は、図示しない感光ドラムに照射される。なお、この場
合は、他の発光用サイリスタはそのゲート電圧が５Ｖに
なっていないので、各々発光しない状態である。

【００１４】次いで、図３（ｄ）のように記録信号φＩ
がハイレベルに戻ると、先頭の発光用サイリスタＳＲ１
はオフし、図３（ｃ）のように次のタイミングでタイミ
ング信号φ２がハイレベルからローレベルになると、次
の転送用サイリスタＳＲ２′がオンする。つまり、転送
用サイリスタＳＲ１′のゲート電圧（約５Ｖ）がそのゲ
ートに接続されているダイオードＤ₁を介して転送用サ
イリスタＳＲ２′のゲートに接続されているので、転送
用サイリスタＳＲ２′のゲート電圧は約３．６Ｖとな
る。従って、この状態で、タイミング信号φ２がローレ
ベルになると、転送用サイリスタＳＲ２′がオン状態と
なる。

【００１５】続いて、図３（ｂ）のようにタイミング信
号φ１がローレベルからハイレベルになると、転送用サ
イリスタＳＲ１′はオフするが、転送用サイリスタＳＲ
２′はオン状態を保持し、この状態で図３（ｄ）のよう
に記録信号φＩがハイレベルになると、次の発光用サイ
リスタＳＲ２が時間Ｔだけオンし、記録のために発光す
る。この動作を６４回繰り返すことにより、１２８の発
光用サイリスタの走査が行われ、画像信号に応じて発光
用サイリスタを点灯／消灯することで、記録が行われ
る。

【００１６】図４は発光素子アレーチップ内の発光用サ
イリスタを詳細に示した図である。図４において、発光
用サイリスタは１つのチップ内に１２８個設けられ、各
々の発光用サイリスタのカソード端子が１本のアルミ配
線で共通に接続されている。本実施形態では、チップ内
の５．４ｍｍの幅の中に１２８個の発光用サイリスタが
形成されている。また、チップのほぼ中央、つまり発光
用サイリスタＳＲ６３とＳＲ６４の間付近からワイヤー
ボンディングパッド（図示せず）を介して図１の駆動回
路に接続されている。つまり、図１の駆動回路から発光
素子アレーチップ内の列状に配列された発光用サイリス
タのほぼ中央に駆動信号φＩが供給されるように構成さ
れている。よって、前述のようにチップ内の配線には抵
抗があるので、図４のチップの中央から外側の発光用サ
イリスタほど配線抵抗が大きくなり、それに従って駆動
電流も減少してしまう。

【００１７】図５は発光素子アレーチップ内の発光用サ
イリスタの位置と配線抵抗の関係を示した図である。図
５から明らかなように配線抵抗はその長さに比例して大
きくなるので、中央から両側に向かって遠い位置の発光
用サイリスタに行くほど配線抵抗は大きくなることがわ
かる。従って、各々の発光用サイリスタの駆動電流も配
線抵抗に比例して変化するので、図６に示すように中央
から外側に行くほど発光用サイリスタの駆動電流は減少
することがわかる。

【００１８】本願発明者らの研究によれば、中央から最
も外側の発光用サイリスタまで配線抵抗は約４Ωあるこ
とがわかった。また、本実施形態では、１６５Ωの電流
制限抵抗Ｒを介して２０ｍＡの駆動電流を個々の発光用
サイリスタに供給しているのであるが、４Ωの配線抵抗
のため、図６に示すように最も外側の発光用サイリスタ
で駆動電流が約２．４％減少することがわかった。この
駆動電流の減少は、発光用サイリスタの光量変化として
現われ、記録画像の濃度ムラの原因となる。即ち、ほか
に光量が変化する要因がないとすれば、１ラインに５５
個の発光素子アレーチップを配置しているので、チップ
ごとに中央から外側ほど印字濃度が異なり、全体で見る
と縞状に濃度ムラを生じる。

【００１９】そこで、本実施形態では、このような駆動
電流の変化による濃度ムラを発光素子の発光時間を変化
させることで補正するというものである。つまり、配線
抵抗はチップの中央から外側に行くほど直線的に増加す
るので、逆にチップの中央の発光素子の点灯時間Ｔを基
準にして、外側の発光素子ほど点灯時間を長くすること
により、発光素子の駆動電流が変化しても、記録される
画像の濃度が一定となるように補正しようというもので
ある。

【００２０】本発明による記録ヘッドの具体的な補正方
法としては、図７に示すようにチップの中央から左右方
向に距離が長くなるほど、段階的に発光素子の駆動時間
を増加することで、光量ムラが略一定となるように補正
するものである。図７の横軸は発光素子アレーチップ１
内に一列に配列された画素（発光用サイリスタ）、縦軸
は光量であり、本実施形態ではチップの中央の４７画素
から８０画素の点灯時間を基準の駆動時間Ｔとしてい
る。この時間Ｔは、図３（ｄ）の駆動信号φＩのローレ
ベルの期間に対応し、時間Ｔの分だけ駆動電流が供給さ
れる。また、チップの中央の画素に対して左右の３２画
素から４７画素、及び８０画素から９５画素の駆動時間
をＴ＋ΔＴとし、１６画素から３１画素及び９６画素か
ら１１１画素の駆動時間をＴ＋２ΔＴとしている。更
に、チップの中央から最も外側の１画素から１５画素及
び１１２画素から１２８画素の駆動時間をＴ＋３ΔＴと
している。なお、本実施形態では、基準の駆動時間Ｔを
１３００ｎｓ、ΔＴを７．８ｎｓとしている。

【００２１】図８は本発明による記録ヘッドの光量ムラ
を補正するための補正回路の一例を示したブロック図で
ある。図８において、１０１は画像クロック信号をカウ
ントするためのカウンタである。画像クロック信号は図
１の画像信号をシフトレジスタに取り込むためのクロッ
クに対応している。カウンタ１０１としては、５５進の
カウンタになっていて０から５４をサイクリックにカウ
ントし、カウント結果をコンパレータ１００に出力す
る。コンパレータ１００には、例えば５０の基準値が設
定され、コンパレータ１００ではこれとカウンタ１０１
のカウント値を比較して比較結果を駆動時間Ｔの基準タ
イミング信号１１４として出力する。図９（ａ）にこの
基準タイミング信号１１４を示している。図９（ａ）の
Ｔは図３（ｄ）のＴに対応している。

【００２２】基準タイミング信号１１４はマルチプレク
サ１０８及び遅延素子１０２，１０３，１０４にそれぞ
れ出力される。遅延素子１０２は基準タイミング信号１
１４を図７のΔＴの時間遅延させる素子、遅延素子１０
３は２ΔＴの時間遅延させる素子、遅延素子１０４は３
ΔＴの時間遅延させる素子である。遅延素子１０２の出
力信号を図９（ｂ）に示している。マルチプレクサ１０
８では、これらの４つの信号の中からカウンタ１０５の
出力信号に応じて１つを選択出力する。即ち、カウンタ
１０５はコンパレータ１００の出力信号をカウントして
おり、そのカウント値によって現在１２８画素中の何番
目の素子を駆動しているかがわかる。よって、マルチプ
レクサ１０８ではカウンタ１０５のカウント値に応じて
４つの入力信号のうちいずれか１つを選択する。例え
ば、図７の４７画素から８０画素を駆動中であるとする
と、マルチプレクサ１０８では４つの信号の中から基準
タイミング信号１１４を選択する。

【００２３】また、例えば図７の３２画素から４７画素
を駆動するときは遅延素子１０２の出力を、１６画素か
ら３１画素を駆動するときは遅延素子１０３の出力を、
１画素から１５画素を駆動するときは遅延素子１０４の
出力というように、画素の位置に応じて１つの信号を選
択する。このようにマルチプレクサ１０８では、一列に
配列された画素の位置に応じて遅延信号を選択してい
く。ここで、今１２８画素のうち現在駆動している画素
が１画素から１５画素であるとすると、マルチプレクサ
１０８では遅延素子１０３の出力信号１１６を選択す
る。この信号１１６はオアゲート１０６で基準タイミン
グ信号１１４と論理和がとられ、図９（ｃ）のように駆
動時間の基準時間ＴにΔＴが加算された信号となる。

【００２４】オアゲート１０６の出力信号は、図１の駆
動回路内の各ラッチ３−１〜３−５５に出力される。各
々のラッチ内には、図８のようにアンドゲート１０７、
ドライバー１０９が設けられ、オアゲート１０６の出力
信号はこれらの各ラッチのアンドゲート１０７に共通に
供給される。オアゲート１０６の出力信号は各々のラッ
チのアンドゲート１０７でシリアルの印字データと論理
積がとられ、実際に発光素子を点灯させるか、消灯させ
るかの記録信号φＩとして各発光素子アレーチップに出
力される。なお、各アンドゲート１０７の出力信号はド
ライバー１０９を介して、かつ図１に示すように電流制
限抵抗Ｒを通して発光素子アレーチップの発光素子に時
分割に供給される。

【００２５】従って、発光素子アレーチップの発光素子
の駆動電流は、チップの中央の発光素子の基準時間Ｔよ
りもΔＴだけ長く供給され、配線抵抗による駆動電流の
減少分を補うように補正される、つまり、図３（ｄ）の
駆動信号φＩの駆動時間ＴがΔＴだけ増加し、発光用サ
イリスタの光量の減少分を発光時間を長くすることで記
録のためのエネルギーが一定に補正される。また、マル
チプレクサ１０８では前述のように駆動する画素の位置
に応じて４つの入力信号の中から１つを選択するので、
図７のようにチップの中央から両方向に位置が遠くなる
ほど画素の駆動時間がＴ＋ΔＴ，Ｔ＋２ΔＴ，Ｔ＋３Δ
Ｔというように補正される。従って、各々の発光素子ア
レーチップでこのような補正を行うことにより、発光素
子の光量ムラが減少するので、実際に記録を行った場合
の濃度ムラがなくなり、良質の画質を得ることができ
る。本実施形態では、図７のように発光素子の駆動時間
を４つの段階に可変しているので、従来の２．４％の光
量低下を１／４の０．６％に低減することができる。

【００２６】なお、以上の実施形態では、記録素子とし
て発光素子アレーチップを用いた例を示したが、本発明
はこれに限ることなく、通常の時分割駆動が可能なＬＥ
Ｄや他の記録素子などを用いた場合にも適用が可能であ
る。また、発光素子の駆動時間を４段階に可変したが、
これに限ることなく、それ以下あるいはそれ以上の段階
に可変してもよいことは言うまでもない。なお、この場
合、駆動時間を４段階以上の細かい間隔で補正すれば、
更に光量ムラを低減することが可能である。

【００２７】また、以上の実施形態では、図４のように
発光素子アレーチップの内の発光素子の中央から駆動電
流を供給する場合を例として説明したが、本発明はチッ
プの端部などから駆動電流を供給する場合にも適用する
ことが可能である。この場合には、発光素子の共通端子
の駆動電流を供給する接続点を基準として、同様に発光
素子の位置に応じて配線抵抗による駆動電流の減少分を
駆動時間で補正すればよい。更に、実施形態では、配線
抵抗による駆動電流の減少分をその位置に対応させて発
光素子の駆動時間を数段階に可変することで補正する例
を示したが、同様に発光素子の位置に応じて駆動電流を
数段階に可変して補正しても、同様に光量ムラの補正が
可能である。

【００２８】

【発明の効果】以上説明したように本発明によれば、列
状に配列された記録素子の位置に応じて共通の配線によ
る駆動電流の変化を補正するようにしたので、記録素子
の位置に関係なく、記録のためのエネルギーを略一定に
でき、濃度ムラのない良質の画像を得られるという効果
がある。

【図面の簡単な説明】

【図１】本発明の記録ヘッドの電気的な回路構成の例を
示したブロック図である。

【図２】図１の記録ヘッドの発光素子アレーチップを詳
細に示した回路図である。

【図３】図２の発光素子アレーチップの動作を説明する
ためのタイムチャートである。

【図４】図１の発光素子アレーチップ内に列状に配列さ
れた発光用サイリスタの接続状態を示した図である。

【図５】図１の発光素子アレーチップ内に列状に配列さ
れた発光用サイリスタの位置とそのカソードを共通に接
続した配線抵抗の関係を示した図である。

【図６】図１の発光素子アレーチップ内に列状に配列さ
れた発光用サイリスタの位置と駆動電流の関係を示した
図である。

【図７】本発明による記録ヘッドの発光素子の光量ムラ
を補正する方法の一例を説明するための図である。

【図８】本発明による記録ヘッドの発光素子の光量ムラ
を補正する補正回路の一例を示したブロック図である。

【図９】図８の補正回路の動作を説明するためのタイム
チャートである。

【符号の説明】

１−１〜１−５５発光素子アレーチップ２−１タイミング信号発生回路３−１〜３−５５ラッチ４−１〜４−５５シフトレジスタ１００コンパレータ１０１，１０５カウンタ１０２〜１０４遅延素子１０６オアゲート１０８マルチプレクサＲ電流制限抵抗ＳＲ１′〜ＳＲ５′ 転送用サイリスタＳＲ１〜ＳＲ５発光用サイリスタＤ₁〜Ｄ₅ ダイオード

フロントページの続き (72)発明者畠茂雄東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】一方の端子が共通の配線に接続された複
数の記録素子を列状に配列し、前記複数の記録素子の一
方の端子が共通の配線に接続された配線と個々の記録素
子の他方の端子間に、順次駆動電流を選択的に供給する
ことにより記録を行う記録ヘッドにおいて、前記列状に
配列された記録素子の位置に応じて前記共通の配線によ
る記録素子の駆動電流の変化を補正するための補正手段
を設けたことを特徴とする記録ヘッド。
【請求項２】請求項１に記載の記録ヘッドにおいて、
前記補正手段は、前記列状に配列された記録素子の位置
に応じて駆動電流の供給時間を変化させることを特徴と
する記録ヘッド。
【請求項３】請求項１に記載の記録ヘッドにおいて、
前記補正手段は、前記列状に配列された記録素子の位置
に応じて駆動電流を変化させることを特徴とする記録ヘ
ッド。