JP7062536B2 - 画像形成装置 - Google Patents

Description

本発明は、電子写真方式の画像形成装置に関する。

電子写真方式の画像形成装置であるプリンタでは、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や有機ＥＬ（Ｏｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）などを用いた露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。ＬＥＤや有機ＥＬは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、１２００ｄｐｉのプリンタの場合、画素の間隔は２１．１６μｍであり、そのため、発光素子間の間隔も２１．１６μｍに対応する間隔となる。このような露光ヘッドを使用したプリンタでは、レーザビームを回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。

このような露光ヘッドを用いた構成では、感光ドラムに対する露光ヘッドの取付け位置のばらつきに起因し、トナーの色毎に画像の傾きが生じやすくなる。この傾きを補正するために、画像データの位置を感光ドラムの回転方向（副走査方向）にシフトさせる方法がある。また、画像データをシフトさせたときに、画像のシフト位置での画像不良を低減させる方法として、副走査方向の解像度を高解像度化し、より細やかに画像データをシフトさせる方式が知られている。特許文献１では、主走査方向のＮ倍の解像度で副走査方向に画像データシフトを行う処理を、より簡易な構成で実現する提案が記載されている。

またＬＥＤを用いた露光ヘッドは、面発光素子アレイチップが複数並べられ、約３１６ｍｍの画像幅に対応した画像形成を可能とする構成が一般的に実施されている。しかし、面発光素子アレイチップの実装精度によって、つなぎ目部で数ミクロン程度の位置ずれが生じる。その位置ずれの影響により、つなぎ目部において黒スジや白スジとして画像形成されてしまう。このつなぎ目部に発生するスジを補正する技術が知られている。例えば、特許文献２では、つなぎ目部の位置に該当する発光素子同士の重なり具合に応じて、つなぎ目位置に該当する発光素子の光量及び周囲の発光素子の光量を制御する構成が記載されている。

特許第０５６９１３３０号公報 特許第０４３４４５８５号公報

しかしながら、特許文献１ではフィルタ処理（解像度変換処理）に関しては記載されているが、つなぎ目部の補正に関しては明記されていない。また、特許文献２ではつなぎ目部の補正に関しては明記されているが、フィルタ処理（解像度変換）に関して明記されていない。画像データに対して、つなぎ目部の補正以外に画像処理を実施する構成において、つなぎ目部を補正する順序が補正精度に大きな影響を与える。例えば、露光ヘッドの素子間隔に合わせて、画像データの画素間隔を画像処理により低解像度に変換する場合、低解像度に変換する前につなぎ目補正を実施すると、低解像度処理により画像データに劣化が生じ、つなぎ目の補正位置精度の低下を招く。その結果、つなぎ目部において精度良い補正を行うことができず、黒スジや白スジの画像が形成されてしまう。

本発明は、このような状況のもとでなされたもので、面発光素子アレイチップの実装精度によらず質のよい画像形成を行うことを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）回転駆動される感光体と、前記感光体を露光する複数の発光素子を有するチップと、複数の前記チップが前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、奇数番目のチップと偶数番目のチップとが前記回転方向において異なる位置に配列され、前記交差方向において隣接して配置されたチップのそれぞれの端部が重なり部を有するように配列された基板と、を有する露光ヘッドと、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する第１の解像度の画像を形成する画像形成装置であって、入力画像データに基づいて、前記第１の解像度より高い解像度の第２の解像度に相当する各画素に対応する画素データを当該画素の前記交差方向における位置と関連付けて生成するデータ生成手段と、所定のチップと前記交差方向において前記所定のチップに隣接して配置されたチップとの前記重なり部における前記第１の解像度に相当する間隔からのずれ量を補正する第１の補正手段と、前記第２の解像度に相当する前記複数の画素データを当該複数の画素データの前記位置に対応する前記第１の解像度に相当する画素の画素データに変換する変換手段と、を備え、前記第１の補正手段は、前記変換手段により解像度が変換された後の画素データに対して前記重なり部におけるずれ量を補正することを特徴とする画像形成装置。

本発明によれば、面発光素子アレイチップの実装精度によらず質のよい画像形成を行うことができる。

実施例の画像形成装置の構成を示す概略断面図 実施例の露光ヘッドと感光ドラムの位置関係を説明する図、及び露光ヘッドの構成を説明する図 実施例の駆動基板の模式図、及び面発光素子アレイチップの構成を説明する図 実施例の制御基板及び露光ヘッドの制御ブロック図 実施例のチップデータ変換部の制御ブロック図、及びタイミングチャート 実施例のチップデータ変換部の画像データの処理を説明する図 実施例のフィルタ処理を説明する図 実施例のフィルタ処理を説明する図 実施例の面発光素子アレイチップの回路を説明する図 実施例のシフトサイリスタのゲート電位の分布状態を説明する図 実施例の面発光素子アレイチップの駆動信号波形を示す図 実施例の面発光サイリスタの断面を示す図 実施例のフィルタ処理を説明する図 実施例のフィルタ処理を説明する図 実施例の面発光素子アレイチップのつなぎ目部を説明する図 実施例のフィルタ処理部のブロック図 実施例のフィルタ処理の演算を説明する図 その他の実施例のブロック図 その他の実施例のブロック図 実施例のルックアップテーブルを示す図

以下に、図面を参照して本発明の実施の形態について詳細に説明する。

［画像形成装置の構成］
図１は、実施例における電子写真方式の画像形成装置の構成を示す概略断面図である。図１に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機（ＭＦＰ）であり、スキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５、及びこれらを制御するプリンタ制御部（不図示）から構成される。スキャナ部１００は、原稿台に置かれた原稿に照明を当てて原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。

作像部１０３は、無端の搬送ベルト１１１の回転方向（反時計回り方向）に沿って、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の順に並べられた、４連の画像形成ステーションを備える。４つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向（時計回り方向）に回転する感光体である感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８を備えている。なお、感光ドラム１０２、露光ヘッド１０６、帯電器１０７、現像器１０８の添え字ａ、ｂ、ｃ、ｄは、それぞれ画像形成ステーションのブラック（Ｋ）イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。

作像部１０３では、感光ドラム１０２を回転駆動し、帯電器１０７によって感光ドラム１０２を帯電させる。露光手段である露光ヘッド１０６は、配列されたＬＥＤアレイを画像データに応じて発光し、ＬＥＤアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム１０２上（感光体上）に集光し、静電潜像を形成する。現像器１０８は、感光ドラム１０２に形成された静電潜像をトナーで現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト１１１上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン（Ｃ）の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の各画像形成ステーションで、画像形成動作が実行される。

図１に示す画像形成装置は、記録紙を給紙するユニットとして、給紙／搬送部１０５が有する本体内給紙ユニット１０９ａ、１０９ｂ、大容量の給紙ユニットである外部給紙ユニット１０９ｃ、及び手差し給紙ユニット１０９ｄを備えている。画像形成時には、このうち、予め指示された給紙ユニットから記録紙が給紙され、給紙された記録紙はレジストレーションローラ１１０まで搬送される。レジストレーションローラ１１０は、上述した作像部１０３において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト１１１に記録紙を搬送する。搬送ベルト１１１により搬送される記録紙には、各画像形成ステーションの感光ドラム１０２上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部１０４へと搬送される。定着部１０４は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、２つのローラにより加熱・加圧することによって記録紙に定着させる。定着部１０４によりトナー像が定着された記録紙は、排出ローラ１１２により画像形成装置の外部に排出される。

ブラック（Ｋ）の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト１１１に対向する位置に、検知手段である光学センサ１１３が配置されている。光学センサ１１３は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト１１１上に形成されたテスト画像の位置検出を行う。光学センサ１１３により導出された色ずれ量は、後述する制御基板４１５（図４参照）に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部（不図示）は、複合機（ＭＦＰ）全体を制御するＭＦＰ制御部（不図示）からの指示に応じて、上述したスキャナ部１００、作像部１０３、定着部１０４、給紙／搬送部１０５等を制御しながら、画像形成動作を実行する。

ここでは、電子写真方式の画像形成装置の例として、搬送ベルト１１１上の記録紙に各画像形成ステーションの感光ドラム１０２に形成されたトナー像を直接転写する方式の画像形成装置について説明した。本発明は、このような感光ドラム１０２上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム１０２上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。

［露光ヘッドの構成］
次に、感光ドラム１０２に露光を行う露光ヘッド１０６について、図２を参照して説明する。図２（ａ）は、露光ヘッド１０６と感光ドラム１０２との位置関係を示す斜視図であり、図２（ｂ）は、露光ヘッド１０６の内部構成と、露光ヘッド１０６からの光束がロッドレンズアレイ２０３により感光ドラム１０２に集光される様子を説明する図である。図２（ａ）に示すように、露光ヘッド１０６は、矢印方向に回転する感光ドラム１０２の上部の、感光ドラム１０２に対向する位置に、取付け部材（不図示）によって画像形成装置に取り付けられている（図１）。

図２（ｂ）に示すように、露光ヘッド１０６は、駆動基板２０２と、駆動基板２０２に実装された面発光素子アレイ素子群２０１と、ロッドレンズアレイ２０３と、ハウジング２０４から構成されている。ハウジング２０４には、ロッドレンズアレイ２０３と駆動基板２０２が取り付けられる。ロッドレンズアレイ２０３は、面発光素子アレイ素子群２０１からの光束を感光ドラム１０２上に集光させる。工場では、露光ヘッド１０６単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム１０２とロッドレンズアレイ２０３との間の距離、及びロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群２０１からの光が感光ドラム１０２上に結像される。そのため、工場でのピント調整時においては、ロッドレンズアレイ２０３と面発光素子アレイ素子群２０１との距離が所定の値となるように、ロッドレンズアレイ２０３の取付け位置の調整が行われる。また、工場での光量調整時においては、面発光素子アレイ素子群２０１の各発光素子を順次発光させていき、ロッドレンズアレイ２０３を介して感光ドラム１０２上に集光させた光が所定光量になるように、各発光素子の駆動電流の調整が行われる。

［面発光素子アレイ素子群の構成］
図３は、面発光素子アレイ素子群２０１を説明する図である。図３（ａ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面の構成を示す模式図であり、図３（ｂ）は、駆動基板２０２の面発光素子アレイ素子群２０１が実装された面（第１面）とは反対側の面（第２面）の構成を示す模式図である。

図３（ａ）に示すように、駆動基板２０２に実装された面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップ１～２９が、駆動基板２０２の長手方向に沿って、千鳥状に２列に配置された構成を有している。なお、図３（ａ）において、上下方向は第１の方向である副走査方向（感光ドラム１０２の回転方向）を示し、水平方向は、副走査方向と直交する第２の方向である主走査方向を示す。主走査方向は、感光ドラム１０２の回転方向と交差する交差方向でもある。各々の面発光素子アレイチップの内部には、計５１６個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第１の解像度である１２００ｄｐｉの解像度のピッチである略２１．１６μｍ（≒２．５４ｃｍ／１２００ドット）となっている。その結果、１つの面発光素子アレイチップ内における５１６個の発光点の端から端までの配列間隔は、約１０．９ｍｍ（≒２１．１６μｍ×５１６）である。面発光素子アレイ素子群２０１は、２９個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群２０１における露光可能な発光素子数は１４，９６４素子（＝５１６素子×２９チップ）となり、約３１６ｍｍ（≒約１０．９ｍｍ×２９チップ）の主走査方向の画像幅に対応した画像形成が可能となる。

図３（ｃ）は、長手方向に２列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図３（ａ）の面発光素子アレイ素子群２０１の長手方向である。図３（ｃ）に示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ（２つの発光素子の中心点と中心点の間隔）は、１２００ｄｐｉの解像度のピッチである略２１．１６μｍとなっている。また、上下２列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔（図中、矢印Ｓで示す）が約８４μｍ（１２００ｄｐｉで４画素分、２４００ｄｐｉで８画素分の各解像度の整数倍の距離）となるように配置されている。

また、図３（ｂ）に示すように、面発光素子アレイ素子群２０１が実装された面とは反対側の駆動基板２０２の面には、駆動部３０３ａ、３０３ｂ、及びコネクタ３０５が実装されている。駆動部３０３ａ、３０３ｂは、ドライバＩＣである。コネクタ３０５の両側に配置された駆動部３０３ａ、３０３ｂは、それぞれ面発光素子アレイチップ１～１５、面発光素子アレイチップ１６～２９を駆動する。駆動部３０３ａ、３０３ｂは、それぞれパターン３０４ａ、３０４ｂを介して、コネクタ３０５と接続されている。コネクタ３０５には、後述する制御基板４１５（図４参照）からの駆動部３０３ａ、３０３ｂを制御する信号線、電源電圧、グランドが接続されており、駆動部３０３ａ、３０３ｂと接続される。また、駆動部３０３ａ、３０３ｂからは、それぞれ面発光素子アレイ素子群２０１を駆動するための配線が駆動基板２０２の内層を通り、面発光素子アレイチップ１～１５、面発光素子アレイチップ１６～２９に接続されている。

［制御基板、露光ヘッドの制御構成］
図４は、画像データを処理し、露光ヘッド１０６に出力する制御基板４１５と、制御基板４１５から入力された画像データに基づいて、感光ドラム１０２を露光する駆動基板２０２の制御ブロック図である。以下に説明する各ブロック４０１～４１４は、ＩＣ内部のモジュールを示す。駆動基板２０２については、図４に示す駆動部３０３ａにより制御される面発光素子アレイチップ１～１５について説明する。なお、駆動部３０３ｂ（図４には不図示）により制御される面発光素子アレイチップ１６～２９も、駆動部３０３ａにより制御される面発光素子アレイチップ１～１５と同様の動作を行う。また、説明を簡易化するために、ここでは１つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を４色同時に並列処理される。図４に示す制御基板４１５は、露光ヘッド１０６を制御する信号を送信するためのコネクタ４１６を有している。コネクタ４１６からは、露光ヘッド１０６のコネクタ３０５に接続されたケーブル４１７、４１８、４１９を介して、それぞれ画像データ、後述するＬｉｎｅ同期信号、制御基板４１５のＣＰＵ４００からの制御信号が送信される。

［制御基板］
制御基板４１５では、ＣＰＵ４００により、画像データの処理が行われる。制御基板４１５は、画像データ生成部４０１、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６の機能ブロックから構成されている。以下、制御基板４１５での画像データが処理される順に、各機能ブロックでの処理について説明する。

（画像データ生成部）
データ生成手段である画像データ生成部４０１は、スキャナ部１００又は画像形成装置に接続された外部コンピュータから受信した画像データに対して、ＣＰＵ４００から指示された解像度でディザリング処理を行い、プリント出力のための画像データを生成する。本実施例では、画像データ生成部４０１は、第２の解像度である２４００ｄｐｉの解像度でディザリング処理を行うものとする。すなわち、画像データ生成部４０１が生成する画像データは、２４００ｄｐｉ相当の画素データである。本実施例の２４００ｄｐｉ相当の画素データは１ビットであるものとするが、複数ビットで１画素を表現しても良い。画像データ生成部４０１が生成する画素データは、副走査方向の２４００ｄｐｉ相当のラインに対応するラインデータである。画像データ生成部４０１は、入力された画像データに基づいて、２４００ｄｐｉに相当する各画素に対応する画素データを画素の交差方向における位置と関連付けて生成する。

（ラインデータシフト部）
ＣＰＵ４００は、光学センサ１１３により検知された色ずれ量に基づいて、主走査方向（露光ヘッド１０６の長手方向）、副走査方向（感光ドラム１０２の回転方向でもあり、記録紙の搬送方向でもある）の画像シフト量を２４００ｄｐｉ単位で各々決定する。画像シフト量は、例えば、光学センサ１１３による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、ＣＰＵ４００によって決定される。そして、ＣＰＵ４００は、第２の補正手段であるラインデータシフト部４０２に画像シフト量を指示する。ラインデータシフト部４０２では、ＣＰＵ４００から指示された画像シフト量を基に、記録紙１ページ内の画像領域全域に対して、画像データ生成部４０１から入力された画像データを２４００ｄｐｉ単位でシフト処理する。なお、ラインデータシフト部４０２は、記録紙１ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。

（同期信号生成部）
同期信号生成部４０６は、感光ドラム１０２の回転速度に同期した信号で、感光ドラム１０２の回転方向の１ライン分の周期信号（以下、Ｌｉｎｅ同期信号という）を生成する。ＣＰＵ４００は、同期信号生成部４０６にＬｉｎｅ同期信号の周期、すなわち予め定められた感光ドラム１０２の回転速度に対して、感光ドラム１０２表面が回転方向（副走査方向）に２４００ｄｐｉの画素サイズ（約１０．５μｍ）移動する時間を指示する。例えば、副走査方向に２００ｍｍ／秒の速度で印刷する場合には、ＣＰＵ４００は、Ｌｉｎｅ同期信号の周期（副走査方向１ライン分の周期）を約５２．９μｓ（≒（２５．４ｍｍ／２４００ドット）／２００ｍｍ）として、同期信号生成部４０６に指示する。画像形成装置が感光ドラムの回転速度を検知する検知部（例えば感光ドラムの回転軸に設置したエンコーダ）を有している場合、ＣＰＵ４００は、検知部の結果（エンコーダが出力する信号の発生周期）に基づいて、副走査方向の感光ドラム１０２の回転速度を算出し、当該算出結果に基づいてＬｉｎｅ同期信号の周期を決定する。一方、感光ドラムの回転速度を検知する検知部を有していない場合、ＣＰＵ４００は、ユーザが操作部から入力するシートの坪量（ｇ／ｃｍ^２）やシートサイズなどの紙の種類の情報に基づいて、Ｌｉｎｅ同期信号の周期を決定する。

（チップデータ変換部）
チップデータ変換部４０３は、Ｌｉｎｅ同期信号に同期して、ラインデータシフト部４０２より、感光ドラム１０２の副走査方向（回転方向）における出力画像の解像度の１ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部４０３は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行する。

図５（ａ）は、チップデータ変換部４０３の構成を示すブロック図である。図５（ａ）において、同期信号生成部４０６から出力されるＬｉｎｅ同期信号は、カウンタ５３０に入力される。カウンタ５３０は、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。以下では、チップデータ変換部４０３がラインデータシフト部４０２からラインデータを読み出す構成を例示するが、実施の形態はこれに限られるものではない。すなわち、ラインデータシフト部４０２にＬｉｎｅ同期信号を供給し、かつ上記ＣＬＫ信号をラインデータシフト部４０２が内部で生成することによって、ラインデータシフト部がチップデータ変換部４０３に対して主体的にラインデータを送信するよう構成しても良い。

カウンタ５３０はＬｉｎｅ同期信号が入力されると、カウント値を０にリセットした後、クロック（ＣＬＫ）信号（図５（ｂ）参照）のパルス数に同期して、カウンタ値をインクリメントする。カウンタ５３０が生成するＣＬＫ信号の周波数は、チップデータ変換部４０３がＬｉｎｅ同期信号の１周期内に読み出すべき画素データの容量（ビット数）と、後述するチップデータ変換部４０３のデータ処理速度と、に基づいて設計段階で決定される。例えば、上述したように、面発光素子アレイ素子群２０１は、副走査方向の１ラインを露光する発光素子を１４，９６４素子（１２００ｄｐｉ換算）有している。一方、画像データ生成部４０１は、２４００ｄｐｉの解像度でディザリング処理を行っている。そのため、ラインデータシフト部４０２から出力される副走査方向の１ライン分の画像データの画素数は、２９，９２８画素（＝１４，９６４×（２４００ｄｐｉ／１２００ｄｐｉ））となる。チップデータ変換部４０３は、Ｌｉｎｅ同期信号の間に、副走査方向１ライン分のラインデータを読み出して後述するラインメモリ５００への書き込みと、後述するメモリ５０１～５２９への画像データの書き込みを行う。そのため、カウンタ５３０は、１ラインのラインデータに含まれる画素数（２９，９２８）の２倍の数（５９，８５６）のカウント動作を行う。カウンタ５３０のカウント値が１～２９，９２８までの期間をＴｍ１、カウント値が２９，９２９～５９，８５６までの期間をＴｍ２とする（図５（ｂ）参照）。ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値に応じてラインデータをラインデータシフト部４０２から読み出す。すなわち、ＲＥＡＤ制御部５３１は、カウンタ５３０のカウント値が１～２９，９２８までの期間Ｔｍ１に、主走査方向１ライン分のラインデータ（２９，９２８画素）をラインメモリ５００に格納する。また、ＷＲ制御部５３２は、カウンタ５３０のカウント値が２９，９２９～５９，８５６の期間Ｔｍ２に、ラインメモリ５００に格納された副走査方向１ライン分のラインデータをメモリ５０１～５２９に分割して書き込む。メモリ５０１～５２９はラインメモリ５００よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ（分割ラインデータ）を記憶する。メモリ５０１～５２９は、面発光素子アレイチップ１～２９に対応して設けられているＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し）メモリである。即ち、メモリ５０１は面発光素子アレイチップ１に対応するラインデータを記憶し、メモリ５０２は面発光素子アレイチップ２に対応するラインデータを記憶し、・・・メモリ５２９は面発光素子アレイチップ２９に対応するラインデータを記憶する。

続いて、チップデータ変換部４０３が実行するラインデータシフト部４０２から読み出したラインデータのメモリ５０１～５２９への書き込み、及びメモリ５０１～５２９に書き込まれた画像データの出力について説明する。図５（ｂ）は、チップデータ変換部４０３におけるラインデータの入出力タイミングを説明するタイムチャートである。図５（ｂ）において、Ｌｉｎｅ同期信号は、同期信号生成部４０６から出力されるパルス信号を示している。また、図中、ＴＬ１、ＴＬ２、・・・ＴＬ１０は、副走査方向１ライン分の周期の番号を示している。また、Ｌｉｎｅ同期信号の１周期は、カウンタ５３０のカウンタ値に応じて、期間Ｔｍ１と期間Ｔｍ２に分割されている。ラインメモリ５００への入力データは、ラインデータシフト部４０２からの画像データを示しており、周期ＴＬ１、ＴＬ２、・・・ＴＬ１０の期間Ｔｍ１にラインデータシフト部４０２から入力される。図５（ｂ）中の１ライン目データとは、副走査方向の１ライン目のラインデータ（主走査方向１ライン分）を指している。同様に、２ライン目データ、・・・１０ライン目データとは、それぞれ、副走査方向の２ライン目のラインデータ、・・・副走査方向の１０ライン目のラインデータ（主走査方向１ライン分）を指している。

また、図５（ｂ）に示す‘メモリ５０１への入力データ’は、ラインメモリ５００に格納された主走査方向１ライン分のラインデータのうち、面発光素子アレイチップ１に対応するラインデータがメモリ５０１に書き込まれるタイミングを示している。同様に、メモリ５０２への入力データ、メモリ５０３への入力データ、・・・メモリ５２９への入力データは、それぞれ面発光素子アレイチップ２、３、・・・２９に対応するラインデータがメモリ５０２、５０３、・・・５２９それぞれに書き込まれるタイミングを示している。なお、メモリ５０１への入力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指しており、メモリ５０２～メモリ５２９の入力データについても同様である。

図５（ｂ）に示す‘メモリ５０１からの出力データ’は、メモリ５０１に書き込まれたラインデータを面発光素子アレイチップ１に出力するために読み出すタイミングを示している。同様に、図５（ｂ）に示す‘メモリ５０２からの出力データ’、・・・‘メモリ５２９からの出力データ’は、それぞれ面発光素子アレイチップ２、・・・面発光素子アレイチップ２９に出力するために読み出すタイミングを示している。なお、メモリ５０１からの出力データの１ライン目データとは、主走査方向１ライン分の全ラインデータではなく、面発光素子アレイチップ１が対応する主走査方向のラインデータ（分割ラインデータ）を指しており、メモリ５０２～メモリ５２９からの出力データについても同様である。

本実施例では、ラインメモリ５００より、主走査方向１ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ１のラインデータを格納するメモリ５０１への書き込みが行われる。次に、面発光素子アレイチップ２の画像データを格納するメモリ５０２への書き込みが行われ、以降、面発光素子アレイチップ２９の画像データを格納するメモリ５２９まで順次、書き込みが連続的に行われる。なお、チップデータ変換部４０３の後段のチップデータシフト部４０４では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ５０１～５２９には、副走査方向１０ライン分のラインデータが格納されるものとする。

更に、メモリ５０１～５２９に格納されるラインデータは、各面発光素子アレイチップに対応する１チップ分のラインデータに加えて、隣接する面発光素子アレイチップの端部の画素データを複写した画素データも併せて格納される。例えば、メモリ５０２には、次のような画素データが格納される。すなわち、メモリ５０２には、面発光素子アレイチップ２に対応するラインデータの両端それぞれに、面発光素子アレイチップ１の面発光素子アレイチップ２側の最端部の画素データと、面発光素子アレイチップ３の面発光素子アレイチップ２側の最端部の画素データと、が付加されて格納される。

図６は、ラインメモリ５００に格納されたラインデータと、メモリ５０１～５２９に格納される画像データとの関係を説明する図である。図６（ａ）は、ラインメモリ５００に格納された面発光素子アレイチップ毎のラインデータを示す図であり、メモリ５０１～５２９に配列変更される前のラインデータの配列のイメージを示している。ラインメモリ５００には、面発光素子アレイチップ（Ｎ－１）のラインデータ（ハッチング表示）、面発光素子アレイチップＮのラインデータ（白抜き表示）、面発光素子アレイチップ（Ｎ＋１）のラインデータ（ハッチング表示）が格納されている。

一方、図６（ｂ）は、面発光素子アレイチップＮに対応するメモリのラインデータのイメージを示している。上述したように、面発光素子アレイチップに対応するメモリ５０２～５２８には、該当する面発光素子アレイチップのラインデータに、隣接する面発光素子アレイチップの端部の画素データが付加されて格納される。図６（ｂ）に示す面発光素子アレイチップＮのラインデータのうち、最も左側の画素データは、面発光素子アレイチップ（Ｎ－１）のラインデータに含まれる面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。一方、図６（ｂ）に示す面発光素子アレイチップＮの画像データのうち、最も右側の画素データは、面発光素子アレイチップ（Ｎ＋１）のラインデータに含まれる面発光素子アレイチップＮに隣接する端部の画素データである（図中、矢印参照）。

なお、メモリ５０１には、面発光素子アレイチップ１に対応するラインデータの端部に面発光素子アレイチップ２の面発光素子アレイチップ１側の最端部の画素データが付加されて格納される。また、メモリ５２９には、面発光素子アレイチップ２９に対応するラインデータの端部に面発光素子アレイチップ２８の面発光素子アレイチップ２９側の最端部の画素データが付加されて格納される。

このように、本実施例では、面発光素子アレイチップ毎に隣接する面発光素子アレイチップの端部の画素データを、該当の面発光素子アレイチップのラインデータの両端に追加して、メモリ５０１～５２９に格納する。上述したチップデータ変換部４０３の動作により、主走査方向の１ライン分のラインデータは、面発光素子アレイチップ１～２９に対応して設けられたメモリ５０１～５２９に、隣接する面発光素子アレイの端部の画素データとともに格納される。なお、隣接する面発光素子アレイチップの端部の画素データは、後述するフィルタ処理部４０８において用いられる。

（チップデータシフト部）
第２の補正手段であるチップデータシフト部４０４は、ＣＰＵ４００から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ（２４００ｄｐｉ単位）に基づいて、メモリ５０１～５２９からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部４０４が実行する副走査方向の画像シフト処理について具体的に説明する。

露光ヘッド長手方向において、偶数番目の各発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド長手方向において、奇数番目の各発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各発光素子アレイチップと奇数番目の各発光素子アレイチップとの副走査方向の実装位置関係は２４００ｄｐｉ相当で所定の画素数（例えば、８画素）であることが設計上好ましい。さらに、各発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、これらの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招く恐れがある。

図４に示すメモリ４２０（ＲＯＭ）には、駆動基板２０２に千鳥状に実装された面発光素子アレイチップ１～２９の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ４２０には、副走査方向の位置の基準となる発光素子アレイチップ１の発光素子列に対して、他の発光素子アレイチップ２～２９の各発光素子列が副走査方向に２４００ｄｐｉ相当で何画素ずれて駆動基板２０２に実装されているかの測定データに基づく補正データが記憶されている。測定データは、駆動基板２０２に発光素子アレイチップ２～２９を実装した後、測定装置によって各発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。ＣＰＵ４００は、画像形成装置の電源がＯＮされたことに応じてメモリ４２０から読み出した補正データをチップデータシフト部４０４の内部レジスタに設定する。チップデータシフト部４０４は、内部レジスタに設定された補正データに基づいてメモリ５０１～５２９に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、発光素子アレイチップ１の発光素子列に対して発光素子アレイチップ２の発光素子列が２４００ｄｐｉ相当で副走査方向に８画素ずれて駆動基板２０２に実装されている場合、チップデータシフト部４０４は、駆動基板２０２への発光素子アレイチップ１に対応するラインデータの出力タイミングに対して、同一ラインをなす発光素子アレイチップ２に対応するラインデータの出力タイミングが８画素分遅延するように発光素子アレイチップ１に対応するラインデータに対して発光素子アレイチップ２に対応する全ラインデータをシフトさせる。

（データ送信部）
データ送信部４０５は、露光ヘッド１０６に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを駆動基板２０２に送信する。前述した図５（ｂ）を参照して、画像データの送信タイミングについて説明する。図３（ａ）に示すように、面発光素子アレイチップのうち、奇数番目の面発光素子アレイチップ１、３、５、・・・２９は、副走査方向の上流側に配置され、偶数番目の面発光素子アレイチップ２、４、６、・・・２８は、副走査方向の下流側に配置されている。図５（ｂ）に示すタイムチャートでは、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９への画像データの書き込みは、最初のＬｉｎｅ同期信号の期間（図中、ＴＬ１）で行われる。そして、次のＬｉｎｅ同期信号の期間（図中、ＴＬ２）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向１ライン目のデータの読み出しが行われる。同様に、更に次のＬｉｎｅ同期信号の期間では、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向２ライン目のデータの読み出しが行われる。そして、１０番目のＬｉｎｅ同期信号の期間（図中、ＴＬ１０）で、奇数番目の面発光素子アレイチップ１、２９に対応するメモリ５０１、メモリ５２９から、副走査方向９ライン目のデータの読み出しが行われる。また、偶数番目の面発光素子アレイチップ２に対応するメモリ５０２は、メモリ５０２への画像データの書き込みが行われた期間ＴＬ１から、Ｌｉｎｅ同期信号９パルス後の期間（図中、ＴＬ１０）で、メモリ５０２から画像データの読み出しが行われる。

データ送信部４０５は、チップデータシフト部４０４によって処理されたラインデータを駆動基板２０２に送信する。カウンタ５３０は、発振器の代わりに、入力されるＬｉｎｅ同期信号を変調してＬｉｎｅ同期信号よりも高周波のＣＬＫ信号を生成する周波数変調回路を備えている。カウンタ５３０は、周波数変調回路の代わりにＬｉｎｅ同期信号よりも高周波のクロック信号（ＣＬＫ）を生成する発振器を内蔵していても良い。本実施例では、Ｌｉｎｅ同期信号の１周期内でカウント値が５９，８５６（１ラインの画素データ数の２倍の数）以上になるように、クロック信号（図５（ｂ）のＣＬＫ）の周波数を定めている。これにより、Ｌｉｎｅ同期信号の１周期の時間内で、ラインメモリ５００への画像データの入力（書き込み）、及びラインメモリ５００からメモリ５０１～５２９への画像データの出力（書き込み）が可能となる。

一方、メモリ５０１～５２９からのデータの読み出しは、Ｌｉｎｅ同期信号の１周期の期間内に、２９個のメモリ５０１～５２９から各面発光素子アレイチップに対応する、主走査方向１ライン分の画像データをパラレルに出力する。そのため、メモリ５０１～５２９からの画像データの読み出し速度は、メモリへの書き込み速度に対して、低速で読み出してもよい。例えば、本実施例では、メモリ５０１～５２９への画像データの書き込み時のパルス数の５８倍の長い周期で、メモリ５０１～５２９から画像データを読み出すものとする。

なお、ラインデータシフト部４０２、チップデータ変換部４０３、チップデータシフト部４０４、データ送信部４０５、同期信号生成部４０６は、集積回路４０１Ａとは異なる集積回路４０２Ａである。また、ＣＰＵ４００は、集積回路４０１Ａ及び集積回路４０２Ａとは異なる集積回路である。

［露光ヘッドの駆動部］
（データ受信部）
次に、露光ヘッド１０６の駆動部３０３ａ内部の処理について説明する。駆動部３０３ａは、データ受信部４０７、フィルタ処理部４０８、ＬＵＴ４１０、ＰＷＭ信号生成部４１１、タイミング制御部４１２、制御信号生成部４１３、駆動電圧生成部４１４の機能ブロックから構成されている。以下、駆動部３０３ａでの画像データが処理される順に各機能ブロックの処理について説明する。なお、前述したように、チップデータ変換部４０３では、２９個の面発光素子アレイチップ毎に画像データの配列を行い、以降の処理ブロックは、２９チップに格納された各画像データを並列に処理する構成となっている。駆動部３０３ａでは、面発光素子アレイチップ１～１５に対応した画像データを受信し、面発光素子アレイチップ毎に並列に処理可能な回路を有するものとする。

（データ受信部）
データ受信部４０７は、制御基板４１５のデータ送信部４０５から送信された信号を受信する。ここで、データ受信部４０７、データ送信部４０５は、Ｌｉｎｅ同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。

（フィルタ処理部）
フィルタ処理部４０８では、面発光素子アレイチップ毎の画像データに対して、主走査方向のフィルタ処理による補間処理を行い、主走査方向の解像度を２４００ｄｐｉから１２００ｄｐｉに変換する。図７は、フィルタ処理部４０８でのフィルタ処理の様子を説明する図である。図７において、Ｄ１～Ｄ９は、面発光素子アレイチップの画像データ（２４００ｄｐｉの入力データ）を示す。ここで、Ｄ１は、前述した隣接する面発光素子アレイチップの端部の画素データであり、Ｄ２以降の画像データが、該当の面発光素子アレイチップの画像データである。Ｄ１’～Ｄ４’は、フィルタ処理部４０８のフィルタ処理を行った後の画像データ（１２００ｄｐｉの出力データ）を示している。出力データの解像度（１２００ｄｐｉ）は、入力データの解像度（２４００ｄｐｉ）の２分の１であり、各画素の画像データの算出式は、以下の（式１）で表される。
Ｄｎ’＝Ｄ（２×ｎ－１）×Ｋ２＋Ｄ（２×ｎ）×Ｋ１＋Ｄ（２×ｎ＋１）×Ｋ２・・・（式１）

ここで、ｎは、各面発光素子アレイチップ内部の発光素子数５１６に対応し、発光素子の点灯順番に基づき、ｎ＝１～５１６の順で逐次、各発光素子での画像データの演算が行われる。第１の係数であるＫ１は、出力データと、主走査方向の同じ座標位置となる入力データに対する重み係数である。第２の係数であるＫ２は、出力データに対して主走査方向に２分の１画素分ずれた座標の入力データに対する重み係数である。本実施例では、Ｋ１＝０．５、Ｋ２＝０．２５の値で補間演算（フィルタ処理）を行うこととしているが、本実施例と異なる重み係数を用いてもよい。本実施例では、重み係数Ｋ２を０より大きい値とすることで、出力データの解像度（１２００ｄｐｉ）よりも高い解像度（２４００ｄｐｉ）で生成された画像データの情報を出力データに反映することができる。具体的には、制御基板４１５の画像データ生成部４０１から露光ヘッド１０６のデータ受信部４０７までの処理は、主走査方向の画像位置移動を２４００ｄｐｉで行い、後段のフィルタ処理部４０８では画像データの解像度を１２００ｄｐｉに変換する。これにより、２４００ｄｐｉ単位での画像移動精度を維持した状態で、１２００ｄｐｉの画像を生成することが可能となる。

図８は、フィルタ処理前後での画像データのシフト、及びフィルタ処理による画像データの変化について説明する図である。図８（ａ）は、制御基板４１５の画像データ生成部４０１で、面発光素子アレイチップ１、２、３のディザリング処理した後の２４００ｄｐｉの画像データを示す図である。図８（ａ）において、画像データは黒・白の２階調で示している。また、図８（ａ）の縦軸は副走査方向を示し、ｍ～ｍ＋３は副走査方向のラインを示す。また、図８（ａ）の横軸は主走査方向を示し、１、２～ｎ－１、ｎは、面発光素子アレイチップ中の発光素子の２４００ｄｐｉでの配列順番を示す。図８（ｂ）は、図８（ａ）に示す画像データを制御基板４１５の全面データシフト部４０２、チップデータシフト部４０４により、２４００ｄｐｉ単位で画像データをシフトさせた後の画像データを示す図である。図８（ｂ）は、説明を簡便にするために、図８（ａ）に示す画像データを、主走査方向の左方向に１画素分、画像をシフトし、面発光素子アレイチップ１に対応する画像データを、アレイチップ単位で副走査方向の下方向に１画素分、画像をシフトさせた例を示している。

図８（ｃ）は、図８（ｂ）で主走査方向、副走査方向にシフトさせた画像に対して、露光ヘッド１０６の駆動部３０３ａのフィルタ処理部４０８により、主走査方向の画像データを２４００ｄｐｉから１２００ｄｐｉに解像度変換した後の画像データを示す。なお、横軸方向の１’、２’、・・・、ｎ／２－１、ｎは、１２００ｄｐｉに解像度変換した後の面発光素子アレイチップの発光素子の配列順番を示す。また、図８（ｃ）の解像度変換後の１’、２’の画素位置は、図８（ｂ）の解像度変換前の１、３の画素位置に対応し、図８（ｃ）の解像度変換後のｎ／２－１、ｎ／２の画素位置は、図８（ｂ）の解像度変換前のｎ－３、ｎ－１の画素位置に対応する。なお、図８（ｃ）の各画素中の数字は、各画素の濃度値を示している。本実施例では、解像度変換後は階調数８ｂｉｔで処理されるものとする。図中、黒部分の濃度値を１００％、白部分の濃度値を０％とすると、各画素の濃度値を上述した（式１）より算出すると、濃度値は０％、２５％、５０％、７５％、１００％の５つの値で表現される。解像度変換後の１画素の階調数を３ｂｉｔ以上で処理することで、濃度段差が生じない滑らかな処理が可能となる。

例えば、図８（ｃ）の（ｍ＋３）行の１’の画素の濃度値は、（式１）と図８（ｂ）における画素の濃度を用いて、画素１’の濃度値＝画素１の濃度（１）×Ｋ１（０．５）＋画素２の濃度（１）×Ｋ２（０．２５）＝０．７５（７５％）となる。この場合、画素１の左側にはアレイチップがないため、画素１の左側の画素の濃度は算入されない。同様に、図８（ｃ）の（ｍ＋３）行の２’の画素の濃度値は、（式１）と図８（ｂ）における画素の濃度を用いて、次のようになる。すなわち、画素１’の濃度値＝画素２の濃度（１）×Ｋ１（０．２５）＋画素３の濃度（０）×Ｋ１（０．５）＋画素４の濃度（０）×Ｋ２（０．２５）＝０．２５（２５％）となる。また、図８（ｃ）の（ｍ＋３）行のｎ／２の画素の濃度値は、（式１）と図８（ｂ）における画素の濃度を用いて、次のようになる。すなわち、画素（ｎ／２）の濃度値＝画素（ｎ－２）の濃度（１）×Ｋ１（０．２５）＋画素（ｎ－１）の濃度（１）×Ｋ１（０．５）＋画素（ｎ）の濃度（１）×Ｋ２（０．２５）＝１（１００％）となる。

また、フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、前述したように制御基板４１５のチップデータ変換部４０３で、隣接する面発光素子アレイチップの端部側の画素データを加えて、画像データを配列しておくことで、画像の欠落のないフィルタ処理を行うことができる。

（ＬＵＴ）
続くＬＵＴ４１０は、面発光素子アレイチップ内の発光素子に対応する画素毎の画像データ値（濃度データ値）をルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）を参照して、データ変換を行う。ＬＵＴ４１０では、面発光素子アレイチップの発光時間の応答特性に基づいて、パルス発光させたときの積算光量が所定の値となるように、画素毎のデータ値の変換を行う。例えば、面発光素子アレイチップの発光時間の応答が遅く、積算光量が目標値より小さい場合は、データ値が増えるようにデータ変換を行う。本実施例では、ＣＰＵ４００は、画像形成を開始する前に、ルックアップテーブルに設定される変換テーブルの値を、実験的に得られた発光素子アレイの応答特性に基づいた所定の値に設定するものとする。

図２０は、ルックアップテーブルの一例を示す図である。ＬＵＴ４１０が（ａ）から（ｃ）のいずれかを用いて１２００ｄｐｉ相当の画素データをＰＷＭ信号に変換する。（ａ）～（ｃ）は１２００ｄｐｉ相当の画素データを８ビットのＰＷＭデータに変換するテーブルである。ここで、「０００，００１，０１０，０１１，１００」は、それぞれ「濃度０％、濃度２５％、濃度５０％、濃度７５％、濃度１００％」を示す１２００ｄｐｉ相当の画素データである。ＰＷＭデータの「１」はＬＥＤのＯＮデータ（発光データ）であり、「０」はＯＦＦデータ（非発光データ）を示す。ＰＷＭデータがΦＷ１～ΦＷ４に相当する。

（ＰＷＭ信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部）
続くＰＷＭ信号生成部４１１では、画素毎のデータ値に応じて面発光素子アレイチップが１画素区間内で発光する発光時間に対応したパルス幅信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ信号を出力するタイミングは、タイミング制御部４１２により制御される。タイミング制御部４１２は、制御基板４１５の同期信号生成部４０６で生成されたＬｉｎｅ同期信号より、各画素の画素区間に対応した同期信号を生成し、ＰＷＭ信号生成部４１１に出力する。駆動電圧生成部４１４は、ＰＷＭ信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部４１４は、ＣＰＵ４００によって所定の光量となるように出力信号の電圧レベルを５Ｖ中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に４つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部４１４は、面発光素子アレイチップ毎に駆動信号４ライン、露光ヘッド１０６全体では、千鳥状構成の１ライン（１５チップ）×４＝６０ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦＷ１～ΦＷ４とする（図９参照）。一方、後述するシフトサイリスタ（図９参照）の動作により、順次、面発光素子チップアレイが駆動される。制御信号生成部４１３は、タイミング制御部４１２で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φｓ、Φ１、Φ２を生成する（図９参照）。

［ＳＬＥＤ回路の説明］
図９は、本実施例の自己走査型発光素子（Ｓｅｌｆ－Ｓｃａｎｎｉｎｇ ＬＥＤ：ＳＬＥＤ）チップアレイの一部分を抜き出した等価回路である。図９において、Ｒａ、Ｒｇはそれぞれアノード抵抗、ゲート抵抗であり、Ｔｎはシフトサイリスタ、Ｄｎは転送ダイオード、Ｌｎは発光サイリスタを示す。また、Ｇｎは、対応するシフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートを表している。ここで、ｎは２以上の整数とする。Φ１は奇数番目のシフトサイリスタＴの転送ライン、Φ２は偶数番目のシフトサイリスタＴの転送ラインである。ΦＷ１～ΦＷ４は発光サイリスタＬの点灯信号ラインであり、それぞれ抵抗ＲＷ１～ＲＷ４と接続されている。ＶＧＫはゲートラインであり、Φｓはスタートパルスラインである。図９に示すように、１個のシフトサイリスタＴｎに対し、発光サイリスタはＬ４ｎ－３～Ｌ４ｎまでの４個が接続されており、同時に４個の発光サイリスタＬ４ｎ－３～Ｌ４ｎが点灯可能な構成となっている。

［ＳＬＥＤ回路の動作］
次に、図９に示すＳＬＥＤ回路の動作について説明する。なお、図９の回路図において、ゲートラインＶＧＫには５Ｖが印加されているものとし、転送ラインΦ１、Φ２、及び点灯信号ラインΦＷ１～ΦＷ４に入力される電圧も、同じく５Ｖとする。図９において、シフトサイリスタＴｎがオン状態にあるとき、シフトサイリスタＴｎ、及びシフトサイリスタＴｎに接続されている発光サイリスタＬｎの共通ゲートＧｎの電位は約０．２Ｖまで引き下げられる。発光サイリスタＬｎの共通ゲートＧｎと発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１との間は、結合ダイオードＤｎで接続されているため、結合ダイオードＤｎの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードＤｎの拡散電位は約１．５Ｖであるので、発光サイリスタＬｎ＋１の共通ゲートＧｎ＋１の電位は、発光サイリスタＬｎの共通ゲートＧｎの電位の０．２Ｖに、拡散電位の１．５Ｖを加えた１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）となる。以下、同様に、発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）、発光サイリスタＬｎ＋３（不図示）の共通ゲートＧｎ＋３（不図示）の電位は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。ただし、発光サイリスタＬｎ＋４の共通ゲートＧｎ＋４以降の電位は、ゲートラインＶＧＫの電圧が５Ｖであり、これ以上の高い電圧にはならないので、５Ｖとなる。また、発光サイリスタＬｎの共通ゲートＧｎより前（図９の共通ゲートＧｎよりも左側）の共通ゲートＧｎ－１の電位については、結合ダイオードＤｎ－１が逆バイアス状態になっているため、ゲートラインＶＧＫの電圧がそのまま印加され、５Ｖとなっている。

図１０（ａ）は、上述したシフトサイリスタＴｎがオン状態のときの各発光サイリスタＬｎの共通ゲートＧｎのゲート電位の分布を示す図であり、共通ゲートＧｎ－１、Ｇｎ、Ｇｎ＋１・・・は、図９中の発光サイリスタＬの共通ゲートを指している。また、図１０（ａ）の縦軸は、ゲート電位を示す。各シフトサイリスタＴｎがオンするために必要な電圧（以下、しきい値電圧と表記）は、各々の発光サイリスタＬｎの共通ゲートＧｎのゲート電位に拡散電位（１．５Ｖ）を加えたものと、ほぼ同じ電位である。シフトサイリスタＴｎがオンしているとき、同じシフトサイリスタＴｎの転送ラインΦ２のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタＴｎ＋２である。シフトサイリスタＴｎ＋２に接続されている発光サイリスタＬｎ＋２の共通ゲートＧｎ＋２の電位は、先に説明したように３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）（図１０（ａ））である。したがって、シフトサイリスタＴｎ＋２のしきい値電圧は４．７Ｖ（＝３．２Ｖ＋１．５Ｖ）となる。しかしながら、シフトサイリスタＴｎがオンしているため、転送ラインΦ２の電位は約１．５Ｖ（拡散電位）に引き込まれており、シフトサイリスタＴｎ＋２のしきい値電圧より低いために、シフトサイリスタＴｎ＋２はオンすることができない。同じ転送ラインΦ２に接続されている他のシフトサイリスタは、シフトサイリスタＴｎ＋２よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタＴｎのみがオン状態を保つことができる。

また、転送ラインΦ１に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタＴｎ＋１のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）である。そして、次にしきい値電圧の低いシフトサイリスタＴｎ＋３（図９では不図示）は６．２Ｖ（＝４．７Ｖ＋１．５Ｖ）である。この状態で、転送ラインΦ１に５Ｖが入力されると、シフトサイリスタＴｎ＋１のみがオン状態に遷移できる。この状態では、シフトサイリスタＴｎとシフトサイリスタＴｎ＋１が同時にオンした状態である。そのため、シフトサイリスタＴｎ＋１から図９の回路図中、右側に設けられたシフトサイリスタＴｎ＋２、Ｔｎ＋３等のゲート電位は、各々、拡散電位（１．５Ｖ）分、引き下げられる。ただし、ゲートラインＶＧＫの電圧が５Ｖであり、発光サイリスタＬの共通ゲートの電圧はゲートラインＶＧＫの電圧で制限されるため、シフトサイリスタＴｎ＋５より右側のゲート電位は５Ｖとなる。図１０（ｂ）は、このときの各共通ゲートＧｎ－１～Ｇｎ＋４のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ２の電位を０Ｖに下げると、シフトサイリスタＴｎがオフし、シフトサイリスタＴｎの共通ゲートＧｎの電位がＶＧＫ電位まで上昇する。図１０（ｃ）は、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタＴｎからシフトサイリスタＴｎ＋１へのオン状態の転送が完了する。

［発光サイリスタの発光動作］
次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタＴｎのみがオンしているとき、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタのゲートはシフトサイリスタＴｎの共通ゲートＧｎに共通に接続されている。そのため、発光サイリスタＬ４ｎ－３～Ｌ４ｎのゲート電位は、共通ゲートＧｎと同じ０．２Ｖである。したがって、各々の発光サイリスタのしきい値は１．７Ｖ（＝０．２Ｖ＋１．５Ｖ）であり、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４から、１．７Ｖ以上の電圧が入力されれば、発光サイリスタＬ４ｎ－３～Ｌ４ｎは点灯可能である。したがって、シフトサイリスタＴｎがオンしているときに、点灯信号ラインΦＷ１～ΦＷ４に点灯信号を入力することにより、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの４個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタＴｎの隣のシフトサイリスタＴｎ＋１の共通ゲートＧｎ＋１の電位は１．７Ｖであり、共通ゲートＧｎ＋１にゲート接続している発光サイリスタＬ４ｎ＋１～４ｎ＋４のしきい値電圧は３．２Ｖ（＝１．７Ｖ＋１．５Ｖ）となる。点灯信号ラインΦＷ１～ΦＷ４から入力される点灯信号は５Ｖであるので、発光サイリスタＬ４ｎ－３～４ｎの点灯パターンと同じ点灯パターンで、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４も点灯しそうである。ところが、発光サイリスタＬ４ｎ－３～Ｌ４ｎまでの方がしきい値電圧が低いため、点灯信号ラインΦＷ１～ΦＷ４から点灯信号が入力された場合には、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４よりも早くオンする。一旦、発光サイリスタＬ４ｎ－３～Ｌ４ｎがオンすると、接続されている点灯信号ラインΦＷ１～ΦＷ４が約１．５Ｖ（拡散電位）に引き下げられる。そのため、点灯信号ラインΦＷ１～ΦＷ４の電位が、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４のしきい値電圧よりも低くなるため、発光サイリスタＬ４ｎ＋１～Ｌ４ｎ＋４はオンすることができない。このように、１個のシフトサイリスタＴに複数の発光サイリスタＬを接続することで、複数個の発光サイリスタＬを同時点灯させることができる。

図１１は、図９に示すＳＬＥＤ回路の駆動信号のタイミングチャートである。図１１では、上から順に、ゲートラインＶＧＫ、スタートパルスラインΦｓ、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ１、Φ２、発光サイリスタの点灯信号ラインΦＷ１～ΦＷ４の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は５Ｖ、オフ時の電圧は０Ｖである。また、図１１の横軸は時間を示す。また、Ｔｃは、クロック信号Φ１の周期を示し、Ｔｃ／２は、周期Ｔｃの半分（＝１／２）の周期を示す。

ゲートラインＶＧＫには常に５Ｖが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ１、偶数番目のシフトサイリスタ用のクロック信号Φ２が同じ周期Ｔｃにて入力され、スタートパルスラインの信号Φｓは５Ｖが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ１が最初に５Ｖになる少し前に、ゲートラインＶＧＫに電位差をつけるために、スタートパルスラインの信号Φｓは０Ｖに落とされる。これにより、最初のシフトサイリスタＴｎ－１のゲート電位が５Ｖから１．７Ｖに引き込まれ、しきい値電圧が３．２Ｖになって、転送ラインΦ１による信号でオンできる状態になる。転送ラインΦ１に５Ｖが印加され、最初のシフトサイリスタＴｎ－１がオン状態に遷移してから少し遅れて、スタートパルスラインΦｓに５Ｖが供給され、以降、スタートパルスラインΦｓには５Ｖが供給され続ける。

転送ラインΦ１と転送ラインΦ２は互いのオン状態（ここでは５Ｖ）が重なる時間Ｔｏｖを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦＷ１～ΦＷ４は、転送ラインΦ１、Φ２の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、５Ｖが印加されると点灯する。例えば期間ａでは同一のシフトサイリスタに接続されている４つの発光サイリスタが全て点灯している状態であり、期間ｂでは３つの発光サイリスタが同時点灯している。また、期間ｃでは全ての発光サイリスタは消灯状態であり、期間ｄでは２つの発光サイリスタが同時点灯している。期間ｅでは点灯する発光サイリスタは１つのみである。

本実施例では１個のシフトサイリスタに接続する発光サイリスタの数は４個としているがこれに限ったものではなく、用途に応じて４個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。

［面発光サイリスタの構造］
図１２は、本実施例の面発光サイリスタ部の概略図である。図１２（ａ）は、メサ（台形）構造９２２に形成された発光素子が複数配列されている発光素子アレイの平面図（模式図）である。図１２（ｂ）は、図１２（ａ）に示すＢ－Ｂ線で、メサ構造９２２に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造９２２は、所定のピッチ（発光素子間の間隔）（例えば１２００ｄｐｉの解像度の場合には略２１．１６μｍ）で配置されており、各メサ構造９２２は、素子分離溝９２４により互いに分離されている。

図１２（ｂ）において、９００は第一伝導型の化合物半導体基板、９０２は基板９００と同じ第一伝導型のバッファ層、９０４は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射（ＤＢＲ）層である。また、９０６は第１の第一伝導型半導体層、９０８は第一伝導型とは異なる第１の第二伝導型半導体層、９１０は第２の第一伝導型半導体層、９１２は第２の第二伝導型半導体層である。図１２（ｂ）に示すように、半導体層９０６、９０８、９１０、９１２の、伝導型の異なる半導体を交互に積層することで、ｐｎｐｎ型（又はｎｐｎｐ型）のサイリスタ構造を形成している。本実施例では、基板９００にはｎ型のＧａＡｓ基板を用い、バッファ層９０２にはｎ型ＧａＡｓ又はｎ型のＡｌＧａＡｓ層、ＤＢＲ層９０４にはｎ型の高Ａｌ組成のＡｌＧａＡｓと低Ａｌ組成のＡｌＧａＡｓの積層構造を用いている。ＤＢＲ層の上の第１の第一伝導型半導体層９０６にはｎ型ＡｌＧａＡｓ、第１の第二伝導型半導体層９０８にはｐ型ＡｌＧａＡｓ、第２の第一伝導型半導体層９１０にはｎ型ＡｌＧａＡｓ、第２の第二伝導型半導体層９１２にはｐ型ＡｌＧａＡｓを用いている。

また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造９２２側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図１２（ｂ）に示すように、本実施例では第２の第二伝導型半導体層９１２であるｐ型ＡｌＧａＡｓの上に、ｐ型のＧａＰ層９１４を形成し、更にその上にｎ型の透明導電体であるＩＴＯ層９１８を形成している。ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき（例えば裏面電極９２６を接地し、表面電極９２０に正電圧を加えたとき）、ｐ型ＧａＰ層９１４は、透明導電体ＩＴＯ層９１８と接触する部分の不純物濃度を十分高く形成されているため、トンネル接合となる。その結果、電流が流れる。このような構造により、ｐ型ＧａＰ層９１４は、ｎ型透明導電体ＩＴＯ層９１８と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２との間に層間絶縁層９１６を設けている。ところが、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、ｎ型ＩＴＯ層９１８とｐ型ＡｌＧａＡｓ層９１２で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、ｐ型ＧａＰ層９１４とｎ型透明導電体ＩＴＯ層９１８とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、ＤＢＲ層９０４によってそのほとんどの発光が基板９００と反対側に反射される。

本実施例における露光ヘッド１０６は、解像度に応じて発光点の密度（発光素子間の間隔）が決定される。面発光素子アレイチップ内部の各発光素子は、素子分離溝９２４によってメサ構造９２２に分離され、例えば１２００ｄｐｉの解像度で画像形成を行う場合は、隣接する発光素子（発光点）の素子中心間の間隔は２１．１６μｍとなるように配列される。

以上説明した本実施例では、１２００ｄｐｉの発光点素子間隔に対して、２４００ｄｐｉでディザリングを行い、画像データを色ずれ量や実装位置ずれ量に応じてシフトする。これにより、より高解像度での画像位置制御が可能となり、色ずれや面発光素子アレイチップの実装ずれに対して、位置ずれの少ない高品質な画像形成が可能となる。更に、制御基板４１５のチップデータ変換部４０３において、面発光素子アレイチップ毎に画像データを配列する際に、隣接するチップの画像データを付与して後段のフィルタ処理部４０８に送信する。これにより、フィルタ処理部４０８で解像度変換を行う際に、面発光素子アレイチップ間で画像の欠落のない高品位な画像形成が可能となる。本実施例においては、面発光素子アレイチップを千鳥状に２列に配置した例について述べたが、一列に配列する構成においても、同様に処理することは可能であり、２列に配置した場合と同様の効果を得ることができる。また、面発光素子のピッチが６００ｄｐｉの露光ヘッドであっても、ディザリング処理と画像シフト処理の解像度を上げる（例えば、１２００ｄｐｉや２４００ｄｐｉ）ことで、発光素子のピッチ以上の分解能で位置制御が可能となる。

このようなフィルタ処理により隣接画素のデータを補間する解像度変換方式では、形成されるドット（画像）の位置精度が向上する。その一方で、ドット（画像）の主走査方向のエッジ部で多値の中間調データが多く生成されることにより、エッジ部での潜像が不安定になりやすい。そのため、作像条件（例えば感光ドラム１０２の帯電量）によっては、形成される画像のシャープさ（鮮鋭度）が鈍化するという現象が発生する。そこで、解像度変換を行う画像形成装置について、画像種別やユーザからの指示に応じて、鮮鋭性優先モードを選択可能な構成を有する画像形成装置について説明する。本実施例では、画像コントローラ部が画像種別に基づいて、鮮鋭性優先モードを選択するものとする。また、本実施例の画像形成装置は、操作部（不図示）を備え、ユーザは操作部から鮮鋭性優先モードを設定できるものとする。

本実施例では、後述するように、制御基板４１５のＣＰＵ４００から露光ヘッド１０６の駆動部３０３ａのフィルタ処理部４０８にフィルタ係数Ｋ１、Ｋ２の変更が通知される。そのため、本実施例では、図４の駆動部３０３ａでは、ＣＰＵ４００からの指示を通知するための信号線がフィルタ処理部４０８にもある。

本実施例では、第２の処理である鮮鋭性優先モードが選択された場合、フィルタ処理部４０８で行われるフィルタ演算（式１）で用いられるフィルタ係数Ｋ１、Ｋ２の値を、Ｋ１＝１．０、Ｋ２＝０に切り換える。フィルタ係数Ｋ１、Ｋ２の値の切り換えは、制御基板４１５のＣＰＵ４００からの指示により、フィルタ処理部４０８のＫ１、Ｋ２の設定を書き換えることで実行される。隣接画素に対応するフィルタ係数Ｋ２が０になることで、各画素の画像データを算出する（式１）は、以下の（式２）となり、出力データと同じ主走査位置にある入力データがそのまま出力データとして算出される。
Ｄｎ’＝Ｄ（２×ｎ）・・・（式２）
ここで、ｎは、各面発光素子アレイチップ内部の発光素子数５１６に対応し、発光素子の点灯順番に基づき、ｎ＝１～５１６の順で逐次、各発光素子での画像データの演算が行われる。（式２）により、図１３中の奇数番号の入力データデータＤ１、Ｄ３、Ｄ５、Ｄ７、Ｄ９は、出力データＤ１’～Ｄ４’に反映されることなく、欠落する。そのため、鮮鋭性優先モードを選択する際には、画像データ生成部４０１で生成される画像データは、主走査方向に２画素単位でドット成長するように画像生成が行われる。

図１４（ａ）は、制御基板４１５の画像データ生成部４０１で、主走査方向に２画素単位で面発光素子アレイチップ１、２、３のディザリング処理したときの画像データを示す。図中の例では、主走査方向に４画素、副走査方向に２画素のサイズでドットが形成されている。本実施例では、１つのドットを形成する場合、主走査方向の画素の幅が２、４、６、８・・・のように２画素単位でドット成長させるように、ディザマトリックスを決定する。図１４（ａ）において、画像データは黒・白の２階調で示している。また、図８（ａ）の縦軸は副走査方向を示し、ｍ～ｍ＋３は副走査方向のラインを示す。また、図８（ａ）の横軸は主走査方向を示し、１、２～ｎ－１、ｎは、面発光素子アレイチップ中の発光素子の２４００ｄｐｉでの配列順番を示す。

図１４（ｂ）は、実施例１と同様に、図１４（ａ）に示す画像データを制御基板４１５の全面データシフト部４０２、チップデータシフト部４０４により、２４００ｄｐｉ単位で画像データをシフトさせた後の画像データを示す図である。図１４（ｂ）は、図１４（ａ）に示す画像データを、主走査方向の左方向に１画素分、画像をシフトし、面発光素子アレイチップ１に対応する画像データを、アレイチップ単位で副走査方向の下方向に１画素分、画像をシフトさせた例を示している。図１４（ｃ）は、図１４（ｂ）で主走査方向、副走査方向にシフトさせた画像に対して、フィルタ処理部４０８が（式２）により、主走査方向の画像データを２４００ｄｐｉから１２００ｄｐｉに解像度変換した後の画像データを示す。なお、横軸方向の１’、２’、・・・、ｎ／２－１、ｎは、１２００ｄｐｉに解像度変換した後の面発光素子アレイチップの発光素子の配列順番を示す。また、図１４（ｃ）の１’、２’の画素位置は、図１４（ｂ）の１、３の画素位置に対応し、図１４（ｃ）のｎ／２－１、ｎ／２の画素位置は、図１４（ｂ）のｎ－３、ｎ－１の画素位置に対応する。なお、図１４（ｃ）の各画素中の数字は、各画素の濃度値を示している。図１４（ｃ）に示すように、本実施例では、実施例１の図８（ｃ）に示すような画像濃度が７５％、５０％、２５％の中間調の階調データが生成されず、処理後の階調は２値（１００％又は０％）となる。

鮮鋭性優先モードでは、フィルタ処理後の濃度データが２値（黒又は白）となるため、特に画像のエッジ部でシャープな潜像が形成可能となる。一方、画像重心の移動精度としては、１２００ｄｐｉ単位でしか移動しないため、画像位置の移動精度は低下する。このため、ＣＰＵ４００は、制御基板４１５に入力された画像の種別より、画像の特性に応じて上述したフィルタ処理の切り換えを行う。例えば、文字、ライン画像が入力した場合は、鮮鋭性優先モードに切り換え、シャープな画像を形成する。一方、カラーのイメージ画像が入力された場合は、画像位置優先モードに切り換え、色ずれを低減した画像を形成する。ここで、画像位置優先モードは、実施例１で説明したフィルタ係数Ｋ１＝０．５、Ｋ２＝０．２５の（式１）を用いるものとする。

また、上述したフィルタ処理の切り換えは、画像種別以外にも、作像条件の変更に応じて切り換えてもよい。電子写真方式のプリンタは、高温高湿環境下ではトナーのトリボ（電荷量）が低下し、その結果、現像性能や転写性能が低下し、画像エッジ部のトナー飛散が発生することが知られている。このようなトリボの低下に対して、感光ドラムへの帯電量と露光ヘッドの出力光量を下げることで、画像濃度を一定に維持する制御を行う方法がある。トナーのトリボが低下する前は画像位置優先モードを選択し、トリボが低下した後は鮮鋭度優先モードを選択することで、画像エッジ部の鮮鋭度の劣化を緩和することが可能となる。

本実施例では、フィルタ係数を画像位置優先モード（Ｋ１＝０．５、Ｋ２＝０．２５）と、鮮鋭性優先モード（Ｋ１＝１、Ｋ２＝０）で切り換える方法について説明した。係数Ｋ１、Ｋ２の係数値として、必ずしも上述した値そのものを使う必要はなく、以下の（式３）、（式４）を満たす係数値を用いてもよい。
鮮鋭性優先モードのＫ１値＞画像位置優先モードのＫ１値・・・（式３）
鮮鋭性優先モードのＫ２値＜画像位置優先モードのＫ２値・・・（式４）

以上説明したように、本実施例では、画像データ生成部４０１、及びフィルタ処理部４０８の設定切り換えにより、簡易な方式で鮮鋭性優先モードと画像位置優先モードの選択が可能となる。その結果、画像の種別や画像形成装置の作像条件に応じて切り換えることで、最適な画像を出力することが可能となる。

［つなぎ目部の位置とスジの関係」
図３で説明したように、Ｎ番目（Ｎ≧１の整数）の面発光素子アレイチップとＮ＋１番目の面発光素子アレイチップとは、主走査方向（長手方向）において重なり部を有している。以下、その重なり部を、面発光素子列のチップ間のつなぎ目ともいう。図１５は、各々の面発光素子アレイチップのつなぎ目と形成される画像（ハーフトーン）との関係を示している。上部に、面発光素子アレイチップ１～３と、各面発光素子アレイチップのつなぎ目部とを示し、各面発光素子アレイチップ１～３によって形成される画像を示す。面発光素子アレイチップのつなぎ目は、駆動基板２０２に面発光素子アレイを実装したときのばらつき（実装誤差）に起因して発生するずれ量であり、例えば数ミクロン単位で生じる。本実施例における実装誤差は１２００ｄｐｉにおける１画素未満（２１．１６μｍ）とする。しかしながら、実装誤差は駆動基板２０２に対する面発光素子アレイの実装技術および面発光素子の配列間隔に依存する。そのため、実装誤差は１２００ｄｐｉにおける１画素（２１．１６μｍ）以上となる場合も想定される。なお、面発光素子アレイチップ同士の理想的な（所望する）重なりを、次のように表す。面発光素子アレイチップの例えば５１２番目に位置する発光素子の中心から、次の面発光素子のアレイチップの１番目に位置する発光素子の中心までの、長手方向における理想的な距離をｃとし、面発光素子間隔ｃ（面発光素子の中心間距離）とする。

面発光素子アレイチップ１と面発光素子アレイチップ２とのつなぎ目部Ａは、所望する面発光素子間隔ｃより狭い間隔の場合を示している（ｃ＞ａ）。つなぎ目部Ａにおける面発光素子間隔ａがｃ＞ａの条件となった場合は、端部の面発光素子が互いに重なり合うようにずれが生じる。このため、つなぎ目部Ａの箇所において面発光素子を発光させた際の光量が理想的な面発光素子間隔ｃの場合よりも増し、濃い濃度の画像が形成されてしまう。即ち、面発光素子アレイチップ１の最も右側に位置する面発光素子の露光範囲（１画素）の一部と、面発光素子アレイチップ２の最も左側に位置する面発光素子の露光範囲（１画素）の一部と、が重複してしまう。そのため、重複して露光される部分の露光量が、面発光素子アレイチップがプリント基板に理想的に実装された場合の露光量に比べて大きくなってしまうため、つなぎ目の画像濃度が所望の濃度よりも濃く形成されてしまう。その結果、図１５に示すように、黒スジとして画像が形成されてしまう。

また、面発光素子アレイチップ２と面発光素子アレイチップ３とのつなぎ目部Ｂは、所望する面発光素子間隔ｃより広い間隔の場合を示している（ｃ＜ｂ）。つなぎ目部Ｂにおける面発光素子間隔ｂがｃ＜ｂの条件となった場合は、端部の面発光素子が互いに離れるようにずれが生じる。このため、つなぎ目部Ｂの箇所において面発光素子を発光させた際の光量が理想的な面発光素子間隔ｃの場合よりも減り、薄い濃度で印字されてしまう。即ち、面発光素子アレイチップ２の最も右側に位置する面発光素子と、面発光素子アレイチップ２の最も左側に位置する面発光素子と、の中心間距離が称呼の値よりも大きい。そのため、当該部分の露光量が、面発光素子アレイチップがプリント基板に理想的に実装された場合の露光量に比べて少なくなってしまうため、つなぎ目の画像濃度が所望の濃度よりも濃く形成されてしまう。その結果、図１５に示すように、白スジとして画像が形成されてしまう。

このように面発光素子間隔が理想的な間隔からずれることによってスジとして画像が形成されてしまうため、面発光素子アレイチップ間のつなぎ目部のずれを補正する処理が必要となる。以下、画像データに対する面発光素子アレイチップのつなぎ目部のずれの補正について説明する。なお、画像データに対して、面発光素子アレイチップのつなぎ目部のずれの補正をつなぎ目補正という。

［つなぎ目部のずれの補正］
図１６は、面発光素子アレイチップのつなぎ目補正を実施するブロック図である。すなわち、図４に示した駆動部３０３ａのフィルタ処理部４０８の構成を示す図である。フィルタ処理部４０８は、変換手段である解像度変換部１７０１と、第１の補正手段であるつなぎ目補正部１７０２と、メモリ１７０３と、を有している。フィルタ処理部４０８の解像度変換部１７０１は、データ受信部４０７から入力された画素データ（入力画素データ）に対して解像度を変換する。つなぎ目補正部１７０２は、フィルタ処理部４０８の解像度変換部１７０１によって解像度が変換された多値の画素データが入力される。解像度変換部１７０１によって解像度を例えば２４００ｄｐｉから１２００ｄｐｉに落とした（粗くした）上で、フィルタ処理部４０８によって多値の画素データを補正し、１画素（２１．１６μｍ）未満のつなぎ目のずれを補正する。メモリ１７０３は、つなぎ目の位置と各位置において予め測定された面発光素子アレイチップ間のつなぎ目（μｍ単位）のずれを補正するためのフィルタ係数が予め格納されている。フィルタ係数は１つの面発光素子アレイチップに対し先端（１～３番目）・後端（例えば５１４～５１６番目）の各補正用の係数が格納されている。なお、図３の例の場合、駆動部３０３ａは面発光素子アレイチップ１～１５を駆動するため、つなぎ目の位置は、面発光素子アレイチップ１５と面発光素子アレイチップ１６のつなぎ目部も含めて１５箇所となる。一方、駆動部３０３ｂは面発光素子アレイチップ１６～２９を駆動するため、つなぎ目の位置は、面発光素子アレイチップ１５と面発光素子アレイチップ１６のつなぎ目部も含めて１４箇所となる。

つなぎ目の位置は、露光ヘッド１０６の検査工程において測定される。また、面発光素子アレイチップ間毎のフィルタ係数は、露光ヘッド１０６の検査工程で測定されたつなぎ目の位置に基づき算出される。測定されたつなぎ目の位置の測定値及び算出されたフィルタ係数は、ＣＰＵ４００を介しメモリ１７０３へ格納される。フィルタ係数は、測定された各面発光素子アレイチップ間の主走査方向（長手方向）における駆動基板２０２への実装情報（上述した位置）に基づき算出される。フィルタ係数の算出手法に関しては、後述する。

［つなぎ目補正部］
図１７はつなぎ目補正部１７０２の詳細処理を説明する図であり、説明の簡易化のため、面発光素子アレイチップ、１チップ分の処理について示している。対象となる面発光素子アレイチップを、以下、面発光素子アレイチップＮとする。また、隣接する面発光素子アレイチップのデータを先端側で４画素、後端側で４画素、それぞれ付与した際の例であり、各面発光素子アレイチップについて同様の処理が行われるものとする。図１７で、（ｉ）は、解像度変換部１７０１によって解像度が変換される前の２４００ｄｐｉの画素データを示す。現在補正を行おうとしている（補正の対象となる）面発光素子アレイチップＮの２４００ｄｐｉの解像度における画素データは、次のデータから構成されている。すなわち、面発光素子アレイチップＮ－１の後端側の画素データであるＤ１～Ｄ４の４画素と、面発光素子アレイチップＮのＤ５～Ｄ１０３６の１０３２画素と、面発光素子アレイチップＮ＋１の先端側のＤ１０３７～Ｄ１０４０の４画素とから構成されている。（ｉｉ）は、解像度変換部１７０１によって解像度が変換された後の１２００ｄｐｉの画素データを示す。面発光素子アレイチップＮの１２００ｄｐｉの解像度における画素データは、次のデータから構成されている。面発光素子アレイチップＮ－１の後端側の画素データであるＤ１’、Ｄ２’の２画素と、面発光素子アレイチップＮのＤ３’～Ｄ５１８’の５１６画素と、面発光素子アレイチップＮ＋１の先端側のＤ５１９’、Ｄ５２０’の２画素とから構成されている。（ｉｉｉ）は、以下に説明するつなぎ目補正に用いられるフィルタ係数（Ｃ００（０）等）を示す。（ｉｖ）は、解像度１２００ｄｐｉの画素データにつなぎ目補正を施した後の、５１６画素の画素データＤ１”～Ｄ５１６”を示す。なお、つなぎ目補正は、面発光素子アレイチップのつなぎ目の近傍に位置する画素に対して実行されるため、（ｉｖ）には、つなぎ目補正が実行された画素に「補正」と付している。

フィルタ処理部４０８の解像度変換部１７０１は、上述したように、解像度を２４００ｄｐｉから１２００ｄｐｉに変換するためのフィルタ処理を実施する。フィルタ処理については説明したため、説明を省略する（図１７の（ｉ）から（ｉｉ）への変換）。つなぎ目補正部１７０２は、解像度変換部１７０１で解像度が変換された多値の画素データに対し、ＣＰＵ４００の指示によりメモリ１７０３に格納されたつなぎ目の位置の情報とフィルタ係数とを読み出す。ここで、図１７に示す例の場合、メモリ１７０３に格納されている面発光素子アレイチップＮのつなぎ目の位置の情報は、Ｄ３’とＤ５１９’となる。このように、つなぎ目の位置の情報として、例えば、面発光素子アレイチップ内の発光点に関する情報（１番目、５１６番目）がメモリ１７０３に格納されている。そして、つなぎ目補正部１７０２は、面発光素子アレイチップＮのつなぎ目の位置（Ｄ３’、Ｄ５１８’）を起点として、つなぎ目近傍に配置されている複数の発光素子、すなわち所定範囲（例えば、３画素範囲）に渡ってフィルタ演算を行う。このようなフィルタ処理を行うことによって、主走査方向における濃度の重心をずらすことができる。また、フィルタ処理に用いられるフィルタ係数は、画素の濃度差を吸収するための係数が含まれている。

［先端部フィルタ処理］
以下、つなぎ目の位置をｎとする。つなぎ目補正部１７０２は、メモリ１７０３に格納されたつなぎ目の位置ｎ＝Ｄ３’を基準として、つなぎ目に位置する画素の画素データ（この場合、Ｄ３’）に対してフィルタ処理を行う。フィルタ処理は、Ｄ３’から開始され、各画素について補正処理が終了する毎に次の画素に移り（すなわち、１インクリメントされ）、所定範囲（Ｘ）の画素に対する処理が終了するまで実施する。この実施例では、所定範囲をＸ＝３としている。Ｘの値は、ＣＰＵ４００の指示によって設定される。

例えば、図１５で示したつなぎ目部Ａにおけるｃ＞ａの条件で、検査工程で測定された各面発光素子アレイチップ間の主走査方向における実装距離が１０．５μｍであったとする。この場合、例えばフィルタ係数は、次のような値がメモリ１７０３に格納されている。
Ｃ００（０）：０．５，Ｃ０１（０）：０．５，Ｃ０２（０）：０

また、つなぎ目補正部１７０２は、メモリ１７０３に格納されたＣ００（０）、Ｃ０１（０）、Ｃ０２（０）に基づいて、他の画素に用いるフィルタ係数を、以下のように算出する。

１２００ｄｐｉの１画素のサイズは、２１．１６μｍであるため、面発光素子アレイチップ間の主走査方向における実装距離１０．５μｍを補正するためには、０．５画素（約半分）位置をずらす必要がある。実装距離１０．５μｍは、補正すべき補正量でもある。図１７（ｉｉｉ）に示すように、Ｄ３’の画素に対してフィルタ処理を行うときのフィルタ係数は、それぞれ次のようになる。Ｄ３’の画素に対するフィルタ係数は、Ｃ０１（０）、Ｄ３’の画素に隣接するＤ２’の画素に対するフィルタ係数は、Ｃ００（０）、Ｄ３’の画素に隣接するＤ４’の画素に対するフィルタ係数は、Ｃ０２（０）である。Ｄ４’の画素に対してフィルタ処理を行うときのフィルタ係数は、それぞれ次のようになる。Ｄ４’の画素に対するフィルタ係数は、Ｃ０１（１）、Ｄ４’の画素に隣接するＤ３’の画素に対するフィルタ係数は、Ｃ００（１）、Ｄ４’の画素に隣接するＤ５’の画素に対するフィルタ係数は、Ｃ０２（１）である。Ｄ５’の画素に対してフィルタ処理を行うときのフィルタ係数は、それぞれ次のようになる。Ｄ５’の画素に対するフィルタ係数は、Ｃ０１（２）、Ｄ５’の画素に隣接するＤ４’の画素に対するフィルタ係数は、Ｃ００（２）、Ｄ５’の画素に隣接するＤ６’の画素に対するフィルタ係数は、Ｃ０２（２）である。今注目している画素（以下、注目画素という）に対して、補正すべき方向の隣接画素のフィルタ係数は、補正量／１画素のサイズから算出される。ここで、フィルタ係数はＣ００（０）等、補正量は実装距離１０．５μｍ、１画素のサイズは２１．１６μｍである。

注目画素（例えばＤ３’の画素）のフィルタ係数Ｃ０１（０）は、
１－［補正量（１０．５μｍ）／１画素サイズ（２１．１６μｍ）］
となる。Ｃ０２（０）は使用しないため０となる。
面発光素子アレイチップＮの先端部のフィルタ処理は、所定範囲内（Ｄ３’～Ｄ３’＋Ｘ）で徐々に補正量を減らしていくように、フィルタ係数を内部で演算する構成である。

例えば、図１７において、所定範囲Ｘ＝３、メモリ１７０３に格納されたフィルタ係数がＣ００（０）＝０．５、Ｃ０１（０）＝０．５、Ｃ０２（０）＝０の場合、Ｃ００（１）～Ｃ０２（１）、Ｃ００（２）～Ｃ０２（２）は、以下のように演算される。
Ｃ００（１）＝０．３３，Ｃ０１（１）＝０．６７，Ｃ０２（１）＝０
Ｃ００（２）＝０．１７，Ｃ０１（２）＝０．８３，Ｃ０２（２）＝０
つなぎ目補正部１７０２により演算されるフィルタ係数の演算を、一般式で示すと次のように表すことができる。
Ｃ００（ｉ）＝Ｃ００（０）／Ｘ×（Ｘ－ｉ） 式（５－１）
Ｃ０１（ｉ）＝Ｃ０１（０）＋ｉ×（Ｃ００（０）／Ｘ＋Ｃ０２（０）／Ｘ） 式（５－２）
Ｃ０２（ｉ）＝Ｃ０２（０）／Ｘ×（Ｘ－ｉ） 式（５－３）
ここで、ｉはつなぎ目位置からフィルタ処理が実施される毎にインクリメントされる値を示しており、０≦ｉ＜Ｘとする。Ｘ＝３の場合、ｉは０、１、２となる。具体的には、Ｄ３’のときにはｉ＝０、Ｄ４’のときにはｉ＝１、Ｄ５’のときにはｉ＝２のようになる。なお、所定範囲においてＸ＝０と設定されているとき、フィルタ係数の演算及びフィルタ処理は実施されない。

つなぎ目補正部１７０２は、以下の式（６）によりフィルタ処理の演算を行う。
Ｄ（ｎ－２）”＝Ｄ（ｎ－１）’×Ｃ００（ｍ）＋Ｄ（ｎ）’×Ｃ０１（ｍ）＋Ｄ（ｎ＋１）’×Ｃ０２（ｍ） 式（６）
なお、ｎ，ｍの範囲は３≦ｎ＜３＋Ｘ、０≦ｍ＜Ｘ、１≦Ｘ＜１１とする。例えば、所定範囲においてＸ＝３の場合、ｎは３、４、５となり、ｍは０、１、２となる。すなわち、ｎは面発光素子チップアレイＮにおける先端に位置する発光点に対応したＤ３’、Ｄ４’、Ｄ５’の画素番号に対応する。また、ｍはフィルタ係数の「（）」内に入る数値である。

図１７（ｉｉ）～（ｉｖ）を参照しながら具体的に式（６）を示すと次のようになる。まず、つなぎ目補正後のｎ＝３のＤ１”は、ｍ＝０であり、
Ｄ１”＝Ｄ２’×Ｃ００（０）＋Ｄ３’×Ｃ０１（０）＋Ｄ４’×Ｃ０２（０）
また、ｎ＝４、ｍ＝１のＤ２”及びｎ＝５、ｍ＝２のＤ３”はそれぞれ次のようになる。
Ｄ２”＝Ｄ３’×Ｃ００（１）＋Ｄ４’×Ｃ０１（１）＋Ｄ５’×Ｃ０２（１）
Ｄ３”＝Ｄ４’×Ｃ００（２）＋Ｄ５’×Ｃ０１（２）＋Ｄ６’×Ｃ０２（２）

このように、つなぎ目補正部１７０２によるフィルタ処理により、面発光素子アレイチップのつなぎ目において画素データの値の増減が行われる。その結果、つなぎ目位置から所定範囲の画素に対して画像データの重心を１０．５μｍから減衰させた移動ができ、滑らかなつなぎ目補正が可能となる。例えば、図１５のつなぎ目部Ａにおいては、つなぎ目補正部１７０２によるつなぎ目補正によって黒スジの発生しない画像を得ることができる。

［後端部フィルタ処理］
つなぎ目補正部１７０２は、メモリ１７０３に格納されたつなぎ目の位置ｎ＝Ｄ５１９’－Ｘを基準として、つなぎ目に位置する画素の画素データ（Ｘ＝３の場合、Ｄ５１６’）に対してフィルタ処理を行う。フィルタ処理は、Ｄ５１９’－Ｘから開始され、各画素について補正処理が終了する毎に次の画素に移り（すなわち、１インクリメントされ）、所定範囲（Ｄ５１８’）の画素に対する処理が終了するまで実施する。この実施例では、所定範囲をＸ＝３としている。Ｘの値は、ＣＰＵ４００の指示によって設定される。

例えば、図１５で示したつなぎ目部Ｂにおいても黒スジが発生するｃ＞ａの条件で、検査工程で測定された各面発光素子アレイチップ間の主走査方向における実装位置が１０．５μｍであったとする。すなわち、図１５のつなぎ目部Ｂにおいても、黒スジが発生していたとして以下の説明を行う。この場合、例えばフィルタ係数は、次のような値がメモリ１７０３に格納されている。
Ｃ１０（０）：０，Ｃ１１（０）：０．５，Ｃ１２（０）：０．５

また、つなぎ目補正部１７０２は、メモリ１７０３に格納されたＣ１０（０）、Ｃ１１（０）、Ｃ１２（０）に基づいて、他の画素に用いるフィルタ係数を算出する。なお、算出方法は、注目画素に対して補正すべき方向の隣接する画素が異なるだけであり、先端部におけるフィルタ処理で述べた手法と同様のため省略する。

面発光素子アレイチップＮの後端部のフィルタ処理は、所定範囲内（Ｄ５１９’－Ｘ～Ｄ５１８’）で徐々に補正量を増やしていくように、フィルタ係数を内部で演算する構成である。

例えば、図１７において、所定範囲Ｘ＝３、メモリ１７０３に格納されたフィルタ係数がＣ１０（０）＝０、Ｃ１１（０）＝０．５、Ｃ１２（０）＝０．５の場合、Ｃ１０（１）～Ｃ１２（１）、Ｃ１０（２）～Ｃ１２（２）は、以下のように演算される。
Ｃ１０（１）＝０，Ｃ１１（１）＝０．６７，Ｃ１２（１）＝０．３３
Ｃ１０（２）＝０，Ｃ１１（２）＝０．８３，Ｃ１２（２）＝０．１７
つなぎ目補正部１７０２により演算されるフィルタ係数の演算を、一般式で示すと次のように表すことができる。
Ｃ１０（ｉ）＝Ｃ１０（０）／Ｘ×（Ｘ－ｉ） 式（７－１）
Ｃ１１（ｉ）＝Ｃ１１（０）＋ｉ×（Ｃ１０（０）／Ｘ＋Ｃ１２（０）／Ｘ） 式（７－２）
Ｃ１２（ｉ）＝Ｃ１２（０）／Ｘ×（Ｘ－ｉ） 式（７－３）
ここで、ｉはつなぎ目位置からフィルタ処理が実施される毎にインクリメントされる値を示しており、０≦ｉ＜Ｘとする。Ｘ＝３の場合、ｉは０、１、２となる。なお、所定範囲においてＸ＝０と設定されているとき、フィルタ係数の演算及びフィルタ処理は実施されない。

つなぎ目補正部１７０２は、上述した式（６）によりフィルタ処理の演算を行う。ただし、ｎ，ｍの範囲は、５１９－Ｘ≦ｎ＜５１９、０≦ｍ＜Ｘ、１≦Ｘ＜１１とする。例えば、所定範囲においてＸ＝３の場合、ｎは５１６、５１７、５１８となり、ｍは０、１、２となる。すなわち、ｎは面発光素子チップアレイＮにおける後端に位置する発光点に対応したＤ５１６’、Ｄ５１７’、Ｄ５１８’の画素番号に対応する。また、ｍはフィルタ係数の「（）」内に入る数値であり、先端の場合とは逆で、２、１、０の順となる。

図１７（ｉｉ）～（ｉｖ）を参照しながら具体的に式（６）を示すと次のようになる。まず、つなぎ目補正後のｎ＝５１９－３＝５１６のときのＤ５１４”は、ｍ＝２であり、
Ｄ５１４”＝Ｄ５１５’×Ｃ１０（２）＋Ｄ５１６’×Ｃ１１（２）＋Ｄ５１７’×Ｃ１２（２）
また、ｎ＝５１７、ｍ＝１のＤ５１５”及びｎ＝５１８、ｍ＝０のＤ５１６”はそれぞれ次のようになる。
Ｄ５１５”＝Ｄ５１６’×Ｃ１０（１）＋Ｄ５１７’×Ｃ１１（１）＋Ｄ５１８’×Ｃ１２（１）
Ｄ５１６”＝Ｄ５１７’×Ｃ１０（０）＋Ｄ５１８’×Ｃ１１（０）＋Ｄ５１９’×Ｃ１２（０）

このように、つなぎ目補正部１７０２によるフィルタ処理により、面発光素子アレイチップのつなぎ目において画素データの値の増減が行われる。その結果、つなぎ目位置から所定範囲の画素に対して画像データの重心を１０．５μｍから減衰させた移動ができ、滑らかなつなぎ目補正が可能となる。

上述した演算により、所定の面発光素子アレイチップに対し、先端及び後端のつなぎ目の位置におけるずれの補正が行われる。図１７では、例として、フィルタ係数のサイズを１×３としているが、フィルタ係数のサイズはこれに限定されない。しかし、フィルタ係数のサイズを大きくした場合、隣接する面発光素子アレイチップにおいて付加される画素数を増やす必要がある。また、処理範囲を３画素としているが（Ｘ＝３）、３画素に限らず、ＣＰＵ４００の指示によって処理範囲の画素数は決定される。また、上述したフィルタ処理例において、ｃ＞ａ（黒スジ発生）の条件でのつなぎ目補正を示したが、ｃ＜ｂ（白スジ発生）の条件の際は、注目画素に対する隣接する画素のフィルタ係数値を、左右入れ替えたものがメモリ１７０３に格納されているものとする。例えば、ｃ＜ｂの場合には、面発光素子アレイチップの先端部について、メモリ１７０３に、フィルタ係数Ｃ００（０）＝０、Ｃ０１（０）＝０．５、Ｃ０２（０）＝０．５が格納されている。例えば、ｃ＜ｂの場合には、面発光素子アレイチップの後端部について、メモリ１７０３に、フィルタ係数Ｃ１０（０）＝０．５、Ｃ１１（０）＝０．５、Ｃ１２（０）＝０が格納されている。

以上説明したように、本実施例では、２４００ｄｐｉの画像データを解像度変換部１７０１で低解像度に変換した後に、つなぎ目補正部１７０２でつなぎ目補正を実施する。そのため、解像度変換処理での画像劣化によるつなぎ目補正位置の精度低下を防止できる。また、本実施例では、解像度変換処理により見かけ上、２４００ｄｐｉの精度を持った１２００ｄｐｉの多値データに変換される。その多値データに対してつなぎ目補正処理が実施されるため、画像劣化の少ない、精度の高いつなぎ目補正が可能となる。

なお、図４において、ＣＰＵ４００、集積回路４０１Ａ、集積回路４０２Ａは、１つの集積回路に含まれていてもよい。更に、ＣＰＵ４００と、集積回路４０１Ａ及び集積回路４０２Ａと、が異なる集積回路であってもよい。

［図４の変形例］
図４の変形例１として、例えば、図１８に示すように、フィルタ処理部４０８がチップデータシフト部４０４とデータ送信部４０５との間にあってもよい。
図４の変形例２として、例えば、図１９に示すように、フィルタ処理部４０８がラインデータシフト部４０２とチップデータ変換部４０３との間にあってもよい。

以上、本実施例によれば、面発光素子アレイチップの実装精度によらず質のよい画像形成を行うことができる。

１０２ 感光ドラム
１０６ 露光ヘッド
４０１ 画像データ生成部
１７０１ 解像度変換部
１７０２ つなぎ目補正部

Claims (13)

1. 回転駆動される感光体と、前記感光体を露光する複数の発光素子を有するチップと、複数の前記チップが前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、奇数番目のチップと偶数番目のチップとが前記回転方向において異なる位置に配列され、前記交差方向において隣接して配置されたチップのそれぞれの端部が重なり部を有するように配列された基板と、を有する露光ヘッドと、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する第１の解像度の画像を形成する画像形成装置であって、
   入力された画像データに基づいて、前記第１の解像度より高い解像度の第２の解像度に相当する各画素に対応する画素データを当該画素の前記交差方向における位置と関連付けて生成するデータ生成手段と、
   所定のチップと前記交差方向において前記所定のチップに隣接して配置されたチップとの前記重なり部における前記第１の解像度に相当する間隔からのずれ量を補正する第１の補正手段と、
   前記第２の解像度に相当する前記複数の画素データを当該複数の画素データの前記位置に対応する前記第１の解像度に相当する画素の画素データに変換する変換手段と、
   を備え、
   前記第１の補正手段は、前記変換手段により解像度が変換された後の画素データに対して前記重なり部におけるずれ量を補正することを特徴とする画像形成装置。
2. 前記ずれ量は、前記第１の解像度に相当する間隔よりも小さいずれ量であり、
   前記第１の補正手段は、前記ずれ量を補正するために、前記重なり部の近傍に配置されている複数の発光素子に対応する濃度の重心を前記交差方向においてずらすようなフィルタ係数を用いて前記ずれ量を補正することを特徴とする請求項１に記載の画像形成装置。
3. 前記第１の補正手段は、前記ずれ量及び前記間隔に応じて前記フィルタ係数を決定することを特徴とする請求項２に記載の画像形成装置。
4. 前記データ生成手段により生成された前記第２の解像度に相当する画素の前記画素データの前記回転方向の色ずれ及び前記交差方向の色ずれと、前記発光素子の前記交差方向の位置ずれと、を補正する第２の補正手段を備え、
   前記変換手段は、変換後の画素の濃度を、変換前の画素の濃度と前記変換前の画素に隣接する画素の濃度とに基づいて求める補間処理により、前記第２の補正手段により補正された前記交差方向の画素データの解像度を、前記第２の解像度に相当する各画素の画素データから前記第１の解像度に相当する各画素の画素データに変換し、前記補間処理を行う場合には、前記チップの端部側に隣接するチップの端部の画素の濃度に基づいて、前記補間処理を行うことを特徴とする請求項１から請求項３のいずれか１項に記載の画像形成装置。
5. 前記変換手段は、前記変換後の前記第１の解像度に相当する画素の画素データを、前記変換前の前記第２の解像度に相当する前記画素の画素データに第１の係数を乗じた値と、前記第２の解像度に相当する前記画素に隣接する画素の画素データに第２の係数を乗じた値と、により求めることを特徴とする請求項４に記載の画像形成装置。
6. 前記変換手段は、前記変換後の前記第１の解像度に相当する画素の画素データを、前記変換前の前記画素に隣接する画素の画素データの補間により求める第１の処理と、前記変換前の前記画素に隣接する画素の画素データで補間せずに求める第２の処理と、を切り換え可能であり、
   前記変換手段は、前記第１の係数及び前記第２の係数の設定を切り換えることにより、前記第１の処理又は前記第２の処理に切り換えることを特徴とする請求項５に記載の画像形成装置。
7. 前記第２の処理での前記第１の係数は、前記第１の処理での前記第１の係数よりも大きく、
   前記第２の処理での前記第２の係数は、前記第１の処理での前記第２の係数よりも小さいことを特徴とする請求項６に記載の画像形成装置。
8. 前記第１の係数と、２つの前記第２の係数との和は１であることを特徴とする請求項７に記載の画像形成装置。
9. 前記チップは、前記第１の解像度に相当する各画素に対応する発光素子を有し、
   前記第１の処理での前記チップの前記端部の発光素子の画素の画素データは、前記チップの前記端部の前記発光素子に隣接するチップの端部の発光素子の画素の画素データにより補間されることを特徴とする請求項８に記載の画像形成装置。
10. 前記露光ヘッドは、前記感光体の前記回転方向は前記第２の解像度に相当する画素の画素データに基づき露光し、前記感光体の前記交差方向は前記第１の解像度に相当する画素の画素データに基づき露光することを特徴とする請求項４から請求項９のいずれか１項に記載の画像形成装置。
11. 前記露光ヘッドにより前記感光体上に形成される画像の前記回転方向の色ずれ量及び前記交差方向の色ずれ量を検知する検知手段を備え、
    前記第２の補正手段は、前記検知手段により検知された前記回転方向の前記色ずれ量及び前記交差方向の前記色ずれ量に基づいて、前記データ生成手段で生成した前記画素データの前記回転方向の色ずれ及び前記交差方向の色ずれを補正することを特徴とする請求項１０に記載の画像形成装置。
12. 前記チップの前記交差方向の位置ずれ量を記憶する記憶手段を備え、
    前記第２の補正手段は、前記記憶手段に記憶された前記位置ずれ量に基づいて、前記回転方向の色ずれ及び前記交差方向の色ずれを補正した前記画素データを補正することを特徴とする請求項１１に記載の画像形成装置。
13. 前記チップは、前記回転方向に２列に配置され、各列に配置された前記発光素子の前記回転方向の間隔は、前記第２の解像度に相当する間隔の整数倍であることを特徴とする請求項１２に記載の画像形成装置。

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