JP7143185B2 - 画像形成装置 - Google Patents
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Description
図1は、実施例1における電子写真方式の画像形成装置の構成を示す概略断面図である。図1に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機(MFP)であり、スキャナ部100、作像部103、定着部104、給紙/搬送部105、及びこれらを制御するプリンタ制御部(不図示)から構成される。スキャナ部100は、原稿台に置かれた原稿に照明を当てて原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。
次に、感光ドラム102に露光を行う露光ヘッド106について、図2を参照して説明する。図2(a)は、露光ヘッド106と感光ドラム102との位置関係を示す斜視図であり、図2(b)は、露光ヘッド106の内部構成と、露光ヘッド106からの光束がロッドレンズアレイ203により感光ドラム102に集光される様子を説明する図である。図2(a)に示すように、露光ヘッド106は、矢印方向に回転する感光ドラム102の上部の、感光ドラム102に対向する位置に、取付け部材(不図示)によって画像形成装置に取り付けられている(図1)。
図4は、面発光素子アレイ素子群201を説明する図である。図4(a)は、駆動基板202の面発光素子アレイ素子群201が実装された面の構成を示す模式図であり、図4(b)は、駆動基板202の面発光素子アレイ素子群201が実装された面(第1面)とは反対側の面(第2面)の構成を示す模式図である。
図4は、画像データを処理し、露光ヘッド106の駆動基板202に出力する制御基板415と、制御基板415から入力された画像データに基づいて、感光ドラム102を露光する露光ヘッド106の駆動基板202の制御ブロック図である。駆動基板202については、図4に示す駆動部303aにより制御される面発光素子アレイチップ1~15について説明する。なお、駆動部303b(図4には不図示)により制御される面発光素子アレイチップ16~29も、駆動部303aにより制御される面発光素子アレイチップ1~15と同様の動作を行う。また、説明を簡便にするために、ここでは1つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を4色同時に並列処理される。図4に示す制御基板415は、露光ヘッド106を制御する信号を駆動基板202に送信するためのコネクタ416を有している。コネクタ416からは、駆動基板202のコネクタ305に接続されたケーブル417、418、419を介して、それぞれ画像データ、後述するLine同期信号、制御基板415のCPU400からの制御信号が送信される。
制御基板415では、CPU400により、画像データの処理と印刷タイミングの処理が行われる。制御基板415は、画像データ生成部401、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406の機能ブロックから構成されている。本実施例では、画像データ生成部401は1つの集積回路(IC)により構成されているものとする。また、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406は、画像データ生成部401を有する集積回路とは異なる、1つの集積回路(IC)により構成されているものとする。なお、画像データ生成部401、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406は、集積回路(IC)内部のモジュールを示している。また、CPU400は、これらの集積回路とは異なる集積回路であり、制御基板415にはCPU400、画像データ生成部401を有する集積回路、ラインデータシフト部402等を有する集積回路、コネクタ416が実装されている。なお、画像データ生成部401、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406が1つの集積回路に含まれていてもよい。更に、画像データ生成部401、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406と、CPU400とが1つの集積回路に含まれていてもよい。以下、制御基板415での画像データが処理される順に、各機能ブロックでの処理について説明する。
生成手段である画像データ生成部401は、スキャナ部100又は画像形成装置に接続された外部コンピュータから受信した画像データに対して、CPU400から指示された解像度でディザリング処理を行い、プリント出力のための画像データを生成する。
CPU400は、光学センサ113により検知された色ずれ量に基づいて、主走査方向、副走査方向の画像シフト量を各々決定する。画像シフト量は、例えば、光学センサ113による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、CPU400によって決定される。そして、CPU400は、補正手段であるラインデータシフト部402に画像シフト量を指示する。ラインデータシフト部402では、CPU400から指示された画像シフト量を基に、記録紙1ページ内の画像領域全域に対して、画像データ生成部401から入力された画像データ(ラインデータともいう)をシフト処理する。シフト処理により、画像の形成位置の補正が行われる。なお、ラインデータシフト部402は、記録紙1ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。
同期信号生成部406は、感光ドラム102の回転速度に同期した信号で、感光ドラム102の回転方向の1ライン分の周期信号(以下、Line同期信号という)を生成する。CPU400は、同期信号生成部406にLine同期信号の周期を指示する。Line同期信号の周期とは、予め定められた感光ドラム102の回転速度に対して、感光ドラム102表面が回転方向(副走査方向)に、CPU400から指示された解像度に基づく画素サイズの分だけ移動する周期(1ライン周期)である。副走査方向の速度については、画像形成装置が感光ドラム102の回転速度を検知する検知部を有している場合、CPU400は、検知部の検知結果(エンコーダが出力する信号の発生周期)に基づいて、副走査方向の感光ドラム102の回転速度を算出する。そして、CPU400は、当該算出結果に基づいてLine同期信号の周期を決定する。ここでの検知部は、例えば感光ドラムの回転軸に設置したエンコーダである。一方、画像形成装置が感光ドラム102の回転速度を検知する検知部を有していない場合、次のような情報に基づいて、感光ドラム102の回転速度を算出する。すなわち、CPU400は、ユーザが操作部から入力するシートの坪量(g/cm2)やシートサイズなどの紙の種類の情報に基づいて、Line同期信号の周期を決定する。
チップデータ変換部403は、Line同期信号に同期して、ラインデータシフト部402より、感光ドラム102の副走査方向の1ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部403は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行し、各面発光素子アレイチップ1~29に対応したメモリ501~529に格納する。
補正手段であるチップデータシフト部404は、次のような制御を行う。すなわち、CPU400から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ(2400dpi単位)に基づいて、メモリ501~529からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部404が実行する副走査方向の画像シフト処理について具体的に説明する。
データ送信部405は、露光ヘッド106の駆動基板202に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを送信する。
(データ受信部)
次に、露光ヘッド106の駆動部303a内部の処理について説明する。駆動部303aは、データ受信部407、PWM信号生成部411、タイミング制御部412、制御信号生成部413、駆動電圧生成部414の機能ブロックから構成されている。以下、駆動部303aでの画像データが処理される順に各機能ブロックの処理について説明する。なお、前述したように、チップデータ変換部403では、29個の面発光素子アレイチップ毎に画像データの配列を行い、以降の処理ブロックは、29チップに格納された各画像データを並列に処理する構成となっている。駆動部303aでは、面発光素子アレイチップ1~15に対応した画像データを受信し、面発光素子アレイチップ毎に並列に処理可能な回路を有するものとする。
データ受信部407は、制御基板415のデータ送信部405から送信された信号を受信する。ここで、データ受信部407、データ送信部405は、Line同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。
PWM信号生成部411では、データ受信部407から入力された画素毎のデータ値に応じて面発光素子アレイチップが1画素区間内で発光する発光時間に対応したパルス幅に変換したパルス幅信号(以下、PWM信号という)を生成する。PWM信号を出力するタイミングは、タイミング制御部412により制御される。タイミング制御部412は、制御基板415の同期信号生成部406で生成されたLine同期信号より、各画素の画素区間に対応した同期信号を生成し、PWM信号生成部411に出力する。駆動電圧生成部414は、PWM信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部414は、CPU400によって所定の光量となるように出力信号の電圧レベルを5V中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に4つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部414は、面発光素子アレイチップ毎に駆動信号4ライン、露光ヘッド106全体では、千鳥状構成の1ライン(15チップ)×4=60ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦW1~ΦW4とする(図11参照)。一方、後述するシフトサイリスタ(図11参照)の動作により、順次、面発光素子チップアレイが駆動される。制御信号生成部413は、タイミング制御部412で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φs、Φ1、Φ2を生成する(図11参照)。
図7は、駆動電圧生成部414の回路構成を示す模式図である。上述したように、駆動電圧生成部414では、PWM信号生成部411から出力されるPWM信号に同期して面発光素子アレイチップ1~15を駆動する駆動電圧を生成し、各面発光素子アレイチップ1~15に供給する。図7に示すように、駆動電圧生成部414は、デジタル信号をアナログ信号に変換するデジタルアナログ変換制御回路であるDAC1100、1101、DAC1111~1125、スイッチ素子1151~1165を有している。第2の光量制御部であるDAC1100、第3の光量制御部であるDAC1101は、露光ヘッド106全体の光量を制御するためのDACである。DAC1100、1101は、入力される電源電圧から、第1の光量制御部であるDAC1111~1125が各面発光素子アレイチップ1~25に駆動電圧を供給するための制御電圧を生成する。そして、DAC1100、1101は、アナログ配線1102、1103を介して、面発光素子アレイチップ1~15に対応して設けられた、各面発光素子アレイチップ1~15の光量調整を行うDAC1111~1125に対して、生成した制御電圧を供給する。以下では、DAC1100から供給される制御電圧を第1の電圧、DAC1101から供給される制御電圧を第2の電圧とする。また、第1の電圧と第2の電圧の大小関係は、後述するように、第1の電圧>第2の電圧とする。
図8は、本実施例のDACの回路構成の一例を示す模式図である。図8に示すDACは、電圧が入力される入力部1200、1201、電圧が出力される出力部1203、63個の分圧抵抗で構成されるラダー抵抗回路1204、64個のスイッチ接点で構成されるセレクタ回路1205を有する6ビットのDACである。前述したDAC1111~1125の場合には、入力部1200には、第1の電圧が入力され、入力部1201には第2の電圧が入力され、出力部1203からは駆動電圧がスイッチ素子1151~1165に出力される。また、DAC1100、1101においては、入力部1200には電源電圧が入力され、入力部1201にはグランドが接続され、出力部1203からは、それぞれ第1の電圧、第2の電圧が出力される。
第2の電圧=電源電圧×(第2の電圧設定値÷63)・・・(式2)
各面発光素子アレイチップの出力電圧=(第1の電圧―第2の電圧)×(面発光素子アレイチップ毎のDAC設定値÷63)+第2の電圧・・・(式3)
ここで第1の電圧設定値とは、CPU400からDAC1100に設定される第1の電圧に応じた電圧設定値(第2の指示値)であり、第2の電圧設定値とは、CPU400からDAC1101に設定される第2の電圧に応じた電圧設定値(第3の指示値)である。また、各面発光素子アレイチップの出力電圧とは、DAC1111~1125から面発光素子アレイチップ1~25に出力される駆動電圧である。面発光素子アレイチップ毎のDAC設定値とは、CPU400から各DAC1111~1125に指示される駆動電圧に応じた設定値(指示値)である。
図9は、DAC1100、1101、1111~1125の出力電圧を設定するための制御シーケンスを示すフローチャートである。図9に示す処理は、本実施例の画像形成装置において画像形成動作が開始される際に起動され、CPU400により実行される。なお、メモリ420には、上述した、出荷前の工場の検査工程において、調整目標光量と各面発光素子アレイチップの発光光量との差を検知し、各面発光素子アレイチップ毎に調整目標値の光量出力が得られる駆動電圧データVxが格納されているものとする。
チップ個別のDAC設定値=(駆動電圧データVx-第2の電圧)÷DAC分解能・・・(式5)
S1305では、CPU400は、算出した第1の電圧設定値、第2の電圧設定値、面発光素子アレイチップ個別のDAC設定値を、それぞれDAC1100、1101、1111~1125に設定し、処理を終了する。
第2の電圧=駆動電圧最小値Vmin×制御光量÷工場調整光量・・・(式7)
ここで、駆動電圧最大値Vmaxは、メモリ420に格納されている各面発光素子アレイチップの駆動電圧データのうちの駆動電圧の最大電圧値である。また、駆動電圧最小値Vminは、メモリ420に格納されている各面発光素子アレイチップの駆動電圧データのうちの駆動電圧の最小電圧値である。工場調整光量は、出荷前の工場の検査工程で調整されたときの所定の光量である。
第2の電圧=(駆動電圧最大値min-電圧V0)×制御光量÷工場調整光量+電圧V0・・・(式9)
[DACの回路構成例]
DACの回路構成については、ラダー抵抗回路1204、セレクタ回路1205を用いた6ビットのDAC構成を例に説明したが、必要とする精度に応じてビット数を決めればよく、6ビットである必要は必ずしもない。また、ラダー抵抗回路1204、セレクタ回路1205を用いない、その他の方式のDACを用いてもよい。図10は、PWM方式によるDACの回路構成を示す模式図である。図10(a)は、上述した第1の電圧及び第2の電圧を制御するDAC1100、1101に適用可能なDACの回路構成の一例を示す回路図である。図10(a)において、PWM生成部1401で生成されたPWM信号(第2の指示値、第3の指示値に相当)は、スイッチ部であるFET1402のゲート端子に入力される。FET1402は、PWM信号のDuty(デューティ)に応じて、スイッチング動作を行う。FET1402がオン時には、電源電圧がFET1402を介して、抵抗及びコンデンサで構成された平滑部である平滑回路1403に入力され、入力された電源電圧は平滑回路1403によって平滑化される。そして、平滑化された電圧は、出力部であるボルテージフォロア1404により配線1405(図7のアナログ配線1102、1103に相当)を介して出力される。図10(a)に示す回路構成では、電源電圧に対して、PWM信号のオン状態の比率に応じたアナログ電圧が出力される。図10(b)は、各面発光素子アレイチップ1~29の駆動電圧を個別に調整するDAC1111~1125に適用可能なDACの回路構成の一例を示す回路図である。図10(b)において、入力部1416から第1の電圧が入力され、入力部1417から第2の電圧が入力される。PWM生成部1411で生成されたPWM信号(第3の指示値に相当)は、スイッチング素子であるFET1412のゲート端子に入力される。FET1412は、PWM信号のDutyに応じて、スイッチング動作を行う。抵抗及びコンデンサで構成される平滑回路1413は、FET1412がオン時に入力される第1の電圧と、オフ時に入力される第2の電圧を平滑化する。そして、平滑化された電圧は、出力部であるボルテージフォロア1414により配線1415を介して出力される。このように、PWM方式においても、上述したラダー抵抗を用いた方式と同様に、露光ヘッド106全体の光量制御と、面発光素子アレイチップ個別の光量制御が可能となる。
図11は、本実施例の自己走査型発光素子(Self-Scanning LED:SLED)チップアレイの一部分を抜き出した等価回路である。図11において、Ra、Rgはそれぞれアノード抵抗、ゲート抵抗であり、Tnはシフトサイリスタ、Dnは転送ダイオード、Lnは発光サイリスタを示す。また、Gnは、対応するシフトサイリスタTn、及びシフトサイリスタTnに接続されている発光サイリスタLnの共通ゲートを表している。ここで、nは2以上の整数とする。Φ1は奇数番目のシフトサイリスタTの転送ライン、Φ2は偶数番目のシフトサイリスタTの転送ラインである。ΦW1~ΦW4は発光サイリスタLの点灯信号ラインであり、それぞれ抵抗RW1~RW4と接続されている。VGKはゲートラインであり、Φsはスタートパルスラインである。図11に示すように、1個のシフトサイリスタTnに対し、発光サイリスタはL4n-3~L4nまでの4個が接続されており、同時に4個の発光サイリスタL4n-3~L4nが点灯可能な構成となっている。
次に、図11に示すSLED回路の動作について説明する。なお、図11の回路図において、ゲートラインVGKには5Vが印加されているものとし、転送ラインΦ1、Φ2、及び点灯信号ラインΦW1~ΦW4に入力される電圧も、同じく5Vとする。図11において、シフトサイリスタTnがオン状態にあるとき、シフトサイリスタTn、及びシフトサイリスタTnに接続されている発光サイリスタLnの共通ゲートGnの電位は約0.2Vまで引き下げられる。発光サイリスタLnの共通ゲートGnと発光サイリスタLn+1の共通ゲートGn+1との間は、結合ダイオードDnで接続されているため、結合ダイオードDnの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードDnの拡散電位は約1.5Vであるので、発光サイリスタLn+1の共通ゲートGn+1の電位は、発光サイリスタLnの共通ゲートGnの電位の0.2Vに、拡散電位の1.5Vを加えた1.7V(=0.2V+1.5V)となる。以下、同様に、発光サイリスタLn+2の共通ゲートGn+2の電位は3.2V(=1.7V+1.5V)、発光サイリスタLn+3(不図示)の共通ゲートGn+3(不図示)の電位は4.7V(=3.2V+1.5V)となる。ただし、発光サイリスタLn+4の共通ゲートGn+4以降の電位は、ゲートラインVGKの電圧が5Vであり、これ以上の高い電圧にはならないので、5Vとなる。また、発光サイリスタLnの共通ゲートGnより前(図11の共通ゲートGnよりも左側)の共通ゲートGn-1の電位については、結合ダイオードDn-1が逆バイアス状態になっているため、ゲートラインVGKの電圧がそのまま印加され、5Vとなっている。
次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタTnのみがオンしているとき、発光サイリスタL4n-3~L4nまでの4個の発光サイリスタのゲートはシフトサイリスタTnの共通ゲートGnに共通に接続されている。そのため、発光サイリスタL4n-3~L4nのゲート電位は、共通ゲートGnと同じ0.2Vである。したがって、各々の発光サイリスタのしきい値は1.7V(=0.2V+1.5V)であり、発光サイリスタの点灯信号ラインΦW1~ΦW4から、1.7V以上の電圧が入力されれば、発光サイリスタL4n-3~L4nは点灯可能である。したがって、シフトサイリスタTnがオンしているときに、点灯信号ラインΦW1~ΦW4に点灯信号を入力することにより、発光サイリスタL4n-3~L4nまでの4個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタTnの隣のシフトサイリスタTn+1の共通ゲートGn+1の電位は1.7Vであり、共通ゲートGn+1にゲート接続している発光サイリスタL4n+1~4n+4のしきい値電圧は3.2V(=1.7V+1.5V)となる。点灯信号ラインΦW1~ΦW4から入力される点灯信号は5Vであるので、発光サイリスタL4n-3~4nの点灯パターンと同じ点灯パターンで、発光サイリスタL4n+1~L4n+4も点灯しそうである。ところが、発光サイリスタL4n-3~L4nまでの方がしきい値電圧が低いため、点灯信号ラインΦW1~ΦW4から点灯信号が入力された場合には、発光サイリスタL4n+1~L4n+4よりも早くオンする。一旦、発光サイリスタL4n-3~L4nがオンすると、接続されている点灯信号ラインΦW1~ΦW4が約1.5V(拡散電位)に引き下げられる。そのため、点灯信号ラインΦW1~ΦW4の電位が、発光サイリスタL4n+1~L4n+4のしきい値電圧よりも低くなるため、発光サイリスタL4n+1~L4n+4はオンすることができない。このように、1個のシフトサイリスタTに複数の発光サイリスタLを接続することで、複数個の発光サイリスタLを同時点灯させることができる。
図14は、本実施例の面発光サイリスタ部の概略図である。図14(a)は、メサ(台形)構造922に形成された発光素子が複数配列されている発光素子アレイの平面図(模式図)である。図14(b)は、図14(a)に示すB-B線で、メサ構造922に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造922は、所定のピッチ(発光素子間の間隔)(例えば1200dpiの解像度の場合には略21.16μm)で配置されており、各メサ構造922は、素子分離溝924により互いに分離されている。
106 露光ヘッド
400 CPU
414 駆動電圧生成部
1100 DAC
1101 DAC
1111~1125 DAC
1204 ラダー抵抗
1205 セレクタ回路
Claims (10)
- 感光体と、
複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光手段と、
画像データを前記露光手段に出力し、画像形成を制御する制御手段と、
を備える画像形成装置であって、
前記露光手段は、前記感光体を露光する複数の前記面発光素子を有する複数の面発光素子アレイチップと、前記面発光素子を発光させるための駆動電圧を前記面発光素子アレイチップに出力する出力部と、を有し、
前記出力部は、各々の前記面発光素子アレイチップに対応して設けられ、前記駆動電圧を出力する第1の光量制御部と、前記第1の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最大電圧を出力する第2の光量制御部と、前記第1の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最小電圧を出力する第3の光量制御部と、を有し、
前記第1の光量制御部は、複数の抵抗が直列に接続され、入力された電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、前記制御手段からの指示に応じて接続、又は切断することにより、前記第2の光量制御部から出力された前記最大電圧と、前記第3の光量制御部から出力された前記最小電圧との間の電圧を、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、
前記制御手段は、前記面発光素子アレイチップの発光光量に応じて、各々の前記第1の光量制御部の前記セレクタ部の前記スイッチを制御し、各々の前記面発光素子アレイチップに前記駆動電圧を出力することを特徴とする画像形成装置。 - 前記第2の光量制御部は、前記最大電圧を出力するために、複数の抵抗が直列に接続され、入力された基準電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、接続、又は切断することにより、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、
前記第3の光量制御部は、前記最小電圧を出力するために、複数の抵抗が直列に接続され、入力された基準電圧を分圧する抵抗部と、前記複数の抵抗の各々の端子に対応して設けられ、接続、又は切断することにより、前記抵抗部の抵抗により分圧した電圧を出力するための複数のスイッチを有するセレクタ部と、を有し、
前記制御手段は、前記第1の光量制御部から前記面発光素子アレイチップに出力する前記最大電圧、及び前記最小電圧に応じて、前記第2の光量制御部及び前記第3の光量制御部の、それぞれの前記セレクタ部の前記スイッチの制御を行うことを特徴とする請求項1に記載の画像形成装置。 - 前記第1の光量制御部の前記抵抗部の前記複数の抵抗、前記第2の光量制御部の前記抵抗部の前記複数の抵抗、及び前記第3の光量制御部の前記抵抗部の前記複数の抵抗は、それぞれ同一の抵抗値を有することを特徴とする請求項2に記載の画像形成装置。
- 前記露光手段は、記憶部を有し、
前記記憶部には、各々の前記面発光素子アレイチップの前記面発光素子を所定の光量で発光させるときに、前記面発光素子アレイチップに対応する前記第1の光量制御部が前記面発光素子アレイチップに供給する駆動電圧が記憶されていることを特徴とする請求項3に記載の画像形成装置。 - 前記制御手段は、画像形成を開始する際には、
前記第2の光量制御部の前記セレクタ部の前記スイッチのうちの、前記記憶部に記憶された前記駆動電圧のうちの最大の駆動電圧に応じたスイッチのみを接続することにより、前記第2の光量制御部から前記第1の光量制御部に前記最大電圧を出力し、
前記第3の光量制御部の前記セレクタ部の前記スイッチのうちの、前記記憶部に記憶された前記駆動電圧のうちの最小の駆動電圧に応じたスイッチのみを接続することにより、前記第3の光量制御部から前記第1の光量制御部に前記最小電圧を出力し、
各々の前記第1の光量制御部の前記セレクタ部の前記スイッチのうちの、前記記憶部に記憶された各々の前記第1の光量制御部が対応する前記面発光素子アレイチップに供給する前記駆動電圧に応じたスイッチのみを接続することにより、前記第1の光量制御部から前記面発光素子アレイチップに前記駆動電圧を出力することを特徴とすることを特徴とする請求項4に記載の画像形成装置。 - 前記制御手段は、各々の前記面発光素子アレイチップの光量を同一光量に設定する場合には、前記第2の光量制御部及び前記第3の光量制御部が前記同一光量に応じた最大電圧及び最小電圧を出力するように、前記セレクタ部の前記スイッチのみを制御することを特徴とする請求項5に記載の画像形成装置。
- 感光体と、
複数の面発光素子を有し、前記面発光素子により前記感光体を露光する露光手段と、
画像データを前記露光手段に出力し、画像形成を制御する制御手段と、
を備える画像形成装置であって、
前記露光手段は、前記感光体を露光する複数の前記面発光素子を有する複数の面発光素子アレイチップと、前記面発光素子を発光させるための駆動電圧を前記面発光素子アレイチップに出力する出力部と、を有し、
前記出力部は、各々の前記面発光素子アレイチップに対応して設けられ、前記面発光素子アレイチップの前記面発光素子を発光させるための前記駆動電圧を出力する第1の光量制御部と、前記第1の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最大電圧を出力する第2の光量制御部と、前記第1の光量制御部に前記面発光素子アレイチップに出力する前記駆動電圧の最小電圧を出力する第3の光量制御部と、を有し、
前記第1の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には前記第2の光量制御部から入力される前記最大電圧を出力し、オフした場合には前記第3の光量制御部から入力される前記最小電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記面発光素子アレイチップに出力する平滑部と、を有することを特徴とする画像形成装置。 - 前記制御手段が前記第1の光量制御部に出力する前記制御信号は、前記面発光素子アレイチップに出力する駆動電圧に応じたデューティを有するPWM信号であることを特徴とする請求項7に記載の画像形成装置。
- 前記第2の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には基準電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記最大電圧を前記第1の光量制御部に出力する平滑部と、を有し、
前記第3の光量制御部は、前記制御手段から出力される制御信号によりオン又はオフされ、オンした場合には基準電圧を出力するスイッチ部と、前記スイッチ部から出力される電圧を平滑化して、前記最小電圧を前記第1の光量制御部に出力する平滑部と、を有することを特徴とする請求項7又は請求項8に記載の画像形成装置。 - 前記制御手段が前記第2の光量制御部に出力する前記制御信号は、前記第2の光量制御部が前記第1の光量制御部に出力する前記最大電圧に応じたデューティを有するPWM信号であり、
前記制御手段が前記第3の光量制御部に出力する前記制御信号は、前記第3の光量制御部が前記第1の光量制御部に出力する前記最小電圧に応じたデューティを有するPWM信号であることを特徴とする請求項9に記載の画像形成装置。
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