JP2003063068A - 光プリントヘッド - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/19—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
- H04N1/191—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays the array comprising a one-dimensional array, or a combination of one-dimensional arrays, or a substantially one-dimensional array, e.g. an array of staggered elements
- H04N1/192—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line
- H04N1/193—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays
- H04N1/1931—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays with scanning elements electrically interconnected in groups
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
- B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
- B41J2/45—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using light-emitting diode [LED] or laser arrays
Abstract
(57)【要約】
【課題】本発明は、発光部間に生じる輝度差を少なくす
るとともに、共通電極への電圧供給のために発生する発
熱により個別電極へ供給される駆動電流に対する影響を
低減した光プリントヘッドを提供することを目的とす
る。 【解決手段】発光素子２２の個別電極に対して、駆動電
流を出力するｎ個の出力端子を有する駆動用ＩＣ１と、
発光素子２２の共通電極に対して、ｍ群毎にｎ／ｍ個毎
の出力端子を有する選択用ＩＣ２とが、それぞれ、発光
素子２２と１対１となるように、発光素子２２の両側に
設けられる。
るとともに、共通電極への電圧供給のために発生する発
熱により個別電極へ供給される駆動電流に対する影響を
低減した光プリントヘッドを提供することを目的とす
る。 【解決手段】発光素子２２の個別電極に対して、駆動電
流を出力するｎ個の出力端子を有する駆動用ＩＣ１と、
発光素子２２の共通電極に対して、ｍ群毎にｎ／ｍ個毎
の出力端子を有する選択用ＩＣ２とが、それぞれ、発光
素子２２と１対１となるように、発光素子２２の両側に
設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、静電写真用プリン
タなどの記録ヘッドに用いられる光プリントヘッドに関
するもので、特に、素子内で時分割駆動を行うことがで
きるように構成された発光素子を駆動するための駆動用
ＩＣを用いた光プリントヘッドに関する。
タなどの記録ヘッドに用いられる光プリントヘッドに関
するもので、特に、素子内で時分割駆動を行うことがで
きるように構成された発光素子を駆動するための駆動用
ＩＣを用いた光プリントヘッドに関する。
【０００２】
【従来の技術】従来の光プリントヘッドにおいて用いら
れる発光素子（アレイ）は、実公平６−４８８８７号公
報に示すように、複数の発光部に１対１で対応させて個
別電極を素子表面側に設け、各発光部に共通の電極を素
子裏側に設けて構成しているので、１つの素子内で時分
割駆動することができなかった。時分割駆動することが
できないので、個別電極を発光部と同数設ける必要があ
り、発光部の高密度化が進むと、それに対応して個別電
極も高密度配置になる結果、駆動用ＩＣとの接続が困難
になるという問題があった。
れる発光素子（アレイ）は、実公平６−４８８８７号公
報に示すように、複数の発光部に１対１で対応させて個
別電極を素子表面側に設け、各発光部に共通の電極を素
子裏側に設けて構成しているので、１つの素子内で時分
割駆動することができなかった。時分割駆動することが
できないので、個別電極を発光部と同数設ける必要があ
り、発光部の高密度化が進むと、それに対応して個別電
極も高密度配置になる結果、駆動用ＩＣとの接続が困難
になるという問題があった。
【０００３】このような問題を解決するために、特開平
６−１６３９８０号公報において、素子内での時分割駆
動が可能な発光素子が提案されている。すなわち、発光
素子上の複数の発光部を複数ｍの群に分け、群毎の発光
部に接続するように複数本の共通電極を設け、異なる群
に属するｍ個の発光部に接続した個別電極をｎ個設ける
ことによってｍ×ｎ個の発光部を備える発光素子が提案
されている。この発光素子によれば、ｍ本の共通電極を
時分割的に選択することによって個別電極の数を従来の
１／ｍに削減することができるので、駆動用ＩＣとの接
続を容易にすることができる。
６−１６３９８０号公報において、素子内での時分割駆
動が可能な発光素子が提案されている。すなわち、発光
素子上の複数の発光部を複数ｍの群に分け、群毎の発光
部に接続するように複数本の共通電極を設け、異なる群
に属するｍ個の発光部に接続した個別電極をｎ個設ける
ことによってｍ×ｎ個の発光部を備える発光素子が提案
されている。この発光素子によれば、ｍ本の共通電極を
時分割的に選択することによって個別電極の数を従来の
１／ｍに削減することができるので、駆動用ＩＣとの接
続を容易にすることができる。
【０００４】図２１は、前記公報にて提案されているよ
うな時分割駆動対応型の発光素子を用いる場合に、従来
のダイナミック駆動方式に基づいて想定される回路構成
例を示している。図２１において、各発光素子１００
は、その表面に設けた複数の発光部を２つの群に分け
る。この分けられた各群に属する複数の発光部に２本の
共通電極をそれぞれ接続する。そして、この発光素子１
００には、それぞれ、個別電極の数と同じ端子を備える
駆動用ＩＣ２００が１対１でワイヤボンド接続されると
ともに、共通電極の選択を行うための共通電極選択用Ｉ
Ｃ３００が２本のグランドライン４００を介して接続さ
れる。
うな時分割駆動対応型の発光素子を用いる場合に、従来
のダイナミック駆動方式に基づいて想定される回路構成
例を示している。図２１において、各発光素子１００
は、その表面に設けた複数の発光部を２つの群に分け
る。この分けられた各群に属する複数の発光部に２本の
共通電極をそれぞれ接続する。そして、この発光素子１
００には、それぞれ、個別電極の数と同じ端子を備える
駆動用ＩＣ２００が１対１でワイヤボンド接続されると
ともに、共通電極の選択を行うための共通電極選択用Ｉ
Ｃ３００が２本のグランドライン４００を介して接続さ
れる。
【０００５】又、本出願人は、時分割駆動に適した汎用
性のある駆動用ＩＣについて、特開２００１−１１３７
５１号公報にて提案している。該公報においては、駆動
用ＩＣ内に、個別電極に電流供給を行う第１駆動部と、
共通電極を時分割的に選択するため第２駆動部とが設け
られている。そして、このように構成される駆動用ＩＣ
は、第２駆動部に各共通電極と接続される出力端子を複
数が設けられ、駆動用ＩＣに流れる電流を分散させるこ
とができる。
性のある駆動用ＩＣについて、特開２００１−１１３７
５１号公報にて提案している。該公報においては、駆動
用ＩＣ内に、個別電極に電流供給を行う第１駆動部と、
共通電極を時分割的に選択するため第２駆動部とが設け
られている。そして、このように構成される駆動用ＩＣ
は、第２駆動部に各共通電極と接続される出力端子を複
数が設けられ、駆動用ＩＣに流れる電流を分散させるこ
とができる。
【０００６】
【発明が解決しようとする課題】しかしながら、図２１
のように構成される場合、分割数が４以上と多くなる
と、各発光素子の共通電極と共通電極選択用ＩＣとを電
気的に接続する配線が多数必要となる。そして、この配
線の配線抵抗の相違によって、発光部の位置に応じて輝
度に相違が生じる。又、共通電極選択用ＩＣに設けられ
た端子周辺に存在する内部抵抗に起因する電圧降下又は
接地電位の上昇によって、各発光部を点灯させたときの
輝度に悪影響を及ぼす。よって、点灯する発光部の数に
よって、発光部の輝度に相違が生じる。
のように構成される場合、分割数が４以上と多くなる
と、各発光素子の共通電極と共通電極選択用ＩＣとを電
気的に接続する配線が多数必要となる。そして、この配
線の配線抵抗の相違によって、発光部の位置に応じて輝
度に相違が生じる。又、共通電極選択用ＩＣに設けられ
た端子周辺に存在する内部抵抗に起因する電圧降下又は
接地電位の上昇によって、各発光部を点灯させたときの
輝度に悪影響を及ぼす。よって、点灯する発光部の数に
よって、発光部の輝度に相違が生じる。
【０００７】又、特開平２００１−１１３７５１号公報
にて提案した構成の場合、発光素子と駆動用ＩＣとの配
線が片側接続とされるため、配線密度の低減に限界があ
り、共通電極に接続させるための配線を増加することが
できない。又、この一部の配線図が、図２２又は図２３
のようになる。
にて提案した構成の場合、発光素子と駆動用ＩＣとの配
線が片側接続とされるため、配線密度の低減に限界があ
り、共通電極に接続させるための配線を増加することが
できない。又、この一部の配線図が、図２２又は図２３
のようになる。
【０００８】図２２及び図２３において、発光部１２６
は、４個毎に個別電極１２８にアノードが接続されると
ともに、この４個一組の発光部１２６はそれぞれ共通電
極となる配線１２７−１〜１２７−４とコンタクトホー
ル１２５を介してカソードが接続される。第１駆動部の
出力端子ＤＯａにコンタクトホール１２８を介して接続
する４個の発光部１２６の１つが第２駆動部の出力端子
ＣＤ１と接続される。又、この出力端子ＣＤ１は配線１
２７−１とコンタクトホール１２９を介して接続され
る。第１駆動部の出力端子ＤＯａにコンタクトホール１
２８を介して接続する４個の発光部１２６の残りの３つ
については、共通電極となる配線１２７−２〜１２７−
４と接続される。
は、４個毎に個別電極１２８にアノードが接続されると
ともに、この４個一組の発光部１２６はそれぞれ共通電
極となる配線１２７−１〜１２７−４とコンタクトホー
ル１２５を介してカソードが接続される。第１駆動部の
出力端子ＤＯａにコンタクトホール１２８を介して接続
する４個の発光部１２６の１つが第２駆動部の出力端子
ＣＤ１と接続される。又、この出力端子ＣＤ１は配線１
２７−１とコンタクトホール１２９を介して接続され
る。第１駆動部の出力端子ＤＯａにコンタクトホール１
２８を介して接続する４個の発光部１２６の残りの３つ
については、共通電極となる配線１２７−２〜１２７−
４と接続される。
【０００９】又、第１駆動部の出力端子ＤＯｂにコンタ
クトホール１２８を介して接続する４個の発光部１２６
の１つが第２駆動部の出力端子ＣＤ２と接続される。
又、この出力端子ＣＤ２は配線１２７−２とコンタクト
ホール１２９を介して接続される。第１駆動部の出力端
子ＤＯｂにコンタクトホール１２８を介して接続する４
個の発光部１２６の残りの３つについては、共通電極と
なる配線１２７−１、１２７−３、１２７−４と接続さ
れる。更に、第１駆動部の出力端子ＤＯｃ，Ｄｏｄに接
続された個別電極１２８と接続する４個の発光部１２６
の１つが、それぞれ第２駆動部の出力端子ＣＤ３，ＣＤ
４と接続され、同様の配線構成となる。尚、図２２及び
図２３は、それぞれ、コンタクトホール１２８とコンタ
クトホール１２５との位置が変更されている。このよう
に、その配線が複雑なものとなる。
クトホール１２８を介して接続する４個の発光部１２６
の１つが第２駆動部の出力端子ＣＤ２と接続される。
又、この出力端子ＣＤ２は配線１２７−２とコンタクト
ホール１２９を介して接続される。第１駆動部の出力端
子ＤＯｂにコンタクトホール１２８を介して接続する４
個の発光部１２６の残りの３つについては、共通電極と
なる配線１２７−１、１２７−３、１２７−４と接続さ
れる。更に、第１駆動部の出力端子ＤＯｃ，Ｄｏｄに接
続された個別電極１２８と接続する４個の発光部１２６
の１つが、それぞれ第２駆動部の出力端子ＣＤ３，ＣＤ
４と接続され、同様の配線構成となる。尚、図２２及び
図２３は、それぞれ、コンタクトホール１２８とコンタ
クトホール１２５との位置が変更されている。このよう
に、その配線が複雑なものとなる。
【００１０】更に、共通電極選択用として働く第２駆動
部での発熱量が大きくなるため、この発熱の影響によっ
て、駆動用ＩＣの出力特性が変化するなどして、第１駆
動部から出力される駆動電流が大きく変化してしまう。
特に、高速で高解像度のプリンタに使用される光プリン
トヘッドなどの発光素子に大電流を流す場合において、
この問題が大きく作用する。
部での発熱量が大きくなるため、この発熱の影響によっ
て、駆動用ＩＣの出力特性が変化するなどして、第１駆
動部から出力される駆動電流が大きく変化してしまう。
特に、高速で高解像度のプリンタに使用される光プリン
トヘッドなどの発光素子に大電流を流す場合において、
この問題が大きく作用する。
【００１１】このような問題を鑑みて、本発明は、発光
部間に生じる輝度差を少なくするとともに、共通電極へ
の電圧供給のために発生する発熱により個別電極へ供給
される駆動電流に対する影響を低減した光プリントヘッ
ドを提供することを目的とする。
部間に生じる輝度差を少なくするとともに、共通電極へ
の電圧供給のために発生する発熱により個別電極へ供給
される駆動電流に対する影響を低減した光プリントヘッ
ドを提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の光プリントヘッドは、ｎ個の発光
部で構成される発光部群をｍ群備え、基板上に１列に配
列した時分割駆動用の発光素子と、前記発光部の第１電
極に駆動電流を供給し、基板上に１列に配列した駆動用
ＩＣと、前記発光部の第２電極に電源電位を供給し、基
板上に１列に配列した選択用ＩＣと、を有し、前記駆動
用ＩＣと前記選択用ＩＣがそれぞれ、前記発光素子を中
心として対となるように載置され、前記駆動用ＩＣが前
記各発光部群毎に、前記各発光部群のｎ個のデータ信号
に応じた前記駆動電流を前記発光素子に供給するととも
に、前記選択用ＩＣが前記各発光部群毎に前記電源電位
を前記発光素子に供給することによって、時分割駆動を
行うことを特徴とする。
に、請求項１に記載の光プリントヘッドは、ｎ個の発光
部で構成される発光部群をｍ群備え、基板上に１列に配
列した時分割駆動用の発光素子と、前記発光部の第１電
極に駆動電流を供給し、基板上に１列に配列した駆動用
ＩＣと、前記発光部の第２電極に電源電位を供給し、基
板上に１列に配列した選択用ＩＣと、を有し、前記駆動
用ＩＣと前記選択用ＩＣがそれぞれ、前記発光素子を中
心として対となるように載置され、前記駆動用ＩＣが前
記各発光部群毎に、前記各発光部群のｎ個のデータ信号
に応じた前記駆動電流を前記発光素子に供給するととも
に、前記選択用ＩＣが前記各発光部群毎に前記電源電位
を前記発光素子に供給することによって、時分割駆動を
行うことを特徴とする。
【００１３】このようにすることで、前記発光素子に設
けられた前記発光部の第２電極に接続するための配線が
複雑とならず、配線が長くなるために生じる電流容量を
低減することができる。
けられた前記発光部の第２電極に接続するための配線が
複雑とならず、配線が長くなるために生じる電流容量を
低減することができる。
【００１４】このような光プリントヘッドにおいて、請
求項２に記載するように、前記発光素子と前記駆動用Ｉ
Ｃと前記選択用ＩＣとが、１対１対１の対応関係をもっ
て一方向に複数並んで配置されるようにしても構わな
い。
求項２に記載するように、前記発光素子と前記駆動用Ｉ
Ｃと前記選択用ＩＣとが、１対１対１の対応関係をもっ
て一方向に複数並んで配置されるようにしても構わな
い。
【００１５】又、請求項３に記載するように、前記駆動
用ＩＣによる前記各発光部群毎の駆動電流の切り換え動
作と、前記選択用ＩＣによる前記各発光部群毎の前記電
源電位の切り換え動作とが、同一のタイミングに同期し
て行われるようにして、各発光部毎の光量補正及び点灯
制御を容易にすることができる。
用ＩＣによる前記各発光部群毎の駆動電流の切り換え動
作と、前記選択用ＩＣによる前記各発光部群毎の前記電
源電位の切り換え動作とが、同一のタイミングに同期し
て行われるようにして、各発光部毎の光量補正及び点灯
制御を容易にすることができる。
【００１６】又、請求項４に記載するように、前記駆動
用ＩＣが前記各発光部群毎の駆動電流の切り換え動作を
行うためのタイミングを決めるための分割タイミング信
号を生成するタイミング制御回路を有し、前記選択用Ｉ
Ｃが前記各発光部群毎の電源電位の切り換え動作を行う
ためのタイミングを決めるための分割タイミング信号を
生成するタイミング制御回路を有し、前記駆動用ＩＣに
設けられたタイミング制御回路と、前記選択用ＩＣに設
けられたタイミング回路とが、それぞれ、同一のタイミ
ング信号から同一の分割タイミング信号を生成するよう
にしても構わない。
用ＩＣが前記各発光部群毎の駆動電流の切り換え動作を
行うためのタイミングを決めるための分割タイミング信
号を生成するタイミング制御回路を有し、前記選択用Ｉ
Ｃが前記各発光部群毎の電源電位の切り換え動作を行う
ためのタイミングを決めるための分割タイミング信号を
生成するタイミング制御回路を有し、前記駆動用ＩＣに
設けられたタイミング制御回路と、前記選択用ＩＣに設
けられたタイミング回路とが、それぞれ、同一のタイミ
ング信号から同一の分割タイミング信号を生成するよう
にしても構わない。
【００１７】又、請求項５に記載するように、前記駆動
用ＩＣが、素子駆動用のｎ個の出力端子と、外部より順
次与えられる少なくともｎ×ｍ個のデータ信号を記憶す
るデータ信号記憶回路と、該データ信号記憶回路に記憶
しているデータ信号をｍ回に分割して取り出すデータ選
択回路と、該データ選択回路で取り出されたデータ信号
に基づいて、前記出力端子に駆動電流を出力するドライ
ブ回路と、を有するようにしても構わない。このとき、
更に、請求項６に記載するように、前記駆動用ＩＣが、
前記複数のデータ信号に個々に対応して補正を行うため
の補正データを記憶する補正データ記憶回路を有するよ
うにして、補正データを用いて各発光部の光量補正がで
きるようにしても構わない。
用ＩＣが、素子駆動用のｎ個の出力端子と、外部より順
次与えられる少なくともｎ×ｍ個のデータ信号を記憶す
るデータ信号記憶回路と、該データ信号記憶回路に記憶
しているデータ信号をｍ回に分割して取り出すデータ選
択回路と、該データ選択回路で取り出されたデータ信号
に基づいて、前記出力端子に駆動電流を出力するドライ
ブ回路と、を有するようにしても構わない。このとき、
更に、請求項６に記載するように、前記駆動用ＩＣが、
前記複数のデータ信号に個々に対応して補正を行うため
の補正データを記憶する補正データ記憶回路を有するよ
うにして、補正データを用いて各発光部の光量補正がで
きるようにしても構わない。
【００１８】又、請求項７に記載するように、前記選択
用ＩＣが、前記各発光部群毎にｘ個毎設けらたｘ×ｍ個
の群選択用端子と、前記各発光部群毎に対応したｘ個の
群選択用端子を選択して、前記電源電位と電気的に接続
するドライブ回路と、を有するようにしても構わない。
このとき、更に、請求項８に記載するように、前記選択
用ＩＣの出力端子が、前記各発光部群毎にｎ／ｍ個毎設
けられ、その合計がｎ個であるようにしても構わない。
用ＩＣが、前記各発光部群毎にｘ個毎設けらたｘ×ｍ個
の群選択用端子と、前記各発光部群毎に対応したｘ個の
群選択用端子を選択して、前記電源電位と電気的に接続
するドライブ回路と、を有するようにしても構わない。
このとき、更に、請求項８に記載するように、前記選択
用ＩＣの出力端子が、前記各発光部群毎にｎ／ｍ個毎設
けられ、その合計がｎ個であるようにしても構わない。
【００１９】
【発明の実施の形態】本発明の実施の形態について、以
下に、図面を参照して説明する。
下に、図面を参照して説明する。
【００２０】まず、本発明の光プリントヘッドの構成に
ついて、図１を参照して説明する。図１の光プリントヘ
ッドにおいて、発光部２６をｎ×ｍ（３８４）個備えた
発光素子２２がＬ（１９）個備えられ、各発光素子２２
に対して、それぞれ１対１となるように、Ｌ（１９）個
の駆動用ＩＣ１及び共通電極選択用ＩＣ（以下、「選択
用ＩＣ」と呼ぶ）２とが設けられる。
ついて、図１を参照して説明する。図１の光プリントヘ
ッドにおいて、発光部２６をｎ×ｍ（３８４）個備えた
発光素子２２がＬ（１９）個備えられ、各発光素子２２
に対して、それぞれ１対１となるように、Ｌ（１９）個
の駆動用ＩＣ１及び共通電極選択用ＩＣ（以下、「選択
用ＩＣ」と呼ぶ）２とが設けられる。
【００２１】そして、発光素子２２−１，２２−２，…
２２−１９には、それぞれ、発光部＃１〜＃３８４，＃
３８５〜＃７６８，…＃６９１３〜＃７２９６が備えら
れる。又、駆動用ＩＣ１−１〜１−１９にはそれぞれ、
ｎ（９６）個の出力端子ＤＯ１〜ＤＯ９６が設けられ、
選択用ＩＣ２−１〜２−１９にはそれぞれ、ｎ（９６）
個の出力端子ＣＤ１−１〜ＣＤ１−２４，ＣＤ２−１〜
ＣＤ２−２４，ＣＤ３−１〜ＣＤ３−２４，ＣＤ４−１
〜ＣＤ４−２４が設けられる。
２２−１９には、それぞれ、発光部＃１〜＃３８４，＃
３８５〜＃７６８，…＃６９１３〜＃７２９６が備えら
れる。又、駆動用ＩＣ１−１〜１−１９にはそれぞれ、
ｎ（９６）個の出力端子ＤＯ１〜ＤＯ９６が設けられ、
選択用ＩＣ２−１〜２−１９にはそれぞれ、ｎ（９６）
個の出力端子ＣＤ１−１〜ＣＤ１−２４，ＣＤ２−１〜
ＣＤ２−２４，ＣＤ３−１〜ＣＤ３−２４，ＣＤ４−１
〜ＣＤ４−２４が設けられる。
【００２２】今、発光素子２２−１〜２２−１９、駆動
用ＩＣ１−１〜１−１９、及び、選択用ＩＣ２−１〜２
−１９はそれぞれ、同一の構成とされる。よって、発光
素子２２−１、駆動用ＩＣ１−１、及び、選択用ＩＣ２
−１を代表して、その関係について説明する。発光素子
２２−１は、発光部＃１〜＃４，＃５〜＃８，…＃３８
１〜＃３８４のように、ｍ（４）個毎に個別電極２８が
設けられる。この個別電極２８に駆動用ＩＣ１−１のＤ
Ｏ１〜ＤＯ９６が接続される。
用ＩＣ１−１〜１−１９、及び、選択用ＩＣ２−１〜２
−１９はそれぞれ、同一の構成とされる。よって、発光
素子２２−１、駆動用ＩＣ１−１、及び、選択用ＩＣ２
−１を代表して、その関係について説明する。発光素子
２２−１は、発光部＃１〜＃４，＃５〜＃８，…＃３８
１〜＃３８４のように、ｍ（４）個毎に個別電極２８が
設けられる。この個別電極２８に駆動用ＩＣ１−１のＤ
Ｏ１〜ＤＯ９６が接続される。
【００２３】又、共通電極２７−１〜２７−４が設けら
れ、共通電極２７−１に発光部＃１，＃５，…＃３８１
が、共通電極２７−２に発光部＃２，＃６，…＃３８２
が、共通電極２７−３に発光部＃３，＃７，…＃３８３
が、共通電極２７−４に発光部＃４，＃８，…＃３８４
が、それぞれ接続される。更に、共通電極２７−４には
選択用ＩＣ２−１の出力端子ＣＤ１−１〜ＣＤ１−２４
が、共通電極２７−３には選択用ＩＣ２−１の出力端子
ＣＤ２−１〜ＣＤ２−２４が、共通電極２７−２には選
択用ＩＣ２−１の出力端子ＣＤ３−１〜ＣＤ３−２４
が、共通電極２７−１には選択用ＩＣ２−１の出力端子
ＣＤ４−１〜ＣＤ４−２４が、それぞれ接続される。
れ、共通電極２７−１に発光部＃１，＃５，…＃３８１
が、共通電極２７−２に発光部＃２，＃６，…＃３８２
が、共通電極２７−３に発光部＃３，＃７，…＃３８３
が、共通電極２７−４に発光部＃４，＃８，…＃３８４
が、それぞれ接続される。更に、共通電極２７−４には
選択用ＩＣ２−１の出力端子ＣＤ１−１〜ＣＤ１−２４
が、共通電極２７−３には選択用ＩＣ２−１の出力端子
ＣＤ２−１〜ＣＤ２−２４が、共通電極２７−２には選
択用ＩＣ２−１の出力端子ＣＤ３−１〜ＣＤ３−２４
が、共通電極２７−１には選択用ＩＣ２−１の出力端子
ＣＤ４−１〜ＣＤ４−２４が、それぞれ接続される。
【００２４】このように光プリントヘッドが構成される
とき、駆動用ＩＣ１及び選択用ＩＣ２の内部構成につい
て、図２及び図３を参照して簡単に説明する。尚、詳細
な構成及び動作については、後述の各実施形態で説明す
る。
とき、駆動用ＩＣ１及び選択用ＩＣ２の内部構成につい
て、図２及び図３を参照して簡単に説明する。尚、詳細
な構成及び動作については、後述の各実施形態で説明す
る。
【００２５】まず、図２を参照して、駆動用ＩＣ１の構
成について説明する。駆動用ＩＣ１は、図２に示すよう
に、素子駆動用（個別電極２３ａ用）のｎ（９６）個の
出力端子ＤＯ１〜ＤＯ９６で構成された個別端子部ＤＯ
と、データ入力端子ＳＩから順次送られてくるシリアル
入力データ信号を一時的に記憶するデータ信号記憶回路
４と、データ信号記憶回路４から複数回に分割して出力
されるデータ信号に基づき各出力端子ＤＯ１〜ＤＯ９６
に駆動信号を出力する駆動回路５と、駆動回路５に定電
流を供給する電流供給回路６と、所定のタイミング信号
を供給するタイミング制御回路７とを備える。
成について説明する。駆動用ＩＣ１は、図２に示すよう
に、素子駆動用（個別電極２３ａ用）のｎ（９６）個の
出力端子ＤＯ１〜ＤＯ９６で構成された個別端子部ＤＯ
と、データ入力端子ＳＩから順次送られてくるシリアル
入力データ信号を一時的に記憶するデータ信号記憶回路
４と、データ信号記憶回路４から複数回に分割して出力
されるデータ信号に基づき各出力端子ＤＯ１〜ＤＯ９６
に駆動信号を出力する駆動回路５と、駆動回路５に定電
流を供給する電流供給回路６と、所定のタイミング信号
を供給するタイミング制御回路７とを備える。
【００２６】データ信号記憶回路４は、データ入力端子
ＳＩからシリアル入力されるデータ信号をクロック信号
ＣＬＫ１に同期して取り込み、データ出力端子ＳＯから
シリアル出力するｎ×ｍ（３８４）ビット構成のシフト
レジスタ８と、シフトレジスタ８に取り込まれたデータ
信号を、ロード信号ＬＯＡＤ１に基づいて並列に取り込
むｎ×ｍ（３８４）ビット構成のラッチ回路９とを備え
ている。シフトレジスタ８から並列に出力されるｎ×ｍ
（３８４）個のデータ信号はラッチ回路９を介さないで
補正データ記憶回路１０に供給することもできるように
している。
ＳＩからシリアル入力されるデータ信号をクロック信号
ＣＬＫ１に同期して取り込み、データ出力端子ＳＯから
シリアル出力するｎ×ｍ（３８４）ビット構成のシフト
レジスタ８と、シフトレジスタ８に取り込まれたデータ
信号を、ロード信号ＬＯＡＤ１に基づいて並列に取り込
むｎ×ｍ（３８４）ビット構成のラッチ回路９とを備え
ている。シフトレジスタ８から並列に出力されるｎ×ｍ
（３８４）個のデータ信号はラッチ回路９を介さないで
補正データ記憶回路１０に供給することもできるように
している。
【００２７】尚、データ信号を複数ビットで構成する場
合などにおいては、それに応じてシフトレジスタ８及び
ラッチ回路９等の構成を変更することもでき、例えば、
シフトレジスタ８をアドレス指定方式のメモリで構成し
ても良い。
合などにおいては、それに応じてシフトレジスタ８及び
ラッチ回路９等の構成を変更することもでき、例えば、
シフトレジスタ８をアドレス指定方式のメモリで構成し
ても良い。
【００２８】駆動回路５は、ラッチ回路９が出力するｎ
×ｍ（３８４）個のデータ信号から、ｎ個単位にデータ
信号を順次選択して出力する第１の選択回路１１Ａと、
選択回路１１Ａの出力に基づいて前記出力端子ＤＯ１〜
ＤＯ９６を介して一定の電流を出力するｎ（９６）ビッ
ト構成の第１のドライブ回路１２Ａとを基本的な構成と
して備えている。駆動回路５は、この基本構成に加え
て、必要に応じて、出力補正に対応するための補正デー
タをｎ×ｍ（３８４）個記憶するための補正データ記憶
回路１０と、補正データ記憶回路１０から出力されるｎ
×ｍ（３８４）個の補正データ信号から、ｎ個単位に補
正データ信号を順次選択して出力する補正データ用の第
２の選択回路１１Ｂと、選択回路１１Ｂの出力に基づい
て増減した電流値の出力を前記出力端子ＤＯ１〜ＤＯ９
６を介して駆動信号として出力するｎ（９６）ビット構
成の補正用の第２のドライブ回路１２Ｂとを備える。
又、選択回路１１Ａ，１１Ｂはそれぞれ、タイミング制
御回路７より与えられる分割タイミング信号（ＤＩＶ１
〜ＤＩＶ４）に基づいて動作を行う。
×ｍ（３８４）個のデータ信号から、ｎ個単位にデータ
信号を順次選択して出力する第１の選択回路１１Ａと、
選択回路１１Ａの出力に基づいて前記出力端子ＤＯ１〜
ＤＯ９６を介して一定の電流を出力するｎ（９６）ビッ
ト構成の第１のドライブ回路１２Ａとを基本的な構成と
して備えている。駆動回路５は、この基本構成に加え
て、必要に応じて、出力補正に対応するための補正デー
タをｎ×ｍ（３８４）個記憶するための補正データ記憶
回路１０と、補正データ記憶回路１０から出力されるｎ
×ｍ（３８４）個の補正データ信号から、ｎ個単位に補
正データ信号を順次選択して出力する補正データ用の第
２の選択回路１１Ｂと、選択回路１１Ｂの出力に基づい
て増減した電流値の出力を前記出力端子ＤＯ１〜ＤＯ９
６を介して駆動信号として出力するｎ（９６）ビット構
成の補正用の第２のドライブ回路１２Ｂとを備える。
又、選択回路１１Ａ，１１Ｂはそれぞれ、タイミング制
御回路７より与えられる分割タイミング信号（ＤＩＶ１
〜ＤＩＶ４）に基づいて動作を行う。
【００２９】記憶回路１０には、各発光部２６の光量を
均一にするために、予め求めた光量補正データが記憶さ
れる。記憶回路１０は、Ｓビット（例えば３ビット構
成）で構成される補正データをｎ×ｍ（３８４）個記憶
することができるように、例えばＳ×ｎ×ｍビット構成
のラッチ回路で構成することができる。そして、各補正
データ記憶回路１０に対する補正データの書き込みは、
シフトレジスタ８から並列に供給されるｎ×ｍ（３８
４）個単位の信号に基づいて行われるようになってい
る。
均一にするために、予め求めた光量補正データが記憶さ
れる。記憶回路１０は、Ｓビット（例えば３ビット構
成）で構成される補正データをｎ×ｍ（３８４）個記憶
することができるように、例えばＳ×ｎ×ｍビット構成
のラッチ回路で構成することができる。そして、各補正
データ記憶回路１０に対する補正データの書き込みは、
シフトレジスタ８から並列に供給されるｎ×ｍ（３８
４）個単位の信号に基づいて行われるようになってい
る。
【００３０】補正データ記憶回路１０の書き込みは、前
もって行うことができる。即ち、記憶回路１０のみを書
き込み状態としてシフトレジスタ８を介して補正データ
の各ビットを記憶する作業をＳ（３）回繰り返すことに
よって行うことができる。
もって行うことができる。即ち、記憶回路１０のみを書
き込み状態としてシフトレジスタ８を介して補正データ
の各ビットを記憶する作業をＳ（３）回繰り返すことに
よって行うことができる。
【００３１】次に、図３を参照して、選択用ＩＣ２の構
成について説明する。選択用ＩＣ２は、図３に示すよう
に、群選択用（共通電極２７−１〜２７−４用）のｍ
（４）個毎の出力端子ＣＤ１−１〜ＣＤ４−１，ＣＤ１
−２〜ＣＤ４−２，…ＣＤ１−２４〜ＣＤ４−２４で構
成されたｎ／ｍ（２４）個の共通端子部ＣＤ−１〜ＣＤ
−２４と、各出力端子ＣＤ１−１〜ＣＤ４−１，ＣＤ１
−２〜ＣＤ４−２，…ＣＤ１−２４〜ＣＤ４−２４と接
続され、これらを選択的に一方の電源電位、例えば接地
電位ＶSSに切り換えるドライブ回路３と、所定のタイミ
ング信号をドライブ回路３に供給するタイミング制御回
路７ａとを備えている。駆動回路３は、タイミング制御
回路７ａより与えられる分割タイミング信号（ＤＩＶ１
〜ＤＩＶ４）に基づいて動作を行う。
成について説明する。選択用ＩＣ２は、図３に示すよう
に、群選択用（共通電極２７−１〜２７−４用）のｍ
（４）個毎の出力端子ＣＤ１−１〜ＣＤ４−１，ＣＤ１
−２〜ＣＤ４−２，…ＣＤ１−２４〜ＣＤ４−２４で構
成されたｎ／ｍ（２４）個の共通端子部ＣＤ−１〜ＣＤ
−２４と、各出力端子ＣＤ１−１〜ＣＤ４−１，ＣＤ１
−２〜ＣＤ４−２，…ＣＤ１−２４〜ＣＤ４−２４と接
続され、これらを選択的に一方の電源電位、例えば接地
電位ＶSSに切り換えるドライブ回路３と、所定のタイミ
ング信号をドライブ回路３に供給するタイミング制御回
路７ａとを備えている。駆動回路３は、タイミング制御
回路７ａより与えられる分割タイミング信号（ＤＩＶ１
〜ＤＩＶ４）に基づいて動作を行う。
【００３２】このような構成の光プリントヘッドの外観
について、図４を参照して説明する。図４は、光プリン
トヘッド２０の一例を示す要部平面図である。図４の光
プリントヘッド２０は、絶縁性基板２１の上に、Ｌ（１
９）個の発光素子２２を一列に配列し、この発光素子２
２の両側それぞれに隣接させて駆動用ＩＣ１及び共通電
極選択用ＩＣ２を発光素子２２とそれぞれ１対１で対応
させて一列に配列している。即ち、図４において、発光
素子２２の上側に共通電極選択用ＩＣ２を、発光素子２
２の下側に駆動用ＩＣ１を、それぞれ、発光素子２２と
１対１で対応するように配列している。
について、図４を参照して説明する。図４は、光プリン
トヘッド２０の一例を示す要部平面図である。図４の光
プリントヘッド２０は、絶縁性基板２１の上に、Ｌ（１
９）個の発光素子２２を一列に配列し、この発光素子２
２の両側それぞれに隣接させて駆動用ＩＣ１及び共通電
極選択用ＩＣ２を発光素子２２とそれぞれ１対１で対応
させて一列に配列している。即ち、図４において、発光
素子２２の上側に共通電極選択用ＩＣ２を、発光素子２
２の下側に駆動用ＩＣ１を、それぞれ、発光素子２２と
１対１で対応するように配列している。
【００３３】発光素子２２と駆動用ＩＣ１間には両者を
接続するための配線２２３ａが、発光素子２２と共通電
極選択用ＩＣ２間には両者を接続するための配線２２３
ｂが、それぞれ施される。配線２２３ａ，２２３ｂとし
ては、金線等のワイヤボンド線による直接接続構造、中
継用のパターンを介在したワイヤボンド線による間接的
接続構造を用いることができるが、高密度のフレキシブ
ル配線を異方性導電接着剤を用いて接続する構造を用い
ることもできる。
接続するための配線２２３ａが、発光素子２２と共通電
極選択用ＩＣ２間には両者を接続するための配線２２３
ｂが、それぞれ施される。配線２２３ａ，２２３ｂとし
ては、金線等のワイヤボンド線による直接接続構造、中
継用のパターンを介在したワイヤボンド線による間接的
接続構造を用いることができるが、高密度のフレキシブ
ル配線を異方性導電接着剤を用いて接続する構造を用い
ることもできる。
【００３４】基板２１の上には、信号用、電力供給用の
複数本の配線パターン２４ａ，２４ｂを発光素子２２の
配列方向に沿って形成している。駆動用ＩＣ１と配線パ
ターン２４ａの間には配線２２３ａと同様の配線２５ａ
を、選択用ＩＣ２と配線パターン２４ｂの間には配線２
２３ｂと同様の配線２５ｂを、設けている。
複数本の配線パターン２４ａ，２４ｂを発光素子２２の
配列方向に沿って形成している。駆動用ＩＣ１と配線パ
ターン２４ａの間には配線２２３ａと同様の配線２５ａ
を、選択用ＩＣ２と配線パターン２４ｂの間には配線２
２３ｂと同様の配線２５ｂを、設けている。
【００３５】発光素子２２は、その上面にｍ×ｎ（３８
４）個の発光部２６をその長手方向に沿って配列してい
る。そして、この複数の発光部２６は、時分割駆動でき
るようにそれぞれが独立して形成されており、群単位に
時分割駆動できるように、ｍ（４）の群に区分けしてい
る。この例では、発光部２６の１、５、９番目を第１の
群、２、６、１０番目を第２の群、３、７、１１番目を
第３の群、４、８、１２番目を第４の群というように、
発光部２６の配置順序を示す番号を４で割った場合の余
りの数に基づいて４つの群に区分けした場合を例示して
いる。
４）個の発光部２６をその長手方向に沿って配列してい
る。そして、この複数の発光部２６は、時分割駆動でき
るようにそれぞれが独立して形成されており、群単位に
時分割駆動できるように、ｍ（４）の群に区分けしてい
る。この例では、発光部２６の１、５、９番目を第１の
群、２、６、１０番目を第２の群、３、７、１１番目を
第３の群、４、８、１２番目を第４の群というように、
発光部２６の配置順序を示す番号を４で割った場合の余
りの数に基づいて４つの群に区分けした場合を例示して
いる。
【００３６】そして、発光素子２２は、第１の群に属す
る発光部２６に共通に接続した共通電極２７−１と、第
２の群に属する発光部２６に共通に接続した共通電極２
７−２、第３の群に属する発光部２６に共通に接続した
共通電極２７−３、及び第４の群に属する発光部２６に
共通に接続した共通電極２７−４それぞれを、ｎ／ｍ
（２４）個毎に設けられる。図４において共通電極２３
ｂとしたとき、共通電極２３ｂはｎ（９６）個となる。
又、隣接する４つの発光部２６に接続したｎ（９６）個
の個別電極２３ａを設けている。
る発光部２６に共通に接続した共通電極２７−１と、第
２の群に属する発光部２６に共通に接続した共通電極２
７−２、第３の群に属する発光部２６に共通に接続した
共通電極２７−３、及び第４の群に属する発光部２６に
共通に接続した共通電極２７−４それぞれを、ｎ／ｍ
（２４）個毎に設けられる。図４において共通電極２３
ｂとしたとき、共通電極２３ｂはｎ（９６）個となる。
又、隣接する４つの発光部２６に接続したｎ（９６）個
の個別電極２３ａを設けている。
【００３７】これらの個別電極２３ａは、それぞれ駆動
用ＩＣ１の出力端子ＤＯ１〜ＤＯ９６に接続され、共通
電極２３ｂは、出力端子ＣＤ１−１〜１−２４、ＣＤ２
−１〜２−２４、ＣＤ３−１〜３−２４、ＣＤ４−１〜
４−２４に接続される。そして、共通電極２３ｂを選択
し、任意の個別電極２３ａに通電させれば、発光部２６
の４分の１ずつが時分割で発光する。尚、発光素子２２
はＬ（１９）個であるので、ヘッド２０全体の発光部２
６の数は、Ｌ×ｍ×ｎ＝１９×４×９６＝７２９６個と
なる。
用ＩＣ１の出力端子ＤＯ１〜ＤＯ９６に接続され、共通
電極２３ｂは、出力端子ＣＤ１−１〜１−２４、ＣＤ２
−１〜２−２４、ＣＤ３−１〜３−２４、ＣＤ４−１〜
４−２４に接続される。そして、共通電極２３ｂを選択
し、任意の個別電極２３ａに通電させれば、発光部２６
の４分の１ずつが時分割で発光する。尚、発光素子２２
はＬ（１９）個であるので、ヘッド２０全体の発光部２
６の数は、Ｌ×ｍ×ｎ＝１９×４×９６＝７２９６個と
なる。
【００３８】又、図５を参照して、配線接続の関係につ
いて説明する。図５は、発光素子２２の発光部２６付近
の一部を示す要部平面図である。以下では、発光部＃３
６９〜＃３８４に関する部分を代表して説明する。発光
部＃３８１〜＃３８４のアノードがコンタクトホール２
８及び配線パッド２３ａと配線２２３ａ（図４）を介し
て出力端子ＤＯ１と、発光部＃３７７〜＃３８０のアノ
ードがコンタクトホール２８及び配線パッド２３ａと配
線２２３ａ（図４）を介して出力端子ＤＯ２と、発光部
＃３７３〜＃３７６のアノードがコンタクトホール２８
及び配線パッド２３ａと配線２２３ａ（図４）を介して
出力端子ＤＯ３と、発光部＃３６９〜＃３７２のアノー
ドがコンタクトホール２８及び配線パッド２３ａと配線
２２３ａ（図４）を介して出力端子ＤＯ４と、電気的に
接続されている。
いて説明する。図５は、発光素子２２の発光部２６付近
の一部を示す要部平面図である。以下では、発光部＃３
６９〜＃３８４に関する部分を代表して説明する。発光
部＃３８１〜＃３８４のアノードがコンタクトホール２
８及び配線パッド２３ａと配線２２３ａ（図４）を介し
て出力端子ＤＯ１と、発光部＃３７７〜＃３８０のアノ
ードがコンタクトホール２８及び配線パッド２３ａと配
線２２３ａ（図４）を介して出力端子ＤＯ２と、発光部
＃３７３〜＃３７６のアノードがコンタクトホール２８
及び配線パッド２３ａと配線２２３ａ（図４）を介して
出力端子ＤＯ３と、発光部＃３６９〜＃３７２のアノー
ドがコンタクトホール２８及び配線パッド２３ａと配線
２２３ａ（図４）を介して出力端子ＤＯ４と、電気的に
接続されている。
【００３９】又、共通電極２７−４がコンタクトホール
３５及び配線パッド２３ｂと配線２２３ｂ（図４）を介
して出力端子ＣＤ１−１と、共通電極２７−３がコンタ
クトホール３５及び配線パッド２３ｂと配線２２３ｂ
（図４）を介して出力端子ＣＤ２−１と、共通電極２７
−２がコンタクトホール３５及び配線パッド２３ｂと配
線２２３ｂ（図４）を介して出力端子ＣＤ３−１と、共
通電極２７−１がコンタクトホール３５及び配線パッド
２３ｂと配線２２３ｂ（図４）を介して出力端子ＣＤ４
−１と、それぞれ電気的に接続される。
３５及び配線パッド２３ｂと配線２２３ｂ（図４）を介
して出力端子ＣＤ１−１と、共通電極２７−３がコンタ
クトホール３５及び配線パッド２３ｂと配線２２３ｂ
（図４）を介して出力端子ＣＤ２−１と、共通電極２７
−２がコンタクトホール３５及び配線パッド２３ｂと配
線２２３ｂ（図４）を介して出力端子ＣＤ３−１と、共
通電極２７−１がコンタクトホール３５及び配線パッド
２３ｂと配線２２３ｂ（図４）を介して出力端子ＣＤ４
−１と、それぞれ電気的に接続される。
【００４０】更に、発光部＃３８４のカソードにコンタ
クトホール３４，３５、配線パッド２３ｂと共通電極２
７−４が接続し、発光部＃３７９のカソードにコンタク
トホール３４，３５、配線パッド２３ｂと共通電極２７
−３が接続し、発光部＃３７４のカソードにコンタクト
ホール３４，３５、配線パッド２３ｂと共通電極２７−
２が接続し、発光部＃３６９のカソードにコンタクトホ
ール３４，３５、配線パッド２３ｂと共通電極２７−１
が接続し、それぞれ電気的に接続される。
クトホール３４，３５、配線パッド２３ｂと共通電極２
７−４が接続し、発光部＃３７９のカソードにコンタク
トホール３４，３５、配線パッド２３ｂと共通電極２７
−３が接続し、発光部＃３７４のカソードにコンタクト
ホール３４，３５、配線パッド２３ｂと共通電極２７−
２が接続し、発光部＃３６９のカソードにコンタクトホ
ール３４，３５、配線パッド２３ｂと共通電極２７−１
が接続し、それぞれ電気的に接続される。
【００４１】又、発光部＃３７２，＃３７６，＃３８０
のカソードがコンタクトホール３４，３５及び配線パタ
ーン３０を介して共通電極２７−４と、発光部＃３７
１，＃３７５，＃３８３のカソードがコンタクトホール
３４，３５及び配線パターン３１を介して共通電極２７
−３と、発光部＃３７０，＃３７８，＃３８２のカソー
ドがコンタクトホール３４，３５及び配線パターン３２
を介して共通電極２７−２と、発光部＃３７３，＃３７
７，＃３８１のカソードがコンタクトホール３４，３５
及び配線パターン３３を介して共通電極２７−１と、そ
れぞれ電気的に接続される。
のカソードがコンタクトホール３４，３５及び配線パタ
ーン３０を介して共通電極２７−４と、発光部＃３７
１，＃３７５，＃３８３のカソードがコンタクトホール
３４，３５及び配線パターン３１を介して共通電極２７
−３と、発光部＃３７０，＃３７８，＃３８２のカソー
ドがコンタクトホール３４，３５及び配線パターン３２
を介して共通電極２７−２と、発光部＃３７３，＃３７
７，＃３８１のカソードがコンタクトホール３４，３５
及び配線パターン３３を介して共通電極２７−１と、そ
れぞれ電気的に接続される。
【００４２】上述の構成は、以下の第１〜第３の実施形
態において、共通のものである。次に、以下の各実施形
態において、駆動用ＩＣ及び選択用ＩＣの詳細な構成及
び光プリントヘッドの動作について説明する。 ＜第１の実施形態＞上述の構成の光プリントヘッドの第
１の実施形態について、図面を参照して説明する。図６
は、駆動用ＩＣの図２に示すブロック図のうち、複数あ
る出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１に
関係する部分を中心に抽出した要部回路ブロック図であ
る。図９は、選択用ＩＣの図３のブロック図を、更に詳
細に示した要部回路ブロック図である。
態において、共通のものである。次に、以下の各実施形
態において、駆動用ＩＣ及び選択用ＩＣの詳細な構成及
び光プリントヘッドの動作について説明する。 ＜第１の実施形態＞上述の構成の光プリントヘッドの第
１の実施形態について、図面を参照して説明する。図６
は、駆動用ＩＣの図２に示すブロック図のうち、複数あ
る出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１に
関係する部分を中心に抽出した要部回路ブロック図であ
る。図９は、選択用ＩＣの図３のブロック図を、更に詳
細に示した要部回路ブロック図である。
【００４３】まず、駆動用ＩＣ１について説明する。図
６の駆動用ＩＣ１において、出力端子ＤＯ１から発光部
＃ａ〜＃ｄに対して駆動電流が与えられるものとする
と、発光部＃ａ〜＃ｄのデータがシフトレジスタ８から
ラッチ回路９に与えられた後、選択回路１１Ａに与えら
れる。尚、ラッチ回路９は選択制御信号発生回路１４か
ら出力されるロード信号ＬＯＡＤｔに基づいてシフトレ
ジスタ８に取り込まれているデータ信号を並列に取り込
む。
６の駆動用ＩＣ１において、出力端子ＤＯ１から発光部
＃ａ〜＃ｄに対して駆動電流が与えられるものとする
と、発光部＃ａ〜＃ｄのデータがシフトレジスタ８から
ラッチ回路９に与えられた後、選択回路１１Ａに与えら
れる。尚、ラッチ回路９は選択制御信号発生回路１４か
ら出力されるロード信号ＬＯＡＤｔに基づいてシフトレ
ジスタ８に取り込まれているデータ信号を並列に取り込
む。
【００４４】選択回路１１Ａは、３入力のＡＮＤゲート
Ｇ１ａ〜Ｇ１ｄによって構成され、ＡＮＤゲートＧ１ａ
〜Ｇ１ｄにはそれぞれ、発光部＃ａ〜＃ｄのデータがラ
ッチ回路９から入力される。又、ＡＮＤゲートＧ１ａ〜
Ｇ１ｄにはそれぞれ、選択制御信号発生回路１４より与
えられるｍ（４）種類の分割タイミング信号ＤＩＶ１〜
ＤＩＶ４が入力されるとともに、残りの１入力について
は、ストローブ信号ＳＴＢが入力される。
Ｇ１ａ〜Ｇ１ｄによって構成され、ＡＮＤゲートＧ１ａ
〜Ｇ１ｄにはそれぞれ、発光部＃ａ〜＃ｄのデータがラ
ッチ回路９から入力される。又、ＡＮＤゲートＧ１ａ〜
Ｇ１ｄにはそれぞれ、選択制御信号発生回路１４より与
えられるｍ（４）種類の分割タイミング信号ＤＩＶ１〜
ＤＩＶ４が入力されるとともに、残りの１入力について
は、ストローブ信号ＳＴＢが入力される。
【００４５】又、予め、シフトレジスタ８を介して入力
されたＳ（３）ビット毎の補正データが補正データ記憶
回路１０に格納されている。そして、発光部＃ａのＳ
（３）ビットの補正データが２入力のＡＮＤゲートＧｘ
ａ〜Ｇｚａに、発光部＃ｂのＳ（３）ビットの補正デー
タが２入力のＡＮＤゲートＧｘｂ〜Ｇｚｂに、発光部＃
ｃのＳ（３）ビットの補正データが２入力のＡＮＤゲー
トＧｘｃ〜Ｇｚｃに、発光部＃ｄのＳ（３）ビットの補
正データが２入力のＡＮＤゲートＧｘｄ〜Ｇｚｄに、そ
れぞれ入力される。
されたＳ（３）ビット毎の補正データが補正データ記憶
回路１０に格納されている。そして、発光部＃ａのＳ
（３）ビットの補正データが２入力のＡＮＤゲートＧｘ
ａ〜Ｇｚａに、発光部＃ｂのＳ（３）ビットの補正デー
タが２入力のＡＮＤゲートＧｘｂ〜Ｇｚｂに、発光部＃
ｃのＳ（３）ビットの補正データが２入力のＡＮＤゲー
トＧｘｃ〜Ｇｚｃに、発光部＃ｄのＳ（３）ビットの補
正データが２入力のＡＮＤゲートＧｘｄ〜Ｇｚｄに、そ
れぞれ入力される。
【００４６】そして、ＡＮＤゲートＧｘａ〜Ｇｚａの残
りの１入力に分割タイミング信号ＤＩＶ１が、ＡＮＤゲ
ートＧｘｂ〜Ｇｚｂの残りの１入力に分割タイミング信
号ＤＩＶ２が、ＡＮＤゲートＧｘｃ〜Ｇｚｃの残りの１
入力に分割タイミング信号ＤＩＶ３が、ＡＮＤゲートＧ
ｘｄ〜Ｇｚｄの残りの１入力に分割タイミング信号ＤＩ
Ｖ４が、それぞれ入力される。そして、ＡＮＤゲートＧ
ｘａ〜Ｇｘｄの出力が４入力のＯＲゲートＧ２ｘに、Ａ
ＮＤゲートＧｙａ〜Ｇｙｄの出力が４入力のＯＲゲート
Ｇ２ｙに、ＡＮＤゲートＧｚａ〜Ｇｚｄの出力が４入力
のＯＲゲートＧ２ｚに、それぞれ入力される。
りの１入力に分割タイミング信号ＤＩＶ１が、ＡＮＤゲ
ートＧｘｂ〜Ｇｚｂの残りの１入力に分割タイミング信
号ＤＩＶ２が、ＡＮＤゲートＧｘｃ〜Ｇｚｃの残りの１
入力に分割タイミング信号ＤＩＶ３が、ＡＮＤゲートＧ
ｘｄ〜Ｇｚｄの残りの１入力に分割タイミング信号ＤＩ
Ｖ４が、それぞれ入力される。そして、ＡＮＤゲートＧ
ｘａ〜Ｇｘｄの出力が４入力のＯＲゲートＧ２ｘに、Ａ
ＮＤゲートＧｙａ〜Ｇｙｄの出力が４入力のＯＲゲート
Ｇ２ｙに、ＡＮＤゲートＧｚａ〜Ｇｚｄの出力が４入力
のＯＲゲートＧ２ｚに、それぞれ入力される。
【００４７】更に、ＡＮＤゲートＧ１ａ〜Ｇ１ｄからの
出力がバッファＢに与えられ、ＡＮＤゲートＧ１ａ〜Ｇ
１ｄ及びＯＲゲートＧ２ｘの出力が２入力のＡＮＤゲー
トＧ３ｘに、ＡＮＤゲートＧ１ａ〜Ｇ１ｄ及びＯＲゲー
トＧ２ｙの出力が２入力のＡＮＤゲートＧ３ｙに、ＡＮ
ＤゲートＧ１ａ〜Ｇ１ｄ及びＯＲゲートＧ２ｚの出力が
２入力のＡＮＤゲートＧ３ｚに、それぞれ入力される。
出力がバッファＢに与えられ、ＡＮＤゲートＧ１ａ〜Ｇ
１ｄ及びＯＲゲートＧ２ｘの出力が２入力のＡＮＤゲー
トＧ３ｘに、ＡＮＤゲートＧ１ａ〜Ｇ１ｄ及びＯＲゲー
トＧ２ｙの出力が２入力のＡＮＤゲートＧ３ｙに、ＡＮ
ＤゲートＧ１ａ〜Ｇ１ｄ及びＯＲゲートＧ２ｚの出力が
２入力のＡＮＤゲートＧ３ｚに、それぞれ入力される。
【００４８】ドライバ回路１２は、１つの出力端子ＤＯ
１に対してそれぞれ電流出力が異なる４つの電流増幅器
１２ａ〜１２ｄによって構成され、この電流増幅器１２
ａ〜１２ｄには、電流供給回路６から電流が供給され
る。そして、電流増幅器１２ａ〜１２ｄは、バッファＢ
及びＡＮＤゲートＧ３ｘ〜Ｇ３ｚからの出力によって個
々にその作業状態が制御され、その合計出力電流が４ｍ
Ａをベースとして３〜５ｍＡ程度の範囲で変更できるよ
うにしている。
１に対してそれぞれ電流出力が異なる４つの電流増幅器
１２ａ〜１２ｄによって構成され、この電流増幅器１２
ａ〜１２ｄには、電流供給回路６から電流が供給され
る。そして、電流増幅器１２ａ〜１２ｄは、バッファＢ
及びＡＮＤゲートＧ３ｘ〜Ｇ３ｚからの出力によって個
々にその作業状態が制御され、その合計出力電流が４ｍ
Ａをベースとして３〜５ｍＡ程度の範囲で変更できるよ
うにしている。
【００４９】選択制御信号発生回路１４は、図７に波形
を示すように、記憶タイミングを示すロード信号ＬＯＡ
Ｄｔによって規定される期間を複数の期間に分割するた
めの分割タイミング信号ＤＩＶ１〜ＤＩＶ４を生成する
ための回路で、例えば図８に示すように、２つのフリッ
プフロップＦＦ１、ＦＦ２と、ｍ（４）個の論理ゲート
回路Ｇ１〜Ｇ４を組み合わせたカウンタと、１つの論理
ゲート回路Ｇ５によって構成することができる。論理ゲ
ート回路Ｇ５は、ロード信号ＬＯＡＤｔの分離に用いら
れる。ここで、制御信号ＬＯＡＤ１は、ラッチ回路９の
ラッチタイミングを規定するためのロード信号ＬＯＡＤ
ｔに、分割タイミング信号ＤＩＶ１〜ＤＩＶ４が重畳さ
れた信号で、点灯時間を規定するためのストローブ信号
ＳＴＢを供給する信号線とは別の信号線を介して外部よ
り供給される。
を示すように、記憶タイミングを示すロード信号ＬＯＡ
Ｄｔによって規定される期間を複数の期間に分割するた
めの分割タイミング信号ＤＩＶ１〜ＤＩＶ４を生成する
ための回路で、例えば図８に示すように、２つのフリッ
プフロップＦＦ１、ＦＦ２と、ｍ（４）個の論理ゲート
回路Ｇ１〜Ｇ４を組み合わせたカウンタと、１つの論理
ゲート回路Ｇ５によって構成することができる。論理ゲ
ート回路Ｇ５は、ロード信号ＬＯＡＤｔの分離に用いら
れる。ここで、制御信号ＬＯＡＤ１は、ラッチ回路９の
ラッチタイミングを規定するためのロード信号ＬＯＡＤ
ｔに、分割タイミング信号ＤＩＶ１〜ＤＩＶ４が重畳さ
れた信号で、点灯時間を規定するためのストローブ信号
ＳＴＢを供給する信号線とは別の信号線を介して外部よ
り供給される。
【００５０】具体的には、ＪＫフリップフロップＦＦ１
の入力端子Ｊ、ＫにＨレベルである電源電圧ＶＤＤ１が
入力され、クロック入力端子ＣＬに制御信号ＬＯＡＤ１
が入力され、リセット入力端子Ｒにリセット信号ＲＥＳ
ＥＴが入力される。フリップフロップＦＦ１の出力端子
Ｑ１より信号ＱＡが出力され、出力端子Ｑ２より信号Ｑ
ａが出力される。ＪＫフリップフロップＦＦ２の入力端
子Ｊ、Ｋに信号ＱＡが入力され、クロック入力端子ＣＬ
に制御信号ＬＯＡＤ１が入力され、リセット入力端子Ｒ
にリセット信号ＲＥＳＥＴが入力される。
の入力端子Ｊ、ＫにＨレベルである電源電圧ＶＤＤ１が
入力され、クロック入力端子ＣＬに制御信号ＬＯＡＤ１
が入力され、リセット入力端子Ｒにリセット信号ＲＥＳ
ＥＴが入力される。フリップフロップＦＦ１の出力端子
Ｑ１より信号ＱＡが出力され、出力端子Ｑ２より信号Ｑ
ａが出力される。ＪＫフリップフロップＦＦ２の入力端
子Ｊ、Ｋに信号ＱＡが入力され、クロック入力端子ＣＬ
に制御信号ＬＯＡＤ１が入力され、リセット入力端子Ｒ
にリセット信号ＲＥＳＥＴが入力される。
【００５１】フリップフロップＦＦ２の出力端子Ｑ１よ
り信号ＱＢが出力され、出力端子Ｑ２より信号Ｑｂが出
力される。論理ゲート回路Ｇ１は信号ＱＡと信号Ｑｂの
アンドをとって分割タイミング信号ＤＩＶ１を出力す
る。論理ゲート回路Ｇ２は信号Ｑａと信号ＱＢのアンド
をとって分割タイミング信号ＤＩＶ２を出力する。論理
ゲート回路Ｇ３は信号ＱＡと信号ＱＢのアンドをとって
分割タイミング信号ＤＩＶ３を出力する。論理ゲート回
路Ｇ４は信号ＱａとＱｂのアンドをとって分割タイミン
グ信号ＤＩＶ４を出力する。論理ゲート回路Ｇ５は制御
信号ＬＯＡＤ１と信号ＱＡと信号Ｑｂのアンドをとって
ロード信号ＬＯＡＤｔを出力する。
り信号ＱＢが出力され、出力端子Ｑ２より信号Ｑｂが出
力される。論理ゲート回路Ｇ１は信号ＱＡと信号Ｑｂの
アンドをとって分割タイミング信号ＤＩＶ１を出力す
る。論理ゲート回路Ｇ２は信号Ｑａと信号ＱＢのアンド
をとって分割タイミング信号ＤＩＶ２を出力する。論理
ゲート回路Ｇ３は信号ＱＡと信号ＱＢのアンドをとって
分割タイミング信号ＤＩＶ３を出力する。論理ゲート回
路Ｇ４は信号ＱａとＱｂのアンドをとって分割タイミン
グ信号ＤＩＶ４を出力する。論理ゲート回路Ｇ５は制御
信号ＬＯＡＤ１と信号ＱＡと信号Ｑｂのアンドをとって
ロード信号ＬＯＡＤｔを出力する。
【００５２】尚、選択制御信号発生回路１４は、図８で
は外部から入力されるリセット信号ＲＥＳＥＴによって
リセットされる構成であるが、１ライン分のデータ信号
の入力に同期してリセットすることができ、例えば、前
記ロード信号ＬＯＡＤｔに同期した信号によって前記フ
リップフロップＦＦ１、ＦＦ２をリセットする構成とし
ても良い。
は外部から入力されるリセット信号ＲＥＳＥＴによって
リセットされる構成であるが、１ライン分のデータ信号
の入力に同期してリセットすることができ、例えば、前
記ロード信号ＬＯＡＤｔに同期した信号によって前記フ
リップフロップＦＦ１、ＦＦ２をリセットする構成とし
ても良い。
【００５３】このように構成されるとき、出力端子ＤＯ
１を中心にデータの流れについて説明する。選択制御信
号発生回路１４よりロード信号ＬＯＡＤｔがＨレベルと
なると、ラッチ回路９にシフトレジスタ８に格納された
データがラッチされる。よって、発光部＃ａ〜＃ｄそれ
ぞれのデータがＡＮＤゲートＧ１ａ〜Ｇ１ｄに与えられ
る。又、発光部＃ａ〜＃ｄのＳ（３）ビット毎の補正デ
ータが補正データ記憶回路１０に予め記録されているの
で、発光部＃ａの補正データがＡＮＤゲートＧｘａ〜Ｇ
ｚａに、発光部＃ｂの補正データがＡＮＤゲートＧｘｂ
〜Ｇｚｂに、発光部＃ｃの補正データがＡＮＤゲートＧ
ｘｃ〜Ｇｚｃに、発光部＃ｄの補正データがＡＮＤゲー
トＧｘｄ〜Ｇｚｄに、それぞれ与えられる。
１を中心にデータの流れについて説明する。選択制御信
号発生回路１４よりロード信号ＬＯＡＤｔがＨレベルと
なると、ラッチ回路９にシフトレジスタ８に格納された
データがラッチされる。よって、発光部＃ａ〜＃ｄそれ
ぞれのデータがＡＮＤゲートＧ１ａ〜Ｇ１ｄに与えられ
る。又、発光部＃ａ〜＃ｄのＳ（３）ビット毎の補正デ
ータが補正データ記憶回路１０に予め記録されているの
で、発光部＃ａの補正データがＡＮＤゲートＧｘａ〜Ｇ
ｚａに、発光部＃ｂの補正データがＡＮＤゲートＧｘｂ
〜Ｇｚｂに、発光部＃ｃの補正データがＡＮＤゲートＧ
ｘｃ〜Ｇｚｃに、発光部＃ｄの補正データがＡＮＤゲー
トＧｘｄ〜Ｇｚｄに、それぞれ与えられる。
【００５４】選択制御信号発生回路１４からの分割タイ
ミング信号ＤＩＶ１がＨレベルとなると、ＡＮＤゲート
Ｇｘａ〜Ｇｚａに与えられる発光部＃ａの補正データ
が、ＯＲゲートＧ２ｘ〜Ｇ２ｚを介してＡＮＤゲートＧ
３ｘ〜Ｇ３ｚに与えられる。このとき、ストローブ信号
ＳＴＢがＨレベルとなると、発光部＃ａのデータが、Ａ
ＮＤゲートＧ１ａを介してバッファＢ及びＡＮＤゲート
Ｇ３ｘ〜Ｇ３ｚに与えられる。
ミング信号ＤＩＶ１がＨレベルとなると、ＡＮＤゲート
Ｇｘａ〜Ｇｚａに与えられる発光部＃ａの補正データ
が、ＯＲゲートＧ２ｘ〜Ｇ２ｚを介してＡＮＤゲートＧ
３ｘ〜Ｇ３ｚに与えられる。このとき、ストローブ信号
ＳＴＢがＨレベルとなると、発光部＃ａのデータが、Ａ
ＮＤゲートＧ１ａを介してバッファＢ及びＡＮＤゲート
Ｇ３ｘ〜Ｇ３ｚに与えられる。
【００５５】よって、発光部＃ａのデータがバッファＢ
を介して電流増幅器１２ａに、発光部＃ａのＳ（３）ビ
ットの補正データがＡＮＤゲートＧ３ｘ〜Ｇ３ｚを介し
て電流増幅器１２ｂ〜１２ｄに与えられる。そして、電
流増幅器１２ａが発光部＃ａのデータに従って制御され
るとともに、電流増幅器１２ｂ〜１２ｄが発光部＃ａの
補正データに従って制御される。
を介して電流増幅器１２ａに、発光部＃ａのＳ（３）ビ
ットの補正データがＡＮＤゲートＧ３ｘ〜Ｇ３ｚを介し
て電流増幅器１２ｂ〜１２ｄに与えられる。そして、電
流増幅器１２ａが発光部＃ａのデータに従って制御され
るとともに、電流増幅器１２ｂ〜１２ｄが発光部＃ａの
補正データに従って制御される。
【００５６】同様に、選択制御信号発生回路１４からの
分割タイミング信号ＤＩＶ２がＨレベルとなると、スト
ローブ信号ＳＴＢがＨレベルとなったとき、ＡＮＤゲー
トＧ１ｂから発光部＃ｂのデータが、ＡＮＤゲートＧｘ
ｂ〜Ｇｚｂ及びＯＲゲートＧ２ｘ〜Ｇ２ｚから発光部＃
ｂの補正データが選択されて出力される。よって、電流
増幅器１２ａが発光部＃ｂのデータに従って制御される
とともに、電流増幅器１２ｂ〜１２ｄが発光部＃ｂの補
正データに従って制御される。
分割タイミング信号ＤＩＶ２がＨレベルとなると、スト
ローブ信号ＳＴＢがＨレベルとなったとき、ＡＮＤゲー
トＧ１ｂから発光部＃ｂのデータが、ＡＮＤゲートＧｘ
ｂ〜Ｇｚｂ及びＯＲゲートＧ２ｘ〜Ｇ２ｚから発光部＃
ｂの補正データが選択されて出力される。よって、電流
増幅器１２ａが発光部＃ｂのデータに従って制御される
とともに、電流増幅器１２ｂ〜１２ｄが発光部＃ｂの補
正データに従って制御される。
【００５７】更に、選択制御信号発生回路１４からの分
割タイミング信号ＤＩＶ３，ＤＩＶ４がそれぞれＨレベ
ルとなると、同様に選択回路１１が動作する。よって、
分割タイミング信号ＤＩＶ３がＨレベルのときは、電流
増幅器１２ａが発光部＃ｃのデータに従って制御される
とともに、電流増幅器１２ｂ〜１２ｄが発光部＃ｃの補
正データに従って制御される。又、分割タイミング信号
ＤＩＶ４がＨレベルのときは、電流増幅器１２ａが発光
部＃ｄのデータに従って制御されるとともに、電流増幅
器１２ｂ〜１２ｄが発光部＃ｄの補正データに従って制
御される。
割タイミング信号ＤＩＶ３，ＤＩＶ４がそれぞれＨレベ
ルとなると、同様に選択回路１１が動作する。よって、
分割タイミング信号ＤＩＶ３がＨレベルのときは、電流
増幅器１２ａが発光部＃ｃのデータに従って制御される
とともに、電流増幅器１２ｂ〜１２ｄが発光部＃ｃの補
正データに従って制御される。又、分割タイミング信号
ＤＩＶ４がＨレベルのときは、電流増幅器１２ａが発光
部＃ｄのデータに従って制御されるとともに、電流増幅
器１２ｂ〜１２ｄが発光部＃ｄの補正データに従って制
御される。
【００５８】次に、選択用ＩＣ２について説明する。図
９に示すように、ドライブ回路３が、出力端子ＣＤ１−
１〜ＣＤ４−１，Ｃ１−２〜Ｃ４−２，…Ｃ１−２４〜
Ｃ４−２４のそれぞれに対して、選択制御信号発生回路
１４ａからの分割タイミング信号ＤＩＶ４〜ＤＩＶ１に
従って、接地電位ＶSSへの接続を切り換える。このと
き、選択制御信号発生回路１４ａは、駆動用ＩＣ１の選
択制御信号発生回路１４とほぼ同様の回路構成であり、
図８のような回路構成の選択制御信号発生回路１４より
ＡＮＤゲートＧ５が省略された構成となる。
９に示すように、ドライブ回路３が、出力端子ＣＤ１−
１〜ＣＤ４−１，Ｃ１−２〜Ｃ４−２，…Ｃ１−２４〜
Ｃ４−２４のそれぞれに対して、選択制御信号発生回路
１４ａからの分割タイミング信号ＤＩＶ４〜ＤＩＶ１に
従って、接地電位ＶSSへの接続を切り換える。このと
き、選択制御信号発生回路１４ａは、駆動用ＩＣ１の選
択制御信号発生回路１４とほぼ同様の回路構成であり、
図８のような回路構成の選択制御信号発生回路１４より
ＡＮＤゲートＧ５が省略された構成となる。
【００５９】よって、選択制御信号発生回路１４ａから
出力される分割タイミング信号ＤＩＶ１〜ＤＩＶ４は、
図７のタイミングチャートで表されるように変化する。
そして、選択制御信号発生回路１４ａから分割タイミン
グ信号ＤＩＶ１が与えられるとき、出力端子ＣＤ４−１
〜ＣＤ４−２４が選択されて接地電位ＶSSに接続され、
選択制御信号発生回路１４ａから分割タイミング信号Ｄ
ＩＶ２が与えられるとき、出力端子ＣＤ３−１〜ＣＤ３
−２４が選択されて接地電位ＶSSに接続され、選択制御
信号発生回路１４ａから分割タイミング信号ＤＩＶ３が
与えられるとき、出力端子ＣＤ２−１〜ＣＤ２−２４が
選択されて接地電位ＶSSに接続され、選択制御信号発生
回路１４ａから分割タイミング信号ＤＩＶ２が与えられ
るとき、出力端子ＣＤ１−１〜ＣＤ１−２４が選択され
て接地電位ＶSSに接続される。
出力される分割タイミング信号ＤＩＶ１〜ＤＩＶ４は、
図７のタイミングチャートで表されるように変化する。
そして、選択制御信号発生回路１４ａから分割タイミン
グ信号ＤＩＶ１が与えられるとき、出力端子ＣＤ４−１
〜ＣＤ４−２４が選択されて接地電位ＶSSに接続され、
選択制御信号発生回路１４ａから分割タイミング信号Ｄ
ＩＶ２が与えられるとき、出力端子ＣＤ３−１〜ＣＤ３
−２４が選択されて接地電位ＶSSに接続され、選択制御
信号発生回路１４ａから分割タイミング信号ＤＩＶ３が
与えられるとき、出力端子ＣＤ２−１〜ＣＤ２−２４が
選択されて接地電位ＶSSに接続され、選択制御信号発生
回路１４ａから分割タイミング信号ＤＩＶ２が与えられ
るとき、出力端子ＣＤ１−１〜ＣＤ１−２４が選択され
て接地電位ＶSSに接続される。
【００６０】次に、上記駆動用ＩＣ１及び選択用ＩＣ２
の動作を含めた上記光プリントヘッドの動作について、
図１０に示すタイミングチャートを参照して説明する。
尚、記憶回路１０に記憶すべき補正データは、既に記憶
回路１０に記憶されているものとする。
の動作を含めた上記光プリントヘッドの動作について、
図１０に示すタイミングチャートを参照して説明する。
尚、記憶回路１０に記憶すべき補正データは、既に記憶
回路１０に記憶されているものとする。
【００６１】まず始めにリセット信号ＲＥＳＥＴが供給
され、これによって各部が初期状態に設定される。続い
て、設定信号ＳＥＴがＬレベルからＨレベルに切り替え
られる。その結果、記憶回路１０への書き込みが禁止さ
れた状態となる。１９番目の駆動用ＩＣ１のデータ入力
端子ＳＩにデータ信号（７２９６個）が順次与えられ、
これがクロック信号ＣＬＫ１に同期して順次各駆動用Ｉ
Ｃ１のシフトレジスタ８に取り込まれる。
され、これによって各部が初期状態に設定される。続い
て、設定信号ＳＥＴがＬレベルからＨレベルに切り替え
られる。その結果、記憶回路１０への書き込みが禁止さ
れた状態となる。１９番目の駆動用ＩＣ１のデータ入力
端子ＳＩにデータ信号（７２９６個）が順次与えられ、
これがクロック信号ＣＬＫ１に同期して順次各駆動用Ｉ
Ｃ１のシフトレジスタ８に取り込まれる。
【００６２】次に、制御信号ＬＯＡＤ１に基づき生成さ
れたロード信号ＬＯＡＤｔが、所定時間Ｈレベルに保持
され、各駆動用ＩＣ１のシフトレジスタ８に保持された
ｎ×ｍ（３８４）個のデータ信号の入力が行われる。こ
の時、ロード信号ＬＯＡＤｔの立ち下がり時点でラッチ
回路９が選択（ラッチ）されるので、シフトレジスタ８
に取り込まれたｎ×ｍ（３８４）個のデータ信号がラッ
チ回路９に入力されて記憶される。
れたロード信号ＬＯＡＤｔが、所定時間Ｈレベルに保持
され、各駆動用ＩＣ１のシフトレジスタ８に保持された
ｎ×ｍ（３８４）個のデータ信号の入力が行われる。こ
の時、ロード信号ＬＯＡＤｔの立ち下がり時点でラッチ
回路９が選択（ラッチ）されるので、シフトレジスタ８
に取り込まれたｎ×ｍ（３８４）個のデータ信号がラッ
チ回路９に入力されて記憶される。
【００６３】一方、制御信号ＬＯＡＤ１がＬレベルから
Ｈレベルに切り替わった直後に、分割タイミング信号Ｄ
ＩＶ１がＬレベルからＨレベルに切り替わり制御信号Ｌ
ＯＡＤ１が次にＬレベルからＨレベルに立ち上がるまで
保持される。制御信号ＬＯＡＤ１が次にＨレベルに立ち
上がると、分割タイミング信号ＤＩＶ２のみがＨレベル
に切り替わり、同様に順次分割タイミング信号ＤＩＶ
３、ＤＩＶ４のみがＨレベルに切り替わる。
Ｈレベルに切り替わった直後に、分割タイミング信号Ｄ
ＩＶ１がＬレベルからＨレベルに切り替わり制御信号Ｌ
ＯＡＤ１が次にＬレベルからＨレベルに立ち上がるまで
保持される。制御信号ＬＯＡＤ１が次にＨレベルに立ち
上がると、分割タイミング信号ＤＩＶ２のみがＨレベル
に切り替わり、同様に順次分割タイミング信号ＤＩＶ
３、ＤＩＶ４のみがＨレベルに切り替わる。
【００６４】この分割タイミング信号ＤＩＶ１〜ＤＩＶ
４の切り替わりによって、選択回路１１がラッチ回路９
や記憶回路１０から選択して出力するデータ信号の位置
が順次切り替わる。又、分割タイミング信号ＤＩＶ１〜
ＤＩＶ４の切り替わりによって、ドライブ回路３が接地
電圧ＶSSに接続する出力端子ＣＤ４−１〜４−２４，Ｃ
Ｄ３−１〜ＣＤ３−２４，ＣＤ２−１〜ＣＤ２−２４，
ＣＤ１−１〜ＣＤ１−２４を切り換える。
４の切り替わりによって、選択回路１１がラッチ回路９
や記憶回路１０から選択して出力するデータ信号の位置
が順次切り替わる。又、分割タイミング信号ＤＩＶ１〜
ＤＩＶ４の切り替わりによって、ドライブ回路３が接地
電圧ＶSSに接続する出力端子ＣＤ４−１〜４−２４，Ｃ
Ｄ３−１〜ＣＤ３−２４，ＣＤ２−１〜ＣＤ２−２４，
ＣＤ１−１〜ＣＤ１−２４を切り換える。
【００６５】よって、分割タイミング信号ＤＩＶ１によ
って、１番目、５番目、…７２９３番目のデータが選択
され、分割タイミング信号ＤＩＶ２によって、２番目、
６番目、…７２９４番目のデータが選択される。分割タ
イミング信号ＤＩＶ３によって３番目、７番目、…７２
９５番目のデータが選択される。分割タイミング信号Ｄ
ＩＩＶ４によって４番目、８番目、…７２９６番目のデ
ータが選択される。
って、１番目、５番目、…７２９３番目のデータが選択
され、分割タイミング信号ＤＩＶ２によって、２番目、
６番目、…７２９４番目のデータが選択される。分割タ
イミング信号ＤＩＶ３によって３番目、７番目、…７２
９５番目のデータが選択される。分割タイミング信号Ｄ
ＩＩＶ４によって４番目、８番目、…７２９６番目のデ
ータが選択される。
【００６６】分割タイミング信号ＤＩＶ１〜ＤＩＶ４が
各々Ｈレベルに保持されている期間内に、発光の期間を
示すストローブ信号ＳＴＢがＨレベルに所定期間保持さ
れる。ストローブ信号ＳＴＢがＨレベルに保持されてい
る間に前記データ（必要に応じて記憶回路１０に格納さ
れた３ビットの補正データが付加される）がドライブ回
路１２に与えられる。ドライブ回路１２は、データ信号
やそれに付加された補正データに基づいて、４つの電流
増幅器１２ａ〜１２ｄを選択的に作動させてその出力電
流を出力端子ＤＯを介して発光素子２２の各個別電極２
３ａに供給する。
各々Ｈレベルに保持されている期間内に、発光の期間を
示すストローブ信号ＳＴＢがＨレベルに所定期間保持さ
れる。ストローブ信号ＳＴＢがＨレベルに保持されてい
る間に前記データ（必要に応じて記憶回路１０に格納さ
れた３ビットの補正データが付加される）がドライブ回
路１２に与えられる。ドライブ回路１２は、データ信号
やそれに付加された補正データに基づいて、４つの電流
増幅器１２ａ〜１２ｄを選択的に作動させてその出力電
流を出力端子ＤＯを介して発光素子２２の各個別電極２
３ａに供給する。
【００６７】ここで、ストローブ信号（反転ＳＴＢ）と
しては、図１０に示すように有効期間に一方のレベル
（この例ではＬレベル）を保持するもののほかに、レベ
ルがＬレベルとＨレベルに交互に短い期間に変化する１
つ以上の交番制のパルス信号によって有効期間を示すも
のを用いることもできる。
しては、図１０に示すように有効期間に一方のレベル
（この例ではＬレベル）を保持するもののほかに、レベ
ルがＬレベルとＨレベルに交互に短い期間に変化する１
つ以上の交番制のパルス信号によって有効期間を示すも
のを用いることもできる。
【００６８】全ての発光素子２２の個別電極２３ａにデ
ータ信号や補正データに応じた電流が供給可能な状態と
なるが、４分の１の発光部２６のみが共通電極２３ｂを
介して接地されるように、選択用ＩＣ２のドライブ回路
３によって選択制御されているので、この例では４個置
きの発光部２６のみが選択的に発光する。
ータ信号や補正データに応じた電流が供給可能な状態と
なるが、４分の１の発光部２６のみが共通電極２３ｂを
介して接地されるように、選択用ＩＣ２のドライブ回路
３によって選択制御されているので、この例では４個置
きの発光部２６のみが選択的に発光する。
【００６９】選択された発光部２６の点灯時間はストロ
ーブ信号（反転ＳＴＢ）がＬレベルになっている所定時
間であるので、ストローブ信号（反転ＳＴＢ）のＬレベ
ルに保持する期間を制御することによって発光部２６の
点灯時間を制御することができる。
ーブ信号（反転ＳＴＢ）がＬレベルになっている所定時
間であるので、ストローブ信号（反転ＳＴＢ）のＬレベ
ルに保持する期間を制御することによって発光部２６の
点灯時間を制御することができる。
【００７０】上記のような、４分の１ずつの切り替えに
よる時分割駆動によって１ライン分の選択的な発光を行
い、これを順次繰り返すことによって、１画面分の露光
を行うことができる。 ＜第２の実施形態＞上述の構成の光プリントヘッドの第
２の実施形態について、図面を参照して説明する。図１
１は、駆動用ＩＣの図２に示すブロック図のうち、複数
ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１
に関係する部分を中心に抽出した要部回路ブロック図で
ある。図１４は、選択用ＩＣの図３のブロック図を、更
に詳細に示した要部回路ブロック図である。
よる時分割駆動によって１ライン分の選択的な発光を行
い、これを順次繰り返すことによって、１画面分の露光
を行うことができる。 ＜第２の実施形態＞上述の構成の光プリントヘッドの第
２の実施形態について、図面を参照して説明する。図１
１は、駆動用ＩＣの図２に示すブロック図のうち、複数
ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１
に関係する部分を中心に抽出した要部回路ブロック図で
ある。図１４は、選択用ＩＣの図３のブロック図を、更
に詳細に示した要部回路ブロック図である。
【００７１】尚、第１の実施形態における駆動用ＩＣ
（図６）及び選択用ＩＣ（図９）と相違する点は、選択
制御信号発生回路に入力される制御信号として専用の信
号を用いる構成とした点である。よって、図１１及び図
１４のそれぞれにおいて、それ以外の点については図６
及び図９と同様の構成であるので、同一部分には同一符
号を付して説明を省略する。
（図６）及び選択用ＩＣ（図９）と相違する点は、選択
制御信号発生回路に入力される制御信号として専用の信
号を用いる構成とした点である。よって、図１１及び図
１４のそれぞれにおいて、それ以外の点については図６
及び図９と同様の構成であるので、同一部分には同一符
号を付して説明を省略する。
【００７２】図１２は選択制御信号発生回路３０の動作
を示す波形図である。制御信号ＤＩＶＳＥＬは上記第２
の実施形態の図７に示す制御信号ＬＯＡＤ１とほぼ同タ
イミングの信号である。本実施形態の制御信号ＬＯＡＤ
１は分割タイミング信号ＤＩＶ１〜ＤＩＶ４の生成には
使用されず、ラッチ回路９や補正データ記憶回路１０の
データの取り込みタイミングを与えるために使用され
る。
を示す波形図である。制御信号ＤＩＶＳＥＬは上記第２
の実施形態の図７に示す制御信号ＬＯＡＤ１とほぼ同タ
イミングの信号である。本実施形態の制御信号ＬＯＡＤ
１は分割タイミング信号ＤＩＶ１〜ＤＩＶ４の生成には
使用されず、ラッチ回路９や補正データ記憶回路１０の
データの取り込みタイミングを与えるために使用され
る。
【００７３】図１３は選択制御信号発生回路３０の構成
例を示す回路図である。この選択制御信号発生回路３０
は、図１２に示すように、制御信号ＤＩＶＳＥＬによっ
て規定される期間を複数の期間に分割するための分割タ
イミング信号ＤＩＶ１〜ＤＩＶ４を生成するための回路
で、２つのフリップフロップＦＦ１、ＦＦ２と、ｍ
（４）個の論理ゲート回路回路Ｇ１〜Ｇ４を組み合わせ
たカウンタによって構成することができる。
例を示す回路図である。この選択制御信号発生回路３０
は、図１２に示すように、制御信号ＤＩＶＳＥＬによっ
て規定される期間を複数の期間に分割するための分割タ
イミング信号ＤＩＶ１〜ＤＩＶ４を生成するための回路
で、２つのフリップフロップＦＦ１、ＦＦ２と、ｍ
（４）個の論理ゲート回路回路Ｇ１〜Ｇ４を組み合わせ
たカウンタによって構成することができる。
【００７４】具体的には、ＪＫフリップフロップＦＦ１
の入力端子Ｊ、ＫにＨレベルである電源電圧ＶＤＤ１が
入力され、クロック入力端子ＣＬに制御信号ＤＩＶＳＥ
Ｌが入力され、リセット入力端子Ｒに制御信号ＬＯＡＤ
１が入力される。フリップフロップＦＦ１の出力端子Ｑ
１より信号ＱＡが出力され、出力端子Ｑ２より信号Ｑａ
が出力される。ＪＫフリップフロップＦＦ２の入力端子
Ｊ、Ｋに信号ＱＡが入力され、クロック入力端子ＣＬに
制御信号ＤＩＶＳＥＬが入力され、リセット入力端子Ｒ
に制御信号ＬＯＡＤ１が入力される。
の入力端子Ｊ、ＫにＨレベルである電源電圧ＶＤＤ１が
入力され、クロック入力端子ＣＬに制御信号ＤＩＶＳＥ
Ｌが入力され、リセット入力端子Ｒに制御信号ＬＯＡＤ
１が入力される。フリップフロップＦＦ１の出力端子Ｑ
１より信号ＱＡが出力され、出力端子Ｑ２より信号Ｑａ
が出力される。ＪＫフリップフロップＦＦ２の入力端子
Ｊ、Ｋに信号ＱＡが入力され、クロック入力端子ＣＬに
制御信号ＤＩＶＳＥＬが入力され、リセット入力端子Ｒ
に制御信号ＬＯＡＤ１が入力される。
【００７５】フリップフロップＦＦ２の出力端子Ｑ１よ
り信号ＱＢが出力され、出力端子Ｑ２より信号Ｑｂが出
力される。論理ゲート回路Ｇ１は信号ＱＡと信号Ｑｂの
アンドをとって分割タイミング信号ＤＩＶ１を出力す
る。論理ゲート回路Ｇ２は信号Ｑａと信号ＱＢのアンド
をとって分割タイミング信号ＤＩＶ２を出力する。論理
ゲート回路Ｇ３は信号ＱＡと信号ＱＢのアンドをとって
分割タイミング信号ＤＩＶ３を出力する。論理ゲート回
路Ｇ４は信号Ｑａと信号Ｑｂのアンドをとって分割タイ
ミング信号ＤＩＶ４を出力する。
り信号ＱＢが出力され、出力端子Ｑ２より信号Ｑｂが出
力される。論理ゲート回路Ｇ１は信号ＱＡと信号Ｑｂの
アンドをとって分割タイミング信号ＤＩＶ１を出力す
る。論理ゲート回路Ｇ２は信号Ｑａと信号ＱＢのアンド
をとって分割タイミング信号ＤＩＶ２を出力する。論理
ゲート回路Ｇ３は信号ＱＡと信号ＱＢのアンドをとって
分割タイミング信号ＤＩＶ３を出力する。論理ゲート回
路Ｇ４は信号Ｑａと信号Ｑｂのアンドをとって分割タイ
ミング信号ＤＩＶ４を出力する。
【００７６】このように選択制御信号発生回路３０は１
つの制御信号ＤＩＶＳＥＬに基づいて４つの分割タイミ
ング信号ＤＩＶ１〜ＤＩＶ４を生成する。すなわち、分
割タイミング信号の数よりも少数の信号線を用いて制御
信号ＤＩＶＳＥＬを供給することができるので、外部と
接続する制御信号の端子の数削減してＩＣの小型化を図
ることができるとともに、ワイヤボンド配線などの外部
配線数を削減することができる。
つの制御信号ＤＩＶＳＥＬに基づいて４つの分割タイミ
ング信号ＤＩＶ１〜ＤＩＶ４を生成する。すなわち、分
割タイミング信号の数よりも少数の信号線を用いて制御
信号ＤＩＶＳＥＬを供給することができるので、外部と
接続する制御信号の端子の数削減してＩＣの小型化を図
ることができるとともに、ワイヤボンド配線などの外部
配線数を削減することができる。
【００７７】このように構成されるとともに分割タイミ
ング信号ＤＩＶ１〜ＤＩＶ４を出力する選択制御信号発
生回路３０が、図１１及び図１４のように、駆動用ＩＣ
１及び選択用ＩＣ２のそれぞれに設けられる。
ング信号ＤＩＶ１〜ＤＩＶ４を出力する選択制御信号発
生回路３０が、図１１及び図１４のように、駆動用ＩＣ
１及び選択用ＩＣ２のそれぞれに設けられる。
【００７８】次に、上記駆動用ＩＣ１及び選択用ＩＣ２
の動作を含めた上記光プリントヘッドの動作について、
図１５に示すタイミングチャートを参照して説明する。
尚、記憶回路１０に記憶すべき補正データは、既に記憶
回路１０に記憶されているものとする。
の動作を含めた上記光プリントヘッドの動作について、
図１５に示すタイミングチャートを参照して説明する。
尚、記憶回路１０に記憶すべき補正データは、既に記憶
回路１０に記憶されているものとする。
【００７９】１９番目の駆動用ＩＣ１のデータ入力端子
ＳＩにデータ信号（７２９６個）が順次与えられ、これ
がクロック信号ＣＬＫ１に同期して順次各駆動用ＩＣ１
のシフトレジスタ８に取り込まれる。次に、制御信号Ｌ
ＯＡＤ１の立ち下がり時点でラッチ回路９が選択（ラッ
チ）されるので、シフトレジスタ８に取り込まれたｎ×
ｍ個のデータ信号がラッチ回路９に入力されて記憶され
る。
ＳＩにデータ信号（７２９６個）が順次与えられ、これ
がクロック信号ＣＬＫ１に同期して順次各駆動用ＩＣ１
のシフトレジスタ８に取り込まれる。次に、制御信号Ｌ
ＯＡＤ１の立ち下がり時点でラッチ回路９が選択（ラッ
チ）されるので、シフトレジスタ８に取り込まれたｎ×
ｍ個のデータ信号がラッチ回路９に入力されて記憶され
る。
【００８０】また、制御信号ＬＯＡＤ１の立ち下がり直
後に制御信号ＤＩＶＳＥＬが所定時間Ｈレベルに保持さ
れることによって分割タイミング信号ＤＩＶ１がＬレベ
ルからＨレベルに切り替わり制御信号ＤＩＶＳＥＬが次
にＬレベルからＨレベルに立ち上がるまで保持される。
制御信号ＤＩＶＳＥＬが次に立ち上がると、分割タイミ
ング信号ＤＩＶ２のみがＨレベルに切り替わり、同様に
順次分割タイミング信号ＤＩＶ３、ＤＩＶ４のみがＨレ
ベルに切り替わる。
後に制御信号ＤＩＶＳＥＬが所定時間Ｈレベルに保持さ
れることによって分割タイミング信号ＤＩＶ１がＬレベ
ルからＨレベルに切り替わり制御信号ＤＩＶＳＥＬが次
にＬレベルからＨレベルに立ち上がるまで保持される。
制御信号ＤＩＶＳＥＬが次に立ち上がると、分割タイミ
ング信号ＤＩＶ２のみがＨレベルに切り替わり、同様に
順次分割タイミング信号ＤＩＶ３、ＤＩＶ４のみがＨレ
ベルに切り替わる。
【００８１】この分割タイミング信号ＤＩＶ１〜ＤＩＶ
４の切り替わりによって、選択回路１１がラッチ回路９
や記憶回路１０から選択して出力するデータ信号の位置
が順次切り替わる。又、分割タイミング信号ＤＩＶ１〜
ＤＩＶ４の切り替わりによって、ドライブ回路３が接地
電圧ＶSSに接続する出力端子ＣＤ４−１〜４−２４，Ｃ
Ｄ３−１〜ＣＤ３−２４，ＣＤ２−１〜ＣＤ２−２４，
ＣＤ１−１〜ＣＤ１−２４を切り換える。
４の切り替わりによって、選択回路１１がラッチ回路９
や記憶回路１０から選択して出力するデータ信号の位置
が順次切り替わる。又、分割タイミング信号ＤＩＶ１〜
ＤＩＶ４の切り替わりによって、ドライブ回路３が接地
電圧ＶSSに接続する出力端子ＣＤ４−１〜４−２４，Ｃ
Ｄ３−１〜ＣＤ３−２４，ＣＤ２−１〜ＣＤ２−２４，
ＣＤ１−１〜ＣＤ１−２４を切り換える。
【００８２】よって、第１の実施形態と同様、分割タイ
ミング信号ＤＩＶ１によって、１番目、５番目、…７２
９３番目のデータが選択され、分割タイミング信号ＤＩ
Ｖ２によって、２番目、６番目、…７２９４番目のデー
タが選択される。分割タイミング信号ＤＩＶ３によって
３番目、７番目、…７２９５番目のデータが選択され
る。分割タイミング信号ＤＩＩＶ４によって４番目、８
番目、…７２９６番目のデータが選択される。
ミング信号ＤＩＶ１によって、１番目、５番目、…７２
９３番目のデータが選択され、分割タイミング信号ＤＩ
Ｖ２によって、２番目、６番目、…７２９４番目のデー
タが選択される。分割タイミング信号ＤＩＶ３によって
３番目、７番目、…７２９５番目のデータが選択され
る。分割タイミング信号ＤＩＩＶ４によって４番目、８
番目、…７２９６番目のデータが選択される。
【００８３】このとき、ストローブ信号ＳＴＢがＨレベ
ルに保持されている間に、ドライブ回路１２は、データ
信号やそれに付加された補正データに基づいて、４つの
電流増幅器１２ａ〜１２ｄを選択的に作動させてその出
力電流を出力端子ＤＯを介して発光素子２２の各個別電
極２３ａに供給する。更に、４分の１の発光部２６のみ
が共通電極２３ｂを介して接地されるように、選択用Ｉ
Ｃ２のドライブ回路３によって選択制御されているの
で、この例では４個置きの発光部２６のみが選択的に発
光する。
ルに保持されている間に、ドライブ回路１２は、データ
信号やそれに付加された補正データに基づいて、４つの
電流増幅器１２ａ〜１２ｄを選択的に作動させてその出
力電流を出力端子ＤＯを介して発光素子２２の各個別電
極２３ａに供給する。更に、４分の１の発光部２６のみ
が共通電極２３ｂを介して接地されるように、選択用Ｉ
Ｃ２のドライブ回路３によって選択制御されているの
で、この例では４個置きの発光部２６のみが選択的に発
光する。
【００８４】上記のような、４分の１ずつの切り替えに
よる時分割駆動によって１ライン分の選択的な発光を行
い、これを順次繰り返すことによって、１画面分の露光
を行うことができる。 ＜第３の実施形態＞上述の構成の光プリントヘッドの第
３の実施形態について、図面を参照して説明する。図１
６は、駆動用ＩＣの図２に示すブロック図のうち、複数
ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１
に関係する部分を中心に抽出した要部回路ブロック図で
ある。図１９は、選択用ＩＣの図３のブロック図を、更
に詳細に示した要部回路ブロック図である。
よる時分割駆動によって１ライン分の選択的な発光を行
い、これを順次繰り返すことによって、１画面分の露光
を行うことができる。 ＜第３の実施形態＞上述の構成の光プリントヘッドの第
３の実施形態について、図面を参照して説明する。図１
６は、駆動用ＩＣの図２に示すブロック図のうち、複数
ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１
に関係する部分を中心に抽出した要部回路ブロック図で
ある。図１９は、選択用ＩＣの図３のブロック図を、更
に詳細に示した要部回路ブロック図である。
【００８５】図１６に示す駆動用ＩＣは、図１１の駆動
用ＩＣと比べて、データ信号記憶回路が、データ入力端
子ＳＩ１〜ＳＩ４からシリアルに入力されるデータ信号
をクロック信号ＣＬＫ１に同期して取り込み、データ出
力端子ＳＯ１〜ＳＯ４からシリアル出力するｎ×ｍビッ
ト構成の多入力シフトレジスタを有する点と、選択制御
信号発生回路が、時分割のタイミングを規定するように
外部から供給される制御信号ＤＩＶＳＥＬ１，２の２信
号に基づいて、分割タイミング信号を生成する点とが異
なる。よって、図１１と同一部分には同一符号を付して
説明を省略する。
用ＩＣと比べて、データ信号記憶回路が、データ入力端
子ＳＩ１〜ＳＩ４からシリアルに入力されるデータ信号
をクロック信号ＣＬＫ１に同期して取り込み、データ出
力端子ＳＯ１〜ＳＯ４からシリアル出力するｎ×ｍビッ
ト構成の多入力シフトレジスタを有する点と、選択制御
信号発生回路が、時分割のタイミングを規定するように
外部から供給される制御信号ＤＩＶＳＥＬ１，２の２信
号に基づいて、分割タイミング信号を生成する点とが異
なる。よって、図１１と同一部分には同一符号を付して
説明を省略する。
【００８６】又、図１９の選択用ＩＣは、図１４の選択
用ＩＣと比べて、選択制御信号発生回路が、時分割のタ
イミングを規定するように外部から供給される制御信号
ＤＩＶＳＥＬ１，２の２信号に基づいて、分割タイミン
グ信号を生成する点が異なる。よって、図１４と同一部
分には同一符号を付して説明を省略する。
用ＩＣと比べて、選択制御信号発生回路が、時分割のタ
イミングを規定するように外部から供給される制御信号
ＤＩＶＳＥＬ１，２の２信号に基づいて、分割タイミン
グ信号を生成する点が異なる。よって、図１４と同一部
分には同一符号を付して説明を省略する。
【００８７】図１６の駆動用ＩＣ１及び図１９の選択用
ＩＣ２の備えられる選択制御発生回路３１は、図１７の
ように、論理ゲート回路Ｇ１１は制御信号ＤＩＶＳＥＬ
１の反転と制御信号ＤＩＶＳＥＬ２の反転とのアンドを
とって分割タイミング信号ＤＩＶ１を出力する。論理ゲ
ート回路Ｇ１２は制御信号ＤＩＶＳＥＬ１の反転と制御
信号ＤＩＶＳＥＬ２とのアンドをとって分割タイミング
信号ＤＩＶ２を出力する。論理ゲート回路Ｇ１３は制御
信号ＤＩＶＳＥＬ１と制御信号ＤＩＶＳＥＬ２の反転と
のアンドをとって分割タイミング信号ＤＩＶ３を出力す
る。論理ゲート回路Ｇ１４は制御信号ＤＩＶＳＥＬ１と
制御信号ＤＩＶＳＥＬ２とのアンドをとって分割タイミ
ング信号ＤＩＶ４を出力する。
ＩＣ２の備えられる選択制御発生回路３１は、図１７の
ように、論理ゲート回路Ｇ１１は制御信号ＤＩＶＳＥＬ
１の反転と制御信号ＤＩＶＳＥＬ２の反転とのアンドを
とって分割タイミング信号ＤＩＶ１を出力する。論理ゲ
ート回路Ｇ１２は制御信号ＤＩＶＳＥＬ１の反転と制御
信号ＤＩＶＳＥＬ２とのアンドをとって分割タイミング
信号ＤＩＶ２を出力する。論理ゲート回路Ｇ１３は制御
信号ＤＩＶＳＥＬ１と制御信号ＤＩＶＳＥＬ２の反転と
のアンドをとって分割タイミング信号ＤＩＶ３を出力す
る。論理ゲート回路Ｇ１４は制御信号ＤＩＶＳＥＬ１と
制御信号ＤＩＶＳＥＬ２とのアンドをとって分割タイミ
ング信号ＤＩＶ４を出力する。
【００８８】よって、図１８の真理値表で示すように、
制御信号ＤＩＶＳＥＬ１がＨレベルとなり、ＤＩＶＳＥ
Ｌ２がＨレベルとなると、選択制御信号発生回路３１は
分割タイミング信号ＤＩＶ４のみをＨレベルに他の分割
タイミング信号ＤＩＶ１〜ＤＩＶ３をＬレベルにする。
制御信号ＤＩＶＳＥＬ１がＨレベルとなり、制御信号Ｄ
ＩＶＳＥＬ２がＬレベルとなると、選択制御信号発生回
路３１は分割タイミング信号ＤＩＶ３のみをＨレベルに
他の分割タイミング信号ＤＩＶ１、ＤＩＶ２、ＤＩＶ４
をＬレベルにする。
制御信号ＤＩＶＳＥＬ１がＨレベルとなり、ＤＩＶＳＥ
Ｌ２がＨレベルとなると、選択制御信号発生回路３１は
分割タイミング信号ＤＩＶ４のみをＨレベルに他の分割
タイミング信号ＤＩＶ１〜ＤＩＶ３をＬレベルにする。
制御信号ＤＩＶＳＥＬ１がＨレベルとなり、制御信号Ｄ
ＩＶＳＥＬ２がＬレベルとなると、選択制御信号発生回
路３１は分割タイミング信号ＤＩＶ３のみをＨレベルに
他の分割タイミング信号ＤＩＶ１、ＤＩＶ２、ＤＩＶ４
をＬレベルにする。
【００８９】制御信号ＤＩＶＳＥＬ１がＬレベルとな
り、制御信号ＤＩＶＳＥＬ２がＨレベルとなると、選択
制御信号発生回路３１は分割タイミング信号ＤＩＶ２の
みをＨレベルに他の分割タイミング信号ＤＩＶ１、ＤＩ
Ｖ３、ＤＩＶ４をＬレベルにする。制御信号ＤＩＶＳＥ
Ｌ１がＬレベルとなり、制御信号ＤＩＶＳＥＬ２がＬレ
ベルとなると、選択制御信号発生回路３１は分割タイミ
ング信号ＤＩＶ１のみをＨレベルにして他の分割タイミ
ング信号ＤＩＶ２〜ＤＩＶ４をＬレベルにする。従っ
て、制御信号ＤＩＶＳＥＬ１、２に与えるレベルの組み
合わせによって分割タイミング信号ＤＩＶ１〜ＤＩＶ４
による群の選択を自由にすることができる。
り、制御信号ＤＩＶＳＥＬ２がＨレベルとなると、選択
制御信号発生回路３１は分割タイミング信号ＤＩＶ２の
みをＨレベルに他の分割タイミング信号ＤＩＶ１、ＤＩ
Ｖ３、ＤＩＶ４をＬレベルにする。制御信号ＤＩＶＳＥ
Ｌ１がＬレベルとなり、制御信号ＤＩＶＳＥＬ２がＬレ
ベルとなると、選択制御信号発生回路３１は分割タイミ
ング信号ＤＩＶ１のみをＨレベルにして他の分割タイミ
ング信号ＤＩＶ２〜ＤＩＶ４をＬレベルにする。従っ
て、制御信号ＤＩＶＳＥＬ１、２に与えるレベルの組み
合わせによって分割タイミング信号ＤＩＶ１〜ＤＩＶ４
による群の選択を自由にすることができる。
【００９０】このように構成されるとともに分割タイミ
ング信号ＤＩＶ１〜ＤＩＶ４を出力する選択制御信号発
生回路３１が、図１６及び図１９のように、駆動用ＩＣ
１及び選択用ＩＣ２のそれぞれに設けられる。
ング信号ＤＩＶ１〜ＤＩＶ４を出力する選択制御信号発
生回路３１が、図１６及び図１９のように、駆動用ＩＣ
１及び選択用ＩＣ２のそれぞれに設けられる。
【００９１】次に、上記駆動用ＩＣ１及び選択用ＩＣ２
の動作を含めた上記光プリントヘッドの動作について、
図２０に示すタイミングチャートを参照して説明する。
尚、記憶回路１０に記憶すべき補正データは、既に記憶
回路１０に記憶されているものとする。
の動作を含めた上記光プリントヘッドの動作について、
図２０に示すタイミングチャートを参照して説明する。
尚、記憶回路１０に記憶すべき補正データは、既に記憶
回路１０に記憶されているものとする。
【００９２】まず、設定信号ＳＥＴがＬレベルからＨレ
ベルに切り替えられる。その結果、記憶回路１０への書
き込みが禁止された状態となる。１９番目の駆動用ＩＣ
１のデータ入力端子ＳＩ１〜ＳＩ４にデータ信号（７２
９６個）がｒ（４）個単位に順次与えられ、これがクロ
ック信号ＣＬＫ１に同期して順次各駆動用ＩＣ１の多入
力シフトレジスタ５８に取り込まれる。
ベルに切り替えられる。その結果、記憶回路１０への書
き込みが禁止された状態となる。１９番目の駆動用ＩＣ
１のデータ入力端子ＳＩ１〜ＳＩ４にデータ信号（７２
９６個）がｒ（４）個単位に順次与えられ、これがクロ
ック信号ＣＬＫ１に同期して順次各駆動用ＩＣ１の多入
力シフトレジスタ５８に取り込まれる。
【００９３】ここで、各データ入力端子ＳＩ１〜ＳＩ４
に与えられるデータ信号は、入力端子ＳＩ１に１，５，
９番目のデータ、入力端子ＳＩ２に２，６，１０番目の
データというように、予め発光素子の４つの群に対応し
た形態に振り分けられて入力される。１つの駆動用ＩＣ
１のシフトレジスタ５８への入力が終わると、その出力
端子ＳＯ１〜ＳＯ４を介して、隣に位置する駆動用ＩＣ
１のシフトレジスタ５８にデータ信号が与えられる。こ
のように、データ信号を多入力するので、１入力の場合
に比べてデータ入力の時間を大幅に短縮することができ
る。
に与えられるデータ信号は、入力端子ＳＩ１に１，５，
９番目のデータ、入力端子ＳＩ２に２，６，１０番目の
データというように、予め発光素子の４つの群に対応し
た形態に振り分けられて入力される。１つの駆動用ＩＣ
１のシフトレジスタ５８への入力が終わると、その出力
端子ＳＯ１〜ＳＯ４を介して、隣に位置する駆動用ＩＣ
１のシフトレジスタ５８にデータ信号が与えられる。こ
のように、データ信号を多入力するので、１入力の場合
に比べてデータ入力の時間を大幅に短縮することができ
る。
【００９４】１ライン分のデータ入力が終了すると、ロ
ード信号ＬＯＡＤ１が、所定時間Ｈレベルに保持され、
各駆動用ＩＣ１のシフトレジスタ５８に保持されたｎ×
ｍ（３８４）個のデータ信号の入力が行われる。この
時、ロード信号ＬＯＡＤ１の立ち下がり時点でラッチ回
路９が選択（ラッチ）されるので、シフトレジスタ５８
に取り込まれたｎ×ｍ（３８４）個のデータ信号がラッ
チ回路９に入力されて記憶される。
ード信号ＬＯＡＤ１が、所定時間Ｈレベルに保持され、
各駆動用ＩＣ１のシフトレジスタ５８に保持されたｎ×
ｍ（３８４）個のデータ信号の入力が行われる。この
時、ロード信号ＬＯＡＤ１の立ち下がり時点でラッチ回
路９が選択（ラッチ）されるので、シフトレジスタ５８
に取り込まれたｎ×ｍ（３８４）個のデータ信号がラッ
チ回路９に入力されて記憶される。
【００９５】ロード信号ＬＯＡＤ１がＨレベルからＬレ
ベルに切り替わった直後に、発光のタイミングを示す制
御信号ＤＩＶＳＥＬ１，２が共にＬレベルに保持され、
これに伴って選択制御信号発生回路１４が出力する分割
タイミング信号のＤＩＶ１のみがＬレベルからＨレベル
に切り替わる。その直後に発光のタイミングを示すスト
ローブ信号（反転ＳＴＢ）がＨレベルから所定期間Ｌレ
ベルに保持され、その間に発光素子の選択的な発光が行
われる。
ベルに切り替わった直後に、発光のタイミングを示す制
御信号ＤＩＶＳＥＬ１，２が共にＬレベルに保持され、
これに伴って選択制御信号発生回路１４が出力する分割
タイミング信号のＤＩＶ１のみがＬレベルからＨレベル
に切り替わる。その直後に発光のタイミングを示すスト
ローブ信号（反転ＳＴＢ）がＨレベルから所定期間Ｌレ
ベルに保持され、その間に発光素子の選択的な発光が行
われる。
【００９６】制御信号ＤＩＶＳＥＬ１，２の組み合わせ
を変更することにより、分割タイミング信号のＤＩＶ２
のみがＨレベルに切り替えることができ、同様に順次Ｄ
ＩＶ３、ＤＩＶ４のみがＨレベルに切り替えることがで
きる。
を変更することにより、分割タイミング信号のＤＩＶ２
のみがＨレベルに切り替えることができ、同様に順次Ｄ
ＩＶ３、ＤＩＶ４のみがＨレベルに切り替えることがで
きる。
【００９７】この分割タイミング信号ＤＩＶ１〜ＤＩＶ
４の切り替わりによって、選択回路１１がラッチ回路９
や記憶回路１０から選択して出力するデータ信号の位置
が順次切り替わる。又、分割タイミング信号ＤＩＶ１〜
ＤＩＶ４の切り替わりによって、ドライブ回路３が接地
電圧ＶSSに接続する出力端子ＣＤ４−１〜４−２４，Ｃ
Ｄ３−１〜ＣＤ３−２４，ＣＤ２−１〜ＣＤ２−２４，
ＣＤ１−１〜ＣＤ１−２４を切り換える。
４の切り替わりによって、選択回路１１がラッチ回路９
や記憶回路１０から選択して出力するデータ信号の位置
が順次切り替わる。又、分割タイミング信号ＤＩＶ１〜
ＤＩＶ４の切り替わりによって、ドライブ回路３が接地
電圧ＶSSに接続する出力端子ＣＤ４−１〜４−２４，Ｃ
Ｄ３−１〜ＣＤ３−２４，ＣＤ２−１〜ＣＤ２−２４，
ＣＤ１−１〜ＣＤ１−２４を切り換える。
【００９８】このように、第１及び第２の実施形態と同
様に、分割タイミング信号ＤＩＶ１〜ＤＩＶ４を与える
ことによって、４分の１ずつの切り替えによる時分割駆
動によって１ライン分の選択的な発光を行い、これを順
次繰り返すことによって、１画面分の露光を行うことが
できる。
様に、分割タイミング信号ＤＩＶ１〜ＤＩＶ４を与える
ことによって、４分の１ずつの切り替えによる時分割駆
動によって１ライン分の選択的な発光を行い、これを順
次繰り返すことによって、１画面分の露光を行うことが
できる。
【００９９】尚、上述の光プリントヘッドの選択用ＩＣ
において、共通電極に接続される出力端子を、ｍ群毎に
ｎ／ｍ個毎設けられるものとしたが、ｎ／ｍ個と限られ
るものでなく、複数であればよい。よって、選択用ＩＣ
には、出力端子がｍ群毎にｘ個毎設けられるものとし、
ｍ×ｘ個の出力端子を有するようにすればよい。
において、共通電極に接続される出力端子を、ｍ群毎に
ｎ／ｍ個毎設けられるものとしたが、ｎ／ｍ個と限られ
るものでなく、複数であればよい。よって、選択用ＩＣ
には、出力端子がｍ群毎にｘ個毎設けられるものとし、
ｍ×ｘ個の出力端子を有するようにすればよい。
【０１００】
【発明効果】本発明によると、駆動用ＩＣとは別に共通
電極を選択する選択用ＩＣを複数設けたため、従来のよ
うに多数の長い配線を必要とせず、電流容量の不足によ
る電圧降下を防ぐことができる。よって、点灯する発光
部の数量に応じて各発光部の輝度差が大きくなることを
防ぐことができる。又、選択用ＩＣが共通電極に接続さ
れる出力端子を複数有することで、共通電極に流れる電
流を分散することができる。よって、発光部の位置によ
って輝度差が発生することを防ぐことができる。又、駆
動用ＩＣと選択用ＩＣを発光素子の両側に配置するた
め、配線密度を低くすることができる。更に、共通電極
を選択するための選択用ＩＣを駆動用ＩＣと別のＩＣと
したことによって、選択用ＩＣの発熱によって駆動用Ｉ
Ｃに与える影響を防ぐことができるため、動作を安定さ
せることができる。
電極を選択する選択用ＩＣを複数設けたため、従来のよ
うに多数の長い配線を必要とせず、電流容量の不足によ
る電圧降下を防ぐことができる。よって、点灯する発光
部の数量に応じて各発光部の輝度差が大きくなることを
防ぐことができる。又、選択用ＩＣが共通電極に接続さ
れる出力端子を複数有することで、共通電極に流れる電
流を分散することができる。よって、発光部の位置によ
って輝度差が発生することを防ぐことができる。又、駆
動用ＩＣと選択用ＩＣを発光素子の両側に配置するた
め、配線密度を低くすることができる。更に、共通電極
を選択するための選択用ＩＣを駆動用ＩＣと別のＩＣと
したことによって、選択用ＩＣの発熱によって駆動用Ｉ
Ｃに与える影響を防ぐことができるため、動作を安定さ
せることができる。
【図１】本発明の光プリントヘッドの内部構成を示すブ
ロック図。
ロック図。
【図２】本発明の光プリントヘッド内に設けられた駆動
用ＩＣの内部構成を示すブロック図。
用ＩＣの内部構成を示すブロック図。
【図３】本発明の光プリントヘッド内に設けられた選択
用ＩＣの内部構成を示すブロック図。
用ＩＣの内部構成を示すブロック図。
【図４】本発明の光プリントヘッドの要部平面図。
【図５】本発明の光プリントヘッドの発光素子の要部平
面図。
面図。
【図６】第１の実施形態の光プリントヘッド内に設けら
れた駆動用ＩＣの内部構成を示すブロック回路図。
れた駆動用ＩＣの内部構成を示すブロック回路図。
【図７】第１の実施形態の光プリントヘッド内に設けら
れた選択制御信号発生回路の動作を示すタイミングチャ
ート。
れた選択制御信号発生回路の動作を示すタイミングチャ
ート。
【図８】第１の実施形態の光プリントヘッド内に設けら
れた選択制御信号発生回路の内部構成を示すブロック回
路図。
れた選択制御信号発生回路の内部構成を示すブロック回
路図。
【図９】第１の実施形態の光プリントヘッド内に設けら
れた選択用ＩＣの内部構成を示すブロック回路図。
れた選択用ＩＣの内部構成を示すブロック回路図。
【図１０】第１の実施形態の光プリントヘッドの動作を
示すタイミングチャート。
示すタイミングチャート。
【図１１】第２の実施形態の光プリントヘッド内に設け
られた駆動用ＩＣの内部構成を示すブロック回路図。
られた駆動用ＩＣの内部構成を示すブロック回路図。
【図１２】第２の実施形態の光プリントヘッド内に設け
られた選択制御信号発生回路の動作を示すタイミングチ
ャート。
られた選択制御信号発生回路の動作を示すタイミングチ
ャート。
【図１３】第２の実施形態の光プリントヘッド内に設け
られた選択制御信号発生回路の内部構成を示すブロック
回路図。
られた選択制御信号発生回路の内部構成を示すブロック
回路図。
【図１４】第２の実施形態の光プリントヘッド内に設け
られた選択用ＩＣの内部構成を示すブロック回路図。
られた選択用ＩＣの内部構成を示すブロック回路図。
【図１５】第２の実施形態の光プリントヘッドの動作を
示すタイミングチャート。
示すタイミングチャート。
【図１６】第３の実施形態の光プリントヘッド内に設け
られた駆動用ＩＣの内部構成を示すブロック回路図。
られた駆動用ＩＣの内部構成を示すブロック回路図。
【図１７】第３の実施形態の光プリントヘッド内に設け
られた選択制御信号発生回路の動作を示すタイミングチ
ャート。
られた選択制御信号発生回路の動作を示すタイミングチ
ャート。
【図１８】第３の実施形態の光プリントヘッド内に設け
られた選択制御信号発生回路の内部構成を示すブロック
回路図。
られた選択制御信号発生回路の内部構成を示すブロック
回路図。
【図１９】第３の実施形態の光プリントヘッド内に設け
られた選択用ＩＣの内部構成を示すブロック回路図。
られた選択用ＩＣの内部構成を示すブロック回路図。
【図２０】第３の実施形態の光プリントヘッドの動作を
示すタイミングチャート。
示すタイミングチャート。
【図２１】従来の光プリントヘッドの内部構成を示すブ
ロック図。
ロック図。
【図２２】従来の光プリントヘッドの発光素子周囲の要
部平面図。
部平面図。
【図２３】従来の光プリントヘッドの発光素子周囲の要
部平面図。
部平面図。
１ 駆動用ＩＣ
２ 選択用ＩＣ
３ ドライブ回路
４ データ信号記憶回路
５ 駆動回路
６ 電源供給回路
７ タイミング制御回路
１１ 選択回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2C162 AE21 AE28 AE47 AF13 AF59
AH03 AH05 AH79 AH82 FA04
FA17
Claims (8)
- 【請求項１】 ｎ個の発光部で構成される発光部群をｍ
群備え、基板上に１列に配列した時分割駆動用の発光素
子と、 前記発光部の第１電極に駆動電流を供給し、基板上に１
列に配列した駆動用ＩＣと、 前記発光部の第２電極に電源電位を供給し、基板上に１
列に配列した選択用ＩＣと、 を有し、 前記駆動用ＩＣと前記選択用ＩＣがそれぞれ、前記発光
素子を中心として対となるように載置され、 前記駆動用ＩＣが前記各発光部群毎に、前記各発光部群
のｎ個のデータ信号に応じた前記駆動電流を前記発光素
子に供給するとともに、前記選択用ＩＣが前記各発光部
群毎に前記電源電位を前記発光素子に供給することによ
って、時分割駆動を行うことを特徴とする光プリントヘ
ッド。 - 【請求項２】 前記発光素子と前記駆動用ＩＣと前記選
択用ＩＣとが、１対１対１の対応関係をもって一方向に
複数並んで配置されていることを特徴とする請求項１に
記載の光プリントヘッド。 - 【請求項３】 前記駆動用ＩＣによる前記各発光部群毎
の駆動電流の切り換え動作と、前記選択用ＩＣによる前
記各発光部群毎の前記電源電位の切り換え動作とが、同
一のタイミングに同期して行われることを特徴とする請
求項１又は請求項２に記載の光プリントヘッド。 - 【請求項４】 前記駆動用ＩＣが前記各発光部群毎の駆
動電流の切り換え動作を行うためのタイミングを決める
ための分割タイミング信号を生成するタイミング制御回
路を有し、 前記選択用ＩＣが前記各発光部群毎の電源電位の切り換
え動作を行うためのタイミングを決めるための分割タイ
ミング信号を生成するタイミング制御回路を有し、 前記駆動用ＩＣに設けられたタイミング制御回路と、前
記選択用ＩＣに設けられたタイミング回路とが、それぞ
れ、同一のタイミング信号から同一の分割タイミング信
号を生成することを特徴とする請求項３に記載の光プリ
ントヘッド。 - 【請求項５】 前記駆動用ＩＣが、 素子駆動用のｎ個の出力端子と、 外部より順次与えられる少なくともｎ×ｍ個のデータ信
号を記憶するデータ信号記憶回路と、 該データ信号記憶回路に記憶しているデータ信号をｍ回
に分割して取り出すデータ選択回路と、 該データ選択回路で取り出されたデータ信号に基づい
て、前記出力端子に駆動電流を出力するドライブ回路
と、 を有することを特徴とする請求項１〜請求項４のいずれ
かに記載の光プリントヘッド。 - 【請求項６】 前記駆動用ＩＣが、前記複数のデータ信
号に個々に対応して補正を行うための補正データを記憶
する補正データ記憶回路を有することを特徴とする請求
項５に記載の光プリントヘッド。 - 【請求項７】 前記選択用ＩＣが、 前記各発光部群毎にｘ個毎設けらたｘ×ｍ個の群選択用
端子と、 前記各発光部群毎に対応したｘ個の群選択用端子を選択
して、前記電源電位と電気的に接続するドライブ回路
と、 を有することを特徴とする請求項１〜請求項６のいずれ
かに記載の光プリントヘッド。 - 【請求項８】 前記選択用ＩＣの出力端子が、前記各発
光部群毎にｎ／ｍ個毎設けられ、その合計がｎ個である
ことを特徴とする請求項７に記載の光プリントヘッド。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259934A JP2003063068A (ja) | 2001-08-29 | 2001-08-29 | 光プリントヘッド |
| EP02760595A EP1422066A1 (en) | 2001-08-29 | 2002-08-08 | Optical print head |
| PCT/JP2002/008148 WO2003020525A1 (fr) | 2001-08-29 | 2002-08-08 | Tete d'impression optique |
| US10/486,357 US7136086B2 (en) | 2001-08-29 | 2003-08-08 | Optical print head |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001259934A JP2003063068A (ja) | 2001-08-29 | 2001-08-29 | 光プリントヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003063068A true JP2003063068A (ja) | 2003-03-05 |
Family
ID=19087215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001259934A Pending JP2003063068A (ja) | 2001-08-29 | 2001-08-29 | 光プリントヘッド |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7136086B2 (ja) |
| EP (1) | EP1422066A1 (ja) |
| JP (1) | JP2003063068A (ja) |
| WO (1) | WO2003020525A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP6253649B2 (ja) * | 2013-06-24 | 2017-12-27 | キヤノン株式会社 | 画像形成装置 |
Family Cites Families (4)
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|---|---|---|---|---|
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| JP2578849Y2 (ja) | 1992-12-04 | 1998-08-20 | 東陶機器株式会社 | 電解酸性水の製造装置 |
| JPH09277592A (ja) * | 1996-04-17 | 1997-10-28 | Oki Electric Ind Co Ltd | 発光ダイオードアレイチップおよびその駆動方法、ｌｅｄプリントヘッドおよびその駆動方法 |
| JP3357811B2 (ja) * | 1997-02-13 | 2002-12-16 | 三洋電機株式会社 | 駆動用ｉｃ及び光プリントヘッド |
-
2001
- 2001-08-29 JP JP2001259934A patent/JP2003063068A/ja active Pending
-
2002
- 2002-08-08 EP EP02760595A patent/EP1422066A1/en not_active Withdrawn
- 2002-08-08 WO PCT/JP2002/008148 patent/WO2003020525A1/ja not_active Application Discontinuation
-
2003
- 2003-08-08 US US10/486,357 patent/US7136086B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7136086B2 (en) | 2006-11-14 |
| WO2003020525A1 (fr) | 2003-03-13 |
| EP1422066A1 (en) | 2004-05-26 |
| US20040233270A1 (en) | 2004-11-25 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040412 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041019 |