JPS6028180B2 - 記録ヘツド - Google Patents

Description

【発明の詳細な説明】 本発明はファクシミリ、プリンタなどに用いられる記録
へッド‘こ関し、詳しくは、画信号分配回路を内蔵した
記録ヘッドに関するものである。

近年ファクシミリ装置などにおいては、走査の信頼性、
高速性、簡便性などの理由により、走査を固体電子的に
行なう固体走査方式が主流となっている。ファクシミリ
装置の記録系について言えば、記録法として静電記録や
感熱記録を用いている装置はほとんど団体走査方式を採
用している。以下、感熱記録を例にとって説明する。第
１図は従来の感熱記録における熱ヘッドとその走査駆動
回路を示す。

図において、１は熱ヘッド、ｌａは発熱抵抗体、ｌｂは
マトリックスダイオード、２はＭビットのシフトレジス
タ、３はラッチ回路、４はアンド回路、５は通電時間設
定回路、６は１／Ｍ分周器、７はＮビットシフトレジス
タ、８はＸ側ドライバ、９はＹ側ドライバで、又、ＣＬ
Ｋはクロック信号、ＦＩＸは画信号、ＰＨＳは同期信号
である。第１図の動作を簡単に説明すると次の通りであ
る。

シフトレジスタ２はクロツク信号ＣＬＫに同期して函信
号ＰＩＸを１ビットずつ読み込み、Ｍビットの画信号が
蓄積されると、それを１／Ｍ分周器６の出力に同期して
ラッチ回路３に並列に転送する。この時、通電時間設定
回路５は所定の時間だけアンド回路４を付勢するため、
その期間中、ラッチ回路３の画信号に応じてＭ個のドラ
イバ８が選択的にオンせしめられる。一方、シフトレジ
スタ７は１ラインの走査ごとに発生する同期信号ＰＨＳ
を読み込み、それを１／Ｍ分周器６の出力に同期して右
シフトせしめてＮ個のドライバ９を選択的にオンせしめ
る。従って、例えばＹ，のドライバ９がオンすると、そ
れに共通に接続されたＭ個の発熱抵抗体がドライバＸ．
・・・・・・ＸＭを介してラッチ回路３の画信号に応じ
て通電発熱せしめられる。以下同様にして、Ｍクロック
ごとにＹ２，Ｙ３．・・・・・ＹＮのドライバにそれぞ
れ共通に接続されたＭ個の発熱抵抗体が順次通電発熱せ
しめられる。第１図に示す如く、通常、熱ヘッド１はそ
の発熱抵抗ｌａがＭ個を１ブロックとするＭ×Ｎのマト
リックス構成となっており、Ｘ側ドライバよりＭビット
の画信号を一括印加するとともに、Ｙ側ドライバよりブ
ロックの位置選択を行う。これは熱へッドーと外部回路
の接続様子を少なくするためである。第２図は熱ヘッド
１の従来の具体的構成例であり、１川ま高抵抗基板、１
１はマトリックス配線部、１２はマトリックスダイオー
ドｌｂをＭ個集積したダイオードチップ、１３はＸ側入
力端子群、１４はＹ側入力端子群である。

ところで、この第２図の場合、熱ヘッド１はフィルムキ
ャリア等による多層のマトリックス配線部１１の配線処
理と、多数のダイオードチップ１２のボンディングを必
要とする。これらは共に手間のかかる工程であり、熱ヘ
ッドの価格を高くする要因の１つとなつている。第３図
はボンディングされたダイオードチップ１２を示してお
り、１５はボンディングされたＸ側の端子、１６はボン
ディングされたＹ側の端子、１７はＸ側リード、１８は
Ｙ側リードである。

マトリックスダイオードｌｂは発熱抵抗体ｌａと１対１
に接続する必要があり、例えば発熱抵抗体ｌａの配列密
度を８個／柳とし、１ブロックを３２個とすれば、端子
１５とり−ド１７の接続は１チップ当り８点／肋の密度
で３２ケ所接続する必要がある。従来、このようにダイ
オードチップの実装にかなりの手間がかかるにも関わら
ず、そのチップの内部回路は第３図に示したようにＭ個
のダイオードが集積されているだけであり、熱ヘッド１
を駆動するには、さらに第１図に示したような走査駆動
回路を必要とし、全体として高価なものとなっていた。

また、従来のこの種の熱ヘッドはマトリックス構成を変
更したいという要望（例えば一括印加するビット数を増
やすため）に対して、融通性がほとんど無い（マスク変
更を必要とする等のため）という欠点があった。本発明
はこれらの欠点を除去するために、従来のダイオードチ
ップに相当する集積回路中に走査駆動回路を内蔵して、
マトリックス配線をなくしたもので、以下図面について
詳細に説明する。

第４図は本発明の基本的な構成を示したものであって、
１９は画信号分配用集積回路のチップ、２０は画信号入
力端子、２１はクロック信号入力端子、２２は同期信号
入力端子、２３は１／Ｍ分周信号入力端子、２４は通電
時間設定信号入力端子、２５は集積回路１９の電源供給
端子、２６はアース端子、２７は記録電圧の供給端子、
２８はコネクタである。集積回路１９はＮチップあり、
画信号に応じて１チップ当りＭ個の発熱抵抗体ｌａの選
択を行ない、所定の時間だけ発熱抵抗体ｌａに通電する
。第４図より明らかなように、この記録ヘッドは代２図
の１１のようなマトリックス配線がなく、外部回路も第
１図に比べて非常に簡単なものですむ。一方、集積回路
１９の内部回路は多少複雑になるが、チップの実装法は
第３図のマトリックスダイオードの場合とほぼ同じであ
り、走査駆動回路を内蔵する分だけ記録部小形化の点で
有利である。なお、端子２０〜２７は一例であり、集積
回路１９の内部回路に応じて設定される。次に集積回路
１９の内部回路について具体的に説明する。

第５図は集積回路１９の内部回路の一実施例を示す。

図において、２９〜３２は画信号分配回路を構成するも
ので、２９はＭビットシフトレジスタ、３０，３１はア
ンド回路、３２はＤ形フリツプフロツプである。３３は
シフトレジスタ２９の出力を制御するゲート回路（アン
ド回路）、３４はＭ個のドライバ回路である。

また３５〜４川ま各種制御信号の入出力端子で、３５は
画信号ＰＩＸの入力端子、３６はクロック信号ＣＩＫの
入力端子、３７は同期信号ＰＨＳの入力端子、３８は次
段集積回路１ ９に供給する同期信号ＰＨＳの出力端子
、３９はクロック信号ＣＬＫを１／Ｍ分周した信号ＭＣ
ＬＫの入力端子、４０は通電時間を設定するタイミング
信号Ｔの入力端子であり、４１は２９〜３３の論理回路
用電源電圧Ｖｃｃの入力端子、４２はアース端子である
。端子３５〜４２の内、様子３７〜３８以外はチップ間
で共通接続される。第５図の動作を説明するためのタイ
ミングチャートを第６図に示す。

入力端子３５の画信号ＰＩＸは端子３７に印加される同
期信号ＰＨＳがハィレべル（以下日と略す）になった時
、端子３６のクロツクＣＬＫ（Ｓ，）に同期してシフト
レジスタ２９に読み込まれる。Ｍビットの画信号の転送
が終了すると、同期信号ＰＨＳはローレベル（以下Ｌと
略す）になるため、クロツク信号の供給は停止し、シフ
トレジスタ２９は蓄積したＭビットの画信号をホールド
する。この時、Ｄ形フリップフロツブ３２は端子３９に
印加される１／Ｍ分周クロツクの信号ＭＣＬＫに同期し
て信号Ｓ２を出力する。この信号Ｓ２は同期信号として
端子３８より次段の集積回路に供給される。又、この信
号Ｓ２によりアンド回路３１が付勢されるため、端子４
０の連続するタイミング信号Ｔがゲート回路３３に供給
され、その結果、シフトレジスタ２９に蓄積された画信
号が各ドライバ３４に所定の時間（タイミング信号Ｔの
パルス幅）だけ一斉に供給され、各ドライバ３４を画信
号に応じてオソ（黒信号の時）させる。このように画信
号ＰＩＸに応じてＭ個のドライバ３４を選択的にオンさ
せることにより、対応するＭ個の発熱抵抗を通電発熱さ
せられる。またチップ（集積回路１９）の選択は、同期
信号ＰＨＳをチップ間で順次転送することにより実現す
るので、多数のチップ選択端子を記録ヘッド上に設置す
る必要がない。第７図は集積回路１９の第２の実施例を
示す。

図において、４４はＭビットのラツチ回路、４５はＲ−
Ｓフリツプフロツプ、４６，４７はアンド回路、４８は
オア回路、４９はラツチ信号ＬＴＣ入力端子、５０は次
段への画信号ＰＩＸの出力端子、５１は黒画素数カウン
ト信号ＢＰＣの入力端子であり、その他は第５図と同じ
である。この集積回路はラッチ回路４４を内蔵しており
、シフトレジスタ２９の転送動作と記録のタイミングを
比較的自由に設定できる利点がある。すなわち、画信号
ＰＩＸの入力端子３５はチップ間で共通接続されておら
ず、シフトレジスタ２９はＮ個のチップ間で直列接続さ
れるので、記録ヘッド全体から見れば、Ｍ×Ｎビットの
シフトレジスタとラツチ回路を内蔵していることになる
。従って１走査線分の画信号（Ｍ×Ｎビット）がＮ個（
Ｎチップ）のシフトレジスタ２９に蓄積された瞬間、前
記Ｍ×Ｎビットの函信号をＮ個のラッチ４４に転送し、
次の走査線の画信号をシフトレジスタ２９が読み込んで
いる間、ラツチ回路４４は任意のタイミングで記録パル
スをドライバ３４に出力できる。第８図に第７図のタイ
ミングチャートを示す。同図において、画信号ＰＩＸ（
図示せず）は様子４９のラッチ信号ＬＴｑこよりラツチ
回路４４に転送され、以後次のラッチ信号ＬＴＣが入力
されるまでの間に、シフトレジスタ２９は画信号の次段
への転送を行ない、ラツチ回路４４は蓄積した画信号を
図に示すタイミングで記録パルスをドライバ３４に印加
する。なお、第７図の場合、１回に並列印加する画信号
のビット数はＭビットの任意倍数に設定できる。すなわ
ち、一括印加のビット数がＭ・Ｌビットとするには、第
８図の信号ＭＣＬＫをクロツクＣＬＫの１／Ｍ・Ｌ分周
信号とし、Ｌ個のチップの端子３７を共通接続すればよ
い。特に全チップの端子３７を共通接続した場合は１ラ
イン分の函信号を一括に並列印加することが可能となる
。ところで、第７図の４５〜４８に示した回路は白ブロ
ックスキップのためのものである。

すなわち、アンド回路４６は端子５１に入力されるラツ
チ直前のクロックＣＬＫのＭ周期に相当するパルス幅を
有する信号ＢＰＣ（第８図）が入力されている期間にシ
フトレジスタ２９はラッチ４３に転送すべき画信号Ｍビ
ットを読み込む）だけ、画信号をフリツプフロツプ４５
に入力する。この時１ビットでも黒信号（この場合Ｈレ
ベル）が存在するとフリツプフロツプ４５はセット（Ｑ
端子がＨレベル）され、ラツチ回路４４に転送すべき画
信号Ｍビット中に黒信号が存在することを示し、この時
はアンド回路４７ａを介して通常の記録動作を行なう。
逆にラツチ回路４４に転送すべき画信号が全て白信号（
Ｌレベル）の場合はアンド回路４７ｂを介して、端子３
７に入力されるチップ選択の同期信号ＰＨＳを遅延しな
いで（Ｄ形フリップフロツプ３２を介さないで）、即座
に次段のチップ（集積回路）に転送する。この方法はＭ
ビット単位の一括駆動に通しており、図示しないバッフ
ァメモリからの画信号１ライン分（Ｍ・Ｎビット）を高
速度でシフトレジスタ２９に転送することにより高速記
録が可能となる。第９図は集積回路１９の第３の実施例
を示す。

図において、５２，５３はプリセット（ＰＳ）端子付Ｄ
形フリツブフロツプ、５４，５５はィンバータ、５６は
モード指定信号ＭＤの入力端子、５７はアンド回路で、
その他は第５図と同じである。この動作のタイミングチ
ャートを第１０図に示す。チップ１９のシフトレジスタ
はＮ個のチップ間で端子３８により直列接続されており
、同期信号ＰＨＳＩビット（１クロック周期）を順次転
送する役目をしている。

この時、端子３６から到来する画信号ＰＩＸはアンド回
路５７を介して順次Ｄ形フリツプフロツプ５２をプリセ
ツトしてゆく。プリセツトされた画信号により、アンド
回路３３を介して所定のパルス幅信号Ｓ３が選択的にド
ライバ３４に印加される。なおＤ形フリツプフロツブ５
２のＤ端子はアースレベル（Ｌレベル）なので、インバ
ータ５５により記録のタイミング信号Ｓ３の立下りで該
Ｄ形フリツプフロップ５２はリセツトされる。すなわち
、画信号ＰＩＸをプリセツトした後、１度その内容をド
ライバ３４に印加したＤ形フリップフロップ５２は、再
びタイミング信号Ｓ３が印加されても、ドライバ３４を
オンさせることはない。プリセット付Ｄ形フリツプフロ
ツプ５３はこのチップの動作モードを指定するためのも
のである。すなわち、端子５６に入力される信号ＭＤが
Ｌ（アース）レベルに固定された場合、Ｄ形フリップフ
。ップ５３の出力（Ｑ）は第６図の信号Ｓ２にような信
号となり、Ｍ個のＤ形フリツプフロツプ５２に画信号Ｍ
ビットがプリセツトされた後、端子４０の入力されるタ
イミング信号（第６図の信号Ｔ）のパルス幅と等しいパ
ルス幅の信号がＭビット並列にドライバ３４に印加され
る。この場合の動作は第５図の回路と全く同じになる。
一方、端子５６に入力される信号ＭＤをＨレベルに固定
した場合、Ｄ形フリップフロップ５３の出力Ｑは常にＨ
レベルとなり、端子４１に入力されるタイミング信号Ｔ
はそのままＡＮＤ回路３３に供給される。このことは白
スキップによる高速記録が可能であることを意味する。
第１１図は第９図に示した集積回路を搭載した記録ヘッ
ドを用いて白スキップを行なう時の実施列で、５７は第
９図の集積回路１９を搭載した記録ヘッド、５８は同期
信号ＰＨＳの発生回路、５９はバッファメモリユニット
、６０はクロツク信号ＣＬＫの発生回路、６１はカウン
タ、６２は通電時間設定回路、６３はアンド回路、６４
はオア回路、６５はインバータ、６６は端子５６（第９
図）の共通リード端子、６７な最終段のチップの端子３
８と接続された端子である。

これの動作を説明するためのタイミングチャートを第１
２図に示す。バッファ５９に蓄積された画信号Ｓ６はク
ロックＣＬＫに同期し信号Ｓ７として高速に読み出され
て端子２０（第９図の３５に接続）に入力する。

この画信号Ｓ７は信号ＰＨＳにより指定された所定の○
形フリツプフロップ５２を順次プリセツトしてゆく。こ
の時、カウンタ６１は画信号Ｓ７の黒信号ビット数をモ
ニタしており、黒信号ビット数がＫビットになった時、
バッファ５９からの画信号Ｓ７の読み出しを停止すると
ともに、端子２１（第９図の３６に接続）へのクロツク
信号ＣＬＫの供給を停止する。これと同期して通電時間
設定回路６２は所定のタイミング信号Ｔを発生して、プ
リセットされたフリップフロップ５２により選択されて
いるＫ個のドライバ３４をタイミング信号のパルス幅に
等しい期間オンさせて、黒信号Ｋビットを記録する。記
録終了後は再びバッファから画信号を読み出す。ところ
で、このように適当なタイミングでクロックＣＬＫの供
給を停止した場合、記録ヘッド５７中のいづれか１つの
集積回路１９のシフトレジスタ２９中に同期信号ＰＨＳ
が停止することになり、その集積回路に対応するドライ
バ３４は分割して駆動する必要がある。しかし、信号Ｐ
ＨＳによりまだブリセットされないフリツプフロップ５
２の出力ＱはＬレベルであることと、既にプリセットさ
れたフリッブフロツプ５２は記録終了後は自動的にＬレ
ベルになることを考慮すると、タイミング信号ＴがＭ個
のゲート回路３２に同時印加されるにもかかわらず、複
数回のタイミング信号Ｔの印加により同一チップ内のＭ
個のドライバ３４を分割駆動できることが理解される。
このような駆動法は白部分を高速スキップできる点と一
定数の黒信号を発熱抵抗体ｌａに並列印加するので、電
源電流がほぼ一定となり、電源設計が楽になるという点
で有利である。第１３図は集積回路１９をヘッド基板１
１に装着する具体的な例である。

第４図に示した様な装着法は、基本的には可能であるが
、発熱抵抗体ｌａと集積回路１９の端子群４３の接続点
のピッチは少しでも広い方が望ましい。そのため、第１
３図では図に示す如く集積回路１９を発熱抵抗体Ｉａの
列に対して斜めに装着している。例えば抵抗体ｌａの列
に対して４５ｏの角度で装着した場合、端子４３のピッ
チは抵抗体ｌａの配列ピッチの約ノ２倍に広げられる。
なお、第１３図の端子４３以外の端子間の接続は第９図
に示したチップ１９を例にとっているが、第５図や第７
図のチップに対しても適用できることは言うまでもない
。以上説明したように、本発明の記録ヘッドは従来の記
録ヘッドと同等もしくはそれ以下の製造工程で、面信号
分配回路を内蔵させることができるので、外付け回路の
点数が少ない分だけ、小形で安価なファクシミリ装置、
プリンタなどを実現できる利点がある。またマトリック
ス配線を無くしたので、その分だけ製造コストを安くで
きるとともに、駆動法に関する融通性に豊んでいる。例
えば記録ヘッドの構成を変えないで、外部より入力させ
る信号を適当に処理することにより、一括印加のブロッ
ク数を変えたり、白スキップを行なったりすること等が
可能である。

【図面の簡単な説明】

第１図は従来の感熱記録の駆動法を説明するブロック図
、第２図は従釆の熱ヘッドの構成図、第３図は第２図に
おけるダイオードチップ１２の内部回路図、第４図は本
発明の記録ヘッドの基本構成図、第５図は第４図におけ
る集積回路１９の一実施例を示す図、第６図は第５図の
動作を説明するタイミングチャート図、第７図は集積回
路１９の他の実施例を示す図、第８図は第７図の動作を
説明するタイミングチャート図、第９図は集積回賂１９
の更に他の実施例を示す図、第１０図は第９図の動作を
説明するタイミングチャート図、第１１図は本発明の応
用例の白スキップ回路を示す図、第１２図は第１１図の
動作を説明するタイミングチャート図、第１３図は本発
明による集積回路の装着法の一実施例を示す図である。 １，５７・・・熱ヘッド、ｌａ・・・発熱抵抗体、ｌｂ
…マトリックスダイオード、２，７…シフトレジスタ、
３・・・ラツチ、４・・・アンド回路、５，６２・・・
通電時間設定回路、６・・・１／Ｍ分周器、８，９・・
・ドライバ、１０・・・高抵抗基板、１１・・・マトリ
ックス配線部、１２・・・ダイオードチップ、１３，１
４・・・入力端子群、１５，１６・・・端子、１７，１
８・・・リード、１９・・・画信号分配用集積回路、２
０〜２７・・・入力端子、２８・・・コネクタ、２９・
・・シフトレジスタ、３０，３１，４６，４７，６３…
アンド回路、３２，４５，５２，５３・・・フリップフ
ロップ、３３・・・ゲート回路、３４・・・ドライバ、
３５〜４３，４９〜５１，５６，６６，６７…入出力端
子、４４…ラツチ、４８，６４…オア回路、５４，５５
，６５・・・ィンバー夕、５８・・・同期信号発生回路
、５９・・・バッファメモリ、６０・・・クロック発生
回路、３１・・・カゥンタ。第２図 第９図 第１図 第３図 第５図 第４図 第６図 第７図 第８図 第１０図 第１１図 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 １ Ｍ×Ｎ個の記録素子、及び、クロツク信号に同期し
   てＭビツトの画信号を分配する画信号分配回路と該分配
   回路の並列出力タイミングをタイミング信号に同期して
   制御するＭ個のゲート回路と各ゲート回路の出力により
   動作するＭ個のドライバ回路とを含む集積回路をＮ個具
   備し、１個の集積回路をＭ個の記録素子に割当て、各集
   積回路のＭ本のドライバ回路出力端子とＭ個の記録素子
   を１対１に接続し、Ｍ×Ｎ個の記録素子を選択的に駆動
   することを特徴とする記録ヘツド。 ２ 前記各集積回路は画信号中の白信号に割り当てられ
   ている時間を抑圧する白スキツプ機能を有していること
   を特徴とする特許請求の範囲第１項記載の記録ヘツド。