JP3148359B2 - ドットデータ用駆動回路 - Google Patents
ドットデータ用駆動回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、サーマルプリントヘ
ッドやＬＥＤプリントヘッドを駆動するドットデータ用
駆動回路に関し、特に、ドライバー部の面積が小さく、
且つ低価格である駆動用ＩＣに関する。
ッドやＬＥＤプリントヘッドを駆動するドットデータ用
駆動回路に関し、特に、ドライバー部の面積が小さく、
且つ低価格である駆動用ＩＣに関する。
【０００２】
【従来の技術】サーマルプリントヘッド用の駆動ＩＣ
は、従来、例えば図３のような構成であった。すなわ
ち、図３の回路は、典型的なサーマルヘッド用駆動ＩＣ
の回路図の一部（４ビット分）を示したものであり、発
熱抵抗体１１……１１を駆動するＡＮＤゲート１２……
１２と、発熱抵抗体１１に出力するべきドットデータを
一時保存するラッチ回路１３と、外部回路からの直列デ
ータを受けてこれを記憶するシフトレジスタ１４とで構
成されている。この駆動ＩＣには、ラッチ回路１３のデ
ータを発熱抵抗体１１に出力する為のストローブ信号を
加えるＳＴＢ端子と、シフトレジスタ１４の各データを
ラッチ回路１３に一時保存させる為のラッチ信号を加え
るＬＡ端子と、シフトレジスタ１４に対して直列データ
を供給する為のＤＩ端子と、シフトレジスタ１４に対し
てクロックパルスを供給する為のＣＬＫ端子と、電源端
子ＶDDと、グランド端子ＧＮＤとが備えられている。
は、従来、例えば図３のような構成であった。すなわ
ち、図３の回路は、典型的なサーマルヘッド用駆動ＩＣ
の回路図の一部（４ビット分）を示したものであり、発
熱抵抗体１１……１１を駆動するＡＮＤゲート１２……
１２と、発熱抵抗体１１に出力するべきドットデータを
一時保存するラッチ回路１３と、外部回路からの直列デ
ータを受けてこれを記憶するシフトレジスタ１４とで構
成されている。この駆動ＩＣには、ラッチ回路１３のデ
ータを発熱抵抗体１１に出力する為のストローブ信号を
加えるＳＴＢ端子と、シフトレジスタ１４の各データを
ラッチ回路１３に一時保存させる為のラッチ信号を加え
るＬＡ端子と、シフトレジスタ１４に対して直列データ
を供給する為のＤＩ端子と、シフトレジスタ１４に対し
てクロックパルスを供給する為のＣＬＫ端子と、電源端
子ＶDDと、グランド端子ＧＮＤとが備えられている。
【０００３】上記の回路において、ＤＩ端子に供給され
た直列ビットデータは、クロックパルスに同期してシフ
トレジスタ１４に記憶されて並列ビットデータに変換さ
れる。この並列ビットデータは、ＬＡ端子へのラッチ信
号に同期してラッチ回路１３に一時保存される。そし
て、ＳＴＢ端子へのストローブ信号がＨレベルとなれ
ば、ラッチ回路１３のデータが発熱抵抗体１１……１１
に出力され、このデータに対応したドット模様が印字処
理される。
た直列ビットデータは、クロックパルスに同期してシフ
トレジスタ１４に記憶されて並列ビットデータに変換さ
れる。この並列ビットデータは、ＬＡ端子へのラッチ信
号に同期してラッチ回路１３に一時保存される。そし
て、ＳＴＢ端子へのストローブ信号がＨレベルとなれ
ば、ラッチ回路１３のデータが発熱抵抗体１１……１１
に出力され、このデータに対応したドット模様が印字処
理される。
【０００４】ところで、図３に示す従来の駆動ＩＣは、
発熱抵抗体１１……１１へのデータ数とドライバー部の
駆動素子（ＡＮＤゲート１２）の数とが一対一に対応し
ており、その為に、ストローブ分割や印字周期について
の制約が少なく、種々の条件に対応してフレキシブルな
使用ができるという特徴がある。つまり、必要があれ
ば、全ての発熱抵抗体を一挙に通電することもできるの
であり、例えば、Ａ４サイズのサーマルプリントヘッド
には１７２８ドットの発熱抵抗体が備えられているが、
これを同時に発熱させることもできるという特徴があ
る。
発熱抵抗体１１……１１へのデータ数とドライバー部の
駆動素子（ＡＮＤゲート１２）の数とが一対一に対応し
ており、その為に、ストローブ分割や印字周期について
の制約が少なく、種々の条件に対応してフレキシブルな
使用ができるという特徴がある。つまり、必要があれ
ば、全ての発熱抵抗体を一挙に通電することもできるの
であり、例えば、Ａ４サイズのサーマルプリントヘッド
には１７２８ドットの発熱抵抗体が備えられているが、
これを同時に発熱させることもできるという特徴があ
る。
【０００５】
【発明が解決しようとする課題】しかし、実際の動作に
おいては、電流容量や発熱量などの関係から発熱抵抗体
を全て同時に通電することはなく、ストローブ信号を用
いて、発熱抵抗体を２分割もしくは４分割して印字動作
をさせるのが通例である。その為、従来の駆動ＩＣのド
ライバー部には、動作していない駆動用素子（ＡＮＤゲ
ート）が常に存在することになり、ドライバー部の効率
が悪いという問題点がある。また、動作していない駆動
用素子の分だけ占有面積に無駄があり、価格も高くなる
という問題点もある。
おいては、電流容量や発熱量などの関係から発熱抵抗体
を全て同時に通電することはなく、ストローブ信号を用
いて、発熱抵抗体を２分割もしくは４分割して印字動作
をさせるのが通例である。その為、従来の駆動ＩＣのド
ライバー部には、動作していない駆動用素子（ＡＮＤゲ
ート）が常に存在することになり、ドライバー部の効率
が悪いという問題点がある。また、動作していない駆動
用素子の分だけ占有面積に無駄があり、価格も高くなる
という問題点もある。
【０００６】この発明は、この問題点に着目してなされ
たものであって、ドライバー部の効率を上げ、駆動ＩＣ
の占有面積を小さく抑えることによって駆動ＩＣの低価
格化を図ることを目的とする。
たものであって、ドライバー部の効率を上げ、駆動ＩＣ
の占有面積を小さく抑えることによって駆動ＩＣの低価
格化を図ることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成する
為、この発明に係るドットデータ用駆動回路装置は、
（１）２ｎ個の記憶素子が直列に記憶されてなり、外部
回路より２ｎビット分の直列のドットデータを受けてこ
れを記憶するシフトレジスタと、（２）このシフトレジ
スタの各記憶素子の出力を受けて奇数番目のビットのデ
ータ群と偶数番目のｎビットのデータ群とに２分し、２
分された奇数番目のｎビットのデータ群と、偶数番目の
ｎビットのデータ群とを時間順次に切り換えて出力する
選択回路と、（３）ｎ個の記憶素子からなり、前記選択
回路のｎビットの出力データを受け、相隣る奇数番目と
偶数番目データを同じ記憶素子に時間順次に切り換えて
一時保存するラッチ回路と、（４）このラッチ回路の保
存データを受け、これをストローブ信号に同期して出力
するｎ個の出力回路とを特徴的に備えている。
為、この発明に係るドットデータ用駆動回路装置は、
（１）２ｎ個の記憶素子が直列に記憶されてなり、外部
回路より２ｎビット分の直列のドットデータを受けてこ
れを記憶するシフトレジスタと、（２）このシフトレジ
スタの各記憶素子の出力を受けて奇数番目のビットのデ
ータ群と偶数番目のｎビットのデータ群とに２分し、２
分された奇数番目のｎビットのデータ群と、偶数番目の
ｎビットのデータ群とを時間順次に切り換えて出力する
選択回路と、（３）ｎ個の記憶素子からなり、前記選択
回路のｎビットの出力データを受け、相隣る奇数番目と
偶数番目データを同じ記憶素子に時間順次に切り換えて
一時保存するラッチ回路と、（４）このラッチ回路の保
存データを受け、これをストローブ信号に同期して出力
するｎ個の出力回路とを特徴的に備えている。
【０００８】
【作用】（１）シフトレジスタは、外部回路より２ｎビ
ット分の直列のドットデータを受けてこれを記憶する。（２） 選択回路は、このシフトレジスタの各記憶素子の
出力より記憶データを受けて奇数番目のｎビットのデー
タ群と偶数番目のｎビットのデータ群とに２分し、２分
された奇数番目のｎビットのデータ群と偶数番目のｎビ
ットのデータ群のうち、先ず第１の時間に奇数番目のデ
ータ群を、次の第２の時間に偶数番目のデータ群を出力
する。
ット分の直列のドットデータを受けてこれを記憶する。（２） 選択回路は、このシフトレジスタの各記憶素子の
出力より記憶データを受けて奇数番目のｎビットのデー
タ群と偶数番目のｎビットのデータ群とに２分し、２分
された奇数番目のｎビットのデータ群と偶数番目のｎビ
ットのデータ群のうち、先ず第１の時間に奇数番目のデ
ータ群を、次の第２の時間に偶数番目のデータ群を出力
する。
【０００９】（３）ラッチ回路は、この選択回路からの
奇数番目のｎビットの出力データを受けてこれを一時保
存し、さらに次の偶数番目のｎビットの出力データを受
けて、これを一時保存する。（４）ｎ個の 出力回路は、このラッチ回路の各保存デー
タを受け、これをストローブ信号に同期して出力する。
なお、この出力回路は、例えば発熱抵抗体と接続されて
いる。この発明に係るドットデータ用駆動回路装置は、
外部回路である制御回路に接続されて使用され、制御回
路からはストローブ信号や切換信号などが供給される。
いま、出力回路がｎ個の発熱抵抗体を駆動している場合
について、記憶回路に記憶されている２ｎビットのドッ
トデータが、発熱抵抗体に供給され終わるまでの動作の
一例を説明する。
奇数番目のｎビットの出力データを受けてこれを一時保
存し、さらに次の偶数番目のｎビットの出力データを受
けて、これを一時保存する。（４）ｎ個の 出力回路は、このラッチ回路の各保存デー
タを受け、これをストローブ信号に同期して出力する。
なお、この出力回路は、例えば発熱抵抗体と接続されて
いる。この発明に係るドットデータ用駆動回路装置は、
外部回路である制御回路に接続されて使用され、制御回
路からはストローブ信号や切換信号などが供給される。
いま、出力回路がｎ個の発熱抵抗体を駆動している場合
について、記憶回路に記憶されている２ｎビットのドッ
トデータが、発熱抵抗体に供給され終わるまでの動作の
一例を説明する。
【００１０】制御回路は、先ず、切換信号のレベルを第
１のレベルにして、記憶回路の２ｎビットデータ中の第
１群の例えば奇数番目のｎビットデータをラッチ回路に
一時保存させ、その後、ストローブ信号を出力して第１
回目の印字動作を行わせる。次に、制御回路は、発熱抵
抗体の位置を記録用紙に対して１ドット分だけ移動させ
る。そして、切換信号を第２のレベルにして、残りの例
えば奇数番目のｎビットデータをラッチ回路に保存さ
せ、その後、ストローブ信号を出力して第２回目の印字
動作を行わせる。以上の処理によって、２ｎビット分の
ドットデータの印字処理が終わるので、次は、新たな別
の２ｎビット分のドットデータの記憶回路に供給して、
上記と同じ処理を繰り返す。
１のレベルにして、記憶回路の２ｎビットデータ中の第
１群の例えば奇数番目のｎビットデータをラッチ回路に
一時保存させ、その後、ストローブ信号を出力して第１
回目の印字動作を行わせる。次に、制御回路は、発熱抵
抗体の位置を記録用紙に対して１ドット分だけ移動させ
る。そして、切換信号を第２のレベルにして、残りの例
えば奇数番目のｎビットデータをラッチ回路に保存さ
せ、その後、ストローブ信号を出力して第２回目の印字
動作を行わせる。以上の処理によって、２ｎビット分の
ドットデータの印字処理が終わるので、次は、新たな別
の２ｎビット分のドットデータの記憶回路に供給して、
上記と同じ処理を繰り返す。
【００１１】以上の動作から明らかなように、このドッ
トデータ用駆動回路装置によれば、出力回路（ドライバ
ー部）の駆動用素子は、１回の印字動作で動作する素子
数だけ備えておれば足りることになる。従って、従来装
置より駆動用素子が少ない分だけ占有面積が小さくする
ことができ、価格も低く抑えることができる。
トデータ用駆動回路装置によれば、出力回路（ドライバ
ー部）の駆動用素子は、１回の印字動作で動作する素子
数だけ備えておれば足りることになる。従って、従来装
置より駆動用素子が少ない分だけ占有面積が小さくする
ことができ、価格も低く抑えることができる。
【００１２】
【実施例】以下、実施例に基づいて、この発明を更に詳
細に説明する。図１は、この発明の一実施例であるドッ
トデータ用駆動回路を備えるサーマルプリントヘッドの
回路図を図示したものである。このサーマルプリントヘ
ッドは、ｎ個の発熱抵抗体１……１と、発熱抵抗体の駆
動素子たるｎ個のＡＮＤゲート２……２と、各ＡＮＤゲ
ート２に対してドットデータを供給するラッチ回路３
と、２ｎビットのデータを受け、このうちのｎビットデ
ータのみを選択して出力する選択回路４と、外部回路か
ら２ｎビットの直列データを受けてこれを記憶するシフ
トレジスタ５とで構成されている。このサーマルプリン
トヘッドは、図示しない制御回路によって制御されてお
り、制御回路とサーマルプリントヘッドとは、端子ＳＴ
Ｂ，端子Ａ，端子Ｂ，端子ＣＬＫ，端子ＤＩなどを介し
て接続されている。なお、このドットデータ用駆動回路
は、いわゆるセンタータイプ及びシャトルタイプのサー
マルヘッドに使用される。
細に説明する。図１は、この発明の一実施例であるドッ
トデータ用駆動回路を備えるサーマルプリントヘッドの
回路図を図示したものである。このサーマルプリントヘ
ッドは、ｎ個の発熱抵抗体１……１と、発熱抵抗体の駆
動素子たるｎ個のＡＮＤゲート２……２と、各ＡＮＤゲ
ート２に対してドットデータを供給するラッチ回路３
と、２ｎビットのデータを受け、このうちのｎビットデ
ータのみを選択して出力する選択回路４と、外部回路か
ら２ｎビットの直列データを受けてこれを記憶するシフ
トレジスタ５とで構成されている。このサーマルプリン
トヘッドは、図示しない制御回路によって制御されてお
り、制御回路とサーマルプリントヘッドとは、端子ＳＴ
Ｂ，端子Ａ，端子Ｂ，端子ＣＬＫ，端子ＤＩなどを介し
て接続されている。なお、このドットデータ用駆動回路
は、いわゆるセンタータイプ及びシャトルタイプのサー
マルヘッドに使用される。
【００１３】ラッチ回路３は、ｎ個の記憶素子ＬＡ1 …
ＬＡ4 …で構成されており、ラッチ回路３のｎビットデ
ータは、端子ＳＴＢにストローブ信号が供給されるタイ
ミングで発熱抵抗体１……１に出力される。シフトレジ
スタ５は、２ｎ個の記憶素子ＦＦ1 …ＦＦ8 …で構成さ
れており、端子ＤＩに供給される直列ビットデータが、
端子ＣＬＫに供給されるクロック信号に同期して記憶さ
れる。
ＬＡ4 …で構成されており、ラッチ回路３のｎビットデ
ータは、端子ＳＴＢにストローブ信号が供給されるタイ
ミングで発熱抵抗体１……１に出力される。シフトレジ
スタ５は、２ｎ個の記憶素子ＦＦ1 …ＦＦ8 …で構成さ
れており、端子ＤＩに供給される直列ビットデータが、
端子ＣＬＫに供給されるクロック信号に同期して記憶さ
れる。
【００１４】選択回路４は、２ｎ個のＡＮＤゲート６…
…６などで構成されており、制御回路から供給される端
子Ａ，Ｂの切換信号のレベルに応じて、シフトレジスタ
５の偶数或いは奇数番目の記憶素子ＦＦi のｎビットデ
ータを出力する。具体的には、端子ＡにＨレベル、端子
ＢにＬレベルの切換信号が供給されると、奇数番目の記
憶素子ＦＦ1 ，ＦＦ3 …ＦＦ7 …のデータがラッチ回路
３の記憶素子ＬＡ1 …ＬＡ4 …に記憶され、逆に、端子
ＡにＬレベル、端子ＢにＨレベルの切換信号が供給され
ると、偶数番目の記憶素子ＦＦ2 ，ＦＦ4 …ＦＦ8 …の
データがラッチ回路３の記憶素子ＬＡ1 …ＬＡ4 …に記
憶される。尚、ラッチ回路３の各記憶素子ＬＡi には２
つのＡＮＤゲートの出力が供給されているが、この２つ
の出力は、適宜な回路によって論理ＯＲの処理がされ、
ラッチ回路３の各記憶素子ＬＡiに記憶される。
…６などで構成されており、制御回路から供給される端
子Ａ，Ｂの切換信号のレベルに応じて、シフトレジスタ
５の偶数或いは奇数番目の記憶素子ＦＦi のｎビットデ
ータを出力する。具体的には、端子ＡにＨレベル、端子
ＢにＬレベルの切換信号が供給されると、奇数番目の記
憶素子ＦＦ1 ，ＦＦ3 …ＦＦ7 …のデータがラッチ回路
３の記憶素子ＬＡ1 …ＬＡ4 …に記憶され、逆に、端子
ＡにＬレベル、端子ＢにＨレベルの切換信号が供給され
ると、偶数番目の記憶素子ＦＦ2 ，ＦＦ4 …ＦＦ8 …の
データがラッチ回路３の記憶素子ＬＡ1 …ＬＡ4 …に記
憶される。尚、ラッチ回路３の各記憶素子ＬＡi には２
つのＡＮＤゲートの出力が供給されているが、この２つ
の出力は、適宜な回路によって論理ＯＲの処理がされ、
ラッチ回路３の各記憶素子ＬＡiに記憶される。
【００１５】以下、図１に示すサーマルプリントヘッド
の動作を説明する。図示しない制御回路は、２ｎビット
の直列データを端子ＤＩに供給すると共に、端子ＣＬＫ
にクロックパルスを供給する。すると、シフトレジスタ
５は、このクロックパルスに同期して、直列データを時
間順次に取り込み、これを２ｎビットの並列データとし
て記憶する。
の動作を説明する。図示しない制御回路は、２ｎビット
の直列データを端子ＤＩに供給すると共に、端子ＣＬＫ
にクロックパルスを供給する。すると、シフトレジスタ
５は、このクロックパルスに同期して、直列データを時
間順次に取り込み、これを２ｎビットの並列データとし
て記憶する。
【００１６】次に、制御回路は、端子ＡにＨレベル、端
子ＢにＬレベルの切換信号を供給して、シフトレジスタ
５の奇数番目の記憶素子ＦＦ1 ，ＦＦ3 …ＦＦ7 …のｎ
ビットデータをラッチ回路３に記憶させる。そして、端
子ＳＴＢにストローブ信号を供給して、ラッチ回路３の
ｎビットデータを発熱抵抗体１……１に出力させて印字
動作を行う。
子ＢにＬレベルの切換信号を供給して、シフトレジスタ
５の奇数番目の記憶素子ＦＦ1 ，ＦＦ3 …ＦＦ7 …のｎ
ビットデータをラッチ回路３に記憶させる。そして、端
子ＳＴＢにストローブ信号を供給して、ラッチ回路３の
ｎビットデータを発熱抵抗体１……１に出力させて印字
動作を行う。
【００１７】以上の処理によって、例えば、記録紙１行
分の印字処理の半分が１ドット飛びに完了したことにな
る。そこで制御装置は、発熱抵抗体１……１と記録紙と
の位置関係を印字ドット１個分だけずらせて、残りのｎ
ビットデータの印字処理を開始する。すなわち、端子Ａ
にＬレベル、端子ＢにＨレベルの切換信号を供給して、
シフトレジスタ５の偶数番目の記憶素子ＦＦ2 ，ＦＦ4
…ＦＦ8 …のデータを、ラッチ回路３の記憶素子ＬＡ1
…ＬＡ4 …に記憶させる。その後、端子ＳＴＢにストロ
ーブ信号を供給して、シフトレジスタ５の偶数番目の記
憶素子に記憶されていたビットデータについての印字処
理を行う。
分の印字処理の半分が１ドット飛びに完了したことにな
る。そこで制御装置は、発熱抵抗体１……１と記録紙と
の位置関係を印字ドット１個分だけずらせて、残りのｎ
ビットデータの印字処理を開始する。すなわち、端子Ａ
にＬレベル、端子ＢにＨレベルの切換信号を供給して、
シフトレジスタ５の偶数番目の記憶素子ＦＦ2 ，ＦＦ4
…ＦＦ8 …のデータを、ラッチ回路３の記憶素子ＬＡ1
…ＬＡ4 …に記憶させる。その後、端子ＳＴＢにストロ
ーブ信号を供給して、シフトレジスタ５の偶数番目の記
憶素子に記憶されていたビットデータについての印字処
理を行う。
【００１８】この処理によって、２ｎビット分の全ドッ
トデータについて、例えば１行分の印字処理が完了する
ので、制御回路は、次に、発熱抵抗体と記録紙との位置
関係を最初の状態に戻して、次の行についての２ｎビッ
トデータを、前回の場合と同様にしてシフトレジスタ５
に記憶させる。以上のように、この実施例では、発熱抵
抗体を機械的に発熱抵抗体の列方向に移動させている
が、具体的にはカム等を利用して例えば０．１２５ｍｍ
程度の往復運動をさせればよい。もっとも、この方法に
限定される必要はなく、例えば、発熱抵抗体を２ｎ個設
けておき、２ｎ個の発熱抵抗体とｎ個のＡＮＤゲート２
との接続を、スイッチ回路で切り換えるようにしてもよ
い。
トデータについて、例えば１行分の印字処理が完了する
ので、制御回路は、次に、発熱抵抗体と記録紙との位置
関係を最初の状態に戻して、次の行についての２ｎビッ
トデータを、前回の場合と同様にしてシフトレジスタ５
に記憶させる。以上のように、この実施例では、発熱抵
抗体を機械的に発熱抵抗体の列方向に移動させている
が、具体的にはカム等を利用して例えば０．１２５ｍｍ
程度の往復運動をさせればよい。もっとも、この方法に
限定される必要はなく、例えば、発熱抵抗体を２ｎ個設
けておき、２ｎ個の発熱抵抗体とｎ個のＡＮＤゲート２
との接続を、スイッチ回路で切り換えるようにしてもよ
い。
【００１９】また、以上の説明では端子Ａと端子Ｂに独
立の切換信号を供給する旨説明したが、これに限定され
る必要はなく、例えば端子Ａの信号を論理否定した信号
を端子Ｂに加えたのでもよい。更にまた、データを奇数
と偶数に分ける方法として、カウンタ等を用意して、デ
ータ転送と同時に分類してゆく方法もある。図２は、そ
の一例を図示したものであり、Ｔ型フリップフロップ６
によってクロックパルスＣＰを２分周して、その出力信
号Ｑ，Ｑバーによって入力データＤＩ’を奇数番目のデ
ータと偶数番目のデータに分ける場合を示している。但
し、この場合には数回にわたって同じデータを転送する
必要がある。尚、Ａ，Ａバーは、データ切換端子であ
る。
立の切換信号を供給する旨説明したが、これに限定され
る必要はなく、例えば端子Ａの信号を論理否定した信号
を端子Ｂに加えたのでもよい。更にまた、データを奇数
と偶数に分ける方法として、カウンタ等を用意して、デ
ータ転送と同時に分類してゆく方法もある。図２は、そ
の一例を図示したものであり、Ｔ型フリップフロップ６
によってクロックパルスＣＰを２分周して、その出力信
号Ｑ，Ｑバーによって入力データＤＩ’を奇数番目のデ
ータと偶数番目のデータに分ける場合を示している。但
し、この場合には数回にわたって同じデータを転送する
必要がある。尚、Ａ，Ａバーは、データ切換端子であ
る。
【００２０】
【発明の効果】以上説明したように、この発明に係るド
ットデータ用駆動回路は、２ｎ個の記憶素子からなるシ
フトレジスタと、ｎ個の記憶素子からなるラッチ回路
と、ｎ個の駆動素子と、２ｎビットのデータを奇数番目
のｎビットデータと偶数番目のｎビットデータとに２分
して出力する選択回路とを備えており、駆動素子が従来
装置の場合の半分となるので、この駆動素子が占有する
面積を小さく抑えることができ、コストの低減化を実現
することができる。
ットデータ用駆動回路は、２ｎ個の記憶素子からなるシ
フトレジスタと、ｎ個の記憶素子からなるラッチ回路
と、ｎ個の駆動素子と、２ｎビットのデータを奇数番目
のｎビットデータと偶数番目のｎビットデータとに２分
して出力する選択回路とを備えており、駆動素子が従来
装置の場合の半分となるので、この駆動素子が占有する
面積を小さく抑えることができ、コストの低減化を実現
することができる。
【００２１】また、駆動素子数が同じである従来装置と
比べた場合には、例えばｎビットのドットデータを印字
する毎に、１ドット分だけ記録紙をずらすことによっ
て、より精密な印字処理を行うことができる。
比べた場合には、例えばｎビットのドットデータを印字
する毎に、１ドット分だけ記録紙をずらすことによっ
て、より精密な印字処理を行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施例であるドットデータ用駆動
回路の回路図を図示したものである。
回路の回路図を図示したものである。
【図２】図１の回路の一部を変形した回路図を図示した
ものである。
ものである。
【図３】従来のドットデータ用駆動回路の回路図を図示
したものである。
したものである。
１ 発熱抵抗体 ２ 駆動素子（出力回路） ３ ラッチ回路 ４ 選択回路 ５ シフトレジスタ（記憶回路９）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 1/21 (58)調査した分野(Int.Cl.7，ＤＢ名) B41J 2/505 B41J 2/355 B41J 2/44 B41J 2/45 B41J 2/455 H04N 1/21
Claims (1)
- 【請求項１】２ｎ個の記憶素子が直列に接続されてな
り、外部回路より２ｎビット分の直列のドットデータを
受けてこれを記憶するシフトレジスタと、 このシフトレジスタの各記憶素子の出力を受けて奇数番
目のビットのデータ群と偶数番目のｎビットのデータ群
とに２分し、２分された奇数番目のｎビットのデータ群
と、偶数番目のｎビットのデータ群とを時間順次に切り
換えて出力する選択回路と、ｎ個の記憶素子からなり、前記 選択回路のｎビットの出
力データを受け、相隣る奇数番目と偶数番目データを同
じ記憶素子に時間順次に切り換えて一時保存するラッチ
回路と、 このラッチ回路の保存データを受け、これをストローブ
信号に同期して出力するｎ個の出力回路と、 を備えることを特徴とするドットデータ用駆動回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393192A JP3148359B2 (ja) | 1992-06-04 | 1992-06-04 | ドットデータ用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393192A JP3148359B2 (ja) | 1992-06-04 | 1992-06-04 | ドットデータ用駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05330144A JPH05330144A (ja) | 1993-12-14 |
| JP3148359B2 true JP3148359B2 (ja) | 2001-03-19 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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|---|---|
| JP (1) | JP3148359B2 (ja) |
-
1992
- 1992-06-04 JP JP14393192A patent/JP3148359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05330144A (ja) | 1993-12-14 |
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