JP2772170B2 - サーマルヘッド駆動回路及び印字装置 - Google Patents
サーマルヘッド駆動回路及び印字装置Info
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- JP2772170B2 JP2772170B2 JP20671291A JP20671291A JP2772170B2 JP 2772170 B2 JP2772170 B2 JP 2772170B2 JP 20671291 A JP20671291 A JP 20671291A JP 20671291 A JP20671291 A JP 20671291A JP 2772170 B2 JP2772170 B2 JP 2772170B2
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Description
【０００１】
【産業上の利用分野】この発明は、ファクシミリなどに
使用されるサーマルヘッドなどの駆動用回路に関する。
使用されるサーマルヘッドなどの駆動用回路に関する。
【０００２】
【従来の技術】サーマルヘッド駆動用ＩＣを用いて発熱
抵抗体を駆動する場合、従来は図３のような回路を用い
ていた。この回路はサーマルヘッドを形成する発熱抵抗
体列２１とこの発熱抵抗体列２１を駆動する複数のサー
マルヘッド駆動用のＩＣ(ＩＣ1〜ＩＣ8 ）とで構成され
ている。また各ＩＣは図４の構成をしており、印字用デ
ータを記憶するシフトレジスタ２２と、シフトレジスタ
２２のデータを受けるラッチ回路２３と、ラッチ回路か
らの印字用データを受け発熱抵抗体列２１を駆動するＮ
ＡＮＤゲート列２４とで構成されている。
抵抗体を駆動する場合、従来は図３のような回路を用い
ていた。この回路はサーマルヘッドを形成する発熱抵抗
体列２１とこの発熱抵抗体列２１を駆動する複数のサー
マルヘッド駆動用のＩＣ(ＩＣ1〜ＩＣ8 ）とで構成され
ている。また各ＩＣは図４の構成をしており、印字用デ
ータを記憶するシフトレジスタ２２と、シフトレジスタ
２２のデータを受けるラッチ回路２３と、ラッチ回路か
らの印字用データを受け発熱抵抗体列２１を駆動するＮ
ＡＮＤゲート列２４とで構成されている。
【０００３】そして、このサーマルヘッド駆動用ＩＣと
印字装置側の制御回路とは、ＮＡＮＤゲート２４に供給
されるイネーブル信号ＥＮＡと、ラッチ回路に供給され
るラッチ信号ＬＡと、シフトレジスタ２２に供給される
クロック信号ＣＰと、印字用データを伝送するＤＩ，Ｄ
Ｏとで接続されている。また、ＮＡＮＤゲート２４の出
力は、発熱抵抗体列２１に接続されている。尚、サーマ
ルヘッド駆動用ＩＣは、１素子当たり３２ビットや６４
ビットのデータを扱うものが多く、また、１素子当たり
９６ビットや１２８ビットのデータを扱うものもある。
次に、図４の回路の動作を説明すると、制御回路は、ク
ロック信号ＣＰに同期して印字用データをシフトレジス
タ２２に記憶させる。続いて、制御回路は、ラッチ信号
ＬＡを出力してシフトレジスタ２２のデータをラッチ回
路２３に転送する。その後、ＮＡＮＤゲート列２４は、
制御回路がイネーブル信号ＥＮＡを出力するタイミング
で、ラッチ回路２３の印字用データを出力して発熱抵抗
体列２１を駆動する。
印字装置側の制御回路とは、ＮＡＮＤゲート２４に供給
されるイネーブル信号ＥＮＡと、ラッチ回路に供給され
るラッチ信号ＬＡと、シフトレジスタ２２に供給される
クロック信号ＣＰと、印字用データを伝送するＤＩ，Ｄ
Ｏとで接続されている。また、ＮＡＮＤゲート２４の出
力は、発熱抵抗体列２１に接続されている。尚、サーマ
ルヘッド駆動用ＩＣは、１素子当たり３２ビットや６４
ビットのデータを扱うものが多く、また、１素子当たり
９６ビットや１２８ビットのデータを扱うものもある。
次に、図４の回路の動作を説明すると、制御回路は、ク
ロック信号ＣＰに同期して印字用データをシフトレジス
タ２２に記憶させる。続いて、制御回路は、ラッチ信号
ＬＡを出力してシフトレジスタ２２のデータをラッチ回
路２３に転送する。その後、ＮＡＮＤゲート列２４は、
制御回路がイネーブル信号ＥＮＡを出力するタイミング
で、ラッチ回路２３の印字用データを出力して発熱抵抗
体列２１を駆動する。
【０００４】ところで、印字ヘッドは、多数の発熱抵抗
体によって構成されるので、全ての発熱抵抗体を同時に
動作させると印字用の電流が大きくなり過ぎる為、イネ
ーブル信号ＥＮＡによって発熱抵抗体を何グループかに
分割して動作させるのが通例である。そして、図３の回
路構成の場合、駆動用ＩＣの２個に１種類のイネーブル
信号を供給しているので、結局、発熱抵抗体列２１を４
分割して動作させていることになる。
体によって構成されるので、全ての発熱抵抗体を同時に
動作させると印字用の電流が大きくなり過ぎる為、イネ
ーブル信号ＥＮＡによって発熱抵抗体を何グループかに
分割して動作させるのが通例である。そして、図３の回
路構成の場合、駆動用ＩＣの２個に１種類のイネーブル
信号を供給しているので、結局、発熱抵抗体列２１を４
分割して動作させていることになる。
【０００５】なお、発熱抵抗体を分割して動作させる手
法には他の方法もあり、図５に示すサーマルヘッド駆動
用ＩＣでは６４ビットの印字用データを前半の３２ビッ
トと後半の３２ビットに分割し、それぞれにイネーブル
信号ＥＮＡ2とＥＮＡ1 を供給することでサーマルヘッ
ドを分割して動作させている。
法には他の方法もあり、図５に示すサーマルヘッド駆動
用ＩＣでは６４ビットの印字用データを前半の３２ビッ
トと後半の３２ビットに分割し、それぞれにイネーブル
信号ＥＮＡ2とＥＮＡ1 を供給することでサーマルヘッ
ドを分割して動作させている。
【０００６】
【発明が解決しようとする課題】しかし、図３の回路構
成の場合、イネーブル信号ＥＮＡi を利用して発熱抵抗
体列２１を４分割して動作させたとしても、各ＩＣ内の
素子は同時に動作することになる。従って、各ＩＣ内の
ＮＡＮＤゲート等が全て電流を流すことを想定して各Ｉ
Ｃを設計しなければならず、ＩＣのＧＮＤ端子数やその
パターン幅等の設計に制約があった。
成の場合、イネーブル信号ＥＮＡi を利用して発熱抵抗
体列２１を４分割して動作させたとしても、各ＩＣ内の
素子は同時に動作することになる。従って、各ＩＣ内の
ＮＡＮＤゲート等が全て電流を流すことを想定して各Ｉ
Ｃを設計しなければならず、ＩＣのＧＮＤ端子数やその
パターン幅等の設計に制約があった。
【０００７】また、ＩＣ内部の素子を２分割して動作さ
せる場合もあるが（図５参照）、単に、前半と後半のグ
ループに２分割しているに過ぎないので通電電流の分散
の効果は少なく、上記の問題点を十分に改善するとはい
えない。また、サーマルヘッドの印字幅や発熱体密度の
設定によっては、同時に動作するＮＡＮＤゲート等の数
が均等化されず、装置本体側の電源回路の電流容量の設
計に制約が生じるという問題点もある。例えば、Ａ４サ
イズのサーマルヘッドの場合に、２７個の駆動用ＩＣを
搭載するのが通例であるが、この２７個のＩＣを例えば
８種類のイネーブル信号で時間順次に分割して動作させ
ようとすると、４個のＩＣに接続されるイネーブル信号
（３種類）と３個のＩＣに接続されるイネーブル信号
（５種類）別れることになる。その為、装置本体側の電
源回路は、４個のＩＣの全てのＮＡＮＤゲートが同時に
印字用電流を流すことを想定して電源装置を設計しなけ
ればならず、従って、電源装置が無用に大型化してしま
うという問題点がある。
せる場合もあるが（図５参照）、単に、前半と後半のグ
ループに２分割しているに過ぎないので通電電流の分散
の効果は少なく、上記の問題点を十分に改善するとはい
えない。また、サーマルヘッドの印字幅や発熱体密度の
設定によっては、同時に動作するＮＡＮＤゲート等の数
が均等化されず、装置本体側の電源回路の電流容量の設
計に制約が生じるという問題点もある。例えば、Ａ４サ
イズのサーマルヘッドの場合に、２７個の駆動用ＩＣを
搭載するのが通例であるが、この２７個のＩＣを例えば
８種類のイネーブル信号で時間順次に分割して動作させ
ようとすると、４個のＩＣに接続されるイネーブル信号
（３種類）と３個のＩＣに接続されるイネーブル信号
（５種類）別れることになる。その為、装置本体側の電
源回路は、４個のＩＣの全てのＮＡＮＤゲートが同時に
印字用電流を流すことを想定して電源装置を設計しなけ
ればならず、従って、電源装置が無用に大型化してしま
うという問題点がある。
【０００８】この発明はこの問題点に着目してなされた
ものであって、サーマルヘッド駆動用ＩＣにおいて、内
部の素子を時間分割して動作させるが、その制御に複雑
な操作を伴わないサーマルヘッド駆動用回路を提供する
ことを目的とする。
ものであって、サーマルヘッド駆動用ＩＣにおいて、内
部の素子を時間分割して動作させるが、その制御に複雑
な操作を伴わないサーマルヘッド駆動用回路を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成する
為、請求項１の説明は、動作選択用の信号を受け、時間
順次に複数のタイミングに分割して個別のイネーブル信
号を出力するデコーダ回路と、前記イネーブル信号を受
け発熱抵抗体列を時間順次に分割して駆動する複数の駆
動素子からなり、同一タイミングのイネーブル信号が、
前記駆動素子の複数分の間隔に飛ばされた位置の駆動素
子に与えられる駆動素子列と、この駆動素子列に印字用
データを供給する記憶回路と、で構成されている。
為、請求項１の説明は、動作選択用の信号を受け、時間
順次に複数のタイミングに分割して個別のイネーブル信
号を出力するデコーダ回路と、前記イネーブル信号を受
け発熱抵抗体列を時間順次に分割して駆動する複数の駆
動素子からなり、同一タイミングのイネーブル信号が、
前記駆動素子の複数分の間隔に飛ばされた位置の駆動素
子に与えられる駆動素子列と、この駆動素子列に印字用
データを供給する記憶回路と、で構成されている。
【００１０】また、請求項２の発明は、動作選択用の信
号を受け、時間順次に複数のタイミングに分割して個別
のイネーブル信号を出力するデコーダ回路、前記イネー
ブル信号を受け発熱抵抗体列を時間順次に分割して駆動
する複数の駆動素子からなり、同一タイミングのイネー
ブル信号が、前記駆動素子の複数分の間隔に飛ばされた
位置の駆動素子に与えられる駆動素子列、この駆動素子
列に印字用データを供給する記憶回路、を備えるサーマ
ルヘッド駆動回路と、印字ヘッドを形成する発熱抵抗体
列と、前記サーマルヘッド駆動回路内の記憶回路に印字
用データを供給し、かつサーマルヘッド駆動回路の動作
を制御する制御回路と、で構成されている。
号を受け、時間順次に複数のタイミングに分割して個別
のイネーブル信号を出力するデコーダ回路、前記イネー
ブル信号を受け発熱抵抗体列を時間順次に分割して駆動
する複数の駆動素子からなり、同一タイミングのイネー
ブル信号が、前記駆動素子の複数分の間隔に飛ばされた
位置の駆動素子に与えられる駆動素子列、この駆動素子
列に印字用データを供給する記憶回路、を備えるサーマ
ルヘッド駆動回路と、印字ヘッドを形成する発熱抵抗体
列と、前記サーマルヘッド駆動回路内の記憶回路に印字
用データを供給し、かつサーマルヘッド駆動回路の動作
を制御する制御回路と、で構成されている。
【００１１】
【作用】サーマルヘッド駆動回路内のデコーダ回路は、
複数（ｎとする）の動作選択用の信号（２進数データ）
をデコードして、これを２n −１個以下の複数のタイミ
ングに分割された個別のイネーブル信号に変換する。各
イネーブル信号は駆動素子の複数分の間隔に飛ばされた
位置の駆動素子に供給されるが、駆動素子列は、このイ
ネーブル信号を受けた場合に動作して、記憶回路の印字
用データを発熱抵抗列に出力する。つまり、サーマルヘ
ッド駆動回路内の駆動素子は、動作選択用の信号によっ
て駆動素子の複数分の間隔に飛ばされた位置の駆動素子
毎に時間的に分割されて動作する。
複数（ｎとする）の動作選択用の信号（２進数データ）
をデコードして、これを２n −１個以下の複数のタイミ
ングに分割された個別のイネーブル信号に変換する。各
イネーブル信号は駆動素子の複数分の間隔に飛ばされた
位置の駆動素子に供給されるが、駆動素子列は、このイ
ネーブル信号を受けた場合に動作して、記憶回路の印字
用データを発熱抵抗列に出力する。つまり、サーマルヘ
ッド駆動回路内の駆動素子は、動作選択用の信号によっ
て駆動素子の複数分の間隔に飛ばされた位置の駆動素子
毎に時間的に分割されて動作する。
【００１２】
【実施例】図１はこの発明の一実施例を示す回路図であ
る。このサーマルヘッド駆動回路は、発熱抵抗体列を駆
動するＮＡＮＤゲート列１と、このＮＡＮＤゲート列１
に印字用データを出力するラッチ回路２と、ラッチ回路
２に印字用データを出力するシフトレジスタ３と、ＮＡ
ＮＤゲート列１にイネーブル信号を出力するデコード回
路４とで構成されている。そして、このサーマルヘッド
駆動回路には、印字装置の本体側から、動作選択信号Ｄ
1 〜Ｄ3 と、ラッチ信号ＬＡと、クロックパルスＣＰ
と、印字入力データＤＩが供給されている。尚、印字出
力データＤＯは、印字装置本体側に帰還されている。ま
た、このサーマルヘッド駆動回路は、発熱抵抗体列にＮ
ＡＮＤゲート列の出力データＯ1 〜Ｏ64を出力する。
る。このサーマルヘッド駆動回路は、発熱抵抗体列を駆
動するＮＡＮＤゲート列１と、このＮＡＮＤゲート列１
に印字用データを出力するラッチ回路２と、ラッチ回路
２に印字用データを出力するシフトレジスタ３と、ＮＡ
ＮＤゲート列１にイネーブル信号を出力するデコード回
路４とで構成されている。そして、このサーマルヘッド
駆動回路には、印字装置の本体側から、動作選択信号Ｄ
1 〜Ｄ3 と、ラッチ信号ＬＡと、クロックパルスＣＰ
と、印字入力データＤＩが供給されている。尚、印字出
力データＤＯは、印字装置本体側に帰還されている。ま
た、このサーマルヘッド駆動回路は、発熱抵抗体列にＮ
ＡＮＤゲート列の出力データＯ1 〜Ｏ64を出力する。
【００１３】デコーダ回路４は、印字装置本体側から動
作選択信号Ｄ1 〜Ｄ3 を受けてイネーブル信号ＥＮＡ1
〜ＥＮＡ4（図１には〜と表現している）を出力す
る回路である。そして、デコーダ回路４の入出力関係を
図示すると図２の通りである。つまり、デコーダ回路４
は、動作選択信号（Ｄ3 ，Ｄ2 ，Ｄ1 ）が（Ｌ，Ｌ，
Ｌ）の場合は全てのイネーブル信号ＥＮＡ1 〜ＥＮＡ4
をＬレベルにするが、例えば動作選択信号が（Ｌ，Ｈ，
Ｈ）であれば第３のイネーブル信号ＥＮＡ3 のみをＨレ
ベルにするなど、いわゆる２進／１０進デコードの処理
をする。尚、８種類のイネーブル信号を利用する場合
は、４ビットの入力信号Ｄ1 〜Ｄ4 をデコードして８種
類の出力信号がＥＮＡ1 〜ＥＮＡ8 を得る回路に設計変
更すればよい。
作選択信号Ｄ1 〜Ｄ3 を受けてイネーブル信号ＥＮＡ1
〜ＥＮＡ4（図１には〜と表現している）を出力す
る回路である。そして、デコーダ回路４の入出力関係を
図示すると図２の通りである。つまり、デコーダ回路４
は、動作選択信号（Ｄ3 ，Ｄ2 ，Ｄ1 ）が（Ｌ，Ｌ，
Ｌ）の場合は全てのイネーブル信号ＥＮＡ1 〜ＥＮＡ4
をＬレベルにするが、例えば動作選択信号が（Ｌ，Ｈ，
Ｈ）であれば第３のイネーブル信号ＥＮＡ3 のみをＨレ
ベルにするなど、いわゆる２進／１０進デコードの処理
をする。尚、８種類のイネーブル信号を利用する場合
は、４ビットの入力信号Ｄ1 〜Ｄ4 をデコードして８種
類の出力信号がＥＮＡ1 〜ＥＮＡ8 を得る回路に設計変
更すればよい。
【００１４】このようにして得られるイネーブル信号Ｅ
ＮＡ1 〜ＥＮＡ4 は、ＮＡＮＤゲート列１に加えられて
いる。すなわち、イネーブル信号ＥＮＡ1 （図２では
と表現）は、４つ飛びで、第１と第５と第９と第１３…
…と第６１のＮＡＮＤゲートの入力端子に接続されてい
る。またイネーブル信号ＥＮＡ2 （図２ではと表現）
は、４つ飛びで、第２と第６と第１０と第１４……と第
６２のＮＡＮＤゲートの入力端子に接続されている。以
下ＥＮＡ3 （），ＥＮＡ4 （）も同様であり、それ
ぞれ４つ飛びのＮＡＮＤゲートの入力端子に接続されて
いる。
ＮＡ1 〜ＥＮＡ4 は、ＮＡＮＤゲート列１に加えられて
いる。すなわち、イネーブル信号ＥＮＡ1 （図２では
と表現）は、４つ飛びで、第１と第５と第９と第１３…
…と第６１のＮＡＮＤゲートの入力端子に接続されてい
る。またイネーブル信号ＥＮＡ2 （図２ではと表現）
は、４つ飛びで、第２と第６と第１０と第１４……と第
６２のＮＡＮＤゲートの入力端子に接続されている。以
下ＥＮＡ3 （），ＥＮＡ4 （）も同様であり、それ
ぞれ４つ飛びのＮＡＮＤゲートの入力端子に接続されて
いる。
【００１５】次に、図１の回路の動作を説明する。印字
装置本体側の制御回路は、クロックパルスＣＰに同期し
てシフトレジスタ３に６４ビットの印字用データを供給
する。そして、シフトレジスタ３に対する印字用データ
の記憶が完了すると、制御回路は、ラッチ信号ＬＡを出
力してシフトレジスタ３の印字用データをラッチ回路２
に転送する。
装置本体側の制御回路は、クロックパルスＣＰに同期し
てシフトレジスタ３に６４ビットの印字用データを供給
する。そして、シフトレジスタ３に対する印字用データ
の記憶が完了すると、制御回路は、ラッチ信号ＬＡを出
力してシフトレジスタ３の印字用データをラッチ回路２
に転送する。
【００１６】その後、制御回路は動作選択信号（Ｄ3 ，
Ｄ2 ，Ｄ1 ）の値を（Ｌ，Ｌ，Ｌ）から（Ｌ，Ｌ，Ｈ）
の値に変化させる。すると、デコード回路４の動作によ
りイネーブル信号ＥＮＡ1 のみがＨレベルになり、第１
と第５と……第６１のＮＡＮＤゲートは、ラッチ回路２
の印字用データを発熱抵抗体列に出力する。そして、Ｎ
ＡＮＤゲートがＬレベルの印字データを出力した場合
は、そのＮＡＮＤゲートに接続される発熱抵抗体（及び
そのＮＡＮＤゲート）に印字電流が流れ、該当する位置
のドットが印字される。尚この時、第１と第５と……第
６１以外のＮＡＮＤゲートにはＬレベルのイネーブル信
号が供給されているので、これらのＮＡＮＤゲートはＨ
レベルのデータを出力することになる。従って、これら
のＮＡＮＤゲートや、これらと接続される発熱抵抗体に
印字電流が流れることはない。
Ｄ2 ，Ｄ1 ）の値を（Ｌ，Ｌ，Ｌ）から（Ｌ，Ｌ，Ｈ）
の値に変化させる。すると、デコード回路４の動作によ
りイネーブル信号ＥＮＡ1 のみがＨレベルになり、第１
と第５と……第６１のＮＡＮＤゲートは、ラッチ回路２
の印字用データを発熱抵抗体列に出力する。そして、Ｎ
ＡＮＤゲートがＬレベルの印字データを出力した場合
は、そのＮＡＮＤゲートに接続される発熱抵抗体（及び
そのＮＡＮＤゲート）に印字電流が流れ、該当する位置
のドットが印字される。尚この時、第１と第５と……第
６１以外のＮＡＮＤゲートにはＬレベルのイネーブル信
号が供給されているので、これらのＮＡＮＤゲートはＨ
レベルのデータを出力することになる。従って、これら
のＮＡＮＤゲートや、これらと接続される発熱抵抗体に
印字電流が流れることはない。
【００１７】次に、制御回路は動作選択信号（Ｄ3 ，Ｄ
2 ，Ｄ1 ）の値を（Ｌ，Ｌ，Ｈ）から（Ｌ，Ｈ，Ｌ）の
値に変化させる。すると、イネーブル信号ＥＮＡ2 のみ
がＨレベルになるので、第２と第６と……第６２のＮＡ
ＮＤゲートのみがラッチ回路２の印字データを発熱抵抗
体列に出力し、該当する発熱抵抗体の印字処理がされ
る。尚この時は、第２と第６と……第６２以外のＮＡＮ
ＤゲートはＨレベルのデータを出力しており、従って、
これらのＮＡＮＤゲートや、これらと接続される発熱抵
抗体に印字電流が流れることはない。
2 ，Ｄ1 ）の値を（Ｌ，Ｌ，Ｈ）から（Ｌ，Ｈ，Ｌ）の
値に変化させる。すると、イネーブル信号ＥＮＡ2 のみ
がＨレベルになるので、第２と第６と……第６２のＮＡ
ＮＤゲートのみがラッチ回路２の印字データを発熱抵抗
体列に出力し、該当する発熱抵抗体の印字処理がされ
る。尚この時は、第２と第６と……第６２以外のＮＡＮ
ＤゲートはＨレベルのデータを出力しており、従って、
これらのＮＡＮＤゲートや、これらと接続される発熱抵
抗体に印字電流が流れることはない。
【００１８】これ以降の動作も同様であり、制御回路
は、動作選択信号（Ｄ3 ，Ｄ2 ，Ｄ1）の値を（Ｌ，
Ｈ，Ｈ），（Ｈ，Ｌ，Ｌ）と変化させて残りの発熱抵抗
体を時間順次に動作させる。従って、ＮＡＮＤゲート列
にも時間順次に印字電流が流れて、６４ビットの印字用
データについての印字処理が終了する。以上のように、
この実施例の場合はイネーブル信号ＥＮＡi を４つ飛び
のＮＡＮＤゲートに接続しているので、隣同志のＮＡＮ
Ｄゲートに同時に電流が流れることがなく通電電流分散
の効果が大きい。
は、動作選択信号（Ｄ3 ，Ｄ2 ，Ｄ1）の値を（Ｌ，
Ｈ，Ｈ），（Ｈ，Ｌ，Ｌ）と変化させて残りの発熱抵抗
体を時間順次に動作させる。従って、ＮＡＮＤゲート列
にも時間順次に印字電流が流れて、６４ビットの印字用
データについての印字処理が終了する。以上のように、
この実施例の場合はイネーブル信号ＥＮＡi を４つ飛び
のＮＡＮＤゲートに接続しているので、隣同志のＮＡＮ
Ｄゲートに同時に電流が流れることがなく通電電流分散
の効果が大きい。
【００１９】
【発明の効果】以上説明したように、この発明ではサー
マルヘッド駆動回路内の素子が時間順次に動作してい
る。従って、印字率が高い（印字ドット中の黒点が多
い）場合でも回路内の全ての素子が同時に動作すること
がなく、その為、素子内部のＧＮＤパターン幅やＧＮＤ
端子数の削減ができ、ＩＣの小型化を図ることができ
る。また、サーマルヘッド駆動回路内での動作分割数
（イネーブル信号数）を増加させても、装置本体側とは
イネーブル信号数より少ない信号線を接続すれば足りる
ので、駆動回路（ＩＣ）内の端子数を低減でき、また、
信号線への配線の負担が軽減される。
マルヘッド駆動回路内の素子が時間順次に動作してい
る。従って、印字率が高い（印字ドット中の黒点が多
い）場合でも回路内の全ての素子が同時に動作すること
がなく、その為、素子内部のＧＮＤパターン幅やＧＮＤ
端子数の削減ができ、ＩＣの小型化を図ることができ
る。また、サーマルヘッド駆動回路内での動作分割数
（イネーブル信号数）を増加させても、装置本体側とは
イネーブル信号数より少ない信号線を接続すれば足りる
ので、駆動回路（ＩＣ）内の端子数を低減でき、また、
信号線への配線の負担が軽減される。
【００２０】また、印字装置に搭載するサーマルヘッド
駆動用のＩＣの個数がいくらであっても、各イネーブル
信号に同期して動作する駆動素子の数は均等であり、従
って、印字装置本体側の電源装置の電流容量を必要最小
限の値に設定できる。更に、同一タイミングのイネーブ
ル信号は、駆動素子の複数分の間隔に飛ばされた位置の
駆動素子に与えられるので、隣同志の駆動素子に同時に
電流が流れることがなく、通電電流分の効果が大であ
る。
駆動用のＩＣの個数がいくらであっても、各イネーブル
信号に同期して動作する駆動素子の数は均等であり、従
って、印字装置本体側の電源装置の電流容量を必要最小
限の値に設定できる。更に、同一タイミングのイネーブ
ル信号は、駆動素子の複数分の間隔に飛ばされた位置の
駆動素子に与えられるので、隣同志の駆動素子に同時に
電流が流れることがなく、通電電流分の効果が大であ
る。
【図１】この発明の一実施例を示す回路図である。
【図２】図１の回路の一部の回路の動作状態図である。
【図３】従来の回路のブロック図である。
【図４】図３の一部を詳細に示す回路図である。
【図５】図４と同じ部分を示す別の従来例の回路図であ
る。
る。
１ 駆動素子列（ＮＡＮＤゲート列） ２、３ 記憶回路 ４ デコード回路 〜 イネーブル信号 Ｄ1 〜Ｄ3 動作選択用の信号
Claims (2)
- 【請求項１】動作選択用の信号を受け、時間順次に複数
のタイミングに分割して個別のイネーブル信号を出力す
るデコーダ回路と、 前記イネーブル信号を受け発熱抵抗体列を時間順次に分
割して駆動する複数の駆動素子からなり、同一タイミン
グのイネーブル信号が、前記駆動素子の複数分の間隔に
飛ばされた位置の駆動素子に与えられる駆動素子列と、 この駆動素子列に印字用データを供給する記憶回路と、
を備えるサーマルヘッド駆動回路。 - 【請求項２】動作選択用の信号を受け、時間順次に複数
のタイミングに分割して個別のイネーブル信号を出力す
るデコーダ回路、前記イネーブル信号を受け発熱抵抗体
列を時間順次に分割して駆動する複数の駆動素子からな
り、同一タイミングのイネーブル信号が、前記駆動素子
の複数分の間隔に飛ばされた位置の駆動素子に与えられ
る駆動素子列、この駆動素子列に印字用データを供給す
る記憶回路、を備えるサーマルヘッド駆動回路と、 印字ヘッドを形成する発熱抵抗体列と、 前記サーマルヘッド駆動回路内の記憶回路に印字用デー
タを供給し、かつサーマルヘッド駆動回路の動作を制御
する制御回路と、 で構成されることを特徴とする印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20671291A JP2772170B2 (ja) | 1991-08-19 | 1991-08-19 | サーマルヘッド駆動回路及び印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20671291A JP2772170B2 (ja) | 1991-08-19 | 1991-08-19 | サーマルヘッド駆動回路及び印字装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0542704A JPH0542704A (ja) | 1993-02-23 |
| JP2772170B2 true JP2772170B2 (ja) | 1998-07-02 |
Family
ID=16527864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20671291A Ceased JP2772170B2 (ja) | 1991-08-19 | 1991-08-19 | サーマルヘッド駆動回路及び印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772170B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179663A (ja) * | 1985-02-05 | 1986-08-12 | Matsushita Graphic Commun Syst Inc | 記録ヘツド |
-
1991
- 1991-08-19 JP JP20671291A patent/JP2772170B2/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542704A (ja) | 1993-02-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| RVOP | Cancellation by post-grant opposition |