JPH058429A - サーマルヘツド駆動回路装置および印字装置 - Google Patents
サーマルヘツド駆動回路装置および印字装置Info
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- JPH058429A JPH058429A JP3162902A JP16290291A JPH058429A JP H058429 A JPH058429 A JP H058429A JP 3162902 A JP3162902 A JP 3162902A JP 16290291 A JP16290291 A JP 16290291A JP H058429 A JPH058429 A JP H058429A
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Abstract
(57)【要約】
【目的】制御回路で印字データを２分する必要のない、
厚膜センタータイプのサーマルヘッドを提供すること。 【構成】サーマルヘッド側に、発熱抵抗体Ｒ1 〜ＲN と
同数のビットセルＤ1、…、ＤNを持つシフトレジスタ７
と、同数の記憶セルＬＡ1 〜ＬＡN を持つラッチ回路８
を設け、さらに、ラッチ回路８の出力側にゲート回路６
を設ける。また電源ラインにはゲート回路６と同期して
動作する電源切替回路１２を設ける。電源切替回路１２
が電源ラインＣ1 に電圧を供給するタイミングで、ゲー
ト回路６は、先ず電源ラインＣ1 に対するｎ個のデータ
を出力する。このｎ個のデータについての印字が終われ
ば、次に、電源ラインＣ2 に電圧が供給されるタイミン
グで、電源ラインＣ2 に対するｎ個のデータを出力す
る。
厚膜センタータイプのサーマルヘッドを提供すること。 【構成】サーマルヘッド側に、発熱抵抗体Ｒ1 〜ＲN と
同数のビットセルＤ1、…、ＤNを持つシフトレジスタ７
と、同数の記憶セルＬＡ1 〜ＬＡN を持つラッチ回路８
を設け、さらに、ラッチ回路８の出力側にゲート回路６
を設ける。また電源ラインにはゲート回路６と同期して
動作する電源切替回路１２を設ける。電源切替回路１２
が電源ラインＣ1 に電圧を供給するタイミングで、ゲー
ト回路６は、先ず電源ラインＣ1 に対するｎ個のデータ
を出力する。このｎ個のデータについての印字が終われ
ば、次に、電源ラインＣ2 に電圧が供給されるタイミン
グで、電源ラインＣ2 に対するｎ個のデータを出力す
る。
Description
【０００１】
【産業上の利用分野】この発明はセンタータイプ用のサ
ーマルヘッド駆動回路装置および、このようなサーマル
ヘッド駆動回路装置を利用する印字装置に関する。
ーマルヘッド駆動回路装置および、このようなサーマル
ヘッド駆動回路装置を利用する印字装置に関する。
【０００２】
【従来の技術】センタータイプのサーマルヘッドを有す
る従来の印字装置は、例えば図４のような構成をしてい
る。すなわち、従来の印字装置は、センタータイプのサ
ーマルヘッドを有するサーマルヘッド駆動回路２１と、
サーマルヘッド駆動回路２１とは別に設置されサーマル
ヘッド回路２１の動作を制御する制御回路３１とで構成
される。また、サーマルヘッド駆動回路２１は、Ｎ個の
発熱抵抗体Ｒ1 、Ｒ2 、…、ＲN がライン状に配列され
る発熱抵抗体列２２と、発熱抵抗体列２２の一端から各
発熱抵抗体の端部毎に１つおいて、発熱抵抗体列２２の
ライン方向と直交する方向の一方側に導出されるリード
電極２３-0、２３-1、…、２３-nと、これらのリード電
極２３-0、２３-1、…、２３-nと交互に各発熱抵抗体の
端部からライン方向と直交する方向の他方側に導出され
るリード電極２４-1、２４-2、…、２４-nと、それぞれ
ダイオードＤを介してリード電極２３-0、２３-1、…、
２３ -nに互いに１つおきに接続される一対の電源ライン
２５-1、２５-2と、他方のリード電極２４-1、２４-2、
…、２４-nに、２値信号を出力するドライバ回路２６と
で構成されている。
る従来の印字装置は、例えば図４のような構成をしてい
る。すなわち、従来の印字装置は、センタータイプのサ
ーマルヘッドを有するサーマルヘッド駆動回路２１と、
サーマルヘッド駆動回路２１とは別に設置されサーマル
ヘッド回路２１の動作を制御する制御回路３１とで構成
される。また、サーマルヘッド駆動回路２１は、Ｎ個の
発熱抵抗体Ｒ1 、Ｒ2 、…、ＲN がライン状に配列され
る発熱抵抗体列２２と、発熱抵抗体列２２の一端から各
発熱抵抗体の端部毎に１つおいて、発熱抵抗体列２２の
ライン方向と直交する方向の一方側に導出されるリード
電極２３-0、２３-1、…、２３-nと、これらのリード電
極２３-0、２３-1、…、２３-nと交互に各発熱抵抗体の
端部からライン方向と直交する方向の他方側に導出され
るリード電極２４-1、２４-2、…、２４-nと、それぞれ
ダイオードＤを介してリード電極２３-0、２３-1、…、
２３ -nに互いに１つおきに接続される一対の電源ライン
２５-1、２５-2と、他方のリード電極２４-1、２４-2、
…、２４-nに、２値信号を出力するドライバ回路２６と
で構成されている。
【０００３】ドライバ回路２６は、ｎ個のビットセルＤ
1 、…、Ｄn で構成され、印字すべきデータを記憶する
シフトレジスタ２７と、同じくｎ個の記憶セルＬＡ1 、
…、ＬＡn を有し、このシフトレジスタ２７の各ビット
セルの出力をラッチするラッチ回路２８と、このラッチ
回路２８の各記憶セルとイネーブル信号を入力に受ける
ＡＮＤ回路２９-1、…、２９-nと、このＡＮＤ回路２９
-1、…、２９-nからのデータに応じてリード電極２
４-1、２４-2、…、２４-nを個別に駆動するＮＯＴ回路
（ドライブ素子）３０-1、３０-2、…、３０-nから構成
されている。
1 、…、Ｄn で構成され、印字すべきデータを記憶する
シフトレジスタ２７と、同じくｎ個の記憶セルＬＡ1 、
…、ＬＡn を有し、このシフトレジスタ２７の各ビット
セルの出力をラッチするラッチ回路２８と、このラッチ
回路２８の各記憶セルとイネーブル信号を入力に受ける
ＡＮＤ回路２９-1、…、２９-nと、このＡＮＤ回路２９
-1、…、２９-nからのデータに応じてリード電極２
４-1、２４-2、…、２４-nを個別に駆動するＮＯＴ回路
（ドライブ素子）３０-1、３０-2、…、３０-nから構成
されている。
【０００４】ここで、Ｎ個の発熱抵抗体Ｒ1 、…、ＲN
は、それぞれＮ個の印字ドットを形成しており、電源ラ
イン２５-1、２５-2からの電流が各発熱抵抗体に流れる
と、該当するドットが印字される。そして、発熱抵抗体
に電流が流れるか否かは、ドライバ回路２６（ＮＯＴ回
路）の出力値で決まり、ドライバ回路２６の出力がＬレ
ベルの場合は電源ラインからの電流が流れる。なお、こ
の図はＮ個の発熱抵抗体によって１列に印字ラインを形
成し、１個のイネーブル信号でドライブする場合を示し
ているが、一般には、Ｎ個の発熱抵抗体で１列の印字ラ
インを形成し、複数個のイネーブル信号でドライブして
いる。
は、それぞれＮ個の印字ドットを形成しており、電源ラ
イン２５-1、２５-2からの電流が各発熱抵抗体に流れる
と、該当するドットが印字される。そして、発熱抵抗体
に電流が流れるか否かは、ドライバ回路２６（ＮＯＴ回
路）の出力値で決まり、ドライバ回路２６の出力がＬレ
ベルの場合は電源ラインからの電流が流れる。なお、こ
の図はＮ個の発熱抵抗体によって１列に印字ラインを形
成し、１個のイネーブル信号でドライブする場合を示し
ているが、一般には、Ｎ個の発熱抵抗体で１列の印字ラ
インを形成し、複数個のイネーブル信号でドライブして
いる。
【０００５】次に、制御回路３１がどのように動作し
て、各発熱抵抗体Ｒ1、…、ＲN に電流を流すかを図５
に従って説明する。尚、図５に示すＤＩ、ＣＰ、ＬＡＴ
ＣＨ、Ｃ１、Ｃ２、ＥＮＡＢＬＥの各波形は、制御回路
３１からサーマルヘッド駆動回路２１に出力される信号
の動作タイミングを示したものである。つまり、ＤＩは
シフトレジスタ２７へ出力されるＨまたはＬレベルのデ
ータであり、ＣＰはシフトレジスタ２７に供給されるク
ロックパルスであり、ＬＡＴＣＨはシフトレジスタ２７
の各ビットデータをラッチ回路２８に出力するラッチ信
号であり、またイネーブル信号はラッチ回路２８のデー
タをＮＯＴ回路３０-1、…、３０-nに加えるためのイネ
ーブル信号である。
て、各発熱抵抗体Ｒ1、…、ＲN に電流を流すかを図５
に従って説明する。尚、図５に示すＤＩ、ＣＰ、ＬＡＴ
ＣＨ、Ｃ１、Ｃ２、ＥＮＡＢＬＥの各波形は、制御回路
３１からサーマルヘッド駆動回路２１に出力される信号
の動作タイミングを示したものである。つまり、ＤＩは
シフトレジスタ２７へ出力されるＨまたはＬレベルのデ
ータであり、ＣＰはシフトレジスタ２７に供給されるク
ロックパルスであり、ＬＡＴＣＨはシフトレジスタ２７
の各ビットデータをラッチ回路２８に出力するラッチ信
号であり、またイネーブル信号はラッチ回路２８のデー
タをＮＯＴ回路３０-1、…、３０-nに加えるためのイネ
ーブル信号である。
【０００６】以下、Ｎ個の発熱抵抗体の処理について、
制御回路３１とサーマルヘッド駆動回路２１の動作を説
明する。制御回路３１は、最初に、Ｎビットからなる印
字データを、電源ライン２５-1に対するｎ（ｎ＝Ｎ／
２）ビットのデータと電源ライン２５-2に対するｎビッ
トのデータとに分離する。つまり、電源ライン２５-1か
らの電流で動作するｎ個の発熱抵抗体（Ｒ4i、Ｒ4i+1と
Ｒ1 ）に対するデータ（以下Ｃ1 データ群という）と、
電源ラインＣ2 からの電流で動作するｎ個の発熱抵抗体
（Ｒ4i-1、Ｒ4i-2とＲN ）に対するデータ（以下Ｃ2 デ
ータ群）に分離する（尚、ここでｉは、ｉ＝１〜（Ｎ−
２）／４である）。そして、制御回路３１は、クロック
パルスＣＰに同期して、Ｃ1 データ群（ｎビットのデー
タ）を、Ｔ 1 〜Ｔ2 のタイミングでシフトレジスタ２７
に１ビットごとに出力する。この処理により、シフトレ
ジスタ２７の各ビットセルにはｎビットのＣ1 データ群
が記憶されることになる。その後、Ｔ3 で、制御回路３
１は、ＬＡＴＣＨ（ラッチ）パルスを出力するので、こ
のＴ3 のタイミングでシフトレジスタ２７の各データが
ラッチ回路２８の各記憶セルに入力される。次にＴ
4 で、制御回路３１は、イネーブル信号ＥＮＡＢＬＥを
Ｈレベルにすると共に、電源ライン２５-1に対して電源
電圧を供給する。すると、ラッチ回路２８の出力信号は
ＡＮＤゲート２９-1、…、２９-nとＮＯＴ回路３０-1、
…、３０-nを介して、リード電極２４-1、…、２４-nに
加わるので、リード電極２４-1、…、２４-nの電圧がＬ
レベルであれば電源ライン２５-1からの電流がリード電
極２３-0、２３-2、…、２３n-1 、各ダイオードＤを介
して流れ、電流の流れる発熱抵抗体の位置のドットが印
字される。
制御回路３１とサーマルヘッド駆動回路２１の動作を説
明する。制御回路３１は、最初に、Ｎビットからなる印
字データを、電源ライン２５-1に対するｎ（ｎ＝Ｎ／
２）ビットのデータと電源ライン２５-2に対するｎビッ
トのデータとに分離する。つまり、電源ライン２５-1か
らの電流で動作するｎ個の発熱抵抗体（Ｒ4i、Ｒ4i+1と
Ｒ1 ）に対するデータ（以下Ｃ1 データ群という）と、
電源ラインＣ2 からの電流で動作するｎ個の発熱抵抗体
（Ｒ4i-1、Ｒ4i-2とＲN ）に対するデータ（以下Ｃ2 デ
ータ群）に分離する（尚、ここでｉは、ｉ＝１〜（Ｎ−
２）／４である）。そして、制御回路３１は、クロック
パルスＣＰに同期して、Ｃ1 データ群（ｎビットのデー
タ）を、Ｔ 1 〜Ｔ2 のタイミングでシフトレジスタ２７
に１ビットごとに出力する。この処理により、シフトレ
ジスタ２７の各ビットセルにはｎビットのＣ1 データ群
が記憶されることになる。その後、Ｔ3 で、制御回路３
１は、ＬＡＴＣＨ（ラッチ）パルスを出力するので、こ
のＴ3 のタイミングでシフトレジスタ２７の各データが
ラッチ回路２８の各記憶セルに入力される。次にＴ
4 で、制御回路３１は、イネーブル信号ＥＮＡＢＬＥを
Ｈレベルにすると共に、電源ライン２５-1に対して電源
電圧を供給する。すると、ラッチ回路２８の出力信号は
ＡＮＤゲート２９-1、…、２９-nとＮＯＴ回路３０-1、
…、３０-nを介して、リード電極２４-1、…、２４-nに
加わるので、リード電極２４-1、…、２４-nの電圧がＬ
レベルであれば電源ライン２５-1からの電流がリード電
極２３-0、２３-2、…、２３n-1 、各ダイオードＤを介
して流れ、電流の流れる発熱抵抗体の位置のドットが印
字される。
【０００７】以上の処理でＣ1 データ群についての印字
が終わるが、Ｃ1 データ群についての印字がされている
間、制御回路３１は、Ｔ3 以降、Ｃ2 データ群のｎビッ
トのデータを順次シフトレジスタ２７に出力している。
従って、Ｃ1 データ群についての印字が終わった後、制
御回路３１は、Ｔ6 でラッチ信号ＬＡＴＣＨを出力した
後、Ｔ7 〜Ｔ8 の間、電源ライン２５-2とイネーブル信
号ＥＮＡＢＬＥをＨレベルにしてＣ2 データ群のデータ
を印字する。
が終わるが、Ｃ1 データ群についての印字がされている
間、制御回路３１は、Ｔ3 以降、Ｃ2 データ群のｎビッ
トのデータを順次シフトレジスタ２７に出力している。
従って、Ｃ1 データ群についての印字が終わった後、制
御回路３１は、Ｔ6 でラッチ信号ＬＡＴＣＨを出力した
後、Ｔ7 〜Ｔ8 の間、電源ライン２５-2とイネーブル信
号ＥＮＡＢＬＥをＨレベルにしてＣ2 データ群のデータ
を印字する。
【０００８】以下の処理で１列の印字ラインの印字が終
わるが、１列の印字ラインの印字を複数のイネーブル信
号で順次時分割で印字する場合は、イネーブル信号毎に
上記と同様の処理をする。例えば１印字ラインが４個の
イネーブル信号で行われる場合は、１イネーブル信号に
対して上記したＣ1 データ群の印字とＣ2 データ群の印
字があり、この処理がイネーブル信号の切り換えによ
り、合計４回続くことになる。
わるが、１列の印字ラインの印字を複数のイネーブル信
号で順次時分割で印字する場合は、イネーブル信号毎に
上記と同様の処理をする。例えば１印字ラインが４個の
イネーブル信号で行われる場合は、１イネーブル信号に
対して上記したＣ1 データ群の印字とＣ2 データ群の印
字があり、この処理がイネーブル信号の切り換えによ
り、合計４回続くことになる。
【０００９】
【発明が解決しようとする課題】上記した従来例の装置
の場合、制御回路３１は、１印字ラインの印字をするた
めに電源ライン数（上記の例では２本）とイネーブル信
号の数を掛けた回数だけデータの転送処理をしなければ
ならず、しかも、送出するデータの組合わせがとびとび
のビット順であり、その組み分けを制御回路でやるとな
ると、その処理が煩雑である。そのため、サーマルヘッ
ドを使用して、プリンタ等を製作するメーカ側に負担を
かけることになり、センタータイプの採用が敬遠される
おそれがあり、発熱抵抗体数が同じ場合、エッジタイプ
よりもセンタータイプの方が印字品質が良いという、特
長を生かせ得ないという問題があった。
の場合、制御回路３１は、１印字ラインの印字をするた
めに電源ライン数（上記の例では２本）とイネーブル信
号の数を掛けた回数だけデータの転送処理をしなければ
ならず、しかも、送出するデータの組合わせがとびとび
のビット順であり、その組み分けを制御回路でやるとな
ると、その処理が煩雑である。そのため、サーマルヘッ
ドを使用して、プリンタ等を製作するメーカ側に負担を
かけることになり、センタータイプの採用が敬遠される
おそれがあり、発熱抵抗体数が同じ場合、エッジタイプ
よりもセンタータイプの方が印字品質が良いという、特
長を生かせ得ないという問題があった。
【００１０】また、高速の印字周期で印字装置を使用す
る場合、各発熱抵抗体に対して熱履歴制御が必要となる
が、上記のようにデータが２分されるので、熱履歴の為
の処理が複雑化する。ここで熱履歴制御とは、各発熱抵
抗体が過去数ラインの印字処理において、実際に発熱し
たか否か等を判定し、その結果に応じて各発熱抵抗体に
対する電源エネルギーの印加時間などを調整する制御を
いうが、従来のセンタータイプのサーマルヘッドでは、
電源ラインが切り替わるごとに、印字ラインから見て飛
び飛びのｎビットのデータが入れ替わるので、サーマル
ヘッド２１の側で熱履歴制御をすることが極めて困難で
ある。
る場合、各発熱抵抗体に対して熱履歴制御が必要となる
が、上記のようにデータが２分されるので、熱履歴の為
の処理が複雑化する。ここで熱履歴制御とは、各発熱抵
抗体が過去数ラインの印字処理において、実際に発熱し
たか否か等を判定し、その結果に応じて各発熱抵抗体に
対する電源エネルギーの印加時間などを調整する制御を
いうが、従来のセンタータイプのサーマルヘッドでは、
電源ラインが切り替わるごとに、印字ラインから見て飛
び飛びのｎビットのデータが入れ替わるので、サーマル
ヘッド２１の側で熱履歴制御をすることが極めて困難で
ある。
【００１１】この発明は、上記問題点に鑑みなされたも
のであり、厚膜センタータイプのサーマルヘッドにおい
て、制御回路から１印字ライン分のデータを分割して送
出する必要がない、エッジタイプと同様に、１印字ライ
ン分を一挙に転送でき、センタータイプの印字品質の良
さが生かせるサーマルヘッド駆動回路装置及び印字装置
を提供することを目的とする。
のであり、厚膜センタータイプのサーマルヘッドにおい
て、制御回路から１印字ライン分のデータを分割して送
出する必要がない、エッジタイプと同様に、１印字ライ
ン分を一挙に転送でき、センタータイプの印字品質の良
さが生かせるサーマルヘッド駆動回路装置及び印字装置
を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明の請求項１記載
のサーマルヘッド駆動回路装置は、複数個の発熱抵抗体
がライン状に配列されてなる発熱抵抗体列と、この発熱
抵抗体列の各発熱抵抗体のライン方向の両端よりライン
方向と直交する方向に１つおきに両側に導出されるリー
ド電極と、前記一方側のリード電極に、それぞれ１つお
きに共通的に接続される一対の電源ラインと、複数のビ
ットセルからなり、印字すべきデータを記憶するデータ
記憶回路と、前記他方のリード電極に対応して設けら
れ、前記データ記憶回路の各ビットセル出力を受けて前
記発熱抵抗体を駆動するドライブ素子とを備えるサーマ
ルヘッド駆動回路装置において、前記データ記憶回路の
ビットセル数を前記発熱抵抗体数と同数に設定するとと
もに、前記データ記憶回路のデータを、前記一対の電源
ラインのいずれに対する印字データかによって選択して
出力するゲート回路と、外部より単一の電源電圧を受け
前記ゲート回路の動作と同期して上記一対の電源ライン
への電圧供給を切り換える電源切替回路とを特徴的に備
えている。
のサーマルヘッド駆動回路装置は、複数個の発熱抵抗体
がライン状に配列されてなる発熱抵抗体列と、この発熱
抵抗体列の各発熱抵抗体のライン方向の両端よりライン
方向と直交する方向に１つおきに両側に導出されるリー
ド電極と、前記一方側のリード電極に、それぞれ１つお
きに共通的に接続される一対の電源ラインと、複数のビ
ットセルからなり、印字すべきデータを記憶するデータ
記憶回路と、前記他方のリード電極に対応して設けら
れ、前記データ記憶回路の各ビットセル出力を受けて前
記発熱抵抗体を駆動するドライブ素子とを備えるサーマ
ルヘッド駆動回路装置において、前記データ記憶回路の
ビットセル数を前記発熱抵抗体数と同数に設定するとと
もに、前記データ記憶回路のデータを、前記一対の電源
ラインのいずれに対する印字データかによって選択して
出力するゲート回路と、外部より単一の電源電圧を受け
前記ゲート回路の動作と同期して上記一対の電源ライン
への電圧供給を切り換える電源切替回路とを特徴的に備
えている。
【００１３】また、請求項２記載の印字装置は、複数個
の発熱抵抗体がライン状に配列されてなる発熱抵抗体
列、この発熱抵抗体列の各発熱抵抗体のライン方向の両
端よりライン方向と直交する方向に１つおきに両側に導
出されるリード電極、前記一方側のリード電極に、それ
ぞれ１つおきに共通的に接続される一対の電源ライン、
複数のビットセルからなり、印字すべきデータを記憶す
るデータ記憶回路、及び前記他方のリード電極に対応し
て設けられ、前記データ記憶回路の各ビットセル出力を
受けて前記発熱抵抗体を駆動するドライブ素子を備える
サーマルヘッド駆動回路装置と、このサーマルヘッド駆
動回路装置に印字データ及び制御信号を供給する制御回
路とからなる印字装置において、前記データ記憶回路の
ビットセル数を前記発熱抵抗体数と同数に設定するとと
もに、前記データ記憶回路のデータを、前記制御回路か
らの制御信号により前記一対の電源ラインのいずれに対
する印字データかによって選択して出力するゲート回路
と、制御回路から単一の電源電圧を受け前記ゲート回路
の動作に同期して上記一対の電源ラインへの電圧給電を
切り換える電源切替回路とを備え、前記制御回路は、前
記データ記憶回路に発熱抵抗体列で印字する印字データ
を連続的に一挙に入力し、前記ゲート回路と電源切替回
路を同じ信号で制御するようにしたことを特徴としてい
る。
の発熱抵抗体がライン状に配列されてなる発熱抵抗体
列、この発熱抵抗体列の各発熱抵抗体のライン方向の両
端よりライン方向と直交する方向に１つおきに両側に導
出されるリード電極、前記一方側のリード電極に、それ
ぞれ１つおきに共通的に接続される一対の電源ライン、
複数のビットセルからなり、印字すべきデータを記憶す
るデータ記憶回路、及び前記他方のリード電極に対応し
て設けられ、前記データ記憶回路の各ビットセル出力を
受けて前記発熱抵抗体を駆動するドライブ素子を備える
サーマルヘッド駆動回路装置と、このサーマルヘッド駆
動回路装置に印字データ及び制御信号を供給する制御回
路とからなる印字装置において、前記データ記憶回路の
ビットセル数を前記発熱抵抗体数と同数に設定するとと
もに、前記データ記憶回路のデータを、前記制御回路か
らの制御信号により前記一対の電源ラインのいずれに対
する印字データかによって選択して出力するゲート回路
と、制御回路から単一の電源電圧を受け前記ゲート回路
の動作に同期して上記一対の電源ラインへの電圧給電を
切り換える電源切替回路とを備え、前記制御回路は、前
記データ記憶回路に発熱抵抗体列で印字する印字データ
を連続的に一挙に入力し、前記ゲート回路と電源切替回
路を同じ信号で制御するようにしたことを特徴としてい
る。
【００１４】
【作用】請求項１のサーマルヘッド駆動回路装置は、デ
ータ記憶回路の各ビットセルに一行分の印字データが記
憶される。そして、ゲート回路は、まず一方の電源ライ
ンに対する印字データをデータ記憶回路からドライブ素
子に出力する。この動作は制御回路からの制御信号に従
って行われるが、同じ制御信号が電源切替回路にも加わ
っており、電源切替回路は、ゲート回路の上記の動作に
対応して上記一方側の電源ラインに電圧を供給する。
ータ記憶回路の各ビットセルに一行分の印字データが記
憶される。そして、ゲート回路は、まず一方の電源ライ
ンに対する印字データをデータ記憶回路からドライブ素
子に出力する。この動作は制御回路からの制御信号に従
って行われるが、同じ制御信号が電源切替回路にも加わ
っており、電源切替回路は、ゲート回路の上記の動作に
対応して上記一方側の電源ラインに電圧を供給する。
【００１５】ドライブ素子に加わるｎビットのデータ
は、印字データに応じてＨレベルまたはＬレベルである
が、Ｌレベルの電圧を出力しているリード電極に対して
は上記一方側の電源ラインからの電流が流れ、電流の流
れる発熱抵抗体に該当するドット位置が発熱により印字
される。以上の処理によって、Ｎ＝２ｎ個のドットの半
分の領域の印字が終了する。
は、印字データに応じてＨレベルまたはＬレベルである
が、Ｌレベルの電圧を出力しているリード電極に対して
は上記一方側の電源ラインからの電流が流れ、電流の流
れる発熱抵抗体に該当するドット位置が発熱により印字
される。以上の処理によって、Ｎ＝２ｎ個のドットの半
分の領域の印字が終了する。
【００１６】次に、ゲート回路は、もう一方の電源ライ
ン対するｎビットのデータをデータ記憶回路回路からド
ライブ素子に出力する。そして、この動作に対応して電
源切替回路が動作して、先程とは逆の電源ラインに電圧
を供給する。すると、電圧レベルがＬレベルである発熱
抵抗体のリード電極に対して、この電源ラインからの電
流が流れ、電流の流れる発熱抵抗体に該当するドット位
置が発熱により印字される。
ン対するｎビットのデータをデータ記憶回路回路からド
ライブ素子に出力する。そして、この動作に対応して電
源切替回路が動作して、先程とは逆の電源ラインに電圧
を供給する。すると、電圧レベルがＬレベルである発熱
抵抗体のリード電極に対して、この電源ラインからの電
流が流れ、電流の流れる発熱抵抗体に該当するドット位
置が発熱により印字される。
【００１７】請求項２の印字装置の場合も同様である。
すなわち、制御回路は、発熱抵抗体数Ｎ＝２ｎ個に対す
る印字データをサーマルヘッド駆動回路装置内のデータ
記憶回路に転送する。次に、制御回路はゲート回路に制
御信号を出力するが、この信号は電源切替回路にも加わ
っているので、一方側の電源ラインにのみ電圧が供給さ
れる。このとき、ゲート回路は、電圧の供給された電源
ラインに対するｎビットのデータをドライバー素子に対
して出力しているので、該当する発熱抵抗体に電流が流
れドットの印字がされる。
すなわち、制御回路は、発熱抵抗体数Ｎ＝２ｎ個に対す
る印字データをサーマルヘッド駆動回路装置内のデータ
記憶回路に転送する。次に、制御回路はゲート回路に制
御信号を出力するが、この信号は電源切替回路にも加わ
っているので、一方側の電源ラインにのみ電圧が供給さ
れる。このとき、ゲート回路は、電圧の供給された電源
ラインに対するｎビットのデータをドライバー素子に対
して出力しているので、該当する発熱抵抗体に電流が流
れドットの印字がされる。
【００１８】次に、制御回路は、ゲート回路に先程とは
別の制御信号を出力するが、この制御信号によって電源
切替回路が動作して、先程とは逆の電源ラインに電圧が
供給される。このとき、ゲート回路は、電圧の供給され
た電源ラインに対するｎビットのデータをドライバー素
子に対して出力しているので、該当する発熱抵抗体に電
流が流れドットの印字がされる。
別の制御信号を出力するが、この制御信号によって電源
切替回路が動作して、先程とは逆の電源ラインに電圧が
供給される。このとき、ゲート回路は、電圧の供給され
た電源ラインに対するｎビットのデータをドライバー素
子に対して出力しているので、該当する発熱抵抗体に電
流が流れドットの印字がされる。
【００１９】
【実施例】図１、は、この発明の一実施例を示すサーマ
ルヘッド駆動回路装置のブロック図である。このサーマ
ルヘッド駆動回路１は、Ｎ個の発熱抵抗体Ｒ1 、Ｒ2 、
…、ＲN がライン状に配列される発熱抵抗体列２と、発
熱抵抗体列２の一端から各発熱抵抗体の端部毎に１つお
いて、発熱抵抗体列２のライン方向と直交する方向の一
方側に導出されるリード電極３-0、３-1、…、３-nと、
これらのリード電極３-0、３ -1、…、３-nと交互に各発
熱抵抗体の端部からライン方向と直交する方向の他方側
に導出されるリード電極４-1、４-2、…、４-nと、それ
ぞれダイオードＤを介してリード電極３-0、３-1、…、
３-nに互いに１つおきに接続される一対の電源ライン５
-1，５-2（Ｃ1 、Ｃ2 ）と、電源ラインＣ1 、Ｃ2 をＯ
Ｎ／ＯＦＦ制御する電源切替回路１２と、他方のリード
電極４-1、４-2、…、４-nに２値信号を出力するドライ
バ回路６とで構成されている。
ルヘッド駆動回路装置のブロック図である。このサーマ
ルヘッド駆動回路１は、Ｎ個の発熱抵抗体Ｒ1 、Ｒ2 、
…、ＲN がライン状に配列される発熱抵抗体列２と、発
熱抵抗体列２の一端から各発熱抵抗体の端部毎に１つお
いて、発熱抵抗体列２のライン方向と直交する方向の一
方側に導出されるリード電極３-0、３-1、…、３-nと、
これらのリード電極３-0、３ -1、…、３-nと交互に各発
熱抵抗体の端部からライン方向と直交する方向の他方側
に導出されるリード電極４-1、４-2、…、４-nと、それ
ぞれダイオードＤを介してリード電極３-0、３-1、…、
３-nに互いに１つおきに接続される一対の電源ライン５
-1，５-2（Ｃ1 、Ｃ2 ）と、電源ラインＣ1 、Ｃ2 をＯ
Ｎ／ＯＦＦ制御する電源切替回路１２と、他方のリード
電極４-1、４-2、…、４-nに２値信号を出力するドライ
バ回路６とで構成されている。
【００２０】ドライバ回路６は、Ｎ個のビットセル
Ｄ1 、…、ＤN で構成され、印字すべきデータを記憶す
るシフトレジスタ７と、同じくＮ個の記憶セルＬＡ1 、
…、ＬＡ N を有し、このシフトレジスタ７の各ビットセ
ルの出力をラッチするラッチ回路８と、ゲート回路９
と、このゲート回路９の出力とイネーブル信号を入力に
受けるＡＮＤ回路１０-1、…、１０-nと、このＡＮＤ回
路１０-1、…、１０-nからのデータに応じてリード電極
４-1、４-2、…、４-nを個別に駆動するＮＯＴ回路（ド
ライブ素子）１１-1、１１-2、…、１１-nから構成され
ている。
Ｄ1 、…、ＤN で構成され、印字すべきデータを記憶す
るシフトレジスタ７と、同じくＮ個の記憶セルＬＡ1 、
…、ＬＡ N を有し、このシフトレジスタ７の各ビットセ
ルの出力をラッチするラッチ回路８と、ゲート回路９
と、このゲート回路９の出力とイネーブル信号を入力に
受けるＡＮＤ回路１０-1、…、１０-nと、このＡＮＤ回
路１０-1、…、１０-nからのデータに応じてリード電極
４-1、４-2、…、４-nを個別に駆動するＮＯＴ回路（ド
ライブ素子）１１-1、１１-2、…、１１-nから構成され
ている。
【００２１】このサーマル回路の特徴は、同じ制御信号
ＣＴＬ1 ，ＣＴＬ2 で制御される電源切替回路１２とゲ
ート回路９にある。電源切替回路１２は、電源電圧ＶCC
をＯＮ／ＯＦＦ制御するトランジスタＱ1 ，Ｑ2 と、制
御信号ＣＴＬ1 ，ＣＴＬ2によってトランジスタＱ1 ，
Ｑ2 のベース電流を制御するベースドライブ回路とで構
成される。またゲート回路９は、ｎ個のＯＲゲートＯ1
〜Ｏn とＮ個のＡＮＤゲードＡ1 〜ＡN とで構成されて
いる。そして、各ＡＮＤゲートＡ1 〜ＡN の一方の入力
端子にはラッチ回路８のＬＡ1 〜ＬＡnの出力が加わっ
ており、また他方の入力端子には、制御信号ＣＴＬ1 ，
ＣＴＬ2 が加わっている。つまり、制御信号ＣＴＬ1 は
Ａ4i、Ａ4i+1（ｉ＝１〜（Ｎ−２）／４）とＡ1 のｎ個
のＡＮＤゲートの入力端子に加わり、また、制御信号Ｃ
ＴＬ2 は残りのｎ個のＡＮＤゲートに加わっている。ま
た一対のＡＮＤゲートＡ2j、Ａ2j-1（ｊ＝１〜Ｎ／２）
のそれぞれの出力は、ＯＲゲートＯ1 〜Ｏn の２つの入
力端子に接続され、ＯＲゲートの出力は、ＡＮＤ回路１
０-1〜１０-nの一方の入力端子に供給される。
ＣＴＬ1 ，ＣＴＬ2 で制御される電源切替回路１２とゲ
ート回路９にある。電源切替回路１２は、電源電圧ＶCC
をＯＮ／ＯＦＦ制御するトランジスタＱ1 ，Ｑ2 と、制
御信号ＣＴＬ1 ，ＣＴＬ2によってトランジスタＱ1 ，
Ｑ2 のベース電流を制御するベースドライブ回路とで構
成される。またゲート回路９は、ｎ個のＯＲゲートＯ1
〜Ｏn とＮ個のＡＮＤゲードＡ1 〜ＡN とで構成されて
いる。そして、各ＡＮＤゲートＡ1 〜ＡN の一方の入力
端子にはラッチ回路８のＬＡ1 〜ＬＡnの出力が加わっ
ており、また他方の入力端子には、制御信号ＣＴＬ1 ，
ＣＴＬ2 が加わっている。つまり、制御信号ＣＴＬ1 は
Ａ4i、Ａ4i+1（ｉ＝１〜（Ｎ−２）／４）とＡ1 のｎ個
のＡＮＤゲートの入力端子に加わり、また、制御信号Ｃ
ＴＬ2 は残りのｎ個のＡＮＤゲートに加わっている。ま
た一対のＡＮＤゲートＡ2j、Ａ2j-1（ｊ＝１〜Ｎ／２）
のそれぞれの出力は、ＯＲゲートＯ1 〜Ｏn の２つの入
力端子に接続され、ＯＲゲートの出力は、ＡＮＤ回路１
０-1〜１０-nの一方の入力端子に供給される。
【００２２】なお、サーマルヘッド駆動回路１と、本体
部（制御回路）１３は、図２に示すように接続され、制
御回路１３から電源電圧ＶCC、イネーブル信号ＥＮＡＢ
ＬＥ、ラッチ信号ＬＡＴＣＨ、クロック信号ＣＰ、デー
タＤＩ、制御信号ＣＴＬ1 ，ＣＴＬ2 が供給されるよう
になっている。次に、上記実施例回路の動作を図３のタ
イミングチャートに従って説明する。制御回路１３は、
クロックパルスＣＰに同期して、Ｎ（＝２ｎ）ビットの
印字データＤＩを１ビットごとにシフトレジスタ７に出
力する（図３のＴ1 〜Ｔ2 の期間及び図１参照）。これ
により、このＮ個の印字データはシフトレジスタ７に記
憶される。その後、Ｔ3 のタイミングでラッチ信号ＬＡ
ＴＣＨが出力され、シフトレジスタ７のデータがラッチ
回路８の各記憶セルＬＡ1 〜ＬＡN に記憶される。そし
て、制御回路１３は、Ｔ4 で制御信号ＣＴＬ1 をＨレベ
ルにする。すると、ベースドライブ回路が動作し、トラ
ンジスタＱ1 のベース端子にＨレベルの電圧を出力する
ので、電源ラインＣ1 には電源電圧ＶCCが供給される。
制御信号ＣＴＬ1 はゲート回路９にも加わるので、
Ａ4i、Ａ4i+1（ｉ＝１〜（Ｎ−２）／４）とＡ1 のｎ個
のＡＮＤゲートの入力端子はＨレベルになる。するとＨ
レベル電圧の入力されているＡＮＤゲートはＯＮして、
そのＡＮＤゲートの他方の入力端子に加わっている印字
データが、ＯＲゲートＯ1 〜Ｏn を介してＡＮＤ回路１
０ -1〜１０-nに出力される。また、Ｔ4 のタイミングで
はイネーブル信号ＥＮＡＢＬＥもＨレベルになるので、
このＡＮＤ回路１０-1〜１０-nもＯＮして発熱抵抗体Ｒ
4i、Ｒ4i+1（ｉ＝１〜（Ｎ−２）／４）とＲ1 が動作す
る。そして、Ｔ5 のタイミングになると、制御信号ＣＴ
Ｌ1 はＬレベルとなり、ベースドライブ回路の動作によ
りトランジスタＱ1 がＯＦＦすると共に、ゲート回路９
の全てのＡＮＤゲートがＯＦＦとなる。
部（制御回路）１３は、図２に示すように接続され、制
御回路１３から電源電圧ＶCC、イネーブル信号ＥＮＡＢ
ＬＥ、ラッチ信号ＬＡＴＣＨ、クロック信号ＣＰ、デー
タＤＩ、制御信号ＣＴＬ1 ，ＣＴＬ2 が供給されるよう
になっている。次に、上記実施例回路の動作を図３のタ
イミングチャートに従って説明する。制御回路１３は、
クロックパルスＣＰに同期して、Ｎ（＝２ｎ）ビットの
印字データＤＩを１ビットごとにシフトレジスタ７に出
力する（図３のＴ1 〜Ｔ2 の期間及び図１参照）。これ
により、このＮ個の印字データはシフトレジスタ７に記
憶される。その後、Ｔ3 のタイミングでラッチ信号ＬＡ
ＴＣＨが出力され、シフトレジスタ７のデータがラッチ
回路８の各記憶セルＬＡ1 〜ＬＡN に記憶される。そし
て、制御回路１３は、Ｔ4 で制御信号ＣＴＬ1 をＨレベ
ルにする。すると、ベースドライブ回路が動作し、トラ
ンジスタＱ1 のベース端子にＨレベルの電圧を出力する
ので、電源ラインＣ1 には電源電圧ＶCCが供給される。
制御信号ＣＴＬ1 はゲート回路９にも加わるので、
Ａ4i、Ａ4i+1（ｉ＝１〜（Ｎ−２）／４）とＡ1 のｎ個
のＡＮＤゲートの入力端子はＨレベルになる。するとＨ
レベル電圧の入力されているＡＮＤゲートはＯＮして、
そのＡＮＤゲートの他方の入力端子に加わっている印字
データが、ＯＲゲートＯ1 〜Ｏn を介してＡＮＤ回路１
０ -1〜１０-nに出力される。また、Ｔ4 のタイミングで
はイネーブル信号ＥＮＡＢＬＥもＨレベルになるので、
このＡＮＤ回路１０-1〜１０-nもＯＮして発熱抵抗体Ｒ
4i、Ｒ4i+1（ｉ＝１〜（Ｎ−２）／４）とＲ1 が動作す
る。そして、Ｔ5 のタイミングになると、制御信号ＣＴ
Ｌ1 はＬレベルとなり、ベースドライブ回路の動作によ
りトランジスタＱ1 がＯＦＦすると共に、ゲート回路９
の全てのＡＮＤゲートがＯＦＦとなる。
【００２３】その後、Ｔ6 のタイミングになると、制御
回路１３は、制御信号ＣＴＬ2 にＨレベルの信号を出力
する。この信号はベースドライブ回路に加わり、トラン
ジスタＱ2 のベース端子にＨレベルの電圧を出力するの
で、電源ラインＣ2 には電源電圧ＶCCが供給される。こ
の制御信号ＣＴＬ2 はゲート回路９にも加わるので、今
度はＡ4i-1、Ａ4i-2（ｉ＝１〜（Ｎ−２）／４）とＡN
のみがＯＮして、該当する印字データがＡＮＤ回路１０
-1〜１０-nに出力される。この状態で、イネーブル信号
ＥＮＡＢＬＥはＨレベルのままであるから、ＡＮＤ回路
１０-1〜１０-nもＯＮして発熱抵抗体Ｒ4i-1、Ｒ
4i-2（ｉ＝１〜（Ｎ−２）／４）とＲN が動作する。そ
して、Ｔ7 のタイミングになると制御信号ＣＴＬ2 がＬ
レベルになるのでトランジスタＱ2 がＯＦＦすると共
に、ゲート回路６の全てのＡＮＤゲートがＯＦＦとなっ
てＮ個の発熱抵抗体に対する印字処理が終わる。
回路１３は、制御信号ＣＴＬ2 にＨレベルの信号を出力
する。この信号はベースドライブ回路に加わり、トラン
ジスタＱ2 のベース端子にＨレベルの電圧を出力するの
で、電源ラインＣ2 には電源電圧ＶCCが供給される。こ
の制御信号ＣＴＬ2 はゲート回路９にも加わるので、今
度はＡ4i-1、Ａ4i-2（ｉ＝１〜（Ｎ−２）／４）とＡN
のみがＯＮして、該当する印字データがＡＮＤ回路１０
-1〜１０-nに出力される。この状態で、イネーブル信号
ＥＮＡＢＬＥはＨレベルのままであるから、ＡＮＤ回路
１０-1〜１０-nもＯＮして発熱抵抗体Ｒ4i-1、Ｒ
4i-2（ｉ＝１〜（Ｎ−２）／４）とＲN が動作する。そ
して、Ｔ7 のタイミングになると制御信号ＣＴＬ2 がＬ
レベルになるのでトランジスタＱ2 がＯＦＦすると共
に、ゲート回路６の全てのＡＮＤゲートがＯＦＦとなっ
てＮ個の発熱抵抗体に対する印字処理が終わる。
【００２４】
【発明の効果】この発明によれば、サーマルヘッド側に
発熱抵抗体数と同一ビット数を持つデータ記憶回路に印
字データを記憶し、ゲート回路でこのデータを２分する
ので、制御回路からはエッヂタイプと同様のデータ供給
方法でよく、またセンタータイプであってもサーマルヘ
ッド側に供給される電源電圧は単一でよいので、制御回
路側の処理が簡単になる。また、従来きわめて困難であ
った熱履歴制御も可能であり、必要があれば隣接ビット
を絡めた熱履歴制御をすることもできる。そのため、セ
ンタータイプの印字品質の良い点を生かし、このタイプ
のサーマルヘッドの採用を増加させるのに役立つ。
発熱抵抗体数と同一ビット数を持つデータ記憶回路に印
字データを記憶し、ゲート回路でこのデータを２分する
ので、制御回路からはエッヂタイプと同様のデータ供給
方法でよく、またセンタータイプであってもサーマルヘ
ッド側に供給される電源電圧は単一でよいので、制御回
路側の処理が簡単になる。また、従来きわめて困難であ
った熱履歴制御も可能であり、必要があれば隣接ビット
を絡めた熱履歴制御をすることもできる。そのため、セ
ンタータイプの印字品質の良い点を生かし、このタイプ
のサーマルヘッドの採用を増加させるのに役立つ。
【図１】本発明の一実施例を示すサーマルヘッド駆動回
路のブロック図である。
路のブロック図である。
【図２】図１に示すサーマルヘッド駆動回路装置を採用
する印字装置の概略構成を示すブロック図である。
する印字装置の概略構成を示すブロック図である。
【図３】実施例装置の回路動作を説明するタイミングチ
ャートである。
ャートである。
【図４】従来のサーマルヘッド回路を示す回路図であ
る。
る。
【図５】図４の回路動作を説明するタイミングチャート
である。
である。
２ 発熱抵抗体列
３-0〜３-n リード電極
４-1〜４-n リード電極
５-1、５-2 電源ライン
７ シフトレジスタ
８ ラッチ回路
９ ゲート回路
１１-1〜１１-n ドライブ素子を構成するＮＯＴ回路
１２ 電源切替回路
Ｒ1 〜ＲN 発熱抵抗体
Claims (2)
- 【請求項１】複数個の発熱抵抗体がライン状に配列され
てなる発熱抵抗体列と、 この発熱抵抗体列の各発熱抵抗体のライン方向の両端よ
りライン方向と直交する方向に１つおきに両側に導出さ
れるリード電極と、 前記一方側のリード電極に、それぞれ１つおきに共通的
に接続される一対の電源ラインと、 複数のビットセルからなり、印字すべきデータを記憶す
るデータ記憶回路と、 前記他方のリード電極に対応して設けられ、前記データ
記憶回路の各ビットセル出力を受けて前記発熱抵抗体を
駆動するドライブ素子と、 を備えるサーマルヘッド駆動回路装置において、 前記データ記憶回路のビットセル数を前記発熱抵抗体数
と同数に設定するとともに、 前記データ記憶回路のデータを、前記一対の電源ライン
のいずれに対する印字データかによって選択して出力す
るゲート回路と、外部より単一の電源電圧を受け前記ゲ
ート回路の動作と同期して上記一対の電源ラインへの電
圧供給を切り換える電源切替回路とを備えたことを特徴
とするサーマルヘッド駆動回路装置。 - 【請求項２】複数個の発熱抵抗体がライン状に配列され
てなる発熱抵抗体列、この発熱抵抗体列の各発熱抵抗体
のライン方向の両端よりライン方向と直交する方向に１
つおきに両側に導出されるリード電極、前記一方側のリ
ード電極に、それぞれ１つおきに共通的に接続される一
対の電源ライン、複数のビットセルからなり、印字すべ
きデータを記憶するデータ記憶回路、及び前記他方のリ
ード電極に対応して設けられ、前記データ記憶回路の各
ビットセル出力を受けて前記発熱抵抗体を駆動するドラ
イブ素子を備えるサーマルヘッド駆動回路装置と、 このサーマルヘッド駆動回路装置に印字データ及び制御
信号を供給する制御回路とからなる印字装置において、 前記データ記憶回路のビットセル数を前記発熱抵抗体数
と同数に設定するとともに、 前記データ記憶回路のデータを、前記制御回路からの制
御信号により前記一対の電源ラインのいずれに対する印
字データかによって選択して出力するゲート回路と、制
御回路から単一の電源電圧を受け前記ゲート回路の動作
に同期して上記一対の電源ラインへの電圧給電を切り換
える電源切替回路とを備え、 前記制御回路が、前記データ記憶回路に、発熱抵抗体列
で印字する印字データを連続的に一挙に入力し、前記電
源切替回路とゲート回路を同じ制御信号で制御するよう
にしたことを特徴とする印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162902A JPH058429A (ja) | 1991-07-03 | 1991-07-03 | サーマルヘツド駆動回路装置および印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162902A JPH058429A (ja) | 1991-07-03 | 1991-07-03 | サーマルヘツド駆動回路装置および印字装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH058429A true JPH058429A (ja) | 1993-01-19 |
Family
ID=15763409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162902A Pending JPH058429A (ja) | 1991-07-03 | 1991-07-03 | サーマルヘツド駆動回路装置および印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH058429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610650A (en) * | 1992-12-28 | 1997-03-11 | Mitsubishi Denki Kabushiki Kaisha | Electronic parts, thermal head, manufacturing method of the thermal head, and heat sensitive recording apparatus |
| JP2002166587A (ja) * | 2000-12-01 | 2002-06-11 | Nagano Fujitsu Component Kk | サーマルヘッド |
| JP2011011557A (ja) * | 2010-09-15 | 2011-01-20 | Fujitsu Component Ltd | サーマルヘッド |
-
1991
- 1991-07-03 JP JP3162902A patent/JPH058429A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610650A (en) * | 1992-12-28 | 1997-03-11 | Mitsubishi Denki Kabushiki Kaisha | Electronic parts, thermal head, manufacturing method of the thermal head, and heat sensitive recording apparatus |
| JP2002166587A (ja) * | 2000-12-01 | 2002-06-11 | Nagano Fujitsu Component Kk | サーマルヘッド |
| JP2011011557A (ja) * | 2010-09-15 | 2011-01-20 | Fujitsu Component Ltd | サーマルヘッド |
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