JP4228464B2

JP4228464B2 - プリンタの制御装置およびプリンタ

Info

Publication number: JP4228464B2
Application number: JP9762899A
Authority: JP
Inventors: 敦之今泉; 浩昭細見
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-04-05
Filing date: 1999-04-05
Publication date: 2009-02-25
Anticipated expiration: 2019-04-05
Also published as: JP2000289255A

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動回路により複数の発熱素子を独立して加熱駆動して、印刷画素を形成するサーマル式のラインプリンタにおける制御装置と当該制御装置を備えたプリンタに関する。
【０００２】
【従来の技術】
サーマル式のラインプリンタは、行方向に配列した多数の発熱素子を加熱駆動することにより、１行分のデータを並列に同時に印刷する方式のプリンタである。この種のプリンタの印刷制御は、以下の通りである。すなわち、シフトレジスタに格納された画素データ（１又は０のデータ）を、ラッチ信号に基いてラッチ内にパラレル転送する。次いで、各発熱素子を駆動する駆動回路をそのストローブ信号によりオンして、前記ラッチ内のデータを取り込み、該データに従って発熱素子を加熱する。ここで、前記複数の駆動回路は、複数の駆動回路を備えた複数のドライバＩＣを使用することによって実現する。
【０００３】
しかしながら、前記プリンタの制御においては、駆動すべき発熱素子が多い場合、駆動回路にストローブ信号を入力した時点で、電流が急激に変動してこれがノイズを発生させ、ドライバＩＣに誤動作、延いては印刷の乱れを生じさせることがあった。
【０００４】
そこで、この問題を回避するため、従来、前記ストローブ信号を与えるタイミングをずらす遅延回路を備え、各ドライバＩＣ毎にストローブ信号を与えるタイミングをずらすように構成したプリンタの制御装置がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来の遅延回路を用いたプリンタの制御においては、次の行のデータをラッチに取り込むためのラッチ信号が、前記遅延されたストローブ信号の入力中に与えられることがある。この場合、複数のドライバＩＣへの通電が同時に遮断され、急激な電圧降下が起き、これがノイズを発生させることがあった。また、途中で遮断されたストローブ信号に係る駆動回路は、発熱素子に十分な量の電流を与えることができず、その結果、発熱素子の加熱量が不十分となって、印刷品質が低下するという問題があった。
【０００６】
本発明の目的は、前記従来の課題を解決し、前記遅延されたストローブ信号の入力中に、次のラッチ信号が入力されることを防止し、これによって前記ノイズの発生を抑えるプリンタの制御装置と当該制御装置を備えたプリンタを提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するため本発明のプリンタの制御装置は、印刷画素を形成するための複数の発熱素子と、前記各発熱素子を駆動させるための前記発熱素子に対応して設けられた駆動回路であって、複数のグループに区分けされたものと、前記発熱素子の数に対応した印刷画素データを一時的に保持する第１の記憶回路と、所定のタイミング信号に基いて前記第１の記憶回路に保持された印刷画素データを並列に入力して一時的に保持する第２の記憶回路と、前記第２の記憶回路に保持された印刷画素データを、前記各駆動回路に取り込ませる起動信号を発生する起動信号発生回路と、前記起動信号発生回路からの起動信号に基いて、前記駆動回路に対し、前記駆動回路の各グループ毎に所定時間ずらして前記起動信号を与える遅延回路と、前記駆動回路の各グループに与えられた起動信号が有効な間は、前記第２の記憶回路に前記タイミング信号が与えられることを禁止するタイミング信号制御回路とを備えて構成される。
【０００８】
前記構成において、遅延回路によって遅延された起動信号が各駆動回路に与えられている間に、次のデータを第２の記憶回路に取り込むためのタイミング信号が与えられた場合、前記タイミング信号制御回路は、前記第２の記憶回路にタイミング信号が入力されるのを禁止する。これによって、駆動回路の一斉遮断が防止され、これに基くノイズの発生がなくなる。
【０００９】
本発明において、前記タイミング信号制御回路は、前記遅延回路から前記駆動回路の各グループに出力される起動信号を入力する入力端子と１つの出力端子を備えた第１のゲート回路であって、前記入力端子から入力される全ての起動信号が有効でない場合に、前記出力端子から所定の値を出力するものと、前記第１のゲート回路の出力端子から前記所定の値が出力されている場合にのみ前記タイミング信号を前記第２の記憶回路に与える第２のゲート回路とを備えて構成することもがきる。
【００１０】
また、本発明において、前記タイミング信号制御回路は、前記駆動回路の最初のグループに起動信号が与えられてから所定時間を計測するタイマー回路と、前記タイマー回路により所定時間が経過した場合にのみ前記タイミング信号を前記第２の記憶回路に与えるゲート回路とを備えて構成することもできる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施形態を図面に沿って説明する。図１は、本発明のプリンタの制御装置の一実施形態に係る回路図である。図において、プリンタは１行分の印刷画素データを同時に印刷するための多数の発熱素子（抵抗体）Ｒ₁〜Ｒ_nを有する。発熱素子Ｒ₁〜Ｒ_nは、印刷媒体としての感熱紙の幅方向に沿って延びる印刷ヘッドの先端に配列され、その選択的な加熱駆動によって、用紙上に１行分の画素を同時に形成する。
【００１２】
発熱素子Ｒ₁〜Ｒ_nには、実施例において４つのドライバＩＣＤｒ₁〜Ｄｒ₄が、その駆動素子として接続されている。各ドライバＩＣＤｒ₁〜Ｄｒ₄は、それぞれ、前記複数の発熱素子を駆動するための複数の駆動回路を備えており、これら４つのドライバＩＣＤｒ₁〜Ｄｒ₄によって、全ての発熱素子Ｒ₁〜Ｒ_nが加熱駆動される。一つの実施例において６４０個の発熱素子に対して、各ドライバＩＣが１６０個の発熱素子に接続されこれを駆動する。
【００１３】
各ドライバＩＣＤｒ₁〜Ｄｒ₄の各駆動回路は、１つのトランジスタＴｒと、トランジスタＴｒのベースにその出力端を接続したＡＮＤ回路１０で構成される。ＡＮＤ回路１０は、後述する遅延回路１３からのストローブ信号Ｓｔ₁〜Ｓｔ₄及びラッチ１２からの印刷画素データを入力し、両信号が「Ｈｉｇｈ」であるときに、トランジスタＴｒを駆動させる。すなわち、印刷画素データとして「印刷」を意味する「１」のデータが与えられているときに、前記ストローブ信号が「Ｌｏｗ」から「Ｈｉｇｈ」、すなわち有効に遷移されると、ＡＮＤ回路１０から「Ｈｉｇｈ」が出力され、トランジスタＴｒが駆動される。これによって対応する発熱素子Ｒ₁〜Ｒ_nが加熱され、感熱紙の対応領域はこの熱パルスを受けて発色する。
【００１４】
本実施形態に係るプリンタは、１行分の印刷画素データを一時的に記憶するために、シフトレジスタ１１及びラッチ１２を有する。シフトレジスタ１１には、クロック信号に同期して１行分の印刷画素データが入力され、保持される。なお、印刷画素データは、１行分の各印刷画素に対応するデータであり、「印刷」を意味する「１」及び「印刷しない」を意味する「０」のビット列で構成される。ラッチ１２は、シフトレジスタ１１にパラレルに接続され、シフトレジスタ上の各ビットデータを、同時並列的に、その対応する記憶領域に移送して保持する。シフトレジスタ１１からラッチ１２へのデータの転送タイミングは、ラッチ信号制御回路１４から出力される信号（以下、これを出力ラッチ信号Ｌ_outという）のラッチ１２への入力タイミングによって制御される。前述のようにラッチ１２の各記憶領域は、ドライバＩＣＤｒ₁〜Ｄｒ₄のＡＮＤ回路１０の入力端に接続されており、出力ラッチ信号Ｌ_outの入力によりラッチ１２に新たなデータが取り込まれると、その内容に応じてＡＮＤ回路１０への入力データが直ちに変化される。
【００１５】
遅延回路１３は、ストローブ信号Ｓｔを入力し、該ストローブ信号Ｓｔの入力タイミングに対し所定時間遅れて出力される４つのストローブ信号（以下、これを遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄という）を生成する。遅延回路１３に入力されるストローブ信号Ｓｔは、印刷のタイミングに合わせて「Ｈｉｇｈ」に遷移され、所定時間これを維持した後、「Ｌｏｗ」に戻される。発熱素子Ｒ₁〜Ｒ_nは、略ストローブ信号Ｓｔの「Ｈｉｇｈ」の期間加熱されることとなるので、印刷に好適な発熱期間を考慮して、「Ｈｉｇｈ」の期間を定める。なお、本明細書ではこの「Ｈｉｇｈ」の期間をストローブ信号Ｓｔが有効であるという。
【００１６】
遅延回路１３の４つの遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄は、それぞれ４つのドライバＩＣＤｒ₁〜Ｄｒ₄に対応し、それらの各ＡＮＤ回路１０に入力される。すなわち、１つ目のドライバＩＣＤｒ₁の各ＡＮＤ回路１０には、遅延ストローブ信号Ｓｔ₁が、２つ目のドライバＩＣＤｒ₂の各ＡＮＤ回路１０には、遅延ストローブ信号Ｓｔ₂が、３つ目のドライバＩＣＤｒ₃の各ＡＮＤ回路１０には、遅延ストローブ信号Ｓｔ₃が、４つ目のドライバＩＣＤｒ₄の各ＡＮＤ回路１０には、遅延ストローブ信号Ｓｔ₄が、それぞれ入力される。ドライバＩＣＤｒ₁に入力される遅延ストローブ信号Ｓｔ₁は、ストローブ信号Ｓｔが遅延回路１３に入力されてから所定の遅延時間を与えずに「Ｈｉｇｈ」、すなわち有効にされる。ドライバＩＣＤｒ₂に入力される遅延ストローブ信号Ｓｔ₂は、遅延ストローブ信号Ｓｔ₁が「Ｈｉｇｈ」に遷移してから、所定の遅延時間Ｔ₁遅れて「Ｈｉｇｈ」にされる。ドライバＩＣＤｒ₃に入力される遅延ストローブ信号Ｓｔ₃は、遅延ストローブ信号Ｓｔ₂が「Ｈｉｇｈ」に遷移してから前記遅延時間Ｔ₁遅れて「Ｈｉｇｈ」にされる。また、ドライバＩＣＤｒ₄に入力される遅延ストローブ信号Ｓｔ₄は、遅延ストローブ信号Ｓｔ₃が「Ｈｉｇｈ」に遷移されてから前記遅延時間Ｔ₁遅れて「Ｈｉｇｈ」にされる。以上により、最初の遅延ストローブ信号Ｓｔ₁が「Ｈｉｇｈ」に遷移されてから、最後の遅延ストローブ信号Ｓｔ₄が「Ｈｉｇｈ」に遷移されるまでに、遅延時間Ｔ₁の３倍の遅延が与えられる。従って、１つの遅延ストローブ信号の有効期間をＴ₂とした場合、これら４つの遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の有効期間は、３Ｔ₁＋Ｔ₂である（図４を参照）。
【００１７】
前記各ドライバＩＣのＡＮＤ回路１０は、それに与えられる遅延ストローブ信号が「Ｈｉｇｈ」である期間に、ラッチ１２のデータに従って、トランジスタＴｒを駆動する。前記遅延回路１３の働きにより各ドライバＩＣＤｒ₁〜Ｄｒ₄に与えられる遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の立ち上がり及び立ち下がりのタイミングは、各ドライバＩＣ毎にずらされているので、同時立ち上がり及び立ち下がりの際の急激な電流変動が回避される。
【００１８】
ラッチ信号制御回路１４は、ラッチ信号Ｌ_inが、前記遅延ストローブ信号の有効期間中に入力された場合に、これがラッチ１２に与えられるのを禁止するためのものである。すなわち、ラッチ信号制御回路１４は、ラッチ信号Ｌ_inが遅延ストローブ信号の有効期間外、すなわち全ての遅延ストローブ信号が「Ｌｏｗ」の状態にあるときには、そのままラッチ信号をラッチ１２へ出力し（出力ラッチ信号Ｌ_out）、ラッチ信号Ｌ_inが遅延ストローブ信号の有効期間中、すなわち何れかの遅延ストローブ信号が「Ｈｉｇｈ」の状態にあるときには、ラッチ信号を出力しない。図２は、前記ラッチ信号制御回路１４の一実施例を示している。この実施例において、ラッチ信号制御回路１４は、ＮＯＲ回路２０及びＡＮＤ回路２１の２つの論理回路で構成される。ＮＯＲ回路２０は、遅延回路１３からの４つの遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄を入力とし、これら全てが「Ｌｏｗ」の状態にあるときに「Ｈｉｇｈ」を出力し、何れかのストローブ信号が「Ｈｉｇｈ」の状態にあるときには、「Ｌｏｗ」を出力する。
【００１９】
ＡＮＤ回路２１は、前記ＮＯＲ回路２０からの出力及びラッチ信号Ｌ_inを入力とし、双方が「Ｈｉｇｈ」の状態にあるときにのみ、ラッチ信号Ｌ_outとして「Ｈｉｇｈ」を出力し、それ以外の状態のときには、「Ｌｏｗ」を出力する。
【００２０】
前記構成により遅延回路１３から何れかの遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が出力されているときに、ラッチ信号Ｌ_inが入力されると、ＡＮＤ回路２１は、これをラッチ１２へ出力しない。このようにして、遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効である間に、ラッチ１２へラッチ信号が入力されることが禁止される。
【００２１】
図３は、前記ラッチ信号制御回路１４の他の実施例を示している。この実施例において、ラッチ信号制御回路１４は、タイマー回路３０及びＡＮＤ回路３１で構成されている。タイマー回路３０は、ストローブ信号Ｓｔ（又は１つ目の遅延ストローブ信号Ｓｔ₁）が入力されるタイミングで起動（リセット）され、所定時間「Ｈｉｇｈ」を出力する。そして、所定時間経過後に出力を初期の「Ｌｏｗ」に遷移する。この所定時間は、全遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の有効期間、すなわち３Ｔ₁＋Ｔ₂にセットされる。従って、タイマー回路３０は、全遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効である間だけ、「Ｈｉｇｈ」を出力する。
【００２２】
ＡＮＤ回路３１は、前記タイマー回路３０の反転出力及びラッチ信号Ｌ_inを入力とし、双方が「Ｈｉｇｈ」の状態にあるときのみ、ラッチ信号Ｌ_outとして「Ｈｉｇｈ」を出力し、それ以外の状態のときには、「Ｌｏｗ」を出力する。
【００２３】
前記構成によりストローブ信号Ｓｔが与えられてから、タイマー回路３０が所定時間を計測しているときに、ラッチ信号Ｌ_inが入力された場合、ＡＮＤ回路３１は、これをラッチ１２へ出力しない。このようにして、遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効である間に、ラッチ１２へラッチ信号が入力されることが禁止される。
【００２４】
図４は、前記実施形態に係る制御装置における信号のタイミングチャートを示している。本図及び図１に従って、以下、本制御装置の動作について説明する。図では、特に遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の有効期間中に入力される入力ラッチ信号Ｌ_in及びラッチ信号制御回路１４の出力である出力ラッチ信号Ｌ_outの状態に留意されたい。
【００２５】
図で示されるように、１行分の印刷画素データＤは、クロック信号Ｃに同期してシフトレジスタ１１に取り込まれる。その後、ラッチ信号制御回路１４に、ラッチ信号Ｌ_inが入力されると、ラッチ信号制御回路１４は、遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄が有効であるかどうかに応じて、ラッチ信号Ｌ_outを出力する。ラッチ１２は、このラッチ信号Ｌ_outを受けて、シフトレジスタの印刷画素データＤを取り込む。
【００２６】
一方、印刷開始のタイミングで、ストローブ信号Ｓｔが遅延回路１３に入力される。遅延回路１３は、これを起点として４つの遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄をＴ₁時間の遅れを与えながら、ドライバＩＣＤｒ₁〜Ｄｒ₄の各駆動回路へ出力する。１つ目の遅延ストローブ信号Ｓｔ₁が１つ目のドライバＩＣＤｒ₁の各駆動回路へ与えられると、ラッチ１２内の対応する領域の印刷画素データが読み出され、それに従って、対応する発熱素子Ｒが加熱駆動される。このタイミングにＴ₁時間だけ遅れて、２つ目の遅延ストローブ信号Ｓｔ₂が２つ目のドライバＩＣＤｒ₂の各駆動回路へ与えられる。これによってラッチ１２内の対応する領域の印刷画素データが読み出され、それに従って、対応する発熱素子Ｒが加熱駆動される。同様に、Ｔ₁時間だけ送れて、順次遅延ストローブ信号Ｓｔ₃及びＳｔ₄がドライバＩＣＤｒ₃及びＤｒ₄の各駆動回路へ与えられ、対応する発熱素子Ｒが加熱駆動される。このように各ドライバＩＣＤｒ₁〜Ｄｒ₄の駆動開始時間及び駆動終了時間は、Ｔ₁だけずらされており、これに対応する電流波形Ｖ_Hは、図４に示すようにメサ型状となり、急激な電流の立ち上がり及び立ち下がりが回避される。
【００２７】
ここで、前記遅延ストローブ信号Ｓｔ₁〜Ｓｔ₄の有効期間（図中、期間Ｔ）中に、ラッチ信号制御回路１４にラッチ信号Ｌ_inが与えられた場合を考える（図中符号４０）。この場合、ラッチ信号制御回路１４は、前述のようにこれをラッチ１２に出力しない。これによって、複数のドライバＩＣに亘る駆動回路の切り替えが回避され、前記電流波形Ｖ_Hの状態が維持される。
【００２８】
以上、本発明の一実施形態を図面に沿って説明したが、本発明は前記実施形態において示された事項に限定されず、特許請求の範囲及び発明の詳細な説明の記載、並びに周知の技術に基づいて、当業者がその変更・応用を行うことができる範囲が含まれる。前記実施形態においては、本発明の制御装置の一回路構成例を示したに過ぎず、他の周知の方法によって、本発明に係る制御装置を構成することが可能である。前記実施形態においては、ドライバＩＣの数を４としたが、本発明の適用範囲は、ドライバＩＣの個数に拘わらない。例えば、１つのドライバＩＣ内の駆動回路を複数のグループに分け、それぞれに遅延ストローブ信号を与えるように構成したものであってもよい。
【００２９】
【発明の効果】
以上の如く本発明によれば、遅延回路によって遅延された起動信号が各駆動回路に与えられている間に、次のデータを第２の記憶回路に取り込むためのタイミング信号が与えられた場合、前記タイミング信号制御回路は、前記第２の記憶回路にタイミング信号が入力されるのを禁止する。これによって、駆動回路の一斉遮断が防止され、急激な電流降下がなくなる。その結果、ノイズの発生がなくなり、装置の誤動作及び印刷品質の低下の問題が回避される。
【図面の簡単な説明】
【図１】本発明のプリンタの制御装置の一実施形態に係る回路図である。
【図２】本発明に係るラッチ信号制御回路の一実施例を示す回路図である。
【図３】本発明に係るラッチ信号制御回路の他の実施例を示す回路図である。
【図４】本発明に係る制御装置における信号のタイミングチャートである。
【符号の説明】
１０ＡＮＤ回路
１１シフトレジスタ
１２ラッチ
１３遅延回路
１４ラッチ信号制御回路
２０ＮＯＲ回路
２１ＡＮＤ回路
３０タイマー回路
３１ＡＮＤ回路
Ｒ₁〜Ｒ_n 発熱素子
Ｄｒ₁〜Ｄｒ₄ ドライバＩＣ
Ｔｒトランジスタ
Ｌ_in 入力ラッチ信号
Ｌ_out 出力ラッチ信号
Ｓｔストローブ信号
Ｓｔ₁〜Ｓｔ₄ 遅延ストローブ信号

Claims

印刷画素を形成するための複数の発熱素子と、
前記各発熱素子を駆動させるための前記発熱素子に対応して設けられた駆動回路であって、複数のグループに区分けされたものと、
前記発熱素子の数に対応した印刷画素データを一時的に保持する第１の記憶回路と、
所定のタイミング信号に基づいて前記第１の記憶回路に保持された印刷画素データを並列に入力して一時的に保持する第２の記憶回路と、
前記第２の記憶回路に保持された印刷画素データを、前記各駆動回路に取り込ませる起動信号を発生する起動信号発生回路と、
前記起動信号発生回路からの起動信号に基づいて、前記駆動回路に対し、前記駆動回路の各グループ毎に所定時間ずらして前記起動信号を与える遅延回路と、
前記駆動回路の各グループに与えられた起動信号が有効な間は、前記第２の記憶回路に前記タイミング信号が与えられることを禁止するタイミング信号制御回路とを有し、
前記タイミング信号制御回路は、
前記遅延回路から前記駆動回路の各グループに出力される起動信号を入力する入力端子と１つの出力端子を備えた第１のゲート回路であって、前記入力端子から入力される全ての起動信号が有効でない場合に、前記出力端子から所定の値を出力するものと、
前記第１のゲート回路の出力端子から前記所定の値が出力されている場合にのみ前記タイミング信号を前記第２の記憶回路に与える第２のゲート回路と、
を備えたことを特徴とするプリンタの制御装置。
印刷画素を形成するための複数の発熱素子と、
前記各発熱素子を駆動させるための前記発熱素子に対応して設けられた駆動回路であって、複数のグループに区分けされたものと、
前記発熱素子の数に対応した印刷画素データを一時的に保持する第１の記憶回路と、
所定のタイミング信号に基づいて前記第１の記憶回路に保持された印刷画素データを並列に入力して一時的に保持する第２の記憶回路と、
前記第２の記憶回路に保持された印刷画素データを、前記各駆動回路に取り込ませる起動信号を発生する起動信号発生回路と、
前記起動信号発生回路からの起動信号に基づいて、前記駆動回路に対し、前記駆動回路の各グループ毎に所定時間ずらして前記起動信号を与える遅延回路と、
前記駆動回路の各グループに与えられた起動信号が有効な間は、前記第２の記憶回路に前記タイミング信号が与えられることを禁止するタイミング信号制御回路とを有し、
前記タイミング信号制御回路は、
前記駆動回路の最初のグループに起動信号が与えられてから所定時間を計測するタイマー回路と、
前記タイマー回路により所定時間が経過した場合にのみ前記タイミング信号を前記第２の記憶回路に与えるゲート回路と、
を備えたことを特徴とする請求項１記載のプリンタの制御装置。
請求項１または２に記載のプリンタの制御装置を備えたことを特徴とするプリンタ。