JP3323138B2

JP3323138B2 - サーマルヘッド駆動用集積回路

Info

Publication number: JP3323138B2
Application number: JP27020298A
Authority: JP
Inventors: 圭秀金久保; 靖弘母家; 達也橘田; 和敏石井; 澄隆五島
Original assignee: セイコーインスツルメンツ株式会社
Priority date: 1998-09-24
Filing date: 1998-09-24
Publication date: 2002-09-09
Anticipated expiration: 2018-09-24
Also published as: US6346960B1; JP2000094730A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はサーマルヘッド駆動
用集積回路に係り、例えば、各発熱抵抗体に対する通電
時間を複数設定することで多色印刷が可能なサーマルヘ
ッド駆動用集積回路に関する。

【０００２】

【従来の技術】パーソナルコンピュータやワードプロセ
ッサ等の各種ＯＡ供給の普及に伴い作成した文書や画像
を印刷するプリンタとして、サーマルヘッドを使用した
プリンタが広く使用されている。このサーマルヘッド
は、例えば、Ａ４用紙にライン順次で印字を行う場合、
１列に並べた１７２８個の発熱抵抗体を備えている。そ
して、発熱抵抗体を６４個毎のブロックに分け、各ブロ
ック毎にサーマルヘッド駆動用ＩＣにより、各発熱抵抗
体のＯＮ（通電）、ＯＦＦ（通電停止）を制御するよう
になっている。

【０００３】図５はこのようなサーマルヘッド駆動用Ｉ
Ｃにおける１つの発熱抵抗体のＯＮ、ＯＦＦを制御する
駆動部について表したものである。この図に示すよう
に、発熱抵抗体１００の駆動部は、駆動トランジスタ２
００と、２入力のＡＮＤ回路３００とを備えている。駆
動トランジスタ２００のゲートにはＡＮＤ回路３００の
出力端子が接続され、ドレインにはドライバ出力端子Ｄ
Ｏ１が接続され、ソース端子は全て接地電位に接続され
ている。ドライバ出力端子ＤＯ１には、１ドットの印刷
を行う発熱抵抗体１００の一方の端子が接続されてい
る。ＡＮＤ回路３００の一方の入力端子には、図示しな
いシフトレジスタやラッチ回路を介して供給される各ビ
ット毎のデータ信号ＤＡＴが供給され、他方の入力端子
には、他のＡＮＤ回路と共通のストローブ信号ＳＴＢが
供給される。このような駆動部によれば、印刷データに
基づくデータＤＡＴ「１」（Ｈレベル）、又は「０」
（Ｌレベル）がラッチ回路からＡＮＤ回路３００に供給
されると、所定のタイミングでストローブ信号ＳＴＢが
供給されてＨレベルになる。これにより、データＤＡＴ
「１」が供給されているＡＮＤ回路３００の出力がＨレ
ベルになり、駆動トランジスタ２００がＯＮされて、ス
トローブ信号ＳＴＢが供給されているあいだ発熱抵抗体
１００が通電して印字が行われる。

【０００４】ところで、図５に示した駆動部では、ＡＮ
Ｄ回路３００がＯＮ、ＯＦＦした場合、駆動トランジス
タ２００のゲートに加わる電圧の立ち上り、立ち下りが
急（シャープ）であると、ドレイン電圧にオーバーシュ
ート、アンダーシュートが発生する。その結果、駆動ト
ランジスタ２００はドレイン電圧のオーバーシュートに
耐え得る最大定格とする必要がある。このよう、オーバ
ーシュート、アンダーシュートは、バイポーラＩＣや片
チャンネルＭＯＳの場合においても同様に発生し、いず
れの場合においても駆動トランジスタ２００をオーバー
シュートに耐え得る最大定格とする必要がある。そこ
で、従来のＡＮＤ回路３００では、ＯＮ、ＯＦＦを制御
するストローブ信号ＳＴＢが供給される側のＬ長が大き
くなるように内部回路を構成し、ＡＮＤ回路３００の立
ち上りを遅延させることでオーバーシュートを押さえる
ようにしている。

【０００５】一方、１ドットを印刷する１つの発熱抵抗
体１００により、複数階調の印刷をしたり、複数色の印
刷をする場合が考えられる。すなわち、１つの発熱抵抗
体１００に対する通電時間を変更することによって発色
濃度を変えたり、通電時間による加熱熱エネルギ量に応
じて異なる色を発色する記録紙を使用することによって
複数色印刷をする場合が考えられる。図６は、このよう
な２色印刷用のサーマルヘッド駆動用ＩＣを、従来の１
色用のサーマルヘッド駆動用ＩＣを使用して実現した、
駆動部と発熱抵抗体１００を表したものである。図６
（ａ）は、１つの発熱抵抗体１００に接続される駆動ト
ランジスタ２００のゲートに、ＡＮＤ回路３００ｒ、３
００ｂの２個を接続したものである。両ＡＮＤ回路３０
０ｒ、３００ｂは、図５で示したＡＮＤ回路３００と同
様に、オーバーシュートを抑制するためにストローブ信
号ＳＴＢｒ、ＳＴＢｂの側のＬ長が大きい回路構成にな
っている。このように両ＡＮＤ回路３００ｒ、３００ｂ
の出力が直接駆動トランジスタ２００のゲートに供給さ
れるが、ストローブ信号ＳＴＢｒ、ｂの立ち上りが押さ
えられているので、オーバーシュートが押さえられる。

【０００６】図６（ｂ）は、駆動トランジスタ２００の
ゲートに２入力のＯＲ回路を接続し、ＯＲ回路の各入力
端子にＡＮＤ回路３０１ｒ、３０１ｂを接続したもので
ある。この場合のＡＮＤ回路３０１ｒ、３０１ｂのＬ長
は、両入力側ともに大きくない、通常のＡＮＤ回路が使
用される。一方、駆動トランジスタ２００のゲートに接
続されるＯＲ回路３１０は、両入力側ともにＬ長が大き
い回路構成になっている。これにより、ＡＮＤ回路３０
１ｒ、３０１ｂの両出力の立ち上りは急であるが、入力
側のＬ長が共に大きいＯＲ回路３１０で立ち上りが遅延
され、その結果オーバーシュートが押さえられた状態で
トランジスタ２００が駆動される。

【０００７】このような駆動部の構成において、ストロ
ーブ信号ＳＴＢｒの出力時間と、ストローブ信号ＳＴＢ
ｂの出力時間を別々にすることで、駆動トランジスタ２
００のゲートに印加されるパルス信号のパルス幅が調節
される。これにより、駆動トランジスタ２００がＯＮに
なる時間が変化し、発熱抵抗体１００による発熱時間も
変化することで複数階調印刷や複数色印刷が行われる。
例えば、短時間の通電で赤が発色し、長時間の通電で黒
が発色するような記録紙を使用する場合、赤用の印刷デ
ータＤＡＴｒを供給しながらパルス幅が短いストローブ
信号ＳＴＢｒを供給することで１ラインの内の赤を印刷
する。一方、黒用の印刷データＤＡＴｂをを供給しなが
らパルス幅が長いストローブ信号ＳＴＢｂを供給するこ
とで同一ラインの黒を印刷する。

【０００８】

【発明が解決しようとする課題】ところで、ＡＮＤ回路
やＯＲ回路を構成する場合、Ｌ長が大きくなるように構
成すると、その回路サイズが大きくなる。このため、図
６（ａ）、（ｂ）に示した両駆動部では、Ｌ長を長くし
た構成部分が２カ所必要になるため、駆動部全体のサイ
ズが大きくなるという問題があった。特に、ｎ階調制御
を行う場合やｎ色印刷を行う場合には、ｎ箇所において
Ｌ長を長くする必要があり、回路サイズも非常に大きく
しなければならなくなる。また、２カ所のＬ長による遅
延時間がそれぞれ異なるため、同一ドットに対する駆動
トランジスタ２００のスイッチングスピードが印刷デー
タＤＡＴｒと印刷データＤＡＴｂとで異なることにな
る。このため、同一ドットに対する階調制御や色制御
（ＰＷＭ＝パルス幅で制御）に関して、各ドット（ビッ
ト）毎の階調が不均一になるという問題があった。

【０００９】そこで本発明は、１の発熱抵抗体で複数階
調印刷や複数色印刷を行う場合でも、回路サイズが大き
くなることを抑えると共に、同一ビットにおける階調や
各色に対して同一の遅延時間で通電することが可能なサ
ーマルヘッド駆動用集積回路を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】本発明では、各発熱抵抗
体に対応した複数の駆動部を有し、前記各駆動部に、供
給される印刷データに応じて、対応する前記発熱抵抗体
の通電を制御する駆動トランジスタと、印刷データを遅
延させて前記駆動トランジスタに供給するｎ未満の遅延
手段と、供給されるｎ種類の印刷データをその種類毎に
保持するｎ個の印刷データ保持手段と、対応する前記印
刷データ保持手段に保持されている印刷データを前記遅
延手段に供給する、ｎ個の印刷データ供給手段とを具備
させる。このように、駆動トランジスタに印刷データを
遅延させて供給する遅延手段の使用数をｎ未満、好まし
くは１つとしているので、集積回路全体のサイズを小さ
くすることができる。また、複数種類の印刷データにつ
いて１の遅延素子が共通使用されるので、当該共通使用
される各印刷データの印刷品質を均一にすることができ
る。また本発明では、駆動トランジスタとしてエンハン
スメント形のＦＥＴを使用し、遅延手段としてＬ長が大
きく構成された１入力１出力の論理回路を使用する。

【００１１】

【発明の実施の形態】以下、本発明のサーマルヘッド駆
動用集積回路における好適な実施の形態について、図１
から図４を参照して詳細に説明する。（１）実施形態の概要本実施形態では、各発熱抵抗体への通電を制御する各駆
動トランジスタのそれぞれのゲートに、１の遅延素子
（遅延手段）を直接接続する。そして、各ストローブ信
号ＳＴＢｒ、ＳＴＢｂにより選択的に出力される１ビッ
ト当たりの印刷データＤＡＴｒ、ＤＡＴｂを、共通の遅
延素子に供給する。具体的には、遅延素子として、Ｌ長
が大きいインバータを使用し、このインバータにＮＯＲ
回路の出力端子を接続する。そして、ストローブ信号Ｓ
ＴＢｒ、ＳＴＢｂにより印刷データＤＡＴｒ、ＤＡＴｂ
が、ＮＯＲ回路の２入力端子にそれぞれ入力されるよう
にする。これにより、１ビット当たりの遅延素子を共有
するために１つでよく、また、各ビットにおける印刷デ
ータの出力時遅延時間が、各階調や各色に対して同一に
なる。すなわち、各階調や各色に対する各駆動トランジ
スタのスイッチングスピードが同一になり、印字品質を
向上させることができる。

【００１２】（２）実施形態の詳細図１は、本実施形態のサーマルヘッド駆動用集積回路
（ＩＣ）の回路構成を表したブロック図である。本サー
マルヘッド駆動用集積回路０は半導体チップに集積形成
されており、サーマルヘッドを構成する複数の発熱抵抗
体１への通電を印刷データに応じて制御するために使用
される。そして、本実施形態では、２色印刷が可能であ
り、例として通電時間ｔ１で赤を発色し、通電時間ｔ２
（ｔ２＞ｔ１）で黒色を発色する記録紙を使用して赤と
黒の２色印刷をする場合のサーマルヘッド駆動用ＩＣに
ついて説明する。

【００１３】図１に示されるように、サーマルヘッド駆
動用ＩＣ０は、外部端子として、ドライバ出力端子ＤＯ
１〜ＤＯ６４、電源端子ＶＤＤ、接地端子ＶＳＳ、印刷
データ入力端子ＳＩｒ、ＳＩｂ、印刷データ出力端子Ｓ
Ｏｒ、ＳＯｂ、各種の制御端子ＳＴＢｒ、ＳＴＢｂ、Ｌ
ＣＨｒ、ＬＣＨｂ、ＣＬＫｒ、ＣＬＫｂを備えている。
そして、サーマルヘッド駆動用ＩＣ０は、その内部回路
として、サーマルヘッドを駆動するドライバとしての駆
動部１１と、シリアルに供給される印刷データを順次転
送して格納するシフトレジスタ部４と、シフトレジスタ
部４に格納された印刷データをラッチするラッチ部５と
を備えている。本実施形態では、シフトレジスタ部４と
ラッチ部５における各段のＤ−ＦＦとラッチ素子ＬＡが
印刷データ保持手段として機能する。

【００１４】駆動部１１は、駆動トランジスタ２、イン
バータ１２、ＮＯＲ回路１３、２つのＡＮＤ回路３ｒ、
３ｂ、それぞれ６４組、また２つのインバータ７を有し
ている。各駆動トランジスタ２は、エンハンスメント形
のＦＥＴが使用される。各駆動トランジスタ２は、各ド
ライバ出力端子ＤＯ１〜ＤＯ６４にオープンドレイン接
続されており、このドライバ出力端子ＤＯ１〜ＤＯ６４
には合計６４個の発熱抵抗体１が接続されるようになっ
ている。全てのソースは接地電位ＶＳＳに接続されてい
る。また各駆動トランジスタ２のゲートには、Ｌ長が大
きくなるように構成された遅延手段としてのインバータ
１２の出力端子が接続され、インバータ１２の入力端子
には、２入力のＮＯＲ回路１３が接続されている。ＮＯ
Ｒ回路１３の両入力端子には、赤色印刷用のＡＮＤ回路
３ｒの出力端子と、黒色印刷用のＡＮＤ回路３ｂとが接
続されている。６４個の各ＡＮＤ回路３ｒの第１の入力
端子はインバータ７ｒを介して制御端子ＳＴＢｒに共通
接続されている。同様に、６４個の各ＡＮＤ回路３ｂの
第１の入力端子はインバータ７ｂを介して制御端子ＳＴ
Ｂｂに共通接続されている。なお、制御端子ＳＴＢｒ、
ＳＴＢｂは、電源ＶＤＤにプルアップされている。ま
た、各ＡＮＤ回路３ｒの第２の入力端子は、全てラッチ
回路５ｒの対応する各段に接続される。各ＡＮＤ回路３
ｂの第２の入力端子は、全てラッチ回路５ｂの対応する
各段に接続されている。本実施形態では、ＮＯＲ回路１
３、ＡＮＤ回路３ｒ、３ｂ、インバータ７ｒ、７ｂ、及
びストローブ入力端子ＳＴＢｒ、ＳＴＢｂが印刷データ
供給手段として機能する。

【００１５】シフトレジスタ部４は、１ライン分の印刷
データのうち６４ビット分の赤データを順次記憶するシ
フトレジスタ４ｒと、６４ビット分の黒データを順次記
憶するシフトレジスタ４ｂを備えており、それぞれ６４
個のＤ−ＦＦの直列接続により構成されている。シフト
レジスタ４ｒ、４ｂは、それぞれバッファ８を介して、
赤データ入力端子ＳＩｒ、黒データ入力端子ＳＩｂに接
続されている。また、シフトレジスタ４ｒ、４ｂの最終
段は、それぞれバッファ８を介して赤データ出力端子Ｓ
Ｏｒ、黒データ出力端子ＳＯｂに接続されている。ま
た、シフトレジスタ４ｒ、４ｂの各段は、それぞれバッ
ファ８を介して制御端子ＣＬＫｒ、ＣＬＫｂに共通接続
されており、それぞれクロック信号が供給されるように
なっている。シフトレジスタ４ｒ、４ｂは、制御端子Ｃ
ＬＫｒ、ＣＬＫｂに印加されるクロック信号の立ち上が
りで、データ入力端子ＳＩｒ、ＳＩｂに入力された印刷
データ信号を順次読み込むと共に、既に読み込んだ（Ｄ
−ＦＦに格納されている）印刷データをシフトする。

【００１６】ラッチ部５は、赤データを取り込むラッチ
回路５ｒと、黒データを取り込むラッチ回路５ｂを備え
ている。ラッチ回路５ｒ、５ｂは６４個のラッチ素子Ｌ
Ａで構成され、各段の出力はそれぞれ対応するＡＮＤ回
路３ｒ、３ｂの第２の入力端子に接続されている。ラッ
チ回路５ｒ、５ｂは、それぞれバッファ８を介して制御
端子ＬＣＨｒ、ＬＣＨｂが共通接続されており、それぞ
れラッチ信号が供給されるようになっている。ラッチ回
路５ｒ、５ｂは、制御端子ＬＣＨｒ、ＬＣＨｂがＬレベ
ルの時、シフトレジスタ４ｒ、４ｂの対応する段に記憶
されていた印刷データを一括して取り込む。また、ラッ
チ回路５ｒ、５ｂは、制御端子ＬＣＨｒ、ＬＣＨｂがＨ
レベルの時は、直前に取り込んだ印刷データをそのまま
保持し、それぞれ対応するＡＮＤ回路３ｒ、３ｂの第２
の入力端子に供給するようになっている。

【００１７】次にこのように構成されたサーマルヘッド
駆動用ＩＣにより赤と黒の２色印刷をする場合の動作に
ついて説明する。１ラインに含まれる赤色の印刷を行う
場合、制御端子ＳＩｒから６４ビット分の赤データがシ
リアルに供給される。そして制御端子ＣＬＫｒからクロ
ック信号が供給される毎に６４ビットの赤データが順次
Ｄ−ＦＦを出力端子ＳＯｒ方向にシフトされながらシフ
トレジスタ４ｒに格納されると、制御端子ＬＣＨｒから
ラッチ信号が供給されてラッチ回路５ｒに６４ビットの
赤データが一斉に取り込まれ、次のラッチ信号ＬＣＨｒ
が供給されるまでの間、それぞれ駆動部１１における赤
データ用のＡＮＤ回路３ｒに供給され続ける。

【００１８】そして、所定のタイミングでＬレベルのス
トローブ信号ＳＴＢｒが時間Ｔ１（Ｔ１＝ｔ１＋α（α
は立ち上がりの遅れによる時間））だけ供給されると、
インバータ７ｒで反転されてＨレベルの信号がＡＮＤ回
路３ｒに供給され、ラッチ回路５ｒの対応する段から供
給されている赤データが、ＡＮＤ回路３ｒから出力され
る。なお、この間に黒データ用のストローブ信号ＳＴＢ
ｂが出力されることはなく、従って、ＡＮＤ回路３ｂか
ら黒データは出力されない。ＡＮＤ回路３ｒから赤デー
タが出力されると、赤データはＮＯＲ回路１３で反転さ
れた後、インバータ１２で再度反転されて駆動トランジ
スタ２のゲートに出力される。すなわち、各段のラッチ
回路５ｒから供給される赤データの信号レベルがＨレベ
ルである場合には、ストローブ信号ＳＴＢｒによって、
インバータ１２からＨレベルの信号が出力される。これ
により駆動トランジスタ２がＯＮされ、サーマルヘッド
の対応する発熱抵抗体１が時間ｔ１だけ通電されて赤色
が印刷される。このように、駆動トランジスタ２を駆動
する赤データは、最終的にＬ長が大きいインバータ１２
から遅延して出力されるため、駆動トランジスタ２に供
給されるゲート電圧の立ち上がりが押さえられ、オーバ
ーシュートも押さえられる。一方、赤データの信号レベ
ルがＬレベルであるビットの駆動トランジスタ２はＯＦ
Ｆになる。

【００１９】ストローブ信号ＳＴＢｒの出力により駆動
部１１がサーマルヘッドを駆動して赤データを印刷して
いる間に、同一ラインに対する黒色の印刷を行うための
処理が行われる。すなわち、黒データ６４ビット分が制
御端子ＳＩｂからシリアルに供給され、クロック信号Ｃ
ＬＫｂにより順次Ｄ−ＦＦをシフトしながらシフトレジ
スタ４ｂに格納された後、ラッチ信号ＬＣＨｂの供給に
よってラッチ回路５ｂに６４ビットの黒データが一斉に
取り込まれ、次のラッチ信号ＬＣＨｂが供給されるまで
対応する黒データ用のＡＮＤ回路３ｂに供給され続け
る。

【００２０】以上の動作と赤データの印刷が終了する
と、所定のタイミングでＬレベルのストローブ信号ＳＴ
Ｂｂが時間Ｔ２（Ｔ２＝ｔ２＋α）だけ供給されると、
赤データの印刷時と同様に、黒データ用のＡＮＤ回路３
ｂから黒データが出力される。そしてＨレベルの黒デー
タが出力されると、ＮＯＲ回路１３で反転出力された
後、インバータ１２で再度反転されると共に遅延しなが
ら立ち上がり、駆動トランジスタ２をＯＮする。駆動ト
ランジスタ２は、ストローブ信号ＳＴＢｂ＝Ｔ２に対応
する時間ｔ２だけ発熱抵抗体１に通電する。これによ
り、記録紙には黒色が印刷される。なお、本発明では赤
データと黒データの印刷時の上記立ち上がりの遅れ時間
αは同じであるから、発熱抵抗体１を制御する実効の制
御時間ｔ１、ｔ２は、制御時間Ｔ１、Ｔ２に対して一様
に短くなった時間となり、赤データと黒データでばらつ
くことはない。

【００２１】以上の赤データと黒データの印刷動作によ
り、１ライン６４ビット分の印刷が終了し、図示しない
駆動部により記録紙又はサーマルヘッドが１ライン分移
動し、次のラインについての印刷が同様にして行われ
る。

【００２２】以上説明したように、本実施形態のサーマ
ルヘッド駆動用ＩＣ０では、シリアルに供給される印刷
データを保持するシフトレジスタ４及びラッチ回路５を
赤データ用と黒データ用の２系統に分け、出力時間（パ
ルス幅）の異なるストローブ信号ＳＴＢｒ、ＳＴＢｂに
よってＡＮＤ回路３ｒ、３ｂから出力している。そして
ＡＮＤ回路３ｒから出力される赤データと、ＡＮＤ回路
３ｂから出力される黒データを、２入力のＮＯＲ回路１
３で共通の出力端子から出力し、更に、同一の遅延素
子、すなわち、１入力のインバータ１２から出力させる
ことで駆動トランジスタ２のＯＮ、ＯＦＦを制御するよ
うにしている。このように本実施形態によれば、２色の
印刷データが同一の遅延素子から出力されて駆動トラン
ジスタ２を駆動しているため、各発熱抵抗体１における
通電の遅延時間を各色に対して同一にすることができ
る。また、本実施形態のサーマルヘッド駆動用ＩＣ０で
は、遅延素子としてインバータ１２を１つだけ使用して
いる。そして、このインバータ１２は、１入力であり、
その入力に対するＬ長が大きく構成されている。このよ
うに本実施形態では、Ｌ長が大きい部分が１カ所である
ため、チップサイズの大型化が防止される。

【００２３】以上、本実施形態のサーマルヘッド駆動用
ＩＣ０の構成と動作について説明したが、本発明ではこ
れらの構成及び動作に限定されるものではなく、各請求
項に記載された発明の範囲において各種変形をすること
が可能である。

【００２４】例えば、実施形態説明した動作では、赤デ
ータの読み込みと黒データの読み込みタイミングをずら
すようにしたが、赤データのシフトレジスタ４ｒへの読
み込みと黒データのシフトレジスタ４ｂへの読み込みと
を同一タイミングで行い、ラッチ回路４ｒへのラッチと
ラッチ回路４ｂへのラッチとを同一のタイミングで行う
ようにしてもよい。そのために、シフトレジスタ４ｒ、
４ｂのクロック信号ＣＬＫｒとＣＬＫｂとを共通にし、
ラッチ信号ＬＣＨｒとＬＣＨｂとを共通にしてもよい。
これにより、入力端子を減らすことができる。このよう
にすることで、ＡＮＤ回路３ｒとＡＮＤ回路３ｂには、
同一のタイミングで赤データと黒データがそれぞれ供給
される。そして、赤データ用のストローブ信号ＳＴＢｒ
の出力タイミングと、黒データ用のストローブ信号ＳＴ
Ｂｂの出力タイミングをずらす（交互に出力する）こと
で、同一ラインの赤データと黒データとを別々に印刷す
る。そして、この赤データの印刷とその後の黒データの
印刷を行っている間に、シフトレジスタ５ｒ、５ｂへの
データ読み込みが行われるようにする。

【００２５】また、図１で説明したサーマルヘッド駆動
用ＩＣ０では、遅延素子としてインバータ１２を使用し
たが、他の遅延素子を使用するようにしてもよい。図２
は他の遅延素子を使用した場合の構成を表したものであ
る。図２（ａ）では、遅延素子としてのインバータ１２
に変えて、第１の入力端子についてのＬ長が大きく構成
された２入力のＮＯＲ回路１２′を使用したものであ
る。この場合、Ｌ長が大きい第１の入力端子をＮＯＲ回
路１３の出力端子と接続し、他の入力端子をグランド端
子ＧＮＤに共通接続することでＮＯＲ回路１２′をイン
バータとして機能されるようにしている。図２（ｂ）
は、遅延素子としてのインバータ１２に変えて、第１の
入力端子についてのＬ長が大きく構成された２入力のＮ
ＡＮＤ回路１２″を使用したものである。この場合に
は、Ｌ長が大きい第１の入力端子をＮＯＲ回路１３の出
力端子と接続し、他の入力端子を第１の入力端子に接続
することでＮＯＲ回路１２″をインバータとして機能さ
せている。

【００２６】図２（ｃ）は、遅延素子として第１の入力
端子についてのＬ長が大きく構成された２入力のＯＲ回
路１２１を使用したものである。この場合のＯＲ回路１
２１はインバータとして機能せず、同一の信号が遅延し
ながら通過するだけなので、ＯＲ回路１２１の出力端子
には、ＮＯＲ回路１３に変えて２入力ＯＲ回路１３１の
出力端子が接続される。ＯＲ回路１３１の両入力端子に
は、ＡＮＤ回路３ｒ、３ｂの出力端子が接続される。図
２（ｄ）は、遅延素子として第１の入力端子についての
Ｌ長が大きく構成された２入力のＡＮＤ回路１２２を使
用したものである。この場合のＡＮＤ回路１２２もイン
バータとして機能せず、同一の信号が遅延しながら通過
するだけなので、ＡＮＤ回路１２２の出力端子には、Ｎ
ＯＲ回路１３に変えて２入力ＯＲ回路１３１の出力端子
が接続される。ＯＲ回路１３１の両入力端子には、ＡＮ
Ｄ回路３ｒ、３ｂの出力端子が接続される。

【００２７】更に、駆動トランジスタ２のゲートに接続
する遅延素子としては、他に、抵抗Ｒを使用したり、Ｌ
Ｒ遅延回路、ＣＲ遅延回路、遅延ケーブル、超音波遅延
素子などを使用するようにしてもよい。

【００２８】また、駆動部１１の構成としては、等価で
あれば他の論理素子をして構成するようにしてもよい。
図３は、ＡＮＤ回路３ｒ、３ｂ（以下符号３で代表させ
る）の等価回路を表したものである。この図３に示すよ
うに、２入力のＮＯＲ回路３１、３２、３３を使用し、
ＮＯＲ回路３１の出力端子をＡＮＤ回路３の出力端子と
し、両入力端子にＮＯＲ回路３２、３３の入力端子を接
続する。そして、両ＮＯＲ回路３２、３３をインバータ
として使用するために、ＮＯＲ回路３２の両入力端子を
接続してＡＮＤ回路３の第１の入力端子とし、ＮＯＲ回
路３３の両入力端子を接続してＡＮＤ回路３の第２の入
力端子とするとすることで、２入力のＡＮＤ回路３と等
価の回路になる。

【００２９】図４は、サーマルヘッド駆動用ＩＣの他の
回路構成を表したものである。なお、図１に示した回路
構成と同一部分には同一の符号を付して、適宜その説明
を省略し、異なる部分を中心に説明する。この図４に指
名したサーマルヘッド駆動用ＩＣでは、図１におけるＡ
ＮＤ回路３ｒ、３ｂとインバータ７ｒ、７ｂの部分を、
その等価回路で置き換えたものである。図３に示した３
個のＮＯＲ回路３１〜３３でＡＮＤ回路３を構成した場
合に、ＮＯＲ回路３２はインバータとして機能すること
になる。そこで、図４の等価回路では、ＮＯＲ回路３２
ｒ、３２ｂと、インバータ７ｒ、７ｂとを省略したもの
である。そして、図４では、インバータ７ｒ、７ｂに変
えてバッファ８ｒ、８ｂを配置するようにしている。こ
れにより、他で使用しているバッファ８と共通の素子を
使用することができ、使用素子の種類を減らすことがで
きる。

【００３０】さらに、赤色と黒色の２色印刷の場合につ
いて説明したが、ｎ色印刷の場合やｎ階調印刷の場合も
同様に適用することが可能である。この場合も、図２に
示したいずれかの遅延素子、又は他の遅延素子を、ｎ未
満（好ましくは１つ）を使用して駆動トランジスタ２を
駆動するようにする。そして、ｎ色の印刷データに併せ
てストローブ信号ＳＴＢ、ＡＮＤ回路３、シフトレジス
タ４、ラッチ回路５をｎ組使用する。そして、ｎ個のＡ
ＮＤ回路３の各出力端子を、２入力のＮＯＲ回路１３
（図１、図２（ａ）、図２（ｂ）の場合）に変えてｎ入
力のＮＯＲ回路又の各入力端子に接続し、または２入力
のＯＲ回路１３１（図２（ｃ）、（ｄ）の場合）に変え
てｎ入力ＯＲ回路の各入力端子に接続する。このように
ｎ階調、ｎ色印刷を行う場合であっても、１つの遅延素
子によりサーマルヘッド駆動用ＩＣを構成することがで
き、チップの大型化の防止すると共に、各ビットにおけ
る印字品質を均一にすることができる。

【００３１】

【発明の効果】本発明によれば、駆動トランジスタに印
刷データを遅延させて供給する遅延手段の使用数をｎ未
満としているので、集積回路全体のサイズを小さくする
ことができる。また、複数種類の印刷データについて１
の遅延素子が共通使用されるので、当該共通使用される
各印刷データの印刷品質を均一にすることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるサーマルヘッド駆
動用集積回路の回路構成を表したブロック図である。

【図２】同上、実施形態における他の遅延素子の構成を
表した回路構成図である。

【図３】同上、ＡＮＤ回路の等価回路を表した回路構成
図である。

【図４】同上、実施形態におけるサーマルヘッド駆動用
ＩＣの他の回路構成図である。

【図５】従来の１色印刷用サーマルヘッド駆動用ＩＣに
おける１つの発熱抵抗体をＯＮ、ＯＦＦ制御する駆動部
の回路構成図である。

【図６】２色印刷用のサーマルヘッド駆動用ＩＣとして
考えられる、駆動部の回路構成図である。

【符号の説明】

０サーマルヘッド駆動用集積回路１発熱抵抗体２駆動トランジスタ３ｒ、３ｂＡＮＤ回路４ｒ、４ｂシフトレジスタ５ｒ、５ｂラッチ回路７ｒ、７ｂインバータ８バッファ１１駆動部１２インバータ（遅延手段）１３ＮＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者石井和敏千葉県千葉市美浜区中瀬１丁目８番地セイコーインスツルメンツ株式会社内 (72)発明者五島澄隆千葉県千葉市美浜区中瀬１丁目８番地セイコーインスツルメンツ株式会社内 (56)参考文献特開平５−229167（ＪＰ，Ａ) 特開昭61−239962（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/355 H04N 1/032

Claims

(57)【特許請求の範囲】

【請求項１】複数階調の印刷若しくは複数色の印刷す
るためのｎ種類の印刷データに対応して複数の発熱抵抗
体の通電時間を制御するサーマルヘッド駆動用集積回路
において、各発熱抵抗体に対応して1つづつの駆動部を有し、前記各駆動部は、供給されるｎ種類の前記印刷データに応じて、対応する
前記発熱抵抗体の通電を制御する1つの駆動トランジス
タと、前記印刷データを遅延させて前記各駆動トランジスタに
供給する1つの遅延手段と、供給されるｎ種類の前記印刷データをその種類毎に保持
するｎ個の印刷データ保持手段と、対応する前記印刷データ保持手段に保持されている印刷
データを前記1つの遅延手段に供給する、ｎ個の印刷デ
ータ供給手段と、を具備することを特徴とするサーマルヘッド駆動用集積
回路。
【請求項２】前記駆動トランジスタはエンハンスメン
ト形のＦＥＴであり、前記遅延手段は、Ｌ長が大きく構成された１入力１出力
の論理回路である、ことを特徴とする請求項１に記載のサーマルヘッド駆動
用集積回路。