JPS58205373A - 感熱記録装置 - Google Patents
感熱記録装置Info
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- JPS58205373A JPS58205373A JP57088981A JP8898182A JPS58205373A JP S58205373 A JPS58205373 A JP S58205373A JP 57088981 A JP57088981 A JP 57088981A JP 8898182 A JP8898182 A JP 8898182A JP S58205373 A JPS58205373 A JP S58205373A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/40025—Circuits exciting or modulating particular heads for reproducing continuous tone value scales
- H04N1/40031—Circuits exciting or modulating particular heads for reproducing continuous tone value scales for a plurality of reproducing elements simultaneously
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Fax Reproducing Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、感熱記録装置に関する。
感熱記録方式とは、記録素子である発熱抵抗体を一列に
多数並べ、これらに記録信号に応じて選択的に通電して
これらを発熱させることによｐ。
多数並べ、これらに記録信号に応じて選択的に通電して
これらを発熱させることによｐ。
感熱記録紙に記録を行なう方式であり、メンテナンスの
容易さ、清浄記録などの利点を有することから、ファク
シミリ等における記録方式として急速に普及しつつある
が、いまだ高速性の点で問題があり、例えば静電記録方
式と比較して数倍の記録時間を快する。
容易さ、清浄記録などの利点を有することから、ファク
シミリ等における記録方式として急速に普及しつつある
が、いまだ高速性の点で問題があり、例えば静電記録方
式と比較して数倍の記録時間を快する。
そこで、記録速度を上けるための種々の対策が考えられ
ており、その一つに、発熱抵抗体の各々に個別に駆動回
路を設け、１ライン分の記録信号をシフトレジスタから
並列にこれらの駆動回路に供給して、全ての発熱抵抗体
に対し同時に記録信号に応じて通電を行ない、かつこの
通電時間中に次の１ライン分の記録信号をシフトレジス
タに取り込んでおく同時通電方式がある。この方式は、
全ての発熱抵抗体への通電に要する時間を１つの発熱抵
抗体の通電時間と等しくできるため、例えば発熱抵抗体
を複数のグループに分け、マトリクス回路によりグルー
プ毎に通電を行なう従来からのマトリクス通電方式と比
較して、高速記録に適している。しかし、この方式によ
って記録速度を有効に上げるためには、通電繰返し周期
のうち通電休止時間も短かくしなければならない。
ており、その一つに、発熱抵抗体の各々に個別に駆動回
路を設け、１ライン分の記録信号をシフトレジスタから
並列にこれらの駆動回路に供給して、全ての発熱抵抗体
に対し同時に記録信号に応じて通電を行ない、かつこの
通電時間中に次の１ライン分の記録信号をシフトレジス
タに取り込んでおく同時通電方式がある。この方式は、
全ての発熱抵抗体への通電に要する時間を１つの発熱抵
抗体の通電時間と等しくできるため、例えば発熱抵抗体
を複数のグループに分け、マトリクス回路によりグルー
プ毎に通電を行なう従来からのマトリクス通電方式と比
較して、高速記録に適している。しかし、この方式によ
って記録速度を有効に上げるためには、通電繰返し周期
のうち通電休止時間も短かくしなければならない。
ところが、通電時間が一定の下で単純に通電休止時間を
短かくすると、同じ発熱抵抗体に対応する記録信号およ
び該発熱抵抗体の周囲の発熱抵抗体に対応する記録信号
が２ライン以上連続して黒情報の場合、つ′１り同じ発
熱抵抗体および該発熱抵抗体の周囲の発熱抵抗体に数ラ
イン連続して通電を行なった場合、該発熱抵抗体は熱が
蓄積して過熱状態となる。その結果、該発熱抵抗体に対
応する記録信号および該発熱抵抗体の周囲の発熱抵抗体
に対応する記録信号が２ライン以上黒情報が連続した後
に白情報の場合、該白情報に対応する感熱記録紙上のド
ツトが多少発色するという、いわゆる尾引き現象を生じ
ることがある。尾引き現象の原因は、発熱抵抗体の熱の
蓄積による過熱であり、過熱は該発熱抵抗体の発熱特性
と放熱特性の差に起因し、発熱特性は該発熱抵抗体に与
えられるエネルギー（印加電力Ｘ印加時間ンでほぼ決ま
るが、放熱特性は該発熱抵抗体の周囲の゛発熱抵抗体に
与えられるエネルギーの影響を受ける。
短かくすると、同じ発熱抵抗体に対応する記録信号およ
び該発熱抵抗体の周囲の発熱抵抗体に対応する記録信号
が２ライン以上連続して黒情報の場合、つ′１り同じ発
熱抵抗体および該発熱抵抗体の周囲の発熱抵抗体に数ラ
イン連続して通電を行なった場合、該発熱抵抗体は熱が
蓄積して過熱状態となる。その結果、該発熱抵抗体に対
応する記録信号および該発熱抵抗体の周囲の発熱抵抗体
に対応する記録信号が２ライン以上黒情報が連続した後
に白情報の場合、該白情報に対応する感熱記録紙上のド
ツトが多少発色するという、いわゆる尾引き現象を生じ
ることがある。尾引き現象の原因は、発熱抵抗体の熱の
蓄積による過熱であり、過熱は該発熱抵抗体の発熱特性
と放熱特性の差に起因し、発熱特性は該発熱抵抗体に与
えられるエネルギー（印加電力Ｘ印加時間ンでほぼ決ま
るが、放熱特性は該発熱抵抗体の周囲の゛発熱抵抗体に
与えられるエネルギーの影響を受ける。
本発明は上記欠点を改善するためになされたもので、高
速記録かり能であり、しかも尾引き現象を防止できる感
熱記録ｆｉ、！ｉ’に提供することを目的とする。
速記録かり能であり、しかも尾引き現象を防止できる感
熱記録ｆｉ、！ｉ’に提供することを目的とする。
本発明の上記目的は、−列に並設された発熱抵抗体と、
これらの発熱抵抗体に一連の記録信号に応じて選択的に
通電を行なう駆動回路と、これらの駆動回路に供給すべ
き一連の記録信号情報を記憶する第１の記憶回路と第１
の記憶回路に記憶される記録信号情報の少なくとも一時
刻前の一連の記録信号情報を記憶する第２の記憶回路と
、第１の記憶回路に記憶される記録信号情報の少なくと
も一時刻浸の一連の記録信号情報を記憶する第３の記憶
回路と、記録上第１の記憶回路に記ｌｉｉされた記録信
号の任意の１個の周囲の記録信号に基いて前記任意の記
録信号に対応する発熱抵抗体への通電時間を制御する手
段を具備することを特徴とする感熱記録装置によって達
成される。
これらの発熱抵抗体に一連の記録信号に応じて選択的に
通電を行なう駆動回路と、これらの駆動回路に供給すべ
き一連の記録信号情報を記憶する第１の記憶回路と第１
の記憶回路に記憶される記録信号情報の少なくとも一時
刻前の一連の記録信号情報を記憶する第２の記憶回路と
、第１の記憶回路に記憶される記録信号情報の少なくと
も一時刻浸の一連の記録信号情報を記憶する第３の記憶
回路と、記録上第１の記憶回路に記ｌｉｉされた記録信
号の任意の１個の周囲の記録信号に基いて前記任意の記
録信号に対応する発熱抵抗体への通電時間を制御する手
段を具備することを特徴とする感熱記録装置によって達
成される。
以下、本発明をその良好な実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
第１図に本発明による感熱記録装置の一実ｍ列の構成を
示す。図において１は感熱記録用サーマルヘッドの発熱
抵抗体であり、飼えばＡ４サイズ用のサーマルヘッドの
場合１７２８本が一列にヘッド基板上に並設される。こ
れらの発熱抵抗体１の各一端は外部電源２の一端に共通
に接続され、各他端は発熱抵抗体１と同数の駆動回路３
をそれぞれ介して電源２の他端に接続されている。
示す。図において１は感熱記録用サーマルヘッドの発熱
抵抗体であり、飼えばＡ４サイズ用のサーマルヘッドの
場合１７２８本が一列にヘッド基板上に並設される。こ
れらの発熱抵抗体１の各一端は外部電源２の一端に共通
に接続され、各他端は発熱抵抗体１と同数の駆動回路３
をそれぞれ介して電源２の他端に接続されている。
駆動回路３はスイッチング素子を主体として構成され、
後述するラッチ回路１１を介して並列に供給される記録
信号と、出力制御信号４がら入力される出力許可信号Ｄ
８との一致出力によって各スイッチング素子がオン動作
し、各々の発熱抵抗体１に個別に通電を行なう。
後述するラッチ回路１１を介して並列に供給される記録
信号と、出力制御信号４がら入力される出力許可信号Ｄ
８との一致出力によって各スイッチング素子がオン動作
し、各々の発熱抵抗体１に個別に通電を行なう。
５は記録信号入力端子であり、ここには例えば１ライ／
当９１７２８ ピットの白黒２１直の７アクシミＩＪｆ
！ｌｉ信号等の一連の記録信号が直列に入力される。こ
の記録信号はタイミング制御端子８から入力されるタイ
ミング信号Ｓ３ によって制御されるＡＮＤゲート２
９およびＯＲゲート２７を順次介して第３の記憶回路を
構成するシフトレジスタ１５に入力される。このシフト
レジスタ１５は１７２６ ビットの容量を有し、さらに
シフトレジスタ１５の右端に直列に１ビットシフトレジ
スタ３８−Ｆ、３Ｂ−Ｇ、３Ｂ−Ｈがつながり、クロッ
ク入力端子９から入力されるクロック信号ＣＰにより、
入力された記録信号を順次右方に転送して、１２４７分
記憶する。クロック入力端子９から入力されるクロック
信号ＣＰは、タイミング制御端子６から人力されるタイ
ミング信号Ｓ、とタイミング制御端子７から入力される
タイミング信号Ｓ２とタイミング制御端子８から入力さ
れるタイミング信号Ｓ、によりて制御されるＯＲゲート
２０．３０の出力信号によって制御されるＡＮＤゲート
３１を介して、シフトレジスタ１５．３８−Ｆ 、３８
−Ｇ、３８−Ｈに入力される。従ってシフトレジスタ１
５ 、３８−Ｆ、 ３８−Ｇ、 ３８−Ｈにクロック信
号Ｃ１が入力されるのはタイミング信号Ｓ１ あるいは
タイミング信号Ｓ、あるいはタイミング信号Ｓ３が「１
」のときのみである。
当９１７２８ ピットの白黒２１直の７アクシミＩＪｆ
！ｌｉ信号等の一連の記録信号が直列に入力される。こ
の記録信号はタイミング制御端子８から入力されるタイ
ミング信号Ｓ３ によって制御されるＡＮＤゲート２
９およびＯＲゲート２７を順次介して第３の記憶回路を
構成するシフトレジスタ１５に入力される。このシフト
レジスタ１５は１７２６ ビットの容量を有し、さらに
シフトレジスタ１５の右端に直列に１ビットシフトレジ
スタ３８−Ｆ、３Ｂ−Ｇ、３Ｂ−Ｈがつながり、クロッ
ク入力端子９から入力されるクロック信号ＣＰにより、
入力された記録信号を順次右方に転送して、１２４７分
記憶する。クロック入力端子９から入力されるクロック
信号ＣＰは、タイミング制御端子６から人力されるタイ
ミング信号Ｓ、とタイミング制御端子７から入力される
タイミング信号Ｓ２とタイミング制御端子８から入力さ
れるタイミング信号Ｓ、によりて制御されるＯＲゲート
２０．３０の出力信号によって制御されるＡＮＤゲート
３１を介して、シフトレジスタ１５．３８−Ｆ 、３８
−Ｇ、３８−Ｈに入力される。従ってシフトレジスタ１
５ 、３８−Ｆ、 ３８−Ｇ、 ３８−Ｈにクロック信
号Ｃ１が入力されるのはタイミング信号Ｓ１ あるいは
タイミング信号Ｓ、あるいはタイミング信号Ｓ３が「１
」のときのみである。
タイミング信号Ｓ３が「１」のタイミングで記録信号入
力端子５からシフトレジスタ１５．３８−Ｆ、３８−Ｇ
に記録信号が入力されると同時に、そのときシフトレジ
スタ１５ 、３８−Ｆ、 ３８−ＧＫ記憶されている１
時刻前の記録信号はシフトレジスタ３８−Ｇの右端から
直列に読み出され、タイミング信号Ｓ、によって制御さ
れるＡＮＤゲ−）２６．’ＯＲゲート２４を介して、第
１の記憶回路である１７２６ ビットのシフトレジスタ
１４およびシフトレジスタ１４の右端に直列につながる
１ビツトのシフトレジスタ３Ｂ−Ｄ、３８−Ｘに入力さ
れる。
力端子５からシフトレジスタ１５．３８−Ｆ、３８−Ｇ
に記録信号が入力されると同時に、そのときシフトレジ
スタ１５ 、３８−Ｆ、 ３８−ＧＫ記憶されている１
時刻前の記録信号はシフトレジスタ３８−Ｇの右端から
直列に読み出され、タイミング信号Ｓ、によって制御さ
れるＡＮＤゲ−）２６．’ＯＲゲート２４を介して、第
１の記憶回路である１７２６ ビットのシフトレジスタ
１４およびシフトレジスタ１４の右端に直列につながる
１ビツトのシフトレジスタ３Ｂ−Ｄ、３８−Ｘに入力さ
れる。
さらにタイミング信号Ｓ３が「１」のタイミングで記録
信号入力端子５からシフトレジスタ１５゜３８−Ｆ、３
８−Ｇに記録信号が入力されると同時に、そのときシフ
トレジスタ１４．３８−Ｄ。
信号入力端子５からシフトレジスタ１５゜３８−Ｆ、３
８−Ｇに記録信号が入力されると同時に、そのときシフ
トレジスタ１４．３８−Ｄ。
３８−Ｘに記憶されている２時刻前の記録信号は／スト
レジスタ３８−Ｘの右端から直列に絖み出され、タイミ
ング信号Ｓ３によって制御されるＡＮＤゲート２３．Ｏ
Ｒゲート２１を介して第２のｄ己１恩回路である１７２
６ ビットのシフトレジスタ１３およびシフトレジスタ
１３の右端に直列につながる１ビツトのシフトレジスタ
３８−Ａ、３８−Ｂに人力される。
レジスタ３８−Ｘの右端から直列に絖み出され、タイミ
ング信号Ｓ３によって制御されるＡＮＤゲート２３．Ｏ
Ｒゲート２１を介して第２のｄ己１恩回路である１７２
６ ビットのシフトレジスタ１３およびシフトレジスタ
１３の右端に直列につながる１ビツトのシフトレジスタ
３８−Ａ、３８−Ｂに人力される。
また、タイミング信号Ｓ３が「１」のタイミングで記録
信号入力端子５からシフトレジスタ１５３８−Ｆ 、３
８−ＧＫ記録倍号が入力されると同時に、そのときシフ
トレジスタ１４．３８−Ｄ。
信号入力端子５からシフトレジスタ１５３８−Ｆ 、３
８−ＧＫ記録倍号が入力されると同時に、そのときシフ
トレジスタ１４．３８−Ｄ。
３８−ＸＫ記憶されている２時刻前の記録信号はシフト
レジスタ３８−Ｘの右端から読み出され、ＡＮＤゲー）
３２．３３．３４．３６ 、ＯＲゲート３７．インバー
タ３′５から構成される比較回路１００によってシフト
レジスタ３８−Ｄ、３８−Ｅの内容およびシフトレジス
タ１３．３８−Ａ。
レジスタ３８−Ｘの右端から読み出され、ＡＮＤゲー）
３２．３３．３４．３６ 、ＯＲゲート３７．インバー
タ３′５から構成される比較回路１００によってシフト
レジスタ３８−Ｄ、３８−Ｅの内容およびシフトレジス
タ１３．３８−Ａ。
３８−Ｂに記憶されている３時刻前の記録信号およびシ
フトレジスタ１５ 、３８−Ｆ 、 ３８−Ｇに記憶さ
れている１時刻前の記録１ｍ１ｉ信号と比較され、タイ
ミング信号Ｓ、で制御されるＡＮＤゲート１７およびＯ
Ｒゲート１６を順次介して、１７２８ ビットのシフト
レジスタ１２に入力される。このシフトレジスタ１２は
シフトレジスタ１３，１４゜１５．３８−Ａ、３８−Ｂ
、３Ｂ−Ｃ，３８−Ｄ。
フトレジスタ１５ 、３８−Ｆ 、 ３８−Ｇに記憶さ
れている１時刻前の記録１ｍ１ｉ信号と比較され、タイ
ミング信号Ｓ、で制御されるＡＮＤゲート１７およびＯ
Ｒゲート１６を順次介して、１７２８ ビットのシフト
レジスタ１２に入力される。このシフトレジスタ１２は
シフトレジスタ１３，１４゜１５．３８−Ａ、３８−Ｂ
、３Ｂ−Ｃ，３８−Ｄ。
３８−Ｘ、３８−Ｅ、３８−Ｆ、３８−Ｇ、３８−Ｈと
同じクロック信号ＣＰにより、入力された記録情号を順
次右方に転送して記憶する。シフトレジスタ１２の内容
は並列に出力され、１７２８個のラッチ回路１１にラッ
チ制御端子１０へのラッテトリガ信号ＴＬのタイミング
で移される。
同じクロック信号ＣＰにより、入力された記録情号を順
次右方に転送して記憶する。シフトレジスタ１２の内容
は並列に出力され、１７２８個のラッチ回路１１にラッ
チ制御端子１０へのラッテトリガ信号ＴＬのタイミング
で移される。
次に、タイミング制御端子６から入力されるタイミング
信号Ｓ１ が「１」のタイミングでシフトレジスタ１４
．３８−Ｄ、３８−Ｘに記憶されている２時刻前の記録
信号はシフトレジスタ３８−Ｘの右端から読み出され、
タイミング信号Ｓ１で制御されるＡＮＤゲート１９およ
びＯＲゲート１６を順次介して、シフトレジスタ１２に
入力される。
信号Ｓ１ が「１」のタイミングでシフトレジスタ１４
．３８−Ｄ、３８−Ｘに記憶されている２時刻前の記録
信号はシフトレジスタ３８−Ｘの右端から読み出され、
タイミング信号Ｓ１で制御されるＡＮＤゲート１９およ
びＯＲゲート１６を順次介して、シフトレジスタ１２に
入力される。
同時に、タイミング信号Ｓ１が「１」のタイミングでシ
フトレジスタ１３ 、３８−Ａ、 ３８−Ｂに記憶され
ている画信号、シフトレジスタ１４゜３８−Ｄ、３Ｂ−
ＸＫ記憶されている画信号、シフトレジスタ１５．３８
−Ｆ、３Ｂ−ＧＫＡ己憶されている画１３号はタイミン
グ信号Ｓ１によって制御されるそれぞれＡＮＤゲート２
２ 、 ＯＲゲート２１を介して、またＡＮＤゲート２
５．ＯＲゲート２４を介して、またＡＮＤゲート２Ｂ、
ＯＲゲート２７を介して再びそれぞれシフトレジスタ１
３゜３８−Ａ、３８−Ｂ、シフトレジスタ１４．３８−
Ｄ、３８−Ｘ、シフトレジスタ１５．３８−Ｆ’。
フトレジスタ１３ 、３８−Ａ、 ３８−Ｂに記憶され
ている画信号、シフトレジスタ１４゜３８−Ｄ、３Ｂ−
ＸＫ記憶されている画信号、シフトレジスタ１５．３８
−Ｆ、３Ｂ−ＧＫＡ己憶されている画１３号はタイミン
グ信号Ｓ１によって制御されるそれぞれＡＮＤゲート２
２ 、 ＯＲゲート２１を介して、またＡＮＤゲート２
５．ＯＲゲート２４を介して、またＡＮＤゲート２Ｂ、
ＯＲゲート２７を介して再びそれぞれシフトレジスタ１
３゜３８−Ａ、３８−Ｂ、シフトレジスタ１４．３８−
Ｄ、３８−Ｘ、シフトレジスタ１５．３８−Ｆ’。
３８−Ｇに人力される。従ってタイミング信号Ｓ１が「
０→１」に変化する時点と、次に「１→０」に変化する
時点では、それぞれシフトレジスタ１３．３８−Ａ、３
８−Ｂ、シフトレジスタ１４゜３８−Ｄ、３８−Ｘ、シ
フトレジスタ１５．３８−Ｆ、３８−Ｇの内容は同一で
ある。
０→１」に変化する時点と、次に「１→０」に変化する
時点では、それぞれシフトレジスタ１３．３８−Ａ、３
８−Ｂ、シフトレジスタ１４゜３８−Ｄ、３８−Ｘ、シ
フトレジスタ１５．３８−Ｆ、３８−Ｇの内容は同一で
ある。
次に、タイミング制御端子７から入力されるりイミンク
信号Ｓ２が「１」のタイミングでシフトレジスタ１４．
３８−Ｄ、３Ｂ−Ｘに記憶されている２時刻前の記録イ
ぎ号はシフトレジスタ３８−Ｘの右端から読み出され、
比較回路１００によってシフトレジスタ３８−Ｄ、３８
−Ｈの内容およびシフトレジスタ３８−Ａ、３８−Ｂ、
３８−Ｃの内容、シフトレジスタ３８−Ｆ 、 ３８−
Ｇ、３８−Ｈの内容と比較され、タイミング信号Ｓ２
で制御されるそれぞれＡＮＤゲートＩ Ｂ 、 ＯＲゲ
ート１６を順久介してシフトレジスタ１２に入力される
。同時に、タイミング信号Ｓｌ が「１」のタイミング
のときと同様、タイミング信号Ｓ２が「１」のタイミン
グでそれぞれシフトレジスタ１３．３８−Ａ、３ｇ−Ｂ
の内容、シフトレジスタ１４．３８−Ｄ、３８−Ｘの内
容、シフトレジスタ１５゜３８−Ｆ、３８−Ｇの内存は
それぞれＡＮＤゲート２２．ＯＲゲート２１を介して、
またＡＮＤゲート会５．ＯＲゲート２４を介して、また
ＡＮＤゲート２Ｂ、ＯＲゲート２７を介して再びそれぞ
れシフトレジスタ１３．３８−Ａ、３８−Ｂ、シフトレ
ジスタ１４．３８−Ｄ、３８−Ｘ、シフトレジスタ１５
、３８−Ｆ 、 ３８−Ｇに入力される。
信号Ｓ２が「１」のタイミングでシフトレジスタ１４．
３８−Ｄ、３Ｂ−Ｘに記憶されている２時刻前の記録イ
ぎ号はシフトレジスタ３８−Ｘの右端から読み出され、
比較回路１００によってシフトレジスタ３８−Ｄ、３８
−Ｈの内容およびシフトレジスタ３８−Ａ、３８−Ｂ、
３８−Ｃの内容、シフトレジスタ３８−Ｆ 、 ３８−
Ｇ、３８−Ｈの内容と比較され、タイミング信号Ｓ２
で制御されるそれぞれＡＮＤゲートＩ Ｂ 、 ＯＲゲ
ート１６を順久介してシフトレジスタ１２に入力される
。同時に、タイミング信号Ｓｌ が「１」のタイミング
のときと同様、タイミング信号Ｓ２が「１」のタイミン
グでそれぞれシフトレジスタ１３．３８−Ａ、３ｇ−Ｂ
の内容、シフトレジスタ１４．３８−Ｄ、３８−Ｘの内
容、シフトレジスタ１５゜３８−Ｆ、３８−Ｇの内存は
それぞれＡＮＤゲート２２．ＯＲゲート２１を介して、
またＡＮＤゲート会５．ＯＲゲート２４を介して、また
ＡＮＤゲート２Ｂ、ＯＲゲート２７を介して再びそれぞ
れシフトレジスタ１３．３８−Ａ、３８−Ｂ、シフトレ
ジスタ１４．３８−Ｄ、３８−Ｘ、シフトレジスタ１５
、３８−Ｆ 、 ３８−Ｇに入力される。
３８−Ｄ、３Ｂ−Ｘに第ｉラインの記録信号が、シフト
レジスタ１３．３８−Ａ、３８−Ｂに第ｉ−ｌラインの
記録信号が、シフトレジスタ１５゜３８−ｋ” 、 ３
８−ＧＫ第ｉ ＋ １ ライフｔＤｋ２録傷号がそれぞ
れ楓己憶されているとする。ここで、どのラインの記録
信号も第１ビツトと最終ピットはともに白僅号となるよ
うに制御する。これは後に述べる比較のためである。た
だし、第１図には１ラインの記録信号の第１ピツトと＊
ｉビットを強匍ｊ的に白憤号とする回路は含まれていな
い。このｔｌｌ」御は入力端子５の以前で行なわれると
仮定する。
レジスタ１３．３８−Ａ、３８−Ｂに第ｉ−ｌラインの
記録信号が、シフトレジスタ１５゜３８−ｋ” 、 ３
８−ＧＫ第ｉ ＋ １ ライフｔＤｋ２録傷号がそれぞ
れ楓己憶されているとする。ここで、どのラインの記録
信号も第１ビツトと最終ピットはともに白僅号となるよ
うに制御する。これは後に述べる比較のためである。た
だし、第１図には１ラインの記録信号の第１ピツトと＊
ｉビットを強匍ｊ的に白憤号とする回路は含まれていな
い。このｔｌｌ」御は入力端子５の以前で行なわれると
仮定する。
第２図（ａ） 、 （ｂ） 、 （Ｃ）に示すように、
タイミング信号ｂ １ ＋ ８２ Ｔ Ｊは順次「１」
になる。それぞれＳｌ。
タイミング信号ｂ １ ＋ ８２ Ｔ Ｊは順次「１」
になる。それぞれＳｌ。
Ｓ２．Ｓ３が「１」レベルを継続する時間はクロック信
号ｃｐがシフトレジスタ１３．３８−Ａ、３８−Ｂ、３
８−Ｃ，１４，３８−Ｄ、３８−Ｘ、３８−Ｅ、１５．
３８−Ｆ、３８−Ｇ、３ｇ−Ｈに１７２８ビツト 入力
されるだけの時間である。シフトレジスタ３８−Ａ、３
８−Ｂ、３８−Ｃ，３８−Ｄ、３８−Ｘ、３８−Ｅ、３
８−Ｆ、３８−Ｇ。
号ｃｐがシフトレジスタ１３．３８−Ａ、３８−Ｂ、３
８−Ｃ，１４，３８−Ｄ、３８−Ｘ、３８−Ｅ、１５．
３８−Ｆ、３８−Ｇ、３ｇ−Ｈに１７２８ビツト 入力
されるだけの時間である。シフトレジスタ３８−Ａ、３
８−Ｂ、３８−Ｃ，３８−Ｄ、３８−Ｘ、３８−Ｅ、３
８−Ｆ、３８−Ｇ。
３８−Ｈの画信号を一般的表現としてそれぞれＡ。
Ｂ、Ｃ，Ｄ、Ｘ、Ｅ、Ｆ、Ｇ、Ｈとする。タイミング信
号Ｓ１が「１」の期間、シフトレジスタ１４゜３８−Ｄ
、３８−Ｘに記憶されている第ｉラインの記録信号はク
ロック信号ＣＰによりシフトレジスタ３８−Ｘの右端か
ら順次出力され、ゲート１９゜１６を介してシフトレジ
スタ１２に入力される。
号Ｓ１が「１」の期間、シフトレジスタ１４゜３８−Ｄ
、３８−Ｘに記憶されている第ｉラインの記録信号はク
ロック信号ＣＰによりシフトレジスタ３８−Ｘの右端か
ら順次出力され、ゲート１９゜１６を介してシフトレジ
スタ１２に入力される。
従ってこのときのゲート１６の出力信号をＤｌとすると
り、 ＝Ｘ −８１となる。
り、 ＝Ｘ −８１となる。
シフトレジスタ１２に１ライン分の記録信号が全て絖み
込まれると、次にラッチ回路１１に端子１０を介して第
２図（ｄ）に示すようにラッチトリガ信号ＴＬが供給さ
れることによってシフトレジスタ１２の内容がそのまま
並列にラッチ回路１１にラッチされる。次にこのラッチ
トリガ信号ＴＬの直後、第２図（ｅ）に示すように駆動
回路３に端子４を介してＴ１ なるパルス幅の出力許可
信号ＤＢが供給される。これによって駆動回路３はラッ
チ回路１１から記録信号として「１」つまり黒情報が与
えられているもののみスイッチング素子がＴ１の時間だ
けオン動作し、発熱抵抗体１に通電を行なう。
込まれると、次にラッチ回路１１に端子１０を介して第
２図（ｄ）に示すようにラッチトリガ信号ＴＬが供給さ
れることによってシフトレジスタ１２の内容がそのまま
並列にラッチ回路１１にラッチされる。次にこのラッチ
トリガ信号ＴＬの直後、第２図（ｅ）に示すように駆動
回路３に端子４を介してＴ１ なるパルス幅の出力許可
信号ＤＢが供給される。これによって駆動回路３はラッ
チ回路１１から記録信号として「１」つまり黒情報が与
えられているもののみスイッチング素子がＴ１の時間だ
けオン動作し、発熱抵抗体１に通電を行なう。
次にタイミング信号Ｓ２が「１」の期間、シフトレジス
タ１４ 、３８−Ｄ、 ３８−Ｘに記憶されている第ｉ
ラインの記録信号はクロックＣＰによりシフトレジスタ
３８−Ｘの右端から１孤次出力され、比較回路１００に
よって第ｉ−１ラインの隣接画憤号Ａ、Ｂ、Ｃ，第ｉラ
インの隣接画信号り。
タ１４ 、３８−Ｄ、 ３８−Ｘに記憶されている第ｉ
ラインの記録信号はクロックＣＰによりシフトレジスタ
３８−Ｘの右端から１孤次出力され、比較回路１００に
よって第ｉ−１ラインの隣接画憤号Ａ、Ｂ、Ｃ，第ｉラ
インの隣接画信号り。
Ｅおよび第ｉ＋１ラインのＶｉ４接画便号信号Ｇ、Ｈと
比較され、ゲート１８．１６を介してシフトレジスタ１
２に人力される。従ってゲート１６の出力信号Ｄ２ は
、Ｄ、＝Ｘ・（Ａ−Ｂ−Ｃ−Ｄ−Ｅ十Ｆ＠Ｇ−Ｈ）・Ｓ
２となる。
比較され、ゲート１８．１６を介してシフトレジスタ１
２に人力される。従ってゲート１６の出力信号Ｄ２ は
、Ｄ、＝Ｘ・（Ａ−Ｂ−Ｃ−Ｄ−Ｅ十Ｆ＠Ｇ−Ｈ）・Ｓ
２となる。
７７トレジスタ１２の内容が全て上記出力で置換される
と、先と同様に第２図（ｄ） 、 （ｅｌに示すように
ラッチトリガ信号ＴＬ によってシフトレジスタ１２の
内容がラッチされ、さらに駆動回路３に出力許可信号Ｄ
Ｂが供給されることによって発熱抵抗体１に通電が行な
われるが、このときの出力許可信号ＤＢのパルス幅はＴ
、である。
と、先と同様に第２図（ｄ） 、 （ｅｌに示すように
ラッチトリガ信号ＴＬ によってシフトレジスタ１２の
内容がラッチされ、さらに駆動回路３に出力許可信号Ｄ
Ｂが供給されることによって発熱抵抗体１に通電が行な
われるが、このときの出力許可信号ＤＢのパルス幅はＴ
、である。
さらにタイミング信号Ｓ、が「１」の期間、シフト１ノ
ジスタ１４．３８−Ｄ、３８−Ｘに記憶されている第ｉ
ラインの記録信号はクロック信号Ｃ。
ジスタ１４．３８−Ｄ、３８−Ｘに記憶されている第ｉ
ラインの記録信号はクロック信号Ｃ。
によりシフトレジスタ３８−Ｘの右端から１−次出力さ
れ、比較回路１００ によって＠ｉ−１ミー１ライン
画信号Ａ、Ｂ、Ｃ，第ｉラインの隣接画信号り、Ｅと比
較され、ゲート１７，１６を介してシフトレジスタ１２
に人力される。従ってゲート１６の出力値ＶＤ、ｕＤ３
＝Ｘ ・（Ａ−Ｂ−Ｃ−Ｄ−Ｅ）−８゜となる。シフト
レジスタ１２の内容が全て上記出力で置換されると、先
と同様に第２図（ｄ） 、 （ｅ）に示すようにラッチ
トリガ信号ＴＬ によってシフトレジスタ１２の内容が
ラッチされ、さらに駆動回路３に出力許可信号ＤＢが供
給されることによって発熱抵抗体１に通電が行なわれる
が、このときの出力許可信号ＤＢのパルス幅はＴ３であ
る。
れ、比較回路１００ によって＠ｉ−１ミー１ライン
画信号Ａ、Ｂ、Ｃ，第ｉラインの隣接画信号り、Ｅと比
較され、ゲート１７，１６を介してシフトレジスタ１２
に人力される。従ってゲート１６の出力値ＶＤ、ｕＤ３
＝Ｘ ・（Ａ−Ｂ−Ｃ−Ｄ−Ｅ）−８゜となる。シフト
レジスタ１２の内容が全て上記出力で置換されると、先
と同様に第２図（ｄ） 、 （ｅ）に示すようにラッチ
トリガ信号ＴＬ によってシフトレジスタ１２の内容が
ラッチされ、さらに駆動回路３に出力許可信号ＤＢが供
給されることによって発熱抵抗体１に通電が行なわれる
が、このときの出力許可信号ＤＢのパルス幅はＴ３であ
る。
第３図はこの様子を示したもので、（ａ） 、 （Ｃ）
、 （ｅ）はそれぞれ注目するドツトの記録信号Ｘと
その隣と 接する記録信号Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｇ、Ｈの情報の例
を示し、（ｇ）にそれぞれのドツトの記録信号の符号を
示したが、これは＠１図の説明で用いた符号に対応する
。（ｂ） 、 （ｄ） 、 （ｆ）はそれぞれ（ａｌ
、 （Ｃ） 、 （ｅ）に対応するドツトＸの発熱抵抗
体への通電時間を示している。それは、（ａ）のときＤ
１＝Ｄ２＝Ｄ３＝ｌ、（ｂ）のときＤＩ ＝ Ｄｔ
＝ １ ｓ Ｄ３ ＝ ０１（Ｃ）のときＤｔ−１ｂ
Ｄｔ ＝ ＤＩ ＝ Ｏとなることによる。
、 （ｅ）はそれぞれ注目するドツトの記録信号Ｘと
その隣と 接する記録信号Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｇ、Ｈの情報の例
を示し、（ｇ）にそれぞれのドツトの記録信号の符号を
示したが、これは＠１図の説明で用いた符号に対応する
。（ｂ） 、 （ｄ） 、 （ｆ）はそれぞれ（ａｌ
、 （Ｃ） 、 （ｅ）に対応するドツトＸの発熱抵抗
体への通電時間を示している。それは、（ａ）のときＤ
１＝Ｄ２＝Ｄ３＝ｌ、（ｂ）のときＤＩ ＝ Ｄｔ
＝ １ ｓ Ｄ３ ＝ ０１（Ｃ）のときＤｔ−１ｂ
Ｄｔ ＝ ＤＩ ＝ Ｏとなることによる。
このように、本発明によれば同じ発熱抵抗体に対応する
記録信号および該発熱抵抗体の周囲の発熱抵抗体に対応
する記録信号が２ライン以上連続して黒情報のとき、該
黒情報の直後の白情報に対応する記録上に生じる尾引き
現象は該白情報の１時刻前および２時刻前の黒情報に対
応する発熱抵抗体に与える通電時間葡例えば孤立した黒
情報であるときの通電時間（Ｔ１＋Ｔ２ ＋ Ｔ３ ）
の時間より短かい時間、Ｔ、 ＋Ｔ、およびＴ８となる
ので、Ｔ１゜Ｔ、、Ｔ３の籠を適当に定めることにより
防止することができる。
記録信号および該発熱抵抗体の周囲の発熱抵抗体に対応
する記録信号が２ライン以上連続して黒情報のとき、該
黒情報の直後の白情報に対応する記録上に生じる尾引き
現象は該白情報の１時刻前および２時刻前の黒情報に対
応する発熱抵抗体に与える通電時間葡例えば孤立した黒
情報であるときの通電時間（Ｔ１＋Ｔ２ ＋ Ｔ３ ）
の時間より短かい時間、Ｔ、 ＋Ｔ、およびＴ８となる
ので、Ｔ１゜Ｔ、、Ｔ３の籠を適当に定めることにより
防止することができる。
なお本発明は、次のように種々変形して実施が可能であ
る。すなわち、前記実施列では印字記録信号を隣接する
８個の記録信号と比較したが、第２および＠３の記憶回
路を増設して、印字記録信号をより多くの周囲の記録信
号と比較を行ない、その比較結果に従って通電時間を制
御してもよい。
る。すなわち、前記実施列では印字記録信号を隣接する
８個の記録信号と比較したが、第２および＠３の記憶回
路を増設して、印字記録信号をより多くの周囲の記録信
号と比較を行ない、その比較結果に従って通電時間を制
御してもよい。
管た通電回数を１回とするが２回とするか３回とするか
Ｋよって通電時間を制御したが、通電回数を４回以上に
分けて、４段階以上で通電−間を制御してもよい。さら
に、通電時間の制御は、通電回数によって行なう必要は
必らずしもなく、予め２種類の通電時間を定めておき、
比較回路の比較結果に従ってこれらの通電時間を与える
出力許可信号を駆動回路に供給してもよい。
Ｋよって通電時間を制御したが、通電回数を４回以上に
分けて、４段階以上で通電−間を制御してもよい。さら
に、通電時間の制御は、通電回数によって行なう必要は
必らずしもなく、予め２種類の通電時間を定めておき、
比較回路の比較結果に従ってこれらの通電時間を与える
出力許可信号を駆動回路に供給してもよい。
第１図は本発明による感熱記録ｖｃｆ／Ｉｔの一実施列
の構成図、第２図および第３図はその動作を説明するだ
めのタイムチャートである。 １・・・・・・発熱抵抗体、３・・・・・・駆動回路、
１１・・・・・・ラッチ回路、１２・・・・・・シフト
レジスタ、１３．３８−Ａ、３８−Ｂ、３８−Ｃ・・・
・・・シフトレジスタ（第２の記憶回Ｍ）、１４．３８
−Ｄ、３８−Ｘ。 ３８−Ｅ・・・・・・シフトレジスタ（第１の記憶回路
）、１５．３８−Ｆ、３８−Ｇ、３８−Ｈ・・・・・・
シフトレジスタ（＠３の記憶回路ン。 ・
の構成図、第２図および第３図はその動作を説明するだ
めのタイムチャートである。 １・・・・・・発熱抵抗体、３・・・・・・駆動回路、
１１・・・・・・ラッチ回路、１２・・・・・・シフト
レジスタ、１３．３８−Ａ、３８−Ｂ、３８−Ｃ・・・
・・・シフトレジスタ（第２の記憶回Ｍ）、１４．３８
−Ｄ、３８−Ｘ。 ３８−Ｅ・・・・・・シフトレジスタ（第１の記憶回路
）、１５．３８−Ｆ、３８−Ｇ、３８−Ｈ・・・・・・
シフトレジスタ（＠３の記憶回路ン。 ・
Claims (1)
- 一列に並設された発熱抵抗体と、これらの発熱抵抗体に
一連の記＠僅号に応じて選択的に通電を行なう１動回路
と、これらの駆動回路に供給すべき一連の記録信号情報
を記憶する第１の記憶回路と、第１の記憶回路に記憶さ
れる記録信号情報の少なくとも一時刻前の一連の記録信
号情報を記憶する第２の記憶回路と、第１の記憶回路に
記憶される記録信号情報の少なくとも一時刻後の一連の
記録信号情報を記憶する第３の記憶回路と、記録上第１
の記憶回路に記憶された記録信号の任意の１個の周囲の
記録信号に基いて＠記任意の記録信号に対応する発熱抵
抗体への通電時間を制御する手段とを具備することを特
徴とする感熱記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088981A JPS58205373A (ja) | 1982-05-26 | 1982-05-26 | 感熱記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088981A JPS58205373A (ja) | 1982-05-26 | 1982-05-26 | 感熱記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58205373A true JPS58205373A (ja) | 1983-11-30 |
Family
ID=13957973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088981A Pending JPS58205373A (ja) | 1982-05-26 | 1982-05-26 | 感熱記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143658A (ja) * | 1983-02-07 | 1984-08-17 | Ricoh Co Ltd | 熱記録ヘツド駆動制御装置 |
| JPS60232771A (ja) * | 1984-05-04 | 1985-11-19 | Fuji Xerox Co Ltd | サ−マルヘツド駆動装置 |
-
1982
- 1982-05-26 JP JP57088981A patent/JPS58205373A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143658A (ja) * | 1983-02-07 | 1984-08-17 | Ricoh Co Ltd | 熱記録ヘツド駆動制御装置 |
| JPS60232771A (ja) * | 1984-05-04 | 1985-11-19 | Fuji Xerox Co Ltd | サ−マルヘツド駆動装置 |
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