JP3062314B2 - 印字素子駆動回路装置及び印字装置 - Google Patents
印字素子駆動回路装置及び印字装置Info
- Publication number
- JP3062314B2 JP3062314B2 JP23471491A JP23471491A JP3062314B2 JP 3062314 B2 JP3062314 B2 JP 3062314B2 JP 23471491 A JP23471491 A JP 23471491A JP 23471491 A JP23471491 A JP 23471491A JP 3062314 B2 JP3062314 B2 JP 3062314B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- latch
- circuit device
- shift register
- printing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Electronic Switches (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、印字用のサーマルヘ
ッド、ＬＥＤプリントヘッド等の印字素子を駆動する印
字素子駆動回路装置、及びそれを使用した、印字装置に
関する。
ッド、ＬＥＤプリントヘッド等の印字素子を駆動する印
字素子駆動回路装置、及びそれを使用した、印字装置に
関する。
【０００２】
【従来の技術】従来の例えばサーマルヘッドの発熱抵抗
体駆動回路の概略構成を図４に示している。この発熱抵
抗体駆動回路は、複数の発熱抵抗体１-1、１2 …、１-n
と、印字すべきデータＤINを入力に受け、クロック信号
ＣＬＯＣＫにより、ビットシリアルにシフトして記憶す
るシフトレジスタ２と、このシフトレジスタ２のパラレ
ル出力をビット毎に、それぞれ入力に受け、ラッチ信号
ＬＡＴＣＨにより、データをラッチするラッチ回路３
と、このラッチ回路３の出力を受け、そのデータに応
じ、イネーブル信号ＥＮＡＢＬＥに同期して発熱抵抗体
１-1、１-2…、１-nを駆動する駆動素子４-1、４-2…、
４-nとから構成されている。この発熱抵抗体駆動回路の
電源電圧Ｖ、イネーブル信号ＥＮＡＢＬＥ、ラッチ信号
ＬＡＴＣＨ、クロック信号ＣＬＯＣＫ、及びデータＤ IN
は、図示していないが、いずれも、印字装置の本体回路
部から供給される。
体駆動回路の概略構成を図４に示している。この発熱抵
抗体駆動回路は、複数の発熱抵抗体１-1、１2 …、１-n
と、印字すべきデータＤINを入力に受け、クロック信号
ＣＬＯＣＫにより、ビットシリアルにシフトして記憶す
るシフトレジスタ２と、このシフトレジスタ２のパラレ
ル出力をビット毎に、それぞれ入力に受け、ラッチ信号
ＬＡＴＣＨにより、データをラッチするラッチ回路３
と、このラッチ回路３の出力を受け、そのデータに応
じ、イネーブル信号ＥＮＡＢＬＥに同期して発熱抵抗体
１-1、１-2…、１-nを駆動する駆動素子４-1、４-2…、
４-nとから構成されている。この発熱抵抗体駆動回路の
電源電圧Ｖ、イネーブル信号ＥＮＡＢＬＥ、ラッチ信号
ＬＡＴＣＨ、クロック信号ＣＬＯＣＫ、及びデータＤ IN
は、図示していないが、いずれも、印字装置の本体回路
部から供給される。
【０００３】この発熱抵抗体駆動回路では、ｎ個のクロ
ック信号ＣＬＯＣＫで、シフトレジスタ２の各ビットセ
ルＳ1 、Ｓ2 、…、Ｓ n にデータが記憶され、このシフ
トレジスタ２に印字データが、１ライン分、送り込まれ
たタイミングに、ラッチ信号ＬＡＴＣＨにより、シフト
レジスタ２の記憶内容、つまり印字データが、パラレル
に、ラッチ回路３にラッチされる。続いてイネーブル信
号ＥＮＡＢＬＥが加えられると、ラッチ回路３の各セル
ＬＡ1 、ＬＡ 2 、…、ＬＡ n のうちデータが“１”であ
るセルに対応する発熱抵抗体１-iに対し、駆動素子４-i
が通電する。これにより、その発熱抵抗体１-iが発熱
し、印字動作がなされる。
ック信号ＣＬＯＣＫで、シフトレジスタ２の各ビットセ
ルＳ1 、Ｓ2 、…、Ｓ n にデータが記憶され、このシフ
トレジスタ２に印字データが、１ライン分、送り込まれ
たタイミングに、ラッチ信号ＬＡＴＣＨにより、シフト
レジスタ２の記憶内容、つまり印字データが、パラレル
に、ラッチ回路３にラッチされる。続いてイネーブル信
号ＥＮＡＢＬＥが加えられると、ラッチ回路３の各セル
ＬＡ1 、ＬＡ 2 、…、ＬＡ n のうちデータが“１”であ
るセルに対応する発熱抵抗体１-iに対し、駆動素子４-i
が通電する。これにより、その発熱抵抗体１-iが発熱
し、印字動作がなされる。
【０００４】
【発明が解決しようとする課題】上記した従来の発熱抵
抗体駆動回路装置では、各種信号を外部の本体回路部か
ら供給しているため、ラッチ信号に着目すると、シフト
レジスタへデータをセットしてから、ラッチ回路にデー
タをホールドするまでにロスタイムが生じ、それだけ高
速印字を妨げるし、また、本体回路部からラッチ信号を
サーマルヘッドの発熱抵抗体駆動回路装置へ送るので、
全体として専用のリード線が多くなるという問題があっ
た。
抗体駆動回路装置では、各種信号を外部の本体回路部か
ら供給しているため、ラッチ信号に着目すると、シフト
レジスタへデータをセットしてから、ラッチ回路にデー
タをホールドするまでにロスタイムが生じ、それだけ高
速印字を妨げるし、また、本体回路部からラッチ信号を
サーマルヘッドの発熱抵抗体駆動回路装置へ送るので、
全体として専用のリード線が多くなるという問題があっ
た。
【０００５】この発明は上記問題点に着目してなされた
ものであって、ラッチ信号を印字素子駆動回路装置内部
で作用することにより、高速印字を可能にし、専用リー
ド線数の少ない印字素子駆動回路装置を提供することを
目的としている。
ものであって、ラッチ信号を印字素子駆動回路装置内部
で作用することにより、高速印字を可能にし、専用リー
ド線数の少ない印字素子駆動回路装置を提供することを
目的としている。
【０００６】
【課題を解決するための手段及び作用】この発明の印字
素子駆動回路装置は、複数個の印字素子と、印字すべき
データを入力を受け、外部からのクロック信号とともに
前記データをビットシリアルにシフトして記憶するシフ
トレジスタ、このシフトレジスタのパラレル出力をラッ
チ信号により取込むラッチ回路、このラッチ回路にラッ
チされたデータを受けて、印字素子を駆動する駆動素子
を有するＩＣ回路装置とを備えるものにおいて、前記Ｉ
Ｃ回路装置に、前記クロック信号を計数するカウンタを
備え、このカウンタの所定のカウントアップ出力に基づ
いて得られる信号を前記ラッチ信号として前記ラッチ回
路に入力するようにしている。
素子駆動回路装置は、複数個の印字素子と、印字すべき
データを入力を受け、外部からのクロック信号とともに
前記データをビットシリアルにシフトして記憶するシフ
トレジスタ、このシフトレジスタのパラレル出力をラッ
チ信号により取込むラッチ回路、このラッチ回路にラッ
チされたデータを受けて、印字素子を駆動する駆動素子
を有するＩＣ回路装置とを備えるものにおいて、前記Ｉ
Ｃ回路装置に、前記クロック信号を計数するカウンタを
備え、このカウンタの所定のカウントアップ出力に基づ
いて得られる信号を前記ラッチ信号として前記ラッチ回
路に入力するようにしている。
【０００７】この印字素子駆動回路装置では、データが
クロック信号の１発加えられる毎に、シフトレジスタ
に、１ビットずつシフトしつつ記憶され、一方カウンタ
には、そのクロック信号が加えられて計数される。やが
てシフトレジスタに、印字すべきデータの全ビットが記
憶されると、そのタイミングでカウンタがカウントアッ
プし、その出力をラッチ回路のラッチ信号として加えら
れる。これにより、シフトレジスタの各データがパラレ
ルに、ラッチ回路に取込まれ、保持される。
クロック信号の１発加えられる毎に、シフトレジスタ
に、１ビットずつシフトしつつ記憶され、一方カウンタ
には、そのクロック信号が加えられて計数される。やが
てシフトレジスタに、印字すべきデータの全ビットが記
憶されると、そのタイミングでカウンタがカウントアッ
プし、その出力をラッチ回路のラッチ信号として加えら
れる。これにより、シフトレジスタの各データがパラレ
ルに、ラッチ回路に取込まれ、保持される。
【０００８】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図１は、この発明の一実施例を示す発熱抵
抗体駆動回路装置の構成を示すブロック図である。この
実施例回路装置は、複数（ｎ個）の発熱抵抗体１-1、１
-2、…、１-nと、シフトレジスタ２と、ラッチ回路３
と、駆動素子４-1、４-2、…、４-nを備えている。そし
てシフトレジスタ２は、ｎ個のシリアルに接続されるビ
ットセルＳ1 、Ｓ2 …、Ｓn からなり、ラッチ回路３
も、ｎ個のラッチセルＬＡ1 、ＬＡ2 …、ＬＡn からな
る。以上の点で、図４に示した回路装置と特に変わると
ころはない。
に説明する。図１は、この発明の一実施例を示す発熱抵
抗体駆動回路装置の構成を示すブロック図である。この
実施例回路装置は、複数（ｎ個）の発熱抵抗体１-1、１
-2、…、１-nと、シフトレジスタ２と、ラッチ回路３
と、駆動素子４-1、４-2、…、４-nを備えている。そし
てシフトレジスタ２は、ｎ個のシリアルに接続されるビ
ットセルＳ1 、Ｓ2 …、Ｓn からなり、ラッチ回路３
も、ｎ個のラッチセルＬＡ1 、ＬＡ2 …、ＬＡn からな
る。以上の点で、図４に示した回路装置と特に変わると
ころはない。
【０００９】この実施例回路装置の特徴は、クロック信
号ＣＬＯＣＫを入力に受け、これを計数するカウンタ５
を設け、このカウンタ５のカウンタアップ出力をラッチ
信号としてラッチ回路３に加えるようにしたことであ
る。シフトレジスタ２は、ｎ個のビットセルを有し、ｎ
個のクロック信号ＣＬＯＣＫで、１ライン分のデータを
セットするものであるからカウンタ５は、ｎ個のクロッ
ク信号ＣＬＯＣＫを計数するとカウントアップするよう
に設定してある。
号ＣＬＯＣＫを入力に受け、これを計数するカウンタ５
を設け、このカウンタ５のカウンタアップ出力をラッチ
信号としてラッチ回路３に加えるようにしたことであ
る。シフトレジスタ２は、ｎ個のビットセルを有し、ｎ
個のクロック信号ＣＬＯＣＫで、１ライン分のデータを
セットするものであるからカウンタ５は、ｎ個のクロッ
ク信号ＣＬＯＣＫを計数するとカウントアップするよう
に設定してある。
【００１０】この実施例回路装置では、データＤINが、
クロック信号ＣＬＯＣＫが１発入力されるごとに、ビッ
トシリアルに順次１ビットずつシフトされてシフトレジ
スタ２に記憶される。そしてカウンタ５は、クロック信
号ＣＬＯＣＫを計数する。やがて、ｎ個のクロック信号
ＣＬＯＣＫの印加で、シフトレジスタ２には、１ライン
分の全ビットデータが記憶されるとともに、カウンタ５
もカウントアップする。このカウンタ５のカウントアッ
プ出力により、シフトレジスタ２の各ビットセルＳ1 、
Ｓ2 、…、Ｓn に記憶されたデータがラッチ回路３にラ
ッチされる。そして次のイネーブル信号ＥＮＡＢＬＥ
で、データに応じ、駆動素子４-iが動作し、発熱抵抗体
１-iに通電し、印字動作がなされる。
クロック信号ＣＬＯＣＫが１発入力されるごとに、ビッ
トシリアルに順次１ビットずつシフトされてシフトレジ
スタ２に記憶される。そしてカウンタ５は、クロック信
号ＣＬＯＣＫを計数する。やがて、ｎ個のクロック信号
ＣＬＯＣＫの印加で、シフトレジスタ２には、１ライン
分の全ビットデータが記憶されるとともに、カウンタ５
もカウントアップする。このカウンタ５のカウントアッ
プ出力により、シフトレジスタ２の各ビットセルＳ1 、
Ｓ2 、…、Ｓn に記憶されたデータがラッチ回路３にラ
ッチされる。そして次のイネーブル信号ＥＮＡＢＬＥ
で、データに応じ、駆動素子４-iが動作し、発熱抵抗体
１-iに通電し、印字動作がなされる。
【００１１】この実施例回路装置では、カウンタ５を、
他の回路部とともに、１つのＩＣ内に内蔵することによ
り、ラッチ信号用の入力ピンを軽減することができる。
また、カウンタ５のカウントアップ出力で、ラッチ動作
を行うので、データのシフトレジスタへのセット完了に
続いて、即ラッチできるので、その分、高速印字が可能
となる。
他の回路部とともに、１つのＩＣ内に内蔵することによ
り、ラッチ信号用の入力ピンを軽減することができる。
また、カウンタ５のカウントアップ出力で、ラッチ動作
を行うので、データのシフトレジスタへのセット完了に
続いて、即ラッチできるので、その分、高速印字が可能
となる。
【００１２】図２は、この発明の他の実施例を示す発熱
抵抗体駆動回路装置の構成を示すブロック図である。こ
の実施例回路装置において、図１のものと同一符号を付
したものは、同一のものを示している。それゆえ、この
実施例回路装置も、図１の回路装置と同様に、複数の発
熱抵抗体１-1、１-2、…、１-n、シフトレジスタ２、ラ
ッチ回路３、駆動素子４-1、４-2、…、４-n、およびカ
ウンタ５を備えている。
抵抗体駆動回路装置の構成を示すブロック図である。こ
の実施例回路装置において、図１のものと同一符号を付
したものは、同一のものを示している。それゆえ、この
実施例回路装置も、図１の回路装置と同様に、複数の発
熱抵抗体１-1、１-2、…、１-n、シフトレジスタ２、ラ
ッチ回路３、駆動素子４-1、４-2、…、４-n、およびカ
ウンタ５を備えている。
【００１３】この実施例回路装置の特徴は、シフトレジ
スタ２のビットセルＳ1 の前に、もう１ビットの記憶セ
ルＳ0 を設けこの記憶セルＳ0 の出力と、カウンタ５の
カウントアップ出力をＡＮＤゲート６に加え、その出力
をラッチ信号としてラッチ回路に加えるようにしたこと
である。シフトレジスタ２には、ｎビットの印字すべき
データを入力する前に、最初に１ビットのダミーデータ
（論理“１”）が入力されるようになっており、またカ
ウンタ５は、（ｎ＋１）個のクロック信号ＣＬＯＣＫで
カウントアップするように設定されている。
スタ２のビットセルＳ1 の前に、もう１ビットの記憶セ
ルＳ0 を設けこの記憶セルＳ0 の出力と、カウンタ５の
カウントアップ出力をＡＮＤゲート６に加え、その出力
をラッチ信号としてラッチ回路に加えるようにしたこと
である。シフトレジスタ２には、ｎビットの印字すべき
データを入力する前に、最初に１ビットのダミーデータ
（論理“１”）が入力されるようになっており、またカ
ウンタ５は、（ｎ＋１）個のクロック信号ＣＬＯＣＫで
カウントアップするように設定されている。
【００１４】この実施例回路装置では、シフトレジスタ
２にデータＤINを入力する際に、（ｎ＋１）個のクロッ
ク信号ＣＬＯＣＫが加えられると、ビットセルＳ0 に、
ダミーデータがセットされ、ビットセルＳ1、…、Ｓ
n に、印字すべきデータがセットされる。そしてカウン
タ５も（ｎ＋１）個のクロック信号ＣＬＯＣＫを計数し
てカウントアップする。そのためアンドゲート６の入力
が論理“１”で揃い、ラッチ回路３に、アンドゲート６
の出力が加えられ、ラッチ回路３に、シフトレジスタ２
の各ビットセル出力が取込まれ、ホールドされる。
２にデータＤINを入力する際に、（ｎ＋１）個のクロッ
ク信号ＣＬＯＣＫが加えられると、ビットセルＳ0 に、
ダミーデータがセットされ、ビットセルＳ1、…、Ｓ
n に、印字すべきデータがセットされる。そしてカウン
タ５も（ｎ＋１）個のクロック信号ＣＬＯＣＫを計数し
てカウントアップする。そのためアンドゲート６の入力
が論理“１”で揃い、ラッチ回路３に、アンドゲート６
の出力が加えられ、ラッチ回路３に、シフトレジスタ２
の各ビットセル出力が取込まれ、ホールドされる。
【００１５】この実施例回路装置では、ダミーデータの
出力と、カウンタのカウントアップ出力の同期をとっ
て、ラッチ信号を得ているので、精度よくラッチ動作を
行なうことができる。図１あるいは図２に示した、実施
例回路装置を搭載したサーマルヘッドをプリンタ本体回
路に接続して印字装置を構成すると、図３に示すよう
に、プリンタ本体回路２０から、サーマルヘッド１０に
は、電源Ｖ、イネーブル信号ＥＮＡＢＬＥ、データ
ＤIN、及びクロック信号ＣＬＯＣＫのリード線は従来通
り必要であるが、ラッチ信号ＬＡＴＣＨのリード線は不
要となり、印字装置全体としてのリード線数を軽減でき
る。
出力と、カウンタのカウントアップ出力の同期をとっ
て、ラッチ信号を得ているので、精度よくラッチ動作を
行なうことができる。図１あるいは図２に示した、実施
例回路装置を搭載したサーマルヘッドをプリンタ本体回
路に接続して印字装置を構成すると、図３に示すよう
に、プリンタ本体回路２０から、サーマルヘッド１０に
は、電源Ｖ、イネーブル信号ＥＮＡＢＬＥ、データ
ＤIN、及びクロック信号ＣＬＯＣＫのリード線は従来通
り必要であるが、ラッチ信号ＬＡＴＣＨのリード線は不
要となり、印字装置全体としてのリード線数を軽減でき
る。
【００１６】なお、上記実施例は、印字素子として発熱
抵抗体を例に上げたが、この発明は、これに限られるも
のではなく、例えばＬＥＤプリントヘッドのＬＥＤ等、
他の印字素子を使用する場合にも適用できる。
抵抗体を例に上げたが、この発明は、これに限られるも
のではなく、例えばＬＥＤプリントヘッドのＬＥＤ等、
他の印字素子を使用する場合にも適用できる。
【００１７】
【発明の効果】この発明によれば、ラッチ信号を外部か
らのクロック信号に基づいて内部で作成するので、本体
回路部からラッチ信号を供給する必要がなく、その分、
本体回路部からのリード線数を軽減することができる。
また、クロック信号をカウンタで計数して、そのカウン
トアップ出力をラッチ信号とするものであるから、シフ
トレジスタへのデータのセットの完了と、ラッチ回路へ
のホールドとの時間ロスがなく、その分高速印字が可能
となる、という利点がある。
らのクロック信号に基づいて内部で作成するので、本体
回路部からラッチ信号を供給する必要がなく、その分、
本体回路部からのリード線数を軽減することができる。
また、クロック信号をカウンタで計数して、そのカウン
トアップ出力をラッチ信号とするものであるから、シフ
トレジスタへのデータのセットの完了と、ラッチ回路へ
のホールドとの時間ロスがなく、その分高速印字が可能
となる、という利点がある。
【図１】この発明の一実施例発熱抵抗体駆動回路装置の
概略回路構成を示すブロック図である。
概略回路構成を示すブロック図である。
【図２】この発明の他の実施例発熱抵抗体駆動回路装置
の概略回路構成を示すブロック図である。
の概略回路構成を示すブロック図である。
【図３】図１あるいは図２に示した実施例回路装置を搭
載したサーマルヘッドを使用した印字装置の構成を示す
ブロック図である。
載したサーマルヘッドを使用した印字装置の構成を示す
ブロック図である。
【図４】従来の発熱抵抗体駆動回路装置の構成を示すブ
ロック図である。
ロック図である。
１-1、１-2、…、１-n 発熱抵抗体 ２ シフトレジスタ ３ ラッチ回路 ４-1、４-2…、４-n 駆動素子 ５ カウンタ ６ アンドゲート
Claims (3)
- 【請求項１】複数個の印字素子と、印字すべきデータを
入力を受け、外部からのクロック信号とともに前記デー
タをビットシリアルにシフトして記憶するシフトレジス
タ、このシフトレジスタのパラレル出力をラッチ信号に
より取込むラッチ回路、このラッチ回路にラッチされた
データを受けて、印字素子を駆動する駆動素子を有する
ＩＣ回路装置とを備える印字素子駆動回路装置におい
て、前記ＩＣ回路装置に、 前記クロック信号を計数するカウ
ンタを備え、このカウンタの所定のカウントアップ出力
に基づいて得られる信号を前記ラッチ信号として前記ラ
ッチ回路に入力するようにしたことを特徴とする印字素
子駆動回路装置。 - 【請求項２】前記シフトレジスタの最終ビットセルの前
に、１ビットの記憶セルを設け、前記シフトレジスタに
入力するデータの前に１ビットのダミーデータを付加
し、前記カウンタのカウントアップ出力と前記１ビット
記憶セルの出力のアンド出力をラッチ信号とすることを
特徴とする請求項１記載の印字素子駆動回路装置。 - 【請求項３】 印字素子駆動回路装置と本体回路部とから
なり、前記印字素子駆動回路装置は、複数個の印字素子
と、印字すべきデータを入力に受け、本体回路部からの
クロック信号とともに前記データをビットシリアルにシ
フトして記憶するシフトレジスタ、このシフトレジスタ
のパラレル出力をラッチ信号により取込むラッチ回路、
このラッチ回路にラッチされたデータを受けて、印字素
子を駆動する駆動素子及び前記クロック信号を計数する
カウンタを備え、このカウンタの所定のカウントアップ
出力に基づいて得られる信号を前記ラッチ信号として前
記ラッチ回路に入力するようにし、前記本体から前記印
字素子駆動回路装置に、電源電圧、クロック信号及び印
字データを与えるようにしたＩＣ回路装置とを備えたこ
とを特徴とする印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471491A JP3062314B2 (ja) | 1991-09-13 | 1991-09-13 | 印字素子駆動回路装置及び印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471491A JP3062314B2 (ja) | 1991-09-13 | 1991-09-13 | 印字素子駆動回路装置及び印字装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0569580A JPH0569580A (ja) | 1993-03-23 |
| JP3062314B2 true JP3062314B2 (ja) | 2000-07-10 |
Family
ID=16975229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23471491A Expired - Lifetime JP3062314B2 (ja) | 1991-09-13 | 1991-09-13 | 印字素子駆動回路装置及び印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4816953B2 (ja) * | 2006-11-30 | 2011-11-16 | ミツミ電機株式会社 | 負荷素子駆動回路装置 |
-
1991
- 1991-09-13 JP JP23471491A patent/JP3062314B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0569580A (ja) | 1993-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3062314B2 (ja) | 印字素子駆動回路装置及び印字装置 | |
| JP3154789B2 (ja) | サーマルヘッド駆動回路及びサーマルヘッド | |
| JP2698224B2 (ja) | サーマルヘッド | |
| KR100398032B1 (ko) | 소형프린터 | |
| JPS5812777A (ja) | サーマルヘッド駆動装置 | |
| JP2817933B2 (ja) | インクジェット記録装置 | |
| JP3091575B2 (ja) | サーマルヘッド駆動用集積回路 | |
| EP0391689A2 (en) | Thermal line printer | |
| JPH0534409A (ja) | テストモード制御信号生成回路 | |
| JP2662123B2 (ja) | 記録ヘッド駆動装置 | |
| JP2855047B2 (ja) | プリントヘッド | |
| JP2772170B2 (ja) | サーマルヘッド駆動回路及び印字装置 | |
| JP2570723B2 (ja) | サーマルヘッドの制御回路 | |
| JPH04296575A (ja) | サーマルヘッド | |
| JPS6231893A (ja) | 発光素子及び光量制御素子の駆動回路 | |
| JPH07266602A (ja) | サーマルヘッド | |
| JPS58205373A (ja) | 感熱記録装置 | |
| JPS63264375A (ja) | サーマルヘッドの予熱装置 | |
| JPH0557942A (ja) | サーマルヘツド | |
| JPS6024967A (ja) | ドライバ搭載形サ−マルヘツドの駆動回路 | |
| JP2001171173A (ja) | Ｌｅｄ表示装置 | |
| JPH081990A (ja) | プリンタ | |
| JPH07246730A (ja) | Ｌｅｄアレイの駆動制御回路 | |
| JPS60201958A (ja) | サ−マルヘツドのデ−タ送出回路 | |
| JPH02186771A (ja) | 熱履歴制御ｌｓｉ |