JPH07246730A - Ｌｅｄアレイの駆動制御回路 - Google Patents
Ｌｅｄアレイの駆動制御回路Info
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- JPH07246730A JPH07246730A JP6556394A JP6556394A JPH07246730A JP H07246730 A JPH07246730 A JP H07246730A JP 6556394 A JP6556394 A JP 6556394A JP 6556394 A JP6556394 A JP 6556394A JP H07246730 A JPH07246730 A JP H07246730A
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- Japan
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- circuit
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Abstract
(57)【要約】
【目的】 回路構成の簡略化が図れるとともに、１ライ
ンの階調印字を短時間に行えて高速印字が可能なＬＥＤ
アレイの駆動制御回路を提供する。 【構成】 入力データを保持しかつ主走査方向へ順にシ
フトさせるラッチ回路１４1 〜１４m を設け、その最終
段のラッチ回路１４m の出力データをデクリメント回路
１２でデクリメントし、その更新データ及び入力された
階調データのいずれか一方をセレクタ回路１１で選択し
て初段のラッチ回路１４1 に入力する。そして、ラッチ
回路１４1 〜１４m の各段の出力データをＯＲ回路１５
1 〜１５mを介してラッチ回路１６にラッチし、その出
力に基づいてＬＥＤアレイ１８の各ＬＥＤ素子１９1 〜
１９m を駆動し、発光させる構成とする。
ンの階調印字を短時間に行えて高速印字が可能なＬＥＤ
アレイの駆動制御回路を提供する。 【構成】 入力データを保持しかつ主走査方向へ順にシ
フトさせるラッチ回路１４1 〜１４m を設け、その最終
段のラッチ回路１４m の出力データをデクリメント回路
１２でデクリメントし、その更新データ及び入力された
階調データのいずれか一方をセレクタ回路１１で選択し
て初段のラッチ回路１４1 に入力する。そして、ラッチ
回路１４1 〜１４m の各段の出力データをＯＲ回路１５
1 〜１５mを介してラッチ回路１６にラッチし、その出
力に基づいてＬＥＤアレイ１８の各ＬＥＤ素子１９1 〜
１９m を駆動し、発光させる構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＥＤアレイの駆動制
御回路に関し、特に電子写真式印刷装置において光源と
して用いられる階調印字可能なＬＥＤヘッドを構成する
ＬＥＤアレイの駆動制御回路に関するものである。
御回路に関し、特に電子写真式印刷装置において光源と
して用いられる階調印字可能なＬＥＤヘッドを構成する
ＬＥＤアレイの駆動制御回路に関するものである。
【０００２】
【従来の技術】図６は第１の従来例を示すブロック図で
あり、図中、破線にて囲まれた部分がＬＥＤヘッド６０
である。ここで、プリンタの印字における主走査方向の
ドット数をＮとする。ＬＥＤヘッド６０において、ＬＥ
Ｄ素子の駆動の有無に対応するデータが入力されると、
シフトレジスタ６１は主走査方向一列分のデータを順次
転送する。このシフトレジスタ６１は、主走査方向のド
ット数Ｎに対応してＮ個のフリップフロップ回路によっ
て構成されている。
あり、図中、破線にて囲まれた部分がＬＥＤヘッド６０
である。ここで、プリンタの印字における主走査方向の
ドット数をＮとする。ＬＥＤヘッド６０において、ＬＥ
Ｄ素子の駆動の有無に対応するデータが入力されると、
シフトレジスタ６１は主走査方向一列分のデータを順次
転送する。このシフトレジスタ６１は、主走査方向のド
ット数Ｎに対応してＮ個のフリップフロップ回路によっ
て構成されている。
【０００３】シフトレジスタ６１に転送されたデータ
は、ラッチ回路６２に各ドット毎にラッチされた後、ド
ライバ回路６３に供給される。ドライバ回路６３は、ラ
ッチ回路６２にラッチされたデータにより、ストローブ
信号のオン期間においてＬＥＤアレイ６４を駆動して発
光させる。なお、ＬＥＤアレイ６４は、アレイ状に配列
されたＮ個のＬＥＤ素子によって構成されており、ドラ
イバ回路６３の出力端と１対１の対応関係をもって接続
されている。
は、ラッチ回路６２に各ドット毎にラッチされた後、ド
ライバ回路６３に供給される。ドライバ回路６３は、ラ
ッチ回路６２にラッチされたデータにより、ストローブ
信号のオン期間においてＬＥＤアレイ６４を駆動して発
光させる。なお、ＬＥＤアレイ６４は、アレイ状に配列
されたＮ個のＬＥＤ素子によって構成されており、ドラ
イバ回路６３の出力端と１対１の対応関係をもって接続
されている。
【０００４】一方、印字の階調数を２M とするとき、印
字データの１ライン分についてのみ考えると、階調メモ
リ６５にはＭビットのデータがＮ個格納される。この階
調メモリ６５の出力データは、コンパレータ６８の一方
の入力Ａとなる。Ｎ進カウンタ６６は、階調メモリ６５
へ供給されるクロックをカウントすることにより、階調
メモリ６５からの１ライン分のデータ読出しの完了を知
り、その出力をＭビットカウンタ６７に供給する。
字データの１ライン分についてのみ考えると、階調メモ
リ６５にはＭビットのデータがＮ個格納される。この階
調メモリ６５の出力データは、コンパレータ６８の一方
の入力Ａとなる。Ｎ進カウンタ６６は、階調メモリ６５
へ供給されるクロックをカウントすることにより、階調
メモリ６５からの１ライン分のデータ読出しの完了を知
り、その出力をＭビットカウンタ６７に供給する。
【０００５】Ｍビットカウンタ６７は、Ｎ進カウンタ６
６の出力により、階調メモリ６５からのデータ読出しの
Ｎドット分完了毎にインクリメントされる。このＭビッ
トカウンタ６７の出力は、コンパレータ６８の他方の入
力Ｂとなる。コンパレータ６７は、階調メモリ６５から
読み出されたデータとＭビットカウンタ６７のカウント
出力とを比較し、Ｍビットカウンタ６７のカウント出力
よりも階調メモリ６５からの読出しデータが大きいとき
（Ａ＞Ｂ）、その出力がオンとなる。このコンパレータ
６の出力は、先述したＬＥＤヘッド６０内のシフトレジ
スタ６１に入力される。
６の出力により、階調メモリ６５からのデータ読出しの
Ｎドット分完了毎にインクリメントされる。このＭビッ
トカウンタ６７の出力は、コンパレータ６８の他方の入
力Ｂとなる。コンパレータ６７は、階調メモリ６５から
読み出されたデータとＭビットカウンタ６７のカウント
出力とを比較し、Ｍビットカウンタ６７のカウント出力
よりも階調メモリ６５からの読出しデータが大きいとき
（Ａ＞Ｂ）、その出力がオンとなる。このコンパレータ
６の出力は、先述したＬＥＤヘッド６０内のシフトレジ
スタ６１に入力される。
【０００６】図７は、上述した第１の従来例において階
調印字を行うときの各部の信号のタイミングチャートで
ある。本例では、プリンタが１ライン分の印字を行うと
き、ＬＥＤアレイ６４の駆動・発光を階調数分に分割
し、分割されたＬＥＤ駆動に先立ってＬＥＤヘッド６０
にシフトレジスタ６１の一列分のデータを転送する状況
を示している。
調印字を行うときの各部の信号のタイミングチャートで
ある。本例では、プリンタが１ライン分の印字を行うと
き、ＬＥＤアレイ６４の駆動・発光を階調数分に分割
し、分割されたＬＥＤ駆動に先立ってＬＥＤヘッド６０
にシフトレジスタ６１の一列分のデータを転送する状況
を示している。
【０００７】図７において、１ライン印字時間中に階調
メモリ６５から連続してＮビット分の階調データが読み
出され、この動作が２M 回繰り返される。ここで、階調
メモリ６５から読み出されるデータは、１回目のデータ
転送・ＬＥＤ駆動時から２M回目のデータ転送・ＬＥＤ
駆動時まで同様のデータ列である。今、１回目のデータ
転送・ＬＥＤ駆動のため階調メモリ６５からデータを読
み出し、ａ，ｂ，ｃ，ｄ，…なるデータ列が得られると
する。
メモリ６５から連続してＮビット分の階調データが読み
出され、この動作が２M 回繰り返される。ここで、階調
メモリ６５から読み出されるデータは、１回目のデータ
転送・ＬＥＤ駆動時から２M回目のデータ転送・ＬＥＤ
駆動時まで同様のデータ列である。今、１回目のデータ
転送・ＬＥＤ駆動のため階調メモリ６５からデータを読
み出し、ａ，ｂ，ｃ，ｄ，…なるデータ列が得られると
する。
【０００８】このデータをＭビットカウンタ６７の出力
“０”と比較し、その比較結果（１ビット）をＬＥＤヘ
ッド６０へ転送する。データ列ａ，ｂ，ｃ，ｄ，…のう
ち、“０”のデータの場合、ＬＥＤヘッド６０へは
“０”のデータが転送され、データ列ａ，ｂ，ｃ，ｄ，
…のうち、“０”以外のデータに対応してＬＥＤヘッド
６０へは“１”のデータが転送される。ＬＥＤヘッド６
０へ１回目のデータ転送が完了すると、転送データはラ
ッチ回路６２にラッチされ、ストローブ信号のパルス幅
Ｔs の時間だけドライバ回路６３を介してＬＥＤアレイ
６４の各ＬＥＤ素子の駆動が行われる。
“０”と比較し、その比較結果（１ビット）をＬＥＤヘ
ッド６０へ転送する。データ列ａ，ｂ，ｃ，ｄ，…のう
ち、“０”のデータの場合、ＬＥＤヘッド６０へは
“０”のデータが転送され、データ列ａ，ｂ，ｃ，ｄ，
…のうち、“０”以外のデータに対応してＬＥＤヘッド
６０へは“１”のデータが転送される。ＬＥＤヘッド６
０へ１回目のデータ転送が完了すると、転送データはラ
ッチ回路６２にラッチされ、ストローブ信号のパルス幅
Ｔs の時間だけドライバ回路６３を介してＬＥＤアレイ
６４の各ＬＥＤ素子の駆動が行われる。
【０００９】２回目のデータ転送時、Ｍビットカウンタ
６７はインクリメントされ、出力データが“１”となっ
ている。階調データ列の２回目の読出しにおいて、その
データ列ａ，ｂ，ｃ，ｄ，…はＭビットカウンタ６７の
出力“１”と順次比較され、“１”よりも大きい場合に
その対応するＬＥＤヘッド６０のドットがストローブ時
に発光する。
６７はインクリメントされ、出力データが“１”となっ
ている。階調データ列の２回目の読出しにおいて、その
データ列ａ，ｂ，ｃ，ｄ，…はＭビットカウンタ６７の
出力“１”と順次比較され、“１”よりも大きい場合に
その対応するＬＥＤヘッド６０のドットがストローブ時
に発光する。
【００１０】同様に、３回目のデータ転送・ＬＥＤ駆動
から２M 回路目のデータ転送・ＬＥＤ駆動まで繰り返さ
れ、Ｍビットカウンタ６７の出力も２，３，…，２M −
１と順次インクリメントしていく。この結果、階調メモ
リ６５に階調データＪが格納されていたとすると、ＬＥ
Ｄヘッド６０中の対応するドットのＬＥＤ素子は時間Ｔ
s ずつＪ回駆動され、累積駆動時間はＪ×Ｔs 〔秒〕と
なる。
から２M 回路目のデータ転送・ＬＥＤ駆動まで繰り返さ
れ、Ｍビットカウンタ６７の出力も２，３，…，２M −
１と順次インクリメントしていく。この結果、階調メモ
リ６５に階調データＪが格納されていたとすると、ＬＥ
Ｄヘッド６０中の対応するドットのＬＥＤ素子は時間Ｔ
s ずつＪ回駆動され、累積駆動時間はＪ×Ｔs 〔秒〕と
なる。
【００１１】図８は、ＬＥＤヘッド６０のストローブ時
間と印字のマクベス濃度との関係を示す特性図である。
ストローブ時間（印字１ライン当りのＬＥＤ発光時間の
累積値）が増加すると、印字のマクベス濃度も単調に増
大している。この特性図から明らかなように、ストロー
ブ時間とマクベス濃度とは直線的関係にない。このた
め、これを補正するための補正テーブルを設け、この補
正テーブルによって階調メモリ６５のデータを予め補正
しておくことになる。
間と印字のマクベス濃度との関係を示す特性図である。
ストローブ時間（印字１ライン当りのＬＥＤ発光時間の
累積値）が増加すると、印字のマクベス濃度も単調に増
大している。この特性図から明らかなように、ストロー
ブ時間とマクベス濃度とは直線的関係にない。このた
め、これを補正するための補正テーブルを設け、この補
正テーブルによって階調メモリ６５のデータを予め補正
しておくことになる。
【００１２】図９は第２の従来例を示すブロック図であ
り、印字データが１ドット当り２ビットで４段階の階調
印字を行う場合の例を示している。この従来回路は、入
力２ビット、出力４ビットのエンコーダ回路９１と、こ
のエンコーダ回路９１の３ビットの出力に対応して設け
られた３個のシフトレジスタ９２〜９４と、これらシフ
トレジスタ９２〜９４の出力をラッチするラッチ回路９
５と、このラッチ回路９５の出力によりＬＥＤアレイ９
７を駆動するＬＥＤドライバ回路９６と、シフトレジス
タ９２〜９４、ラッチ回路９５及びドライバ回路９６へ
のタイミング信号を発生するタイミング発生回路９８と
によって構成されている（特開昭６２−１８４８６８号
公報参照）。
り、印字データが１ドット当り２ビットで４段階の階調
印字を行う場合の例を示している。この従来回路は、入
力２ビット、出力４ビットのエンコーダ回路９１と、こ
のエンコーダ回路９１の３ビットの出力に対応して設け
られた３個のシフトレジスタ９２〜９４と、これらシフ
トレジスタ９２〜９４の出力をラッチするラッチ回路９
５と、このラッチ回路９５の出力によりＬＥＤアレイ９
７を駆動するＬＥＤドライバ回路９６と、シフトレジス
タ９２〜９４、ラッチ回路９５及びドライバ回路９６へ
のタイミング信号を発生するタイミング発生回路９８と
によって構成されている（特開昭６２−１８４８６８号
公報参照）。
【００１３】図１０は、エンコーダ回路９１の２ビット
の入力Ａ，Ｂと３ビットの出力Ｃ，Ｄ，Ｅの関係を示す
真理値表である。入力Ａ，Ｂは上位装置より供給される
２ビットの階調データであり、入力ＡがＭＳＢ（最上位
ビット）、入力ＢがＬＳＢ（最下位ビット）である。シ
フトレジスタ９２〜９４の各クロックとしては、上位装
置から送出されるドットデータに同期したＣＬＯＣＫ信
号が入力される。
の入力Ａ，Ｂと３ビットの出力Ｃ，Ｄ，Ｅの関係を示す
真理値表である。入力Ａ，Ｂは上位装置より供給される
２ビットの階調データであり、入力ＡがＭＳＢ（最上位
ビット）、入力ＢがＬＳＢ（最下位ビット）である。シ
フトレジスタ９２〜９４の各クロックとしては、上位装
置から送出されるドットデータに同期したＣＬＯＣＫ信
号が入力される。
【００１４】上位装置から送出される印字データは１ド
ットが２ビットで表され、クロックに同期して本回路
（ＬＥＤヘッド）へ送られる。この印字データは、エン
コーダ回路９１で３ビットのデータに変換され、それぞ
れの出力Ｃ，Ｄ，Ｅの値がシフトレジスタ９２，９３，
９４に入力される。１ドットラインのデータがすべて転
送完了すると、上位装置はＬＥＤ‐ＯＮ信号ａを出力す
る。
ットが２ビットで表され、クロックに同期して本回路
（ＬＥＤヘッド）へ送られる。この印字データは、エン
コーダ回路９１で３ビットのデータに変換され、それぞ
れの出力Ｃ，Ｄ，Ｅの値がシフトレジスタ９２，９３，
９４に入力される。１ドットラインのデータがすべて転
送完了すると、上位装置はＬＥＤ‐ＯＮ信号ａを出力す
る。
【００１５】このＬＥＤ‐ＯＮ信号ａがタイミング発生
回路９８に入力されると、タイミング発生回路９８は、
図１１のタイミングチャートに示すタイミングで各タイ
ミング信号ｂ〜ｆを出力し、以下のような動作を行う。
すなわち、タイミング信号ｂによってシフトレジスタ９
２の出力をイネーブルとし、ラッチ回路９５にタイミン
グ信号ｅによってシフトレジスタ９２の出力をラッチす
ると同時に、タイミング信号ｆによってＬＥＤドライバ
回路９６をオン状態にし、ＬＥＤアレイ９７のＬＥＤ素
子を点灯させる。
回路９８に入力されると、タイミング発生回路９８は、
図１１のタイミングチャートに示すタイミングで各タイ
ミング信号ｂ〜ｆを出力し、以下のような動作を行う。
すなわち、タイミング信号ｂによってシフトレジスタ９
２の出力をイネーブルとし、ラッチ回路９５にタイミン
グ信号ｅによってシフトレジスタ９２の出力をラッチす
ると同時に、タイミング信号ｆによってＬＥＤドライバ
回路９６をオン状態にし、ＬＥＤアレイ９７のＬＥＤ素
子を点灯させる。
【００１６】次に、シフトレジスタ９２の出力をラッチ
したＴ秒後に、タイミング信号ｃによってシフトレジス
タ９３の出力をイネーブルとし、その出力をタイミング
信号ｅによってラッチする。再びＴ秒後にタイミング信
号ｄによってシフトレジスタ９４の出力をイネーブルと
し、その出力をタイミング信号ｅによってラッチし、Ｔ
秒後にＬＥＤドライバ回路９６をオフ状態とする。この
動作により、ＬＥＤアレイ９７の各ＬＥＤ素子のうち、
はじめのＴ秒間はシフトレジスタ９２、次のＴ秒間はシ
フトレジスタ９３、最後のＴ秒間はシフトレジスタ９４
の出力に対応したＬＥＤ素子が点灯することになる。
したＴ秒後に、タイミング信号ｃによってシフトレジス
タ９３の出力をイネーブルとし、その出力をタイミング
信号ｅによってラッチする。再びＴ秒後にタイミング信
号ｄによってシフトレジスタ９４の出力をイネーブルと
し、その出力をタイミング信号ｅによってラッチし、Ｔ
秒後にＬＥＤドライバ回路９６をオフ状態とする。この
動作により、ＬＥＤアレイ９７の各ＬＥＤ素子のうち、
はじめのＴ秒間はシフトレジスタ９２、次のＴ秒間はシ
フトレジスタ９３、最後のＴ秒間はシフトレジスタ９４
の出力に対応したＬＥＤ素子が点灯することになる。
【００１７】従って、上位装置から送られた２ビット階
調データが“００”であるならば、エンコーダ回路９１
の３ビットの出力は“０００”となる。これにより、シ
フトレジスタ９２，９３，９４のデータはすべて“０”
となるので、そのドットに対応したＬＥＤ素子は点灯し
ない。また、２ビットの階調データが“１１”であれ
ば、エンコーダ回路９１の３ビットの出力は“１１１”
となる。よって、シフトレジスタ９２，９３，９４のデ
ータはすべて“１”となるので、そのドットに対応した
ＬＥＤ素子は３Ｔ秒間点灯する。このように、上位装置
から階調データ０，１，２，３に対応してＬＥＤ素子の
点灯時間が０，Ｔ，２Ｔ，３Ｔ〔秒〕となるので、ドッ
ト毎にＬＥＤ素子の光量を制御でき、階調印字が可能と
なる。
調データが“００”であるならば、エンコーダ回路９１
の３ビットの出力は“０００”となる。これにより、シ
フトレジスタ９２，９３，９４のデータはすべて“０”
となるので、そのドットに対応したＬＥＤ素子は点灯し
ない。また、２ビットの階調データが“１１”であれ
ば、エンコーダ回路９１の３ビットの出力は“１１１”
となる。よって、シフトレジスタ９２，９３，９４のデ
ータはすべて“１”となるので、そのドットに対応した
ＬＥＤ素子は３Ｔ秒間点灯する。このように、上位装置
から階調データ０，１，２，３に対応してＬＥＤ素子の
点灯時間が０，Ｔ，２Ｔ，３Ｔ〔秒〕となるので、ドッ
ト毎にＬＥＤ素子の光量を制御でき、階調印字が可能と
なる。
【００１８】
【発明が解決しようとする課題】しかしながら、上述し
た２つの従来例のうち、先ず第１の従来例の回路では、
１階調毎に階調メモリ６５をアクセスして階調データを
読み出す回路構成となっているので、階調メモリ６５の
アクセス時間をＴCLK 、主走査のドット数をＮ、階調数
を２n とするとき、階調印字１ラインに要する時間は、
Ｎ×ＴCLK ×２n〔秒〕を超える値となる。このため、
通常、ドット数Ｎが数千ドットの値であることから、１
ライン印字に多大な時間を要することになり、高速印字
ができないという問題があった。
た２つの従来例のうち、先ず第１の従来例の回路では、
１階調毎に階調メモリ６５をアクセスして階調データを
読み出す回路構成となっているので、階調メモリ６５の
アクセス時間をＴCLK 、主走査のドット数をＮ、階調数
を２n とするとき、階調印字１ラインに要する時間は、
Ｎ×ＴCLK ×２n〔秒〕を超える値となる。このため、
通常、ドット数Ｎが数千ドットの値であることから、１
ライン印字に多大な時間を要することになり、高速印字
ができないという問題があった。
【００１９】一方、第２の従来例の回路においては、ｎ
ビットの階調データを（２n −１）ビットのデータにエ
ンコードし、その変換データを（２n −１）個のシフト
レジスタ列に格納する回路構成となっているため、１ラ
イン当りＮドット（即ち、ヘッドの横幅がＮドット）の
階調ＬＥＤヘッドを構成する場合、Ｎ×（２n −１）個
のフリップフロップ回路をエンコード後のデータの格納
に必要とする。このため、ＬＥＤヘッドを構成するＩＣ
チップの面積が増大するため、コスト高となる問題があ
った。
ビットの階調データを（２n −１）ビットのデータにエ
ンコードし、その変換データを（２n −１）個のシフト
レジスタ列に格納する回路構成となっているため、１ラ
イン当りＮドット（即ち、ヘッドの横幅がＮドット）の
階調ＬＥＤヘッドを構成する場合、Ｎ×（２n −１）個
のフリップフロップ回路をエンコード後のデータの格納
に必要とする。このため、ＬＥＤヘッドを構成するＩＣ
チップの面積が増大するため、コスト高となる問題があ
った。
【００２０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、回路構成の簡略化が
図れるとともに、１ラインの階調印字を短時間に行えて
高速印字が可能なＬＥＤアレイの駆動制御回路を提供す
ることにある。
であり、その目的とするところは、回路構成の簡略化が
図れるとともに、１ラインの階調印字を短時間に行えて
高速印字が可能なＬＥＤアレイの駆動制御回路を提供す
ることにある。
【００２１】
【課題を解決するための手段】本発明によるＬＥＤアレ
イの駆動制御回路では、入力データを保持しかつ主走査
方向へ順にシフトさせるシフトレジスタを設け、その最
終段の出力データを更新回路で更新する。この更新デー
タ及び入力された階調データのいずれか一方をセレクタ
回路で選択してシフトレジスタの初段に入力する。そし
て、駆動回路により、シフトレジスタの各段の出力デー
タに基づいてＬＥＤアレイの各ＬＥＤ素子を駆動する構
成となっている。
イの駆動制御回路では、入力データを保持しかつ主走査
方向へ順にシフトさせるシフトレジスタを設け、その最
終段の出力データを更新回路で更新する。この更新デー
タ及び入力された階調データのいずれか一方をセレクタ
回路で選択してシフトレジスタの初段に入力する。そし
て、駆動回路により、シフトレジスタの各段の出力デー
タに基づいてＬＥＤアレイの各ＬＥＤ素子を駆動する構
成となっている。
【００２２】
【作用】上記構成のＬＥＤアレイの駆動制御回路におい
て、先ず、所定ドット数分の階調データがシフトレジス
タ内で主走査方向に順に転送される。そして、クロック
信号に同期してシフトレジスタの各段の出力データに基
づいて各ＬＥＤ素子の駆動が開始される。これと同時
に、シフトレジスタの最終段の出力データがデクリメン
ト（更新）されて所定個数のクロックを１周期としてシ
フトレジスタ内を循環する。この一連の動作が、階調数
分だけ繰り返される。これにより、各ＬＥＤ素子の発光
駆動が、その駆動開始からシフトレジスタの各段の出力
データが“０”になるまで、即ち階調データに対応する
時間だけ行われる。
て、先ず、所定ドット数分の階調データがシフトレジス
タ内で主走査方向に順に転送される。そして、クロック
信号に同期してシフトレジスタの各段の出力データに基
づいて各ＬＥＤ素子の駆動が開始される。これと同時
に、シフトレジスタの最終段の出力データがデクリメン
ト（更新）されて所定個数のクロックを１周期としてシ
フトレジスタ内を循環する。この一連の動作が、階調数
分だけ繰り返される。これにより、各ＬＥＤ素子の発光
駆動が、その駆動開始からシフトレジスタの各段の出力
データが“０”になるまで、即ち階調データに対応する
時間だけ行われる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるＬＥＤアレイの駆動
制御回路の一実施例を示すブロック図である。本発明に
よるＬＥＤアレイの駆動制御回路は、１つのＩＣチップ
として構成され、図２に示すように、Ｋ個のＩＣチップ
２１1 ，２１2 ，……，２１K が縦続接続されることに
よって階調印字可能なＬＥＤヘッド２２を構成する。そ
して、階調メモリ２３からの読出しデータをＬＥＤヘッ
ド２２に入力することによって階調印字プリンタを構成
する。
に説明する。図１は、本発明によるＬＥＤアレイの駆動
制御回路の一実施例を示すブロック図である。本発明に
よるＬＥＤアレイの駆動制御回路は、１つのＩＣチップ
として構成され、図２に示すように、Ｋ個のＩＣチップ
２１1 ，２１2 ，……，２１K が縦続接続されることに
よって階調印字可能なＬＥＤヘッド２２を構成する。そ
して、階調メモリ２３からの読出しデータをＬＥＤヘッ
ド２２に入力することによって階調印字プリンタを構成
する。
【００２４】階調メモリ２３から読み出されたＭビット
の階調データは、セレクタ回路１１の一方の入力とな
る。このセレクタ回路１１の他方の入力としては、次段
の回路（ＩＣチップ）の入力となる本回路のデータ出力
が、更新回路であるデクリメント回路１２でデクリメン
トされて供給される。セレクタ回路１１は、タイミング
制御回路１３による制御によって２つの入力のうちの一
方を選択して次段のラッチ回路１４1 へ供給する。
の階調データは、セレクタ回路１１の一方の入力とな
る。このセレクタ回路１１の他方の入力としては、次段
の回路（ＩＣチップ）の入力となる本回路のデータ出力
が、更新回路であるデクリメント回路１２でデクリメン
トされて供給される。セレクタ回路１１は、タイミング
制御回路１３による制御によって２つの入力のうちの一
方を選択して次段のラッチ回路１４1 へ供給する。
【００２５】ラッチ回路１４1 は、同一のクロック信号
により動作するＭビットのパラレルシフトレジスタであ
り、次段以降のラッチ回路１４2 ，１４3 ，……，１４
m も同一の構成となっている。Ｍビットのラッチ回路の
数は、本回路が受け持つＬＥＤ素子の数に対応してい
る。ラッチ回路１４1 に入力されたＭビットのデータ
は、タイミング制御回路１３からクロック信号が印加さ
れる毎に、次段以降のラッチ回路１４2 ，１４3 ，…
…，１４m へと順次転送されることになる。このｍ個の
ラッチ回路１４2 ，１４3 ，……，１４m により、入力
データを主走査方向に順にシフトするｍ段のシフトレジ
スタが構成されている。
により動作するＭビットのパラレルシフトレジスタであ
り、次段以降のラッチ回路１４2 ，１４3 ，……，１４
m も同一の構成となっている。Ｍビットのラッチ回路の
数は、本回路が受け持つＬＥＤ素子の数に対応してい
る。ラッチ回路１４1 に入力されたＭビットのデータ
は、タイミング制御回路１３からクロック信号が印加さ
れる毎に、次段以降のラッチ回路１４2 ，１４3 ，…
…，１４m へと順次転送されることになる。このｍ個の
ラッチ回路１４2 ，１４3 ，……，１４m により、入力
データを主走査方向に順にシフトするｍ段のシフトレジ
スタが構成されている。
【００２６】ラッチ回路１４1 ，１４2 ，１４3 ，…
…，１４m の各Ｍビットの出力は、ＯＲ回路１５1 ，１
５2 ，１５3 ，……，１５m にそれぞれ入力される。Ｏ
Ｒ回路１５1 ，１５2 ，１５3 ，……，１５m の各出力
は、ラッチ回路１６でラッチされた後、ＡＮＤ回路１７
1 ，１７2 ，１７3 ，……，１７m の一入力となる。Ａ
ＮＤ回路１７1 ，１７2 ，１７3 ，……，１７m は、ス
トローブ信号を他入力としており、このストローブ信号
が“Ｈ”レベルの間ＬＥＤアレイ１８を構成するＬＥＤ
素子１９1 ，１９2 ，１９3 ，……，１９m を駆動・発
光させる。
…，１４m の各Ｍビットの出力は、ＯＲ回路１５1 ，１
５2 ，１５3 ，……，１５m にそれぞれ入力される。Ｏ
Ｒ回路１５1 ，１５2 ，１５3 ，……，１５m の各出力
は、ラッチ回路１６でラッチされた後、ＡＮＤ回路１７
1 ，１７2 ，１７3 ，……，１７m の一入力となる。Ａ
ＮＤ回路１７1 ，１７2 ，１７3 ，……，１７m は、ス
トローブ信号を他入力としており、このストローブ信号
が“Ｈ”レベルの間ＬＥＤアレイ１８を構成するＬＥＤ
素子１９1 ，１９2 ，１９3 ，……，１９m を駆動・発
光させる。
【００２７】図３に、デクリメント回路１２の真理値表
を示す。ここでは、一例として、階調数“１６”の場合
を示している。また、表中の数字は、１６進数表示を表
している。図３から明らかなように、デクリメント回路
１２は、入力となる本回路の出力階調データ“Ｆ”〜
“１”をデクリメントしてデータ“Ｅ”〜“０”として
出力し、入力データが“０”のときはそのまま出力デー
タ“０”として出力するように構成されている。
を示す。ここでは、一例として、階調数“１６”の場合
を示している。また、表中の数字は、１６進数表示を表
している。図３から明らかなように、デクリメント回路
１２は、入力となる本回路の出力階調データ“Ｆ”〜
“１”をデクリメントしてデータ“Ｅ”〜“０”として
出力し、入力データが“０”のときはそのまま出力デー
タ“０”として出力するように構成されている。
【００２８】図４は、例えば２4 階調３ドット幅の場合
の具体的な構成を示すブロック図であり、図中、図１と
同等部分には同一符号を付して示してある。同図におい
て、信号Ｄ3 ，Ｄ2 ，Ｄ1 ，Ｄ0 は階調データである。
Ｄ3 がＭＳＢ、Ｄ0 がＬＳＢである。一方、信号ｄ3 ，
ｄ2 ，ｄ1 ，ｄ0 は次段の回路への出力信号である。こ
の出力信号ｄ3 ，ｄ2 ，ｄ1 ，ｄ0 は、デクリメント回
路１２への入力信号ともなっている。ｄ3 がＭＳＢ、ｄ
0 がＬＳＢである。
の具体的な構成を示すブロック図であり、図中、図１と
同等部分には同一符号を付して示してある。同図におい
て、信号Ｄ3 ，Ｄ2 ，Ｄ1 ，Ｄ0 は階調データである。
Ｄ3 がＭＳＢ、Ｄ0 がＬＳＢである。一方、信号ｄ3 ，
ｄ2 ，ｄ1 ，ｄ0 は次段の回路への出力信号である。こ
の出力信号ｄ3 ，ｄ2 ，ｄ1 ，ｄ0 は、デクリメント回
路１２への入力信号ともなっている。ｄ3 がＭＳＢ、ｄ
0 がＬＳＢである。
【００２９】図１との対応において、デクリメント回路
１２は、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、ＥＸ‐Ｏ
Ｒ回路等の論理回路によって構成されており、ＥT 信号
やＡＬＬ０‐Ｎ信号に基づいて本回路の出力信号ｄ3 ，
ｄ2 ，ｄ1 ，ｄ0 をデクリメントし、セレクト回路１１
に供給する。ここで、ＥT 信号は上位装置から供給され
る信号であり、クロックの有効範囲を示すイネーブル信
号である。また、ＡＬＬ０‐Ｎ信号は出力信号ｄ3 ，ｄ
2 ，ｄ1 ，ｄ0 の全てが“０”となったとき“Ｌ”レベ
ルとなる信号である。
１２は、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、ＥＸ‐Ｏ
Ｒ回路等の論理回路によって構成されており、ＥT 信号
やＡＬＬ０‐Ｎ信号に基づいて本回路の出力信号ｄ3 ，
ｄ2 ，ｄ1 ，ｄ0 をデクリメントし、セレクト回路１１
に供給する。ここで、ＥT 信号は上位装置から供給され
る信号であり、クロックの有効範囲を示すイネーブル信
号である。また、ＡＬＬ０‐Ｎ信号は出力信号ｄ3 ，ｄ
2 ，ｄ1 ，ｄ0 の全てが“０”となったとき“Ｌ”レベ
ルとなる信号である。
【００３０】セレクタ回路１１は、各ビット毎に、階調
データ（Ｄ3 〜Ｄ0 ）と後述するＬＤ‐Ｐ信号とを２入
力とするＡＮＤ回路４１と、デクリメント回路１２の出
力データとＬＤ‐Ｐ信号の反転信号とを２入力とするＡ
ＮＤ回路４２と、これらＡＮＤ回路４１，４２の各出力
を２入力とするＯＲ回路４３とから構成され、ＬＤ‐Ｐ
信号が“Ｈ”レベルのとき階調データ（Ｄ3 〜Ｄ0 ）、
ＬＤ‐Ｐ信号が“Ｌ”レベルのときデクリメント回路１
２の出力データをそれぞれ選択するようになっている。
データ（Ｄ3 〜Ｄ0 ）と後述するＬＤ‐Ｐ信号とを２入
力とするＡＮＤ回路４１と、デクリメント回路１２の出
力データとＬＤ‐Ｐ信号の反転信号とを２入力とするＡ
ＮＤ回路４２と、これらＡＮＤ回路４１，４２の各出力
を２入力とするＯＲ回路４３とから構成され、ＬＤ‐Ｐ
信号が“Ｈ”レベルのとき階調データ（Ｄ3 〜Ｄ0 ）、
ＬＤ‐Ｐ信号が“Ｌ”レベルのときデクリメント回路１
２の出力データをそれぞれ選択するようになっている。
【００３１】ラッチ回路１４1 は、各ビット毎に１段の
フリップフロップ回路Ｑ13〜Ｑ10からなるパラレルシフ
トレジスタ構成となっている。ラッチ回路１４2 ，１４
3 も同様に、各ビット毎に１段のフリップフロップ回路
Ｑ23〜Ｑ20，Ｑ33〜Ｑ30からなるパラレルシフトレジス
タ構成となっている。フリップフロップ回路Ｑ13〜Ｑ10
の各出力は、ＯＲ回路１５1 を経てラッチ回路１６を構
成するラッチ素子Ｌ1 にラッチされる。ラッチ素子Ｌ1
の出力は、ＡＮＤ回路１７1 でストローブ信号ＳＴＢと
の論理積がとられてＬＥＤ素子１９1の駆動信号とな
る。別のＬＥＤ素子１９2 ，１９3 に対応するラッチ素
子Ｌ2 ，Ｌ3 もラッチ素子Ｌ1 と同様に結線されてい
る。
フリップフロップ回路Ｑ13〜Ｑ10からなるパラレルシフ
トレジスタ構成となっている。ラッチ回路１４2 ，１４
3 も同様に、各ビット毎に１段のフリップフロップ回路
Ｑ23〜Ｑ20，Ｑ33〜Ｑ30からなるパラレルシフトレジス
タ構成となっている。フリップフロップ回路Ｑ13〜Ｑ10
の各出力は、ＯＲ回路１５1 を経てラッチ回路１６を構
成するラッチ素子Ｌ1 にラッチされる。ラッチ素子Ｌ1
の出力は、ＡＮＤ回路１７1 でストローブ信号ＳＴＢと
の論理積がとられてＬＥＤ素子１９1の駆動信号とな
る。別のＬＥＤ素子１９2 ，１９3 に対応するラッチ素
子Ｌ2 ，Ｌ3 もラッチ素子Ｌ1 と同様に結線されてい
る。
【００３２】図５は、一例として、図４の回路（ＩＣチ
ップ）を２つ縦続接続して用いる場合の動作を説明する
ためのタイミングチャートである。階調データＤn は、
図２に示す階調メモリ２３から読み出されたもので、本
例では４ビットのデータであり、タイミングチャート中
の数字は、本回路の動作に伴って階調データが変化する
様子を示している。今、一例として、１，２，３，４，
３，２の６ドット分の階調データ列Ｄn が入力された場
合を考える。なお、以下の回路動作の説明では、各回路
の符号には６ドットに対応して添字“1 ”〜“6 ”を付
して示すものとする。
ップ）を２つ縦続接続して用いる場合の動作を説明する
ためのタイミングチャートである。階調データＤn は、
図２に示す階調メモリ２３から読み出されたもので、本
例では４ビットのデータであり、タイミングチャート中
の数字は、本回路の動作に伴って階調データが変化する
様子を示している。今、一例として、１，２，３，４，
３，２の６ドット分の階調データ列Ｄn が入力された場
合を考える。なお、以下の回路動作の説明では、各回路
の符号には６ドットに対応して添字“1 ”〜“6 ”を付
して示すものとする。
【００３３】ＣＬＫ信号は、本回路のラッチ回路１４1
〜１４3 を構成する各フリップフロップ回路へ供給され
るクロック信号である。ＬＤ‐Ｐ信号は、階調データＤ
n を初段のラッチ回路１４1 の各フリップフロップ回路
Ｑ13〜Ｑ10へ入力させるためのセレクタ制御信号であ
り、６ドット分の時間だけ“Ｈ”レベルとなる。この
間、階調データＤn はｄｏｔ１，ｄｏｔ２，ｄｏｔ３，
ｄｏｔ４，ｄｏｔ５，ｄｏｔ６へと順次転送される。
〜１４3 を構成する各フリップフロップ回路へ供給され
るクロック信号である。ＬＤ‐Ｐ信号は、階調データＤ
n を初段のラッチ回路１４1 の各フリップフロップ回路
Ｑ13〜Ｑ10へ入力させるためのセレクタ制御信号であ
り、６ドット分の時間だけ“Ｈ”レベルとなる。この
間、階調データＤn はｄｏｔ１，ｄｏｔ２，ｄｏｔ３，
ｄｏｔ４，ｄｏｔ５，ｄｏｔ６へと順次転送される。
【００３４】６ドット分のデータの転送が完了すると、
３クロック毎にラッチ信号がラッチ回路１６に入力さ
れ、４つのフリップフロップ回路の各出力の論理和をと
るＯＲ回路１５1 〜１５6 の出力をラッチ素子Ｌ1 〜Ｌ
6 にラッチする。ＬＤ‐Ｐ信号が“Ｌ”レベルの期間
は、ｄｏｔ３のデータは、図３の真理値表に従ってデク
リメント回路１２でデクリメントされ、セレクタ回路１
１を介してｄｏｔ１の入力データとなる。ｄｏｔ２，ｄ
ｏｔ３へはそれぞれｄｏｔ１，ｄｏｔ２のデータがシフ
トされてそのまま入力される。ｄｏｔ４，ｄｏｔ５，ｄ
ｏｔ６のデータについても同様である。
３クロック毎にラッチ信号がラッチ回路１６に入力さ
れ、４つのフリップフロップ回路の各出力の論理和をと
るＯＲ回路１５1 〜１５6 の出力をラッチ素子Ｌ1 〜Ｌ
6 にラッチする。ＬＤ‐Ｐ信号が“Ｌ”レベルの期間
は、ｄｏｔ３のデータは、図３の真理値表に従ってデク
リメント回路１２でデクリメントされ、セレクタ回路１
１を介してｄｏｔ１の入力データとなる。ｄｏｔ２，ｄ
ｏｔ３へはそれぞれｄｏｔ１，ｄｏｔ２のデータがシフ
トされてそのまま入力される。ｄｏｔ４，ｄｏｔ５，ｄ
ｏｔ６のデータについても同様である。
【００３５】本例の場合、ＬＤ‐Ｐ信号が“Ｌ”レベル
に遷移してから３クロック後のデータは全て図３の真理
値表に従ってデクリメントされて循環したことになる。
このとき、ラッチ信号は“Ｈ”レベルとなり、ｄｏｔ１
〜ｄｏｔ６のデータが“０”となったか否かをＯＲ回路
１５1 〜１５3 により判別し、これによりラッチ回路１
６1 〜１６6 は“１”あるいは“０”となる。
に遷移してから３クロック後のデータは全て図３の真理
値表に従ってデクリメントされて循環したことになる。
このとき、ラッチ信号は“Ｈ”レベルとなり、ｄｏｔ１
〜ｄｏｔ６のデータが“０”となったか否かをＯＲ回路
１５1 〜１５3 により判別し、これによりラッチ回路１
６1 〜１６6 は“１”あるいは“０”となる。
【００３６】すなわち、一例として、ｄｏｔ３について
説明するならば、ｄｏｔ３の階調データは“４”であ
り、そのデータはデクリメント回路１２でデクリメント
されてｄｏｔ１に帰還され、ｄｏｔ１，ｄｏｔ２と順に
シフトされて３クロック後にｄｏｔ３のデータが“３”
となる。この循環を４回繰り返すことにより、ｄｏｔ３
の階調データが“０”となる。従って、ｄｏｔ３につい
ては、その階調データが“４”であったことから、ｄｏ
ｔ３のラッチ素子Ｌ3 の出力が４周期分だけ“Ｈ”レベ
ルとなり、その期間だけＬＥＤ素子１９3 が発光する。
説明するならば、ｄｏｔ３の階調データは“４”であ
り、そのデータはデクリメント回路１２でデクリメント
されてｄｏｔ１に帰還され、ｄｏｔ１，ｄｏｔ２と順に
シフトされて３クロック後にｄｏｔ３のデータが“３”
となる。この循環を４回繰り返すことにより、ｄｏｔ３
の階調データが“０”となる。従って、ｄｏｔ３につい
ては、その階調データが“４”であったことから、ｄｏ
ｔ３のラッチ素子Ｌ3 の出力が４周期分だけ“Ｈ”レベ
ルとなり、その期間だけＬＥＤ素子１９3 が発光する。
【００３７】このように、３クロックを周期とする一連
の動作を（２4 −１）回繰り返して印字１ライン分のＬ
ＥＤアレイの駆動処理が完了する。その結果、図５に示
す例のように、入力された階調データに対応する時間幅
でラッチ素子Ｌ1 〜Ｌ6 の出力が“Ｈ”レベルとなり、
ＬＥＤアレイの発光時間が各ドット毎に制御される。
の動作を（２4 −１）回繰り返して印字１ライン分のＬ
ＥＤアレイの駆動処理が完了する。その結果、図５に示
す例のように、入力された階調データに対応する時間幅
でラッチ素子Ｌ1 〜Ｌ6 の出力が“Ｈ”レベルとなり、
ＬＥＤアレイの発光時間が各ドット毎に制御される。
【００３８】ここで、ＬＥＤヘッドの主走査方向のドッ
ト数をＮとすると、図５の例における階調印字１ライン
分に要する時間Ｔ0 は、クロック信号の周期をＴCLK と
するとき、
ト数をＮとすると、図５の例における階調印字１ライン
分に要する時間Ｔ0 は、クロック信号の周期をＴCLK と
するとき、
【数１】 Ｔ0 ＝Ｎ×ＴCLK ＋（２4 −１）×３×ＴCLK 〔秒〕 ……（１） 程度であり、第１の従来例による場合と比べると、極め
て短い時間で印字処理が完了することになる。
て短い時間で印字処理が完了することになる。
【００３９】また、回路規模、即ちコストを推測する指
標としてフリップフロップ回路の素子数を考えるとする
と、１ドット当りｎビットの階調データのとき、第２の
従来例の場合によると、Ｎ×（２n −１）個のフリップ
フロップ回路を必要としていたのに対し、本発明によれ
ば、Ｎ×ｎ個、即ち１ドット当りビット数分のフリップ
フロップ回路で良く、コスト的に有利なものとなる。な
お、当然のことながら、階調データのため、ｎ≧２であ
り、（２n −１）＞ｎである。一例として、２５６階調
のとき、第２の従来例の場合と本発明の場合との比は、
２５５対８となる。
標としてフリップフロップ回路の素子数を考えるとする
と、１ドット当りｎビットの階調データのとき、第２の
従来例の場合によると、Ｎ×（２n −１）個のフリップ
フロップ回路を必要としていたのに対し、本発明によれ
ば、Ｎ×ｎ個、即ち１ドット当りビット数分のフリップ
フロップ回路で良く、コスト的に有利なものとなる。な
お、当然のことながら、階調データのため、ｎ≧２であ
り、（２n −１）＞ｎである。一例として、２５６階調
のとき、第２の従来例の場合と本発明の場合との比は、
２５５対８となる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
入力データを保持しかつ主走査方向へ順にシフトさせる
シフトレジスタを設け、その最終段の出力データを更新
回路で更新するとともに、この更新データ及び入力され
た階調データのいずれか一方をセレクタ回路で選択して
シフトレジスタの初段に入力するように構成し、入力さ
れた階調データを所定の周期で更新しながらシフトレジ
スタ内を循環させるようにしたことにより、少ない数の
フリップフロップ回路を用いて構成できるため、回路構
成の簡略化が図れ、しかも１ラインの階調印字を短時間
に行えて高速印字が可能となる。
入力データを保持しかつ主走査方向へ順にシフトさせる
シフトレジスタを設け、その最終段の出力データを更新
回路で更新するとともに、この更新データ及び入力され
た階調データのいずれか一方をセレクタ回路で選択して
シフトレジスタの初段に入力するように構成し、入力さ
れた階調データを所定の周期で更新しながらシフトレジ
スタ内を循環させるようにしたことにより、少ない数の
フリップフロップ回路を用いて構成できるため、回路構
成の簡略化が図れ、しかも１ラインの階調印字を短時間
に行えて高速印字が可能となる。
【図１】本発明の一実施例を示すブロック図である。
【図２】階調印字プリンタの構成を示すブロック図であ
る。
る。
【図３】デクリメント回路の真理値表を示す図である。
【図４】２4 階調３ドット幅の場合の具体的な回路構成
を示すブロック図である。
を示すブロック図である。
【図５】２4 階調６ドット幅の場合の動作説明のための
タイミングチャートである。
タイミングチャートである。
【図６】第１の従来例を示すブロック図である。
【図７】第１の従来例の動作説明のためのタイミングチ
ャートである。
ャートである。
【図８】ＬＥＤヘッドストローブ時間と印字のマクベス
濃度との関係を示す特性図である。
濃度との関係を示す特性図である。
【図９】第２の従来例を示すブロック図である。
【図１０】エンコーダ回路の真理値表を示す図である。
【図１１】第２の従来例の動作説明のためのタイミング
チャートである。
チャートである。
１１ セレクタ回路 １２ デクリメント回路 １４1 〜１４m ，１６ ラッチ回路 １５1 〜１５m ＯＲ回路 １７1 〜１７m ＡＮＤ回路 １８ ＬＥＤアレイ １９1 〜１９2 ＬＥＤ素子 ２２ ＬＥＤヘッド ２３ 階調メモリ
Claims (3)
- 【請求項１】 階調印字可能なＬＥＤヘッドを構成する
ＬＥＤアレイの駆動制御回路であって、 入力データを保持しかつ主走査方向へ順にシフトさせる
シフトレジスタと、 前記シフトレジスタの最終段の出力データを更新する更
新回路と、 入力された階調データ及び前記更新回路からの更新デー
タのいずれか一方を選択して前記シフトレジスタの初段
に入力するセレクタ回路と、 前記シフトレジスタの各段の出力データに基づいてＬＥ
Ｄアレイの各ＬＥＤ素子を駆動する駆動回路とを具備し
たことを特徴とするＬＥＤアレイの駆動制御回路。 - 【請求項２】 前記セレクタ回路は、１ライン分の階調
データを選択した後次の１ライン分の階調データを選択
するまでの期間、前記更新データを選択して前記シフト
レジスタ内を循環させることを特徴とする請求項１記載
のＬＥＤアレイの駆動制御回路。 - 【請求項３】 前記駆動回路は、前記階調データに比例
した時間だけＬＥＤアレイの各ＬＥＤ素子を駆動するこ
とを特徴とする請求項１又は２記載のＬＥＤアレイの駆
動制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6556394A JP3179962B2 (ja) | 1994-03-08 | 1994-03-08 | Ｌｅｄアレイの駆動制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6556394A JP3179962B2 (ja) | 1994-03-08 | 1994-03-08 | Ｌｅｄアレイの駆動制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07246730A true JPH07246730A (ja) | 1995-09-26 |
| JP3179962B2 JP3179962B2 (ja) | 2001-06-25 |
Family
ID=13290613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6556394A Expired - Fee Related JP3179962B2 (ja) | 1994-03-08 | 1994-03-08 | Ｌｅｄアレイの駆動制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179962B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603496B2 (en) | 2000-11-02 | 2003-08-05 | Oki Data Corporation | Image recording method and apparatus enlarging isolated dots |
-
1994
- 1994-03-08 JP JP6556394A patent/JP3179962B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603496B2 (en) | 2000-11-02 | 2003-08-05 | Oki Data Corporation | Image recording method and apparatus enlarging isolated dots |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3179962B2 (ja) | 2001-06-25 |
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