JP3522289B2 - 階調制御回路及びプリンタ - Google Patents
階調制御回路及びプリンタInfo
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- JP3522289B2 JP3522289B2 JP07976791A JP7976791A JP3522289B2 JP 3522289 B2 JP3522289 B2 JP 3522289B2 JP 07976791 A JP07976791 A JP 07976791A JP 7976791 A JP7976791 A JP 7976791A JP 3522289 B2 JP3522289 B2 JP 3522289B2
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Description
【０００１】
【産業上の利用分野】本発明は、階調制御回路及びプリ
ンタに関するものである。
ンタに関するものである。
【０００２】
【従来の技術】従来、電子写真プリンタにおいては、帯
電させた感光体ドラムを光源によって照射してその表面
に静電潜像を形成し、該静電潜像にトナーを付着させて
現像を行った後にトナー像を記録媒体に転写させるよう
にしている。図２は従来の電子写真プリンタの概略構成
図である。
電させた感光体ドラムを光源によって照射してその表面
に静電潜像を形成し、該静電潜像にトナーを付着させて
現像を行った後にトナー像を記録媒体に転写させるよう
にしている。図２は従来の電子写真プリンタの概略構成
図である。
【０００３】図において、電子写真プリンタ１は端末機
２から印刷データを受け入れる制御部３と、印刷を行う
印刷部４で構成されている。制御部３には、セントロニ
クスインタフェースなどの外部接続インタフェース部
５、受信バッファ６、マイクロプロセッサ７、フォント
メモリ８、イメージメモリ９及びプリンタインタフェー
ス部１０が設けられている。上記端末機２から送られる
印刷データは、外部接続インタフェース部５を介して受
信バッファ６に供給される。
２から印刷データを受け入れる制御部３と、印刷を行う
印刷部４で構成されている。制御部３には、セントロニ
クスインタフェースなどの外部接続インタフェース部
５、受信バッファ６、マイクロプロセッサ７、フォント
メモリ８、イメージメモリ９及びプリンタインタフェー
ス部１０が設けられている。上記端末機２から送られる
印刷データは、外部接続インタフェース部５を介して受
信バッファ６に供給される。
【０００４】また、印刷部４には定型の印刷用紙を自動
的に供給するための印刷用紙供給部１１が右側面側に設
けられている。また、印刷部４の内側には、上記印刷用
紙供給部１１からの印刷用紙の走行駆動を開始するレジ
ストローラ１２、該レジストローラ１２まで印刷用紙を
送るクラッチ駆動式のホッピングローラ１３、外周に感
光体面を形成した感光体ドラム１４、上記感光体の表面
を一様に帯電する帯電器１５、上記感光体の表面に印刷
用のイメージデータに対応する静電潜像を形成するＬＥ
Ｄヘッド１６、現像器１７、転写器１８、定着器１９及
びクリーナ２４が設けられている。そして、上記印刷部
４の左側面側には、印刷の終了した印刷用紙が排出され
る排出部２０が設けられている。
的に供給するための印刷用紙供給部１１が右側面側に設
けられている。また、印刷部４の内側には、上記印刷用
紙供給部１１からの印刷用紙の走行駆動を開始するレジ
ストローラ１２、該レジストローラ１２まで印刷用紙を
送るクラッチ駆動式のホッピングローラ１３、外周に感
光体面を形成した感光体ドラム１４、上記感光体の表面
を一様に帯電する帯電器１５、上記感光体の表面に印刷
用のイメージデータに対応する静電潜像を形成するＬＥ
Ｄヘッド１６、現像器１７、転写器１８、定着器１９及
びクリーナ２４が設けられている。そして、上記印刷部
４の左側面側には、印刷の終了した印刷用紙が排出され
る排出部２０が設けられている。
【０００５】また、印刷部４には、制御部３との通信及
び印刷部４全体の制御を行うマイクロプロセッサ２１が
設けられている。また、上記制御部３と印刷部４との間
は、両者の通信を行うための双方向のシリアルインタフ
ェース２２と、ドットイメージデータで形成された印刷
データを転送したり、制御したりするための信号線を持
ったビデオインタフェース２３によって接続されてい
る。
び印刷部４全体の制御を行うマイクロプロセッサ２１が
設けられている。また、上記制御部３と印刷部４との間
は、両者の通信を行うための双方向のシリアルインタフ
ェース２２と、ドットイメージデータで形成された印刷
データを転送したり、制御したりするための信号線を持
ったビデオインタフェース２３によって接続されてい
る。
【０００６】ここで、上記シリアルインタフェース２２
は、制御部３のプリンタインタフェース部１０を介して
マイクロプロセッサ７と印刷部４のマイクロプロセッサ
２１とを結び、ビデオインタフェース２３も同様に制御
部３のプリンタインタフェース部１０を介してマイクロ
プロセッサ７と印刷部４のＬＥＤヘッド１６とを結んで
いる。
は、制御部３のプリンタインタフェース部１０を介して
マイクロプロセッサ７と印刷部４のマイクロプロセッサ
２１とを結び、ビデオインタフェース２３も同様に制御
部３のプリンタインタフェース部１０を介してマイクロ
プロセッサ７と印刷部４のＬＥＤヘッド１６とを結んで
いる。
【０００７】上記構成の電子写真プリンタ１は、図示し
ないホストコンピュータからの印刷データが端末機２と
外部接続インタフェース部５を介して入力されると、こ
れを受信バッファ６に取り込む。該受信バッファ６に１
ページ分の印刷データが取り込まれると、感光体ドラム
１４が回転し、帯電器１５によって感光体の表面が一様
に帯電させられ、また現像器１７内の現像剤が攪拌させ
られるなどの予備動作が行われる。
ないホストコンピュータからの印刷データが端末機２と
外部接続インタフェース部５を介して入力されると、こ
れを受信バッファ６に取り込む。該受信バッファ６に１
ページ分の印刷データが取り込まれると、感光体ドラム
１４が回転し、帯電器１５によって感光体の表面が一様
に帯電させられ、また現像器１７内の現像剤が攪拌させ
られるなどの予備動作が行われる。
【０００８】該予備動作が終了すると、ホッピングロー
ラ１３のクラッチがオンされ、印刷用紙供給部１１から
印刷用紙が取り出され、レジストローラ１２まで搬送さ
れる。一方、上記マイクロプロセッサ７が、上記受信バ
ッファ６に取り込まれた印刷データに含まれる文字コー
ドを読み取り、フォントメモリ８を参照して印刷用のイ
メージデータを作成し、イメージメモリ９に書き込む。
該イメージメモリ９には、例えば印刷用紙１ページ分の
印刷用のイメージデータが編集され格納される。
ラ１３のクラッチがオンされ、印刷用紙供給部１１から
印刷用紙が取り出され、レジストローラ１２まで搬送さ
れる。一方、上記マイクロプロセッサ７が、上記受信バ
ッファ６に取り込まれた印刷データに含まれる文字コー
ドを読み取り、フォントメモリ８を参照して印刷用のイ
メージデータを作成し、イメージメモリ９に書き込む。
該イメージメモリ９には、例えば印刷用紙１ページ分の
印刷用のイメージデータが編集され格納される。
【０００９】また、図示しないホストコンピュータから
印刷データとして直接イメージデータが送られ、端末機
２と外部接続インタフェース部５を介して受信バッファ
６に伝送された場合、マイクロプロセッサ７はこれをそ
のままイメージメモリ９の所定のアドレスに書き込む。
また、ビジネスグラフィック印刷の場合などは、印刷デ
ータがホストコンピュータから図形コマンドの形で送ら
れてくるため、マイクロプロセッサ７で印刷データが編
集演算され、イメージデータとして直接イメージメモリ
９に書き込まれる。
印刷データとして直接イメージデータが送られ、端末機
２と外部接続インタフェース部５を介して受信バッファ
６に伝送された場合、マイクロプロセッサ７はこれをそ
のままイメージメモリ９の所定のアドレスに書き込む。
また、ビジネスグラフィック印刷の場合などは、印刷デ
ータがホストコンピュータから図形コマンドの形で送ら
れてくるため、マイクロプロセッサ７で印刷データが編
集演算され、イメージデータとして直接イメージメモリ
９に書き込まれる。
【００１０】このようにして、印刷用のイメージデータ
の解析と編集が完成すると、レジストローラ１２に到達
している印刷用紙は、転写器１８に向かって搬送され
る。これと並行して、マイクロプロセッサ７によって印
刷用のイメージデータがビデオインタフェース２３を介
してＬＥＤヘッド１６に供給され、ＬＥＤヘッド１６が
駆動され、感光体ドラム１４の外周に静電潜像が形成さ
れる。該感光体ドラム１４が図示矢印ａの方向に回転す
ると、静電潜像は現像器１７によって現像され、転写器
１８において印刷用紙に転写される。その後、印刷用紙
は定着器１９において定着されて排出部２０に排出され
る。また、転写の後感光体ドラム１４上に残ったトナー
は、クリーナ２４によって除去される。
の解析と編集が完成すると、レジストローラ１２に到達
している印刷用紙は、転写器１８に向かって搬送され
る。これと並行して、マイクロプロセッサ７によって印
刷用のイメージデータがビデオインタフェース２３を介
してＬＥＤヘッド１６に供給され、ＬＥＤヘッド１６が
駆動され、感光体ドラム１４の外周に静電潜像が形成さ
れる。該感光体ドラム１４が図示矢印ａの方向に回転す
ると、静電潜像は現像器１７によって現像され、転写器
１８において印刷用紙に転写される。その後、印刷用紙
は定着器１９において定着されて排出部２０に排出され
る。また、転写の後感光体ドラム１４上に残ったトナー
は、クリーナ２４によって除去される。
【００１１】このようにして、ホストコンピュータから
受信した印刷データに基づく情報が印刷用紙上に印刷さ
れる。図３は電子写真プリンタのＬＥＤヘッドの回路図
である。図において、２０はシフトレジスタ回路（Ｓ
Ｒ）であり、ＣＬＯＣＫ信号として入力されるクロック
パルスに同期させて、ＤＡＴＡ信号としてシリアルに入
力される印刷データを１ライン分ごとに格納する。２１
は１ライン分の印刷データのラッチ回路（ＬＴ）であ
り、ＬＯＡＤ信号として加えられるパルスによって、シ
フトレジスタ回路２０内のデータを取り込む。２２はド
ライバであり、ＮＡＮＤ回路２３及び抵抗２４で構成さ
れ、上記ＮＡＮＤ回路２３にラッチ回路２１の出力とＳ
ＴＢ（ストローブ）信号が入力される。そして、ＳＴＢ
信号にＨｉｇｈレベルの信号が入力されると、ラッチ回
路２１のＨｉｇｈレベルの出力が入力されているＮＡＮ
Ｄ回路２３の出力がＬｏｗレベルとなり、抵抗２４を介
してＬＥＤアレイ２５に電流が流れてＬＥＤを発光させ
る。
受信した印刷データに基づく情報が印刷用紙上に印刷さ
れる。図３は電子写真プリンタのＬＥＤヘッドの回路図
である。図において、２０はシフトレジスタ回路（Ｓ
Ｒ）であり、ＣＬＯＣＫ信号として入力されるクロック
パルスに同期させて、ＤＡＴＡ信号としてシリアルに入
力される印刷データを１ライン分ごとに格納する。２１
は１ライン分の印刷データのラッチ回路（ＬＴ）であ
り、ＬＯＡＤ信号として加えられるパルスによって、シ
フトレジスタ回路２０内のデータを取り込む。２２はド
ライバであり、ＮＡＮＤ回路２３及び抵抗２４で構成さ
れ、上記ＮＡＮＤ回路２３にラッチ回路２１の出力とＳ
ＴＢ（ストローブ）信号が入力される。そして、ＳＴＢ
信号にＨｉｇｈレベルの信号が入力されると、ラッチ回
路２１のＨｉｇｈレベルの出力が入力されているＮＡＮ
Ｄ回路２３の出力がＬｏｗレベルとなり、抵抗２４を介
してＬＥＤアレイ２５に電流が流れてＬＥＤを発光させ
る。
【００１２】ところで、電子写真プリンタ１によって得
られる印刷結果は、印刷用紙の色とトナーの色の２値で
あり、画像情報を階調表現する場合、感光体ドラム１４
への露光時間が階調情報によって調整される。すなわ
ち、薄く印字する箇所においてはＬＥＤヘッド１６によ
る露光時間を短くして感光体ドラム１４上の電荷の除去
量を少なくし、濃く印字する箇所においては露光時間を
長くして感光体ドラム１４上の電荷の除去量を多くす
る。感光体ドラム１４上の電荷の除去量の差によって現
像時のトナーの付着量が異なるので、ドット単位の濃度
差によって階調表現を行うことができる。
られる印刷結果は、印刷用紙の色とトナーの色の２値で
あり、画像情報を階調表現する場合、感光体ドラム１４
への露光時間が階調情報によって調整される。すなわ
ち、薄く印字する箇所においてはＬＥＤヘッド１６によ
る露光時間を短くして感光体ドラム１４上の電荷の除去
量を少なくし、濃く印字する箇所においては露光時間を
長くして感光体ドラム１４上の電荷の除去量を多くす
る。感光体ドラム１４上の電荷の除去量の差によって現
像時のトナーの付着量が異なるので、ドット単位の濃度
差によって階調表現を行うことができる。
【００１３】図４は従来の電子写真プリンタにおける階
調制御回路のブロック図である。図において、１６はＬ
ＥＤヘッドであり、印字の主走査方向における１ライン
のドット数はＮである。シフトレジスタ回路２０はＬＥ
Ｄアレイ２５の駆動の有無に対応する階調データを入力
し、主走査方向における１ライン分の階調データを順次
転送する。そのため、主走査方向のドット数Ｎに対応し
てＮ個のフリップフロップ回路を有している。そして、
上記シフトレジスタ回路２０に転送された階調データ
は、ラッチ回路２１にラッチされ、上記ドライバ２２
は、上記ラッチ回路２１によってラッチされた階調デー
タに基づいてＳＴＢ信号がオンになる時間だけＬＥＤア
レイ２５を駆動して発光させる。
調制御回路のブロック図である。図において、１６はＬ
ＥＤヘッドであり、印字の主走査方向における１ライン
のドット数はＮである。シフトレジスタ回路２０はＬＥ
Ｄアレイ２５の駆動の有無に対応する階調データを入力
し、主走査方向における１ライン分の階調データを順次
転送する。そのため、主走査方向のドット数Ｎに対応し
てＮ個のフリップフロップ回路を有している。そして、
上記シフトレジスタ回路２０に転送された階調データ
は、ラッチ回路２１にラッチされ、上記ドライバ２２
は、上記ラッチ回路２１によってラッチされた階調デー
タに基づいてＳＴＢ信号がオンになる時間だけＬＥＤア
レイ２５を駆動して発光させる。
【００１４】また、３１は階調メモリ（図２のイメージ
メモリ９に対応する。）であり、印字の最大の階調数を
２M とするとき１ライン分についてＭビットの階調デー
タがＮ個格納される。３２はＮ進カウンタであり、上記
階調メモリ３１内の１ライン分の階調データの読出しが
完了したことを知るために設けられる。３３はＭビット
の２進カウンタ（以下、「Ｍビットカウンタ」と言
う。）であり、上記Ｎ進カウンタ３２の出力を受け、階
調メモリ３１の読出しがドット数Ｎ分完了するごとにデ
クリメントされる。３４は階調メモリ３１から読み出し
た階調データとＭビットカウンタ３３の出力とを比較す
るためのコンパレータであり、Ｍビットカウンタ３３の
出力よりも階調メモリ３１から読み出した階調データが
大きいとき出力はオンとなり、この出力がＬＥＤヘッド
１６内のシフトレジスタ回路２０に入力される。
メモリ９に対応する。）であり、印字の最大の階調数を
２M とするとき１ライン分についてＭビットの階調デー
タがＮ個格納される。３２はＮ進カウンタであり、上記
階調メモリ３１内の１ライン分の階調データの読出しが
完了したことを知るために設けられる。３３はＭビット
の２進カウンタ（以下、「Ｍビットカウンタ」と言
う。）であり、上記Ｎ進カウンタ３２の出力を受け、階
調メモリ３１の読出しがドット数Ｎ分完了するごとにデ
クリメントされる。３４は階調メモリ３１から読み出し
た階調データとＭビットカウンタ３３の出力とを比較す
るためのコンパレータであり、Ｍビットカウンタ３３の
出力よりも階調メモリ３１から読み出した階調データが
大きいとき出力はオンとなり、この出力がＬＥＤヘッド
１６内のシフトレジスタ回路２０に入力される。
【００１５】図５は従来の電子写真プリンタにおける階
調制御回路の信号のタイムチャートである。図に示すよ
うに、電子写真プリンタ１が１ライン分の印字を行うと
き、階調数によってＬＥＤアレイ２５の発光時間を変え
るため、ＬＥＤアレイ２５の駆動、すなわち発光動作は
階調数で分割される。分割された各ＬＥＤ駆動のタイミ
ングに先立ち、ＬＥＤヘッド１６にシフトレジスタ回路
２０の１ライン分の階調データが転送される。そして、
１ライン分を印字する時間中に、階調メモリ３１から連
続してドット数Ｎ分の階調データが読み出され、この動
作が階調数２M 回繰り返される。ここで、階調メモリ３
１から読み出される階調データのデータ列は、１回目の
データ転送・ＬＥＤ駆動の時から２M 回目のデータ転送
・ＬＥＤ駆動の時まで同じである。
調制御回路の信号のタイムチャートである。図に示すよ
うに、電子写真プリンタ１が１ライン分の印字を行うと
き、階調数によってＬＥＤアレイ２５の発光時間を変え
るため、ＬＥＤアレイ２５の駆動、すなわち発光動作は
階調数で分割される。分割された各ＬＥＤ駆動のタイミ
ングに先立ち、ＬＥＤヘッド１６にシフトレジスタ回路
２０の１ライン分の階調データが転送される。そして、
１ライン分を印字する時間中に、階調メモリ３１から連
続してドット数Ｎ分の階調データが読み出され、この動
作が階調数２M 回繰り返される。ここで、階調メモリ３
１から読み出される階調データのデータ列は、１回目の
データ転送・ＬＥＤ駆動の時から２M 回目のデータ転送
・ＬＥＤ駆動の時まで同じである。
【００１６】いま、１回目のデータ転送・ＬＥＤ駆動を
行うため階調メモリ３１からａ，ｂ，ｃ，ｄ，…から成
る階調データのデータ列が読み出されると、この階調デ
ータはＭビットカウンタ３３の出力‘０’（Ｍビット）
と比較され、比較結果（１ビット）がＬＥＤヘッド１６
に転送される。すなわち、Ｍビットのデータ列ａ，ｂ，
ｃ，ｄ，…のそれぞれの値が‘０’である場合は、ＬＥ
Ｄヘッド１６に‘０’のデータが転送され、‘０’以外
である場合は、ＬＥＤヘッド１６には‘１’のデータが
転送される。ＬＥＤヘッド１６に対して１回目のデータ
転送が完了すると、転送データはラッチ回路２１にラッ
チされ、ＳＴＢ信号が出力される時間Ｔ S の間ＬＥＤア
レイ２５の各駆動素子は駆動される。
行うため階調メモリ３１からａ，ｂ，ｃ，ｄ，…から成
る階調データのデータ列が読み出されると、この階調デ
ータはＭビットカウンタ３３の出力‘０’（Ｍビット）
と比較され、比較結果（１ビット）がＬＥＤヘッド１６
に転送される。すなわち、Ｍビットのデータ列ａ，ｂ，
ｃ，ｄ，…のそれぞれの値が‘０’である場合は、ＬＥ
Ｄヘッド１６に‘０’のデータが転送され、‘０’以外
である場合は、ＬＥＤヘッド１６には‘１’のデータが
転送される。ＬＥＤヘッド１６に対して１回目のデータ
転送が完了すると、転送データはラッチ回路２１にラッ
チされ、ＳＴＢ信号が出力される時間Ｔ S の間ＬＥＤア
レイ２５の各駆動素子は駆動される。
【００１７】２回目のデータ転送時において、上記Ｍビ
ットカウンタ３３はインクリメントされ、その出力は
‘１’となる。そして、階調データの２回目の読出しが
行われ、そのデータ列ａ，ｂ，ｃ，ｄ，…はＭビットカ
ウンタ３３の出力‘１’と順次比較され、‘１’よりも
大きい場合にその対応するＬＥＤヘッド１６の素子のみ
がＳＴＢ信号を受けて発光する。同様にデータ転送及び
ＬＥＤ駆動が２M 回目まで繰り返され、Ｍビットカウン
タ３３の出力も２，３，…，２M −１と順次インクリメ
ントしていく。
ットカウンタ３３はインクリメントされ、その出力は
‘１’となる。そして、階調データの２回目の読出しが
行われ、そのデータ列ａ，ｂ，ｃ，ｄ，…はＭビットカ
ウンタ３３の出力‘１’と順次比較され、‘１’よりも
大きい場合にその対応するＬＥＤヘッド１６の素子のみ
がＳＴＢ信号を受けて発光する。同様にデータ転送及び
ＬＥＤ駆動が２M 回目まで繰り返され、Ｍビットカウン
タ３３の出力も２，３，…，２M −１と順次インクリメ
ントしていく。
【００１８】この結果、階調メモリ３１に階調データの
データ列ａ，ｂ，ｃ，ｄ，…の中にデータ‘ｊ’が格納
されていると、Ｍビットカウンタ３３がインクリメント
して出力が‘ｊ’となるまでコンパレータ３４のデータ
‘ｊ’に対応する出力は‘１’が維持される。そして、
その間ＬＥＤヘッド１６の中の対応するドットの駆動素
子は時間ＴS ずつｊ回駆動され、累積駆動時間はｊ×Ｔ
S （秒）となる。
データ列ａ，ｂ，ｃ，ｄ，…の中にデータ‘ｊ’が格納
されていると、Ｍビットカウンタ３３がインクリメント
して出力が‘ｊ’となるまでコンパレータ３４のデータ
‘ｊ’に対応する出力は‘１’が維持される。そして、
その間ＬＥＤヘッド１６の中の対応するドットの駆動素
子は時間ＴS ずつｊ回駆動され、累積駆動時間はｊ×Ｔ
S （秒）となる。
【００１９】図６はＬＥＤヘッドのストローブ時間と印
字濃度との関係図である。１ライン分の印字の駆動素子
当たりの発光時間の累積をストローブ時間とすると、該
ストローブ時間に対応して印字濃度も単調に増大する。
上記ストローブ時間と印字濃度とは直線的関係にないの
で、これを補正するために補正テーブルが設けられ、階
調メモリ３１の階調データはあらかじめ補正されてい
る。
字濃度との関係図である。１ライン分の印字の駆動素子
当たりの発光時間の累積をストローブ時間とすると、該
ストローブ時間に対応して印字濃度も単調に増大する。
上記ストローブ時間と印字濃度とは直線的関係にないの
で、これを補正するために補正テーブルが設けられ、階
調メモリ３１の階調データはあらかじめ補正されてい
る。
【００２０】
【発明が解決しようとする課題】しかしながら、上記構
成の階調制御回路及びプリンタにおいては、階調メモリ
３１に対するアクセス時間すなわちＣＬＯＣＫ信号の周
期をＴCLK 、主走査方向のドット数をＮ、階調数を２M
とすると、階調印字を１ライン分行うのに要する時間は
原理的にＮ×ＴCLK ×２M （秒）となり（ラッチのため
の時間を考慮すると実際は更に長くなる。）、かつ通常
のドット数Ｎの値は数千のオーダであるため、１ライン
の階調印字を行うのに要する時間が長くなり、高速印字
を行うことができない。
成の階調制御回路及びプリンタにおいては、階調メモリ
３１に対するアクセス時間すなわちＣＬＯＣＫ信号の周
期をＴCLK 、主走査方向のドット数をＮ、階調数を２M
とすると、階調印字を１ライン分行うのに要する時間は
原理的にＮ×ＴCLK ×２M （秒）となり（ラッチのため
の時間を考慮すると実際は更に長くなる。）、かつ通常
のドット数Ｎの値は数千のオーダであるため、１ライン
の階調印字を行うのに要する時間が長くなり、高速印字
を行うことができない。
【００２１】本発明は、上記従来の階調制御回路及びプ
リンタの問題点を解決して、１ラインの階調印字を行う
のに要する時間を短くすることが可能な階調制御回路及
びプリンタを提供することを目的とする。
リンタの問題点を解決して、１ラインの階調印字を行う
のに要する時間を短くすることが可能な階調制御回路及
びプリンタを提供することを目的とする。
【００２２】
【課題を解決するための手段】そのために、本発明の階
調制御回路においては、入力された１画素当たりＭビッ
ト（Ｍは２以上の整数）で表される階調データを保持
し、Ｍ個のラッチを備える第１のラッチ回路、複数の画
素の数に対応するＮ個（Ｎは２以上の整数）の上記第１
のラッチ回路を備え、それぞれに保持された上記階調デ
ータを順次シフトさせる第１のシフトレジスタと、上記
第１のラッチ回路にそれぞれ対応させて配設され、Ｍ個
のラッチを備える第２のラッチ回路と、Ｎ個の上記第２
のラッチ回路を備え、それぞれに保持されたデータを順
次シフトさせる第２のシフトレジスタと、上記第１のシ
フトレジスタ内のすべての第１のラッチ回路に上記階調
データがラッチされた後、第１のラッチ回路内の各デー
タを、それぞれ対応する第２のラッチ回路内に入力する
手段と、上記第２のシフトレジスタにおける最終段の第
２のラッチ回路から出力されたＭビット幅の値を、順次
デクリメントして、最前段の第２のラッチ回路に入力す
るとともに、Ｎ回シフトさせて、Ｍビットで表される階
調数に対応させた回数分循環させるデクリメント手段
と、上記第２のラッチ回路にそれぞれ対応させて配設さ
れ、第２のラッチ回路に格納されたデータに基づいて、
対応する駆動素子を駆動する駆動手段を備えるドライバ
回路とを有する。そして、該ドライバ回路は、対応する
第２のラッチ回路に保持された階調データ、又は上記デ
クリメント手段によってデクリメントされたデータのい
ずれかが所定の値より大きい場合に、対応する駆動素子
を駆動する。
調制御回路においては、入力された１画素当たりＭビッ
ト（Ｍは２以上の整数）で表される階調データを保持
し、Ｍ個のラッチを備える第１のラッチ回路、複数の画
素の数に対応するＮ個（Ｎは２以上の整数）の上記第１
のラッチ回路を備え、それぞれに保持された上記階調デ
ータを順次シフトさせる第１のシフトレジスタと、上記
第１のラッチ回路にそれぞれ対応させて配設され、Ｍ個
のラッチを備える第２のラッチ回路と、Ｎ個の上記第２
のラッチ回路を備え、それぞれに保持されたデータを順
次シフトさせる第２のシフトレジスタと、上記第１のシ
フトレジスタ内のすべての第１のラッチ回路に上記階調
データがラッチされた後、第１のラッチ回路内の各デー
タを、それぞれ対応する第２のラッチ回路内に入力する
手段と、上記第２のシフトレジスタにおける最終段の第
２のラッチ回路から出力されたＭビット幅の値を、順次
デクリメントして、最前段の第２のラッチ回路に入力す
るとともに、Ｎ回シフトさせて、Ｍビットで表される階
調数に対応させた回数分循環させるデクリメント手段
と、上記第２のラッチ回路にそれぞれ対応させて配設さ
れ、第２のラッチ回路に格納されたデータに基づいて、
対応する駆動素子を駆動する駆動手段を備えるドライバ
回路とを有する。そして、該ドライバ回路は、対応する
第２のラッチ回路に保持された階調データ、又は上記デ
クリメント手段によってデクリメントされたデータのい
ずれかが所定の値より大きい場合に、対応する駆動素子
を駆動する。
【００２３】
【００２４】
【００２５】
【作用】本発明によれば、上記のように、階調制御回路
においては、入力された１画素当たりＭビット（Ｍは２
以上の整数）で表される階調データを保持し、Ｍ個のラ
ッチを備える第１のラッチ回路、複数の画素の数に対応
するＮ個（Ｎは２以上の整数）の上記第１のラッチ回路
を備え、それぞれに保持された上記階調データを順次シ
フトさせる第１のシフトレジスタと、上記第１のラッチ
回路にそれぞれ対応させて配設され、Ｍ個のラッチを備
える第２のラッチ回路と、Ｎ個の上記第２のラッチ回路
を備え、それぞれに保持されたデータを順次シフトさせ
る第２のシフトレジスタと、上記第１のシフトレジスタ
内のすべての第１のラッチ回路に上記階調データがラッ
チされた後、第１のラッチ回路内の各データを、それぞ
れ対応する第２のラッチ回路内に入力する手段と、上記
第２のシフトレジスタにおける最終段の第２のラッチ回
路から出力されたＭビット幅の値を、順次デクリメント
して、最前段の第２のラッチ回路に入力するとともに、
Ｎ回シフトさせて、Ｍビットで表される階調数に対応さ
せた回数分循環させるデクリメント手段と、上記第２の
ラッチ回路にそれぞれ対応させて配設され、第２のラッ
チ回路に格納されたデータに基づいて、対応する駆動素
子を駆動する駆動手段を備えるドライバ回路とを有す
る。そして、該ドライバ回路は、対応する第２のラッチ
回路に保持された階調データ、又は上記デクリメント手
段によってデクリメントされたデータのいずれかが所定
の値より大きい場合に、対応する駆動素子を駆動する。
においては、入力された１画素当たりＭビット（Ｍは２
以上の整数）で表される階調データを保持し、Ｍ個のラ
ッチを備える第１のラッチ回路、複数の画素の数に対応
するＮ個（Ｎは２以上の整数）の上記第１のラッチ回路
を備え、それぞれに保持された上記階調データを順次シ
フトさせる第１のシフトレジスタと、上記第１のラッチ
回路にそれぞれ対応させて配設され、Ｍ個のラッチを備
える第２のラッチ回路と、Ｎ個の上記第２のラッチ回路
を備え、それぞれに保持されたデータを順次シフトさせ
る第２のシフトレジスタと、上記第１のシフトレジスタ
内のすべての第１のラッチ回路に上記階調データがラッ
チされた後、第１のラッチ回路内の各データを、それぞ
れ対応する第２のラッチ回路内に入力する手段と、上記
第２のシフトレジスタにおける最終段の第２のラッチ回
路から出力されたＭビット幅の値を、順次デクリメント
して、最前段の第２のラッチ回路に入力するとともに、
Ｎ回シフトさせて、Ｍビットで表される階調数に対応さ
せた回数分循環させるデクリメント手段と、上記第２の
ラッチ回路にそれぞれ対応させて配設され、第２のラッ
チ回路に格納されたデータに基づいて、対応する駆動素
子を駆動する駆動手段を備えるドライバ回路とを有す
る。そして、該ドライバ回路は、対応する第２のラッチ
回路に保持された階調データ、又は上記デクリメント手
段によってデクリメントされたデータのいずれかが所定
の値より大きい場合に、対応する駆動素子を駆動する。
【００２６】この場合、複数のデータから成る階調デー
タが、階調メモリから出力され、第１の回路において保
持され、かつ、順次パラレルにシフトさせられる。そし
て、階調データの各データがすべて第１の回路に保持さ
れると、上記階調データの各データは、上記第１の回路
に対応させて配設された第２の回路に入力される。ま
た、該第２の回路内の階調データの各データは、デクリ
メント手段を介して循環させられ、設定タイミングごと
に順次デクリメントされる。そして、前記第２の回路の
各段に保持された階調データの各データに基づいて、対
応する駆動素子が駆動される。
タが、階調メモリから出力され、第１の回路において保
持され、かつ、順次パラレルにシフトさせられる。そし
て、階調データの各データがすべて第１の回路に保持さ
れると、上記階調データの各データは、上記第１の回路
に対応させて配設された第２の回路に入力される。ま
た、該第２の回路内の階調データの各データは、デクリ
メント手段を介して循環させられ、設定タイミングごと
に順次デクリメントされる。そして、前記第２の回路の
各段に保持された階調データの各データに基づいて、対
応する駆動素子が駆動される。
【００２７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の階調制御回路に
おけるＬＥＤドライバＩＣチップのブロック図、図７は
ＬＥＤドライバＩＣチップのデクリメント回路の真理値
表を示す図、図８は本発明の階調制御回路のブロック図
である。この場合、一つのＬＥＤドライバＩＣチップに
よって４個の駆動素子が駆動されるものとして説明す
る。
ながら詳細に説明する。図１は本発明の階調制御回路に
おけるＬＥＤドライバＩＣチップのブロック図、図７は
ＬＥＤドライバＩＣチップのデクリメント回路の真理値
表を示す図、図８は本発明の階調制御回路のブロック図
である。この場合、一つのＬＥＤドライバＩＣチップに
よって４個の駆動素子が駆動されるものとして説明す
る。
【００２８】図８において、５１はＬＥＤドライバＩＣ
チップであり、該ＬＥＤドライバＩＣチップ５１がＫ個
接続されてＬＥＤヘッド５２が構成されている。５３は
該ＬＥＤヘッド５２に接続される階調メモリであり、階
調データを格納している。該階調データは、ドット数Ｎ
だけの階調データから成るデータ列を有しており、各デ
ータ列の階調データはＭビット構成になっている。
チップであり、該ＬＥＤドライバＩＣチップ５１がＫ個
接続されてＬＥＤヘッド５２が構成されている。５３は
該ＬＥＤヘッド５２に接続される階調メモリであり、階
調データを格納している。該階調データは、ドット数Ｎ
だけの階調データから成るデータ列を有しており、各デ
ータ列の階調データはＭビット構成になっている。
【００２９】次に、図１に基づきＬＥＤドライバＩＣチ
ップ５１について説明する。図において、５４〜５７は
Ｍビットの階調データを保持し、それをパラレルにシフ
トしていくためのラッチ回路、５８〜６１はセレクタ回
路、６３〜６６は該セレクタ回路５８〜６１からの出力
を受けるラッチ回路、６８はラッチ回路６６とセレクタ
回路５８の間に接続されたデクリメント回路である。ま
た、６９は上記各ラッチ回路５４〜５７，６３〜６６及
びセレクタ回路５８〜６１のタイミングを制御するタイ
ミング制御回路、７１〜７４はＭビットの階調データの
論理和を取るためのＯＲ回路、７５は該ＯＲ回路７１〜
７４の出力を受けるラッチ回路、７６〜７９はＡＮＤ回
路、８１はＬＥＤアレイである。
ップ５１について説明する。図において、５４〜５７は
Ｍビットの階調データを保持し、それをパラレルにシフ
トしていくためのラッチ回路、５８〜６１はセレクタ回
路、６３〜６６は該セレクタ回路５８〜６１からの出力
を受けるラッチ回路、６８はラッチ回路６６とセレクタ
回路５８の間に接続されたデクリメント回路である。ま
た、６９は上記各ラッチ回路５４〜５７，６３〜６６及
びセレクタ回路５８〜６１のタイミングを制御するタイ
ミング制御回路、７１〜７４はＭビットの階調データの
論理和を取るためのＯＲ回路、７５は該ＯＲ回路７１〜
７４の出力を受けるラッチ回路、７６〜７９はＡＮＤ回
路、８１はＬＥＤアレイである。
【００３０】上記構成のＬＥＤドライバＩＣチップ５１
において、階調メモリ５３（図８参照）から読み出され
たＭビットの階調データはラッチ回路５４に入力され
る。該ラッチ回路５４はＭ個のフリップフロップ回路で
構成されており、外部から入力された階調データを保持
する。上記ラッチ回路５４の出力はラッチ回路５５に入
力され、該ラッチ回路５５の出力はラッチ回路５６に入
力され、該ラッチ回路５６の出力はラッチ回路５７に入
力される。タイミング制御回路６９のＣＬＯＣＫ信号を
受け、上記ラッチ回路５４〜５７は外部から入力された
Ｍビットの階調データをパラレルにシフトしていく。そ
して、上記タイミング制御回路６９からＮ個のＣＬＯＣ
Ｋ信号が出力されると、ドット数Ｎだけのデータ列を構
成する階調データのすべてのデータは、それぞれ各ＬＥ
ＤドライバＩＣチップ５１内のラッチ回路５４〜５７に
保持される。
において、階調メモリ５３（図８参照）から読み出され
たＭビットの階調データはラッチ回路５４に入力され
る。該ラッチ回路５４はＭ個のフリップフロップ回路で
構成されており、外部から入力された階調データを保持
する。上記ラッチ回路５４の出力はラッチ回路５５に入
力され、該ラッチ回路５５の出力はラッチ回路５６に入
力され、該ラッチ回路５６の出力はラッチ回路５７に入
力される。タイミング制御回路６９のＣＬＯＣＫ信号を
受け、上記ラッチ回路５４〜５７は外部から入力された
Ｍビットの階調データをパラレルにシフトしていく。そ
して、上記タイミング制御回路６９からＮ個のＣＬＯＣ
Ｋ信号が出力されると、ドット数Ｎだけのデータ列を構
成する階調データのすべてのデータは、それぞれ各ＬＥ
ＤドライバＩＣチップ５１内のラッチ回路５４〜５７に
保持される。
【００３１】５８はＭビットの入力を２組、Ｍビットの
出力を１組持つセレクタ回路である。また、５９〜６１
も同様のセレクタ回路である。６３は上記セレクタ回路
５８のＭビットの出力を一時保持しておくためのラッチ
回路である。６４〜６６も同様のラッチ回路であり、そ
れぞれセレクタ回路５９〜６１の出力を一時保持する。
そして、最終段のラッチ回路６６のＭビットの出力は、
デクリメント回路６８に入力されており、該デクリメン
ト回路６８のＭビットの出力はセレクタ回路５８に入力
されている。上記セレクタ回路５８〜６１のもう一つの
Ｍビットの入力はそれぞれ上記ラッチ回路５４〜５７の
出力である。
出力を１組持つセレクタ回路である。また、５９〜６１
も同様のセレクタ回路である。６３は上記セレクタ回路
５８のＭビットの出力を一時保持しておくためのラッチ
回路である。６４〜６６も同様のラッチ回路であり、そ
れぞれセレクタ回路５９〜６１の出力を一時保持する。
そして、最終段のラッチ回路６６のＭビットの出力は、
デクリメント回路６８に入力されており、該デクリメン
ト回路６８のＭビットの出力はセレクタ回路５８に入力
されている。上記セレクタ回路５８〜６１のもう一つの
Ｍビットの入力はそれぞれ上記ラッチ回路５４〜５７の
出力である。
【００３２】また、ＯＲ回路７１〜７４はそれぞれラッ
チ回路６３〜６６のＭビットの出力を受け、Ｍビットの
階調データの論理和を取り、ラッチ回路７５に出力す
る。この場合、１チップ当たり４ドット幅を有するＬＥ
ＤドライバＩＣチップ５１を例としているので、上記ラ
ッチ回路７５のビット数Ｍは４である。上記ラッチ回路
７５の四つの出力信号はＡＮＤ回路７６〜７９にそれぞ
れ出力され、該ＡＮＤ回路７６〜７９のもう一つの入力
端子にはＳＴＢ信号が入力される。そして、ＡＮＤ回路
７６〜７９の出力はＬＥＤアレイ８１の各駆動素子を駆
動し点灯する。
チ回路６３〜６６のＭビットの出力を受け、Ｍビットの
階調データの論理和を取り、ラッチ回路７５に出力す
る。この場合、１チップ当たり４ドット幅を有するＬＥ
ＤドライバＩＣチップ５１を例としているので、上記ラ
ッチ回路７５のビット数Ｍは４である。上記ラッチ回路
７５の四つの出力信号はＡＮＤ回路７６〜７９にそれぞ
れ出力され、該ＡＮＤ回路７６〜７９のもう一つの入力
端子にはＳＴＢ信号が入力される。そして、ＡＮＤ回路
７６〜７９の出力はＬＥＤアレイ８１の各駆動素子を駆
動し点灯する。
【００３３】図７において、階調データは２ビットとさ
れ、階調数は２2＝４となる。この場合、デクリメント
回路６８に‘０’，‘１’，‘２’，‘３’が入力され
ると、出力はそれぞれ‘０’，‘０’，‘１’，‘２’
となる。図中の数字は、１６進数表示されている。図９
は２2 階調２ドット幅のＬＥＤドライバＩＣチップの回
路図である。
れ、階調数は２2＝４となる。この場合、デクリメント
回路６８に‘０’，‘１’，‘２’，‘３’が入力され
ると、出力はそれぞれ‘０’，‘０’，‘１’，‘２’
となる。図中の数字は、１６進数表示されている。図９
は２2 階調２ドット幅のＬＥＤドライバＩＣチップの回
路図である。
【００３４】図において、Ｄ1 ，Ｄ0 は外部から入力さ
れる階調データのデータ列を構成する信号であり、信号
Ｄ1 はＭＳＢ（最上位ビット）、信号Ｄ0 はＬＳＢ（最
下位ビット）である。一方、信号Ｄ1 ′，Ｄ2 ′は次段
のＬＥＤドライバＩＣチップ５１への出力信号であり、
次段のＬＥＤドライバＩＣチップ５１における信号
Ｄ 1 ，Ｄ0 となる。
れる階調データのデータ列を構成する信号であり、信号
Ｄ1 はＭＳＢ（最上位ビット）、信号Ｄ0 はＬＳＢ（最
下位ビット）である。一方、信号Ｄ1 ′，Ｄ2 ′は次段
のＬＥＤドライバＩＣチップ５１への出力信号であり、
次段のＬＥＤドライバＩＣチップ５１における信号
Ｄ 1 ，Ｄ0 となる。
【００３５】ｄ1 ，ｄ0 は図の右端から出力され、循環
して左側のデクリメント回路８２の入力部に再入力され
るデクリメント信号であり、デクリメント信号ｄ1 がＭ
ＳＢ、デクリメント信号ｄ0 がＬＳＢである。Ｑ11, Ｑ
10，Ｑ21, Ｑ20, ｑ11, ｑ10, ｑ21, ｑ20はフリップフ
ロップ回路である。フリップフロップ回路Ｑ11，Ｑ10で
２ビットのラッチ回路８３を構成しており、フリップフ
ロップ回路Ｑ21, Ｑ20も同様にラッチ回路８４を構成し
ている。そして、ラッチ回路８３，８４によって２ビッ
トで２段のパラレルシフトレジスタを構成している。ま
た、上記フリップフロップ回路ｑ11, ｑ10及びフリップ
フロップ回路ｑ21, ｑ20も同様にそれぞれ２ビットのラ
ッチ回路８５，８６を構成している。該ラッチ回路８
５，８６の入力データ端子の前段には、それぞれセレク
タ回路８７，８８が接続されており、その一方の入力端
子はラッチ回路８３，８４の出力端子に接続されてい
る。上記ラッチ回路８５，８６の出力はそれぞれＯＲ回
路９１，９２を通り、ラッチ素子Ｌ1 ，Ｌ2 に入力され
る。そして、ラッチ素子Ｌ1 ，Ｌ2 の出力は、ＳＴＢ信
号と論理積された後駆動素子９３，９４を駆動し発光さ
せる。
して左側のデクリメント回路８２の入力部に再入力され
るデクリメント信号であり、デクリメント信号ｄ1 がＭ
ＳＢ、デクリメント信号ｄ0 がＬＳＢである。Ｑ11, Ｑ
10，Ｑ21, Ｑ20, ｑ11, ｑ10, ｑ21, ｑ20はフリップフ
ロップ回路である。フリップフロップ回路Ｑ11，Ｑ10で
２ビットのラッチ回路８３を構成しており、フリップフ
ロップ回路Ｑ21, Ｑ20も同様にラッチ回路８４を構成し
ている。そして、ラッチ回路８３，８４によって２ビッ
トで２段のパラレルシフトレジスタを構成している。ま
た、上記フリップフロップ回路ｑ11, ｑ10及びフリップ
フロップ回路ｑ21, ｑ20も同様にそれぞれ２ビットのラ
ッチ回路８５，８６を構成している。該ラッチ回路８
５，８６の入力データ端子の前段には、それぞれセレク
タ回路８７，８８が接続されており、その一方の入力端
子はラッチ回路８３，８４の出力端子に接続されてい
る。上記ラッチ回路８５，８６の出力はそれぞれＯＲ回
路９１，９２を通り、ラッチ素子Ｌ1 ，Ｌ2 に入力され
る。そして、ラッチ素子Ｌ1 ，Ｌ2 の出力は、ＳＴＢ信
号と論理積された後駆動素子９３，９４を駆動し発光さ
せる。
【００３６】図１０は図９のＬＥＤドライバＩＣチップ
を２個接続した場合の動作を示すタイムチャートであ
る。階調データＤn は階調メモリ５３（図８参照）から
読み出された２ビットのデータである。該階調データＤ
n の中の数字は階調を示すデータ列の各データであっ
て、ＬＥＤヘッド５２の動作に伴い階調データＤn の変
化する様子を示している。また、ＣＬＫ１，ＣＬＫ２は
各フリップフロップ回路ｑ11, ｑ10, ｑ21, ｑ 20, Ｑ
11, Ｑ10，Ｑ21, Ｑ20へ供給されるＣＬＯＣＫ信号であ
る。
を２個接続した場合の動作を示すタイムチャートであ
る。階調データＤn は階調メモリ５３（図８参照）から
読み出された２ビットのデータである。該階調データＤ
n の中の数字は階調を示すデータ列の各データであっ
て、ＬＥＤヘッド５２の動作に伴い階調データＤn の変
化する様子を示している。また、ＣＬＫ１，ＣＬＫ２は
各フリップフロップ回路ｑ11, ｑ10, ｑ21, ｑ 20, Ｑ
11, Ｑ10，Ｑ21, Ｑ20へ供給されるＣＬＯＣＫ信号であ
る。
【００３７】ここで、４ドット分の階調データＤn のデ
ータ列が例えば１，２，３，２である場合、上記ＣＬＯ
ＣＫ信号ＣＬＫ２が４パルス発生すると、そのたびに階
調データＤn の各データがラッチ回路８３，８４で構成
されるパラレルシフトレジスタに入力され、各クロック
タイミングで順次転送される。すなわち、フリップフロ
ップ回路Ｑ11，Ｑ10によって保持されるデータｄ0+１は
順次１，２，３，２と変化し、フリップフロップ回路Ｑ
21，Ｑ20によって保持されるデータｄ0+２、図示しない
フリップフロップ回路Ｑ31，Ｑ30によって保持されるデ
ータｄ0+３、図示しないフリップフロップ回路Ｑ41，Ｑ
40によって保持されるデータｄ0+４も１クロックずつ遅
れて順次１，２，３，２と変化する。４ドット分のデー
タ転送が完了すると、ＬＤ−Ｐ信号が発生してセレクタ
回路８７，８８に入力され、これによってフリップフロ
ップ回路Ｑ11, Ｑ10，Ｑ21, Ｑ20に保持されているデー
タはそれぞれフリップフロップ回路ｑ11, ｑ10, ｑ21,
ｑ 20に移される。
ータ列が例えば１，２，３，２である場合、上記ＣＬＯ
ＣＫ信号ＣＬＫ２が４パルス発生すると、そのたびに階
調データＤn の各データがラッチ回路８３，８４で構成
されるパラレルシフトレジスタに入力され、各クロック
タイミングで順次転送される。すなわち、フリップフロ
ップ回路Ｑ11，Ｑ10によって保持されるデータｄ0+１は
順次１，２，３，２と変化し、フリップフロップ回路Ｑ
21，Ｑ20によって保持されるデータｄ0+２、図示しない
フリップフロップ回路Ｑ31，Ｑ30によって保持されるデ
ータｄ0+３、図示しないフリップフロップ回路Ｑ41，Ｑ
40によって保持されるデータｄ0+４も１クロックずつ遅
れて順次１，２，３，２と変化する。４ドット分のデー
タ転送が完了すると、ＬＤ−Ｐ信号が発生してセレクタ
回路８７，８８に入力され、これによってフリップフロ
ップ回路Ｑ11, Ｑ10，Ｑ21, Ｑ20に保持されているデー
タはそれぞれフリップフロップ回路ｑ11, ｑ10, ｑ21,
ｑ 20に移される。
【００３８】すなわち、フリップフロップ回路ｑ11，ｑ
10によって保持されるデータｄ0+１、フリップフロップ
回路ｑ21，ｑ20によって保持されるデータｄ0+２、図示
しないフリップフロップ回路ｑ31，ｑ30によって保持さ
れるデータｄ0+３、図示しないフリップフロップ回路ｑ
41，ｑ40によって保持されるデータｄ0+４は、この時点
でそれぞれ２，３，２，１となる。
10によって保持されるデータｄ0+１、フリップフロップ
回路ｑ21，ｑ20によって保持されるデータｄ0+２、図示
しないフリップフロップ回路ｑ31，ｑ30によって保持さ
れるデータｄ0+３、図示しないフリップフロップ回路ｑ
41，ｑ40によって保持されるデータｄ0+４は、この時点
でそれぞれ２，３，２，１となる。
【００３９】次いで、ＥT 信号がオンとなって、デクリ
メント回路８２に入力されると、次のクロックタイミン
グでフリップフロップ回路ｑ21, ｑ20が保持していたデ
ータは、図７の真理値表のように変換され、フリップフ
ロップ回路ｑ11，ｑ10に入力されるデータとなる。該フ
リップフロップ回路ｑ11，ｑ10に保持されていたデータ
はそのままフリップフロップ回路ｑ21, ｑ20に入力され
る。
メント回路８２に入力されると、次のクロックタイミン
グでフリップフロップ回路ｑ21, ｑ20が保持していたデ
ータは、図７の真理値表のように変換され、フリップフ
ロップ回路ｑ11，ｑ10に入力されるデータとなる。該フ
リップフロップ回路ｑ11，ｑ10に保持されていたデータ
はそのままフリップフロップ回路ｑ21, ｑ20に入力され
る。
【００４０】この時、フリップフロップ回路ｑ11，ｑ10
によって保持されるデータｄ0+１、フリップフロップ回
路ｑ21，ｑ20によって保持されるデータｄ0+２、フリッ
プフロップ回路ｑ31，ｑ30によって保持されるデータｄ
0+３、フリップフロップ回路ｑ41，ｑ40によって保持さ
れるデータｄ0+４は、この時点でそれぞれ２，２，０，
２となる。
によって保持されるデータｄ0+１、フリップフロップ回
路ｑ21，ｑ20によって保持されるデータｄ0+２、フリッ
プフロップ回路ｑ31，ｑ30によって保持されるデータｄ
0+３、フリップフロップ回路ｑ41，ｑ40によって保持さ
れるデータｄ0+４は、この時点でそれぞれ２，２，０，
２となる。
【００４１】この結果、２クロック後にはデータｄ0+
１，ｄ0+２，ｄ0+３，ｄ0+４はＥT 信号がオンする以前
の値からすべて更新され、図７の真理値表のようにデク
リメントされた値となり、フリップフロップ回路ｑ11，
ｑ10によって保持されるデータｄ0+１、フリップフロッ
プ回路ｑ21，ｑ20によって保持されるデータｄ0+２、フ
リップフロップ回路ｑ31，ｑ30によって保持されるデー
タｄ0+３、フリップフロップ回路ｑ41，ｑ40によって保
持されるデータｄ0+４は、それぞれ１，２，１，０とな
る。
１，ｄ0+２，ｄ0+３，ｄ0+４はＥT 信号がオンする以前
の値からすべて更新され、図７の真理値表のようにデク
リメントされた値となり、フリップフロップ回路ｑ11，
ｑ10によって保持されるデータｄ0+１、フリップフロッ
プ回路ｑ21，ｑ20によって保持されるデータｄ0+２、フ
リップフロップ回路ｑ31，ｑ30によって保持されるデー
タｄ0+３、フリップフロップ回路ｑ41，ｑ40によって保
持されるデータｄ0+４は、それぞれ１，２，１，０とな
る。
【００４２】このように、フリップフロップ回路ｑ11，
ｑ10によって保持されるデータｄ0+１、フリップフロッ
プ回路ｑ21，ｑ20によって保持されるデータｄ0+２、フ
リップフロップ回路ｑ31，ｑ30によって保持されるデー
タｄ0+３、フリップフロップ回路ｑ41，ｑ40によって保
持されるデータｄ0+４は、２クロックタイミングごとに
それぞれが図７の真理値表に示すような値にデクリメン
トされる。
ｑ10によって保持されるデータｄ0+１、フリップフロッ
プ回路ｑ21，ｑ20によって保持されるデータｄ0+２、フ
リップフロップ回路ｑ31，ｑ30によって保持されるデー
タｄ0+３、フリップフロップ回路ｑ41，ｑ40によって保
持されるデータｄ0+４は、２クロックタイミングごとに
それぞれが図７の真理値表に示すような値にデクリメン
トされる。
【００４３】そして、上記フリップフロップ回路ｑ11，
ｑ10及びフリップフロップ回路ｑ21 , ｑ20の出力をそれ
ぞれＯＲ回路９１，９２を通した後、ラッチ回路Ｌ1 ，
Ｌ2 によってラッチすると、出力信号ｄ0+３(L3)，ｄ0+
４(L4)が得られる。この出力信号ｄ0+１(L1)〜ｄ0+４(L
4)は、上記フリップフロップ回路ｑ11，ｑ10によって保
持されるデータｄ0+１、フリップフロップ回路ｑ21，ｑ
20によって保持されるデータｄ0+２、フリップフロップ
回路ｑ31，ｑ30によって保持されるデータｄ0+３、フリ
ップフロップ回路ｑ41，ｑ40によって保持されるデータ
ｄ0+４の値に対応してオンになる時間が変化し、上記各
データｄ0+１〜ｄ0+４がデクリメントされるのに伴い短
くなる。
ｑ10及びフリップフロップ回路ｑ21 , ｑ20の出力をそれ
ぞれＯＲ回路９１，９２を通した後、ラッチ回路Ｌ1 ，
Ｌ2 によってラッチすると、出力信号ｄ0+３(L3)，ｄ0+
４(L4)が得られる。この出力信号ｄ0+１(L1)〜ｄ0+４(L
4)は、上記フリップフロップ回路ｑ11，ｑ10によって保
持されるデータｄ0+１、フリップフロップ回路ｑ21，ｑ
20によって保持されるデータｄ0+２、フリップフロップ
回路ｑ31，ｑ30によって保持されるデータｄ0+３、フリ
ップフロップ回路ｑ41，ｑ40によって保持されるデータ
ｄ0+４の値に対応してオンになる時間が変化し、上記各
データｄ0+１〜ｄ0+４がデクリメントされるのに伴い短
くなる。
【００４４】すなわち、出力信号ｄ0+１(L1)〜ｄ0+４(L
4)は、入力された階調データＤn のデータ列１，２，
３，２に対応したパルス幅を有するものとなっており、
この出力信号ｄ0+１(L1)〜ｄ0+４(L4)によってＬＥＤ素
子９３，９４を駆動することにより階調印字が可能とな
る。上記実施例においては、出力信号ｄ0+１(L1)〜ｄ0+
４(L4)がオンとなって、駆動素子９３，９４が発光して
階調印字が実行されている間に、次の印字ラインについ
てデータ列２，３，２，１から成る階調データＤn の入
力が行われ、それぞれのデータが、順次フリップフロッ
プ回路Ｑ11，Ｑ10, Ｑ21，Ｑ20，Ｑ31，Ｑ30，Ｑ41，Ｑ
40によって保持される。これらデータは、ＬＤ−Ｐ信号
が入力されるまで、フリップフロップ回路ｑ11，ｑ10,
ｑ21，ｑ20，ｑ31，ｑ30，ｑ41，ｑ40には移動しないで
待機している。
4)は、入力された階調データＤn のデータ列１，２，
３，２に対応したパルス幅を有するものとなっており、
この出力信号ｄ0+１(L1)〜ｄ0+４(L4)によってＬＥＤ素
子９３，９４を駆動することにより階調印字が可能とな
る。上記実施例においては、出力信号ｄ0+１(L1)〜ｄ0+
４(L4)がオンとなって、駆動素子９３，９４が発光して
階調印字が実行されている間に、次の印字ラインについ
てデータ列２，３，２，１から成る階調データＤn の入
力が行われ、それぞれのデータが、順次フリップフロッ
プ回路Ｑ11，Ｑ10, Ｑ21，Ｑ20，Ｑ31，Ｑ30，Ｑ41，Ｑ
40によって保持される。これらデータは、ＬＤ−Ｐ信号
が入力されるまで、フリップフロップ回路ｑ11，ｑ10,
ｑ21，ｑ20，ｑ31，ｑ30，ｑ41，ｑ40には移動しないで
待機している。
【００４５】このように、駆動素子９３，９４の発光に
よる階調印字の実行中に次の印字ラインの階調データＤ
n の入力を並行して行うことができる。ＬＥＤヘッド５
２の主走査方向のドット数をＮとすると、図１０の例に
おける１ライン分の階調印字に要する時間はＣＬＯＣＫ
信号の周期をＴCLK とするとき、Ｎドット分の階調デー
タをすべてのＬＥＤドライバＩＣチップ５１内のラッチ
回路８３，８４にラッチするための時間はＮ×ＴCLK で
与えられる。階調数が２ 2 であり、１階調数についてデ
クリメントを行うために２クロック必要であることを考
慮すると、 Ｎ×ＴCLK ＞２2 ×２×ＴCLK であるならば、Ｎ×ＴCLK （秒）あればよいことにな
り、従来の階調制御回路及びプリンタによる場合と比べ
短い時間で階調印字を完了することができる。
よる階調印字の実行中に次の印字ラインの階調データＤ
n の入力を並行して行うことができる。ＬＥＤヘッド５
２の主走査方向のドット数をＮとすると、図１０の例に
おける１ライン分の階調印字に要する時間はＣＬＯＣＫ
信号の周期をＴCLK とするとき、Ｎドット分の階調デー
タをすべてのＬＥＤドライバＩＣチップ５１内のラッチ
回路８３，８４にラッチするための時間はＮ×ＴCLK で
与えられる。階調数が２ 2 であり、１階調数についてデ
クリメントを行うために２クロック必要であることを考
慮すると、 Ｎ×ＴCLK ＞２2 ×２×ＴCLK であるならば、Ｎ×ＴCLK （秒）あればよいことにな
り、従来の階調制御回路及びプリンタによる場合と比べ
短い時間で階調印字を完了することができる。
【００４６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々変形すること
が可能であり、これらを本発明の範囲から排除するもの
ではない。
のではなく、本発明の趣旨に基づいて種々変形すること
が可能であり、これらを本発明の範囲から排除するもの
ではない。
【００４７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、階調制御回路においては、入力された１画素当た
りＭビット（Ｍは２以上の整数）で表される階調データ
を保持し、Ｍ個のラッチを備える第１のラッチ回路、複
数の画素の数に対応するＮ個（Ｎは２以上の整数）の上
記第１のラッチ回路を備え、それぞれに保持された上記
階調データを順次シフトさせる第１のシフトレジスタ
と、上記第１のラッチ回路にそれぞれ対応させて配設さ
れ、Ｍ個のラッチを備える第２のラッチ回路と、Ｎ個の
上記第２のラッチ回路を備え、それぞれに保持されたデ
ータを順次シフトさせる第２のシフトレジスタと、上記
第１のシフトレジスタ内のすべての第１のラッチ回路に
上記階調データがラッチされた後、第１のラッチ回路内
の各データを、それぞれ対応する第２のラッチ回路内に
入力する手段と、上記第２のシフトレジスタにおける最
終段の第２のラッチ回路から出力されたＭビット幅の値
を、順次デクリメントして、最前段の第２のラッチ回路
に入力するとともに、Ｎ回シフトさせて、Ｍビットで表
される階調数に対応させた回数分循環させるデクリメン
ト手段と、上記第２のラッチ回路にそれぞれ対応させて
配設され、第２のラッチ回路に格納されたデータに基づ
いて、対応する駆動素子を駆動する駆動手段を備えるド
ライバ回路とを有する。そして、該ドライバ回路は、対
応する第２のラッチ回路に保持された階調データ、又は
上記デクリメント手段によってデクリメントされたデー
タのいずれかが所定の値より大きい場合に、対応する駆
動素子を駆動する。
れば、階調制御回路においては、入力された１画素当た
りＭビット（Ｍは２以上の整数）で表される階調データ
を保持し、Ｍ個のラッチを備える第１のラッチ回路、複
数の画素の数に対応するＮ個（Ｎは２以上の整数）の上
記第１のラッチ回路を備え、それぞれに保持された上記
階調データを順次シフトさせる第１のシフトレジスタ
と、上記第１のラッチ回路にそれぞれ対応させて配設さ
れ、Ｍ個のラッチを備える第２のラッチ回路と、Ｎ個の
上記第２のラッチ回路を備え、それぞれに保持されたデ
ータを順次シフトさせる第２のシフトレジスタと、上記
第１のシフトレジスタ内のすべての第１のラッチ回路に
上記階調データがラッチされた後、第１のラッチ回路内
の各データを、それぞれ対応する第２のラッチ回路内に
入力する手段と、上記第２のシフトレジスタにおける最
終段の第２のラッチ回路から出力されたＭビット幅の値
を、順次デクリメントして、最前段の第２のラッチ回路
に入力するとともに、Ｎ回シフトさせて、Ｍビットで表
される階調数に対応させた回数分循環させるデクリメン
ト手段と、上記第２のラッチ回路にそれぞれ対応させて
配設され、第２のラッチ回路に格納されたデータに基づ
いて、対応する駆動素子を駆動する駆動手段を備えるド
ライバ回路とを有する。そして、該ドライバ回路は、対
応する第２のラッチ回路に保持された階調データ、又は
上記デクリメント手段によってデクリメントされたデー
タのいずれかが所定の値より大きい場合に、対応する駆
動素子を駆動する。
【００４８】この場合、駆動素子の駆動による階調印字
の実行中に、次の印字ラインの階調データの入力を平行
して行うことができる。したがって、１ラインの階調印
字を行うのに要する時間を短くすることができる。
の実行中に、次の印字ラインの階調データの入力を平行
して行うことができる。したがって、１ラインの階調印
字を行うのに要する時間を短くすることができる。
【図１】本発明の階調制御回路におけるＬＥＤドライバ
ＩＣチップのブロック図である。
ＩＣチップのブロック図である。
【図２】従来の電子写真プリンタの概略構成図である。
【図３】電子写真プリンタのＬＥＤヘッドの回路図であ
る。
る。
【図４】従来の電子写真プリンタにおける階調制御回路
のブロック図である。
のブロック図である。
【図５】従来の電子写真プリンタにおける階調制御回路
の信号のタイムチャートである。
の信号のタイムチャートである。
【図６】ＬＥＤヘッドのストローブ時間と印字濃度との
関係図である。
関係図である。
【図７】ＬＥＤドライバＩＣチップのデクリメント回路
の真理値表を示す図である。
の真理値表を示す図である。
【図８】本発明の階調制御回路のブロック図である。
【図９】２2 階調２ドット幅のＬＥＤドライバＩＣチッ
プの回路図である。
プの回路図である。
【図１０】図９のＬＥＤドライバＩＣチップを２個接続
した場合の動作を示すタイムチャートである。
した場合の動作を示すタイムチャートである。
５１ ＬＥＤドライバＩＣチップ
５３ 階調メモリ
５４〜５７ ラッチ回路（第１のラッチ回路）
５８〜６１ セレクタ回路
６３〜６６ ラッチ回路（第２のラッチ回路）
６８ デクリメント回路
６９ タイミング制御回路
７１〜７４ ＯＲ回路
７５ ラッチ回路
７６〜７９ ＡＮＤ回路
８１ ＬＥＤアレイ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 南雲 章
東京都港区虎ノ門１丁目７番12号 沖電
気工業株式会社内
(56)参考文献 特開 昭63−227358（ＪＰ，Ａ)
特開 昭61−108259（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 1/23 103
B41J 2/52
G03G 15/04
Claims (2)
- 【請求項１】 （ａ）入力された１画素当たりＭビット
（Ｍは２以上の整数）で表される階調データを保持し、
Ｍ個のラッチを備える第１のラッチ回路、 （ｂ）複数の画素の数に対応するＮ個（Ｎは２以上の整
数）の上記第１のラッチ回路を備え、それぞれに保持さ
れた上記階調データを順次シフトさせる第１のシフトレ
ジスタと、 （ｃ）上記第１のラッチ回路にそれぞれ対応させて配設
され、Ｍ個のラッチを備える第２のラッチ回路と、 （ｄ）Ｎ個の上記第２のラッチ回路を備え、それぞれに
保持されたデータを順次シフトさせる第２のシフトレジ
スタと、 （ｅ）上記第１のシフトレジスタ内のすべての第１のラ
ッチ回路に上記階調データがラッチされた後、第１のラ
ッチ回路内の各データを、それぞれ対応する第２のラッ
チ回路内に入力する手段と、 （ｆ）上記第２のシフトレジスタにおける最終段の第２
のラッチ回路から出力されたＭビット幅の値を、順次デ
クリメントして、最前段の第２のラッチ回路に入力する
とともに、Ｎ回シフトさせて、Ｍビットで表される階調
数に対応させた回数分循環させるデクリメント手段と、 （ｇ）上記第２のラッチ回路にそれぞれ対応させて配設
され、第２のラッチ回路に格納されたデータに基づい
て、対応する駆動素子を駆動する駆動手段を備えるドラ
イバ回路とを有するとともに、 （ｈ）該ドライバ回路は、対応する第２のラッチ回路に
保持された階調データ、又は上記デクリメント手段によ
ってデクリメントされたデータのいずれかが所定の値よ
り大きい場合に、対応する駆動素子を駆動することを特
徴とする階調制御回路。 - 【請求項２】 複数の駆動素子をライン状に並べた印字
ヘッドによって、帯電させられた感光体ドラムの表面を
露光して静電潜像を形成し、該静電潜像を現像装置によ
って現像してトナー像とし、該トナー像を転写器によっ
て用紙に転写し、更に定着器によって定着させるプリン
タにおいて、 （ａ）入力された１画素当たりＭビット（Ｍは２以上の
整数）で表される階調データを保持し、Ｍ個のラッチを
備える第１のラッチ回路、 （ｂ）複数の画素の数に対応するＮ個（Ｎは２以上の整
数）の上記第１のラッチ回路を備え、それぞれに保持さ
れた上記階調データを順次シフトさせる第１のシフトレ
ジスタと、 （ｃ）上記第１のラッチ回路にそれぞれ対応させて配設
され、Ｍ個のラッチを備える第２のラッチ回路と、 （ｄ）Ｎ個の上記第２のラッチ回路を備え、それぞれに
保持されたデータを順次シフトさせる第２のシフトレジ
スタと、 （ｅ）上記第１のシフトレジスタ内のすべての第１のラ
ッチ回路に上記階調データがラッチされた後、第１のラ
ッチ回路内の各データを、それぞれ対応する第２のラッ
チ回路内に入力する手段と、 （ｆ）上記第２のシフトレジスタにおける最終段の第２
のラッチ回路から出力されたＭビット幅の値を、順次デ
クリメントして、最前段の第２のラッチ回路に入力する
とともに、Ｎ回シフトさせて、Ｍビットで表される階調
数に対応させた回数分循環させるデクリメント手段と、 （ｇ）上記第２のラッチ回路にそれぞれ対応させて配設
され、第２のラッチ回路に格納されたデータに基づい
て、対応する駆動素子を駆動する駆動手段を備えるドラ
イバ回路とを有するとともに、 （ｈ）該ドライバ回路は、対応する第２のラッチ回路に
保持された階調データ、又は上記デクリメント手段によ
ってデクリメントされたデータのいずれかが所定の値よ
り大きい場合に、対応する駆動素子を駆動することを特
徴とするプリンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07976791A JP3522289B2 (ja) | 1991-04-12 | 1991-04-12 | 階調制御回路及びプリンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07976791A JP3522289B2 (ja) | 1991-04-12 | 1991-04-12 | 階調制御回路及びプリンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04314261A JPH04314261A (ja) | 1992-11-05 |
| JP3522289B2 true JP3522289B2 (ja) | 2004-04-26 |
Family
ID=13699363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07976791A Expired - Fee Related JP3522289B2 (ja) | 1991-04-12 | 1991-04-12 | 階調制御回路及びプリンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522289B2 (ja) |
-
1991
- 1991-04-12 JP JP07976791A patent/JP3522289B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04314261A (ja) | 1992-11-05 |
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