JPS6231893A - 発光素子及び光量制御素子の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は光プリントヘッドの光源等に利用される発光素
子又は光量制御素子を駆動する発光素子及び光量制御素
子の駆動回路に関し、特に通電時間制御方式の駆動回路
に関するものである。

（従来の技術） 従来の発光素子駆動回路としては、例えば特願昭５８−
２５０２４号明細書に開示されているものがあシ、第４
図にその構成例を示す。同図において、１はｎ個の発光
素子、例えばＬＥＤ素子から成るＬＥＤアレイで複数個
有する。２はＬＥＤアレイ１のＬＥＤ素子を駆動する駆
動回路、３はＡＮＤゲート、４は印字情報を格納する画
素メモリ、５はＬＥＤアレイｌの各ＬＥＤの発光時間補
正量を記憶する補正メモリ、Ｔ１は印字情報Ｄｓの入力
端子、Ｔ２は印字情報を書込むだめのクロック信号の入
力端子、Ｔ３はラッチ信号の入力端子テある。ＬＥＤア
レイ１の各ＬＥＤ素子のカソード側は全て共通にしてア
ースに接続され、アノード側は対応する駆動回路２に接
続される。

第５図は駆動回路２の内部構成を示すブロック図である
。同図において、２１はシフトレジスタ、２２はシフト
レジスタ２１の出力信号をラッチするラッチ回路群、２
３はラッチ回路群２２の出力信号に基づいてＬＥＤアレ
イ１の各ＬＥＤ素子を駆動するドライバ回路群である。

第６図は第４図、第５図の動作を説明する信号図である
。第４図乃至第６図を参照して動作を説明する。

先ずＬＥＤ素子対応の印字情報Ｄｓが、１ドツトライン
分画素メモリ４に書込まれ、その後、シリアルに読み出
されてＡＮＤゲート３の一力の入力端子に加えられる。

ＡＮＤゲート３の他の入力端子には、あらかじめ各ＬＥ
Ｄ素子の発光時間を調整すべく補正データＣｋが記憶さ
れた補正メモリ２が接続されている。ＡＮＤゲート３は
前記画素メモリ４と補正メモリ５の出力データを比較し
く論理積をとる）、この比較結果を駆動回路２内のシフ
トレジスタ部２１に入力端子Ｔ２を介して入力されるク
ロック信号に同期して格納する。各々の駆動回路２内の
各シフトレジスタ部２１に前記比較結果を格納後、入力
端子Ｔ３を介して入力されるラッチ信号に同期して、シ
フトレジスタ２１に格納されたデータをラッチ回路群ｎ
にラッチする。

このラッチ回路群ｎの出力によりドライバ回路群おをア
クティブ又はノンアクティブ状態とし、該当するＬＥＤ
アレイ１のＬＥＤ素子を発光もしくは先光状態とする。

ここで補正データについて説明する。ＬＥＤ素例するこ
とが知られており、本例の駆動回路では各ＬＥＤ素子の
発光量が規格発光雪に達するに必要な駆動時間を算出し
ている。当該駆動時間は、一定の基準時間の整数倍とな
るようにディジタル数値化がなされて、補正メモリ５に
記憶される。

本例においてはＬＥＤ１素子当素子当止データは６ビツ
トの（１，０）で表わされており、（ｔｔｔ２ｔｓ　　
ｔ４ｔｓ　　ｔ６）と記すことにすると、駆動時間は基
準時間の１倍から６倍までのいづれかの整数倍値となる
。前述したように１ドツトライン印字するためには最初
に各ＬＥＤ素子対応のｔ、のピットデータを補正メモリ
５から読み出し、前記画素メモリ１出力と論理積をとっ
て各駆動回路２にデータ書込みを行ない、その後駆動回
路２出力によりＬＥＤ素子を発光もしくは先光状態とす
る。

以下、各ＬＥＤ素子対応のｔ２のピットデータ、ｔ。

のピットデータ、・・・・・・ｔ、のピットデータを順
次読み出し同様の処理が行なわれる。発光量バラツキを
少なくするため前記整数倍にする基準時間を縮小し整数
倍にすべき値の範囲を大きくすると、それだけ駆動回路
２のデータ書込みを高速化する必要がある。

（発明が解決しようとする問題点） しかしながら、前記構成の発光素子駆動回路では次のよ
うな問題点がある。

光プリントヘッドの所定の印字スピード及び印字品質を
確保するには駆動回路４の動作速度を高速にする必要が
ｓｂ、比較的高価な回路技術を使用するため、コストア
ップの要因となる。また、１ドツトライン分の画素メモ
リ４を備え１ドツトライン印刷する時間内において当該
画素メモリ４を複数回連環的に読み出すための周辺回路
等を必要とすることである。

本発明は以上の述べた問題点を除去し、高速の回路技術
を使用せずに周辺回路部品数を低減し、低コストで高印
字品質の光プリントヘッド等にすることが可能な発光素
子及び光量制御素子の駆動回路を提供することを目的と
する。

（問題点を解決するだめの手段） 本発明は前記問題点を解決するために、複数の発光素子
又は光量制御素子の光量の補正量に応じて各素子の通電
時間を制御する発光素子及び光量制御素子の駆動回路に
おいて、画素情報を格納する第１のシフトレジスタと、
第１のシフトレジスタの内容をラッチする第１のラッチ
手段と、通電時間情報を格納する第２のシフトレジスタ
と、第２のシフトレジスタの内容を順次ラッチする複数
の第２のラッチ手段と、第１のラッチ手段がラッチする
と初期設定される計数器と、前記計数器の出力と第２の
シフトレジスタ及び第２のラッチ手段の出力とを比較す
る比較手段と、第１のラッチ手段及び比較手段の出力信
号に基づいて前記発光素子又は光量制御素子を駆動する
ドライバとから構成されるものである。

（作用） 本発明によれば以上のように発光素子及び光量制御素子
の駆動回路を構成したので、技術的手段は次のように作
用する。初期設定時には各発光素子又は各光量制御素子
の光量の補正量に対応した通電時間情報（例えば、２進
数で重み付けられている補正データ）がビット毎に順次
第２のシフトレジスタに格納され、順次、複数の第２の
ラッチ手段にラッチされる。従って、従来のように１ド
ツトライン毎に補正データを補正メモリより補正データ
を読み出すような高速動作が不要となる。

次に、画素情報が第１のシフトレジスタに格納された後
、第１のラッチ手段にラッチされる。第１のラッチ手段
に画素情報がラッチされると、計数器は例えば％０〃に
初期設定され、計数が開始される。比較手段は計数器の
出力と第２のシフトレジスタ及び第２のラッチ手段の出
力とを比較して、通電時間の開始又は終了を制御するよ
うに働く。

ドライバは第１のラッチ手段及び比較手段の出力信号に
よシ、例えば論理積の結果にしたがって、発光素子又は
光量制御素子を駆動するように働く。

従って、計数器と比較手段の働きによって計数器の計数
時間内で発光素子又は光量制御素子の通電処理が可能と
なる。また、第１のレフトレジスタ及び第１のラッチ手
段を備えているので、従来のような画素メモリは不要と
なると共に１ドツトライン毎に複数回にわたって画素メ
モリからデータを読み出すための周辺回路等が不要にな
る。

（実施例） 第１図は本発明の一実施例を示すブロック図である。同
図において、第４図と同一の参照符号は同一性のある構
成部分を示す。６はＬＥＤアレイ１の各ＬＥＤ素子を駆
動する複数の駆動回路である。Ｔ４は印字情報Ｄｓを駆
動回路６に直接入力する端子、Ｔ５は印字情報ＤａＯ書
込用の第１シフトクロツクを入力する端子、Ｔ６は印字
情報Ｄｓのラッチ用の第１ラツチ信号を入力する端子、
Ｔ７は補正データ書込用の第２シフトクロツクを入力す
る端子、Ｔ８は補正データラッチ用の第２ラツチ信号を
入力する端子、Ｔ９は通電時間の基準時間を定める基準
クロックを入力する端子である。

第２図は駆動回路６の内部構成を示すブロック図である
。同図において、６１は補正データを格納する第２のシ
フトレジスタ、６２ａ〜６２ｅは第２のシフトレジスタ
の出力信号を順次ラッチする第２のラッチ回路群、６３
は印字情報を格納する第１のシフトレジスタ、６４は第
１のシフトレジスタの出力信号をラッチする第１のラッ
チ回路群、６５は第１のラッチ回路群６４がラッチする
と初期設定される計数器、６６は計数器６５の出力と第
２のシフトレジスタ６１及び第２のラッチ回路群６２ａ
の出力とを比較するコンバタレータ群、６７は第１のラ
ッチ回路群６４の出力とコンパレータ群６６の出力との
論理積をとるＡＮＤＮ−ゲート群８はＡＮＤＮ−ゲート
群力信号に基づいて対応するＬＥＤアレイ１のＬＥＤ素
子を駆動するドライバ回路群である。

第３図は第１図、第２図の動作を説明するための信号図
である。第１図乃至第３−図を参照して動作を説明する
。

電源供給が開始されると、補正メモリ５からのＬＥＤ素
子対応の通電時間情報が読み出される。

ここで補正メモリ５にはあらかじめＬＤＤアレイ１のＬ
ＥＤ素子対応に最適化された通電時間情報が格納されて
おシ、本例においてはＬＥＤＩ素子当たシロビットの（
１，０）で記憶されている。

各ビットは重み付けすることで最大２’＝６４通シの通
電時間指定が可能となっている。（以後、６４階調と言
うことにする。）例えば、当該６ピツト情報が１００１
００の場合には、ＩＸ２’＋ＯＸ２’＋ＯＸ２．’＋Ｉ
Ｘ２”＋ＯＸ２’＋ＯＸ２°＝３６となり、このことは
あらかじめ決められた基準時間の３６倍の通電時間を意
味する。従って補正メモリ５からのデータ読み出しは最
初に各ＬＥＤ素子対応の２６のビットデータを読み取り
、入力端子Ｔ７からの第２シフトクロツクに同期して頴
次駆動回路６内の第２のシフトレジスタ部６１に格納す
る。すべての駆動回路６内の第２のシフトレジスタ部６
１にデータ格納侵入力端子Ｔ８からの第２ラツチ信号に
より第１番目の第２ラッチ回路群６２ａにラッチする。

次に、各ＬＥＤ素子対応の２４のビットデータを補正メ
モリ５から読み出し、駆動回路６内の第２のシフトレジ
スタ部６１に格納する。すべての駆動回路６内の各第２
のシフトレジスタ部６１に格納後第２ラッチ信号によシ
第１番目の第２ラッチ回路群６２ａにラッチする。また
、それ以前に第２のラッチ回路群６２ａに格納されてい
た前記ＬＥＤ素子対応の２１のビットデータは、この時
点で第２番目の第２ラッチ回路群６２ｂにシフトしてラ
ッチされる。以下同様にして、補正メモリ５から２３の
ビットデータ２！のビットデータ・・・・・・２０のビ
ットデータを読み出し、各々のビットデータを駆動回路
６内の第２のラッチ回路群６２ａ〜６２ｅ及び第２のシ
フトレジスタ６１に格納する。以後、以上の処理をイニ
シャル処理と言うことにする。

各駆動回路６において上記イニシャル処理が終わると、
端子Ｔ４からの１ドツトラインの印字情報が端子Ｔ５か
らの第１シフトクロツクに同期して駆動回路６内の第１
のシフトレジスタ６３に入力されるすべての駆動回路６
内の各第１のシフトレジスタ６３に前記印字情報格納後
、第１のラッチ回路群６４に端子Ｔ６からの第１ラツチ
信号に同期してラッチされる。第１ラツチ信号は、また
駆動回路６内の計数器６５のロード端子気Ｌ〃に接続さ
れていて計数器６５を例えば亀Ｏ〃に初期設定する。そ
の後、端子Ｔ９を介して基準クロックが入力されると、
計数器６５は計数動作を開始する。本実施例では計数器
６５は６４進又はそれ以上である。また、計数器６５の
出力は、次段のコンパレータ群６６の個別コンパレータ
回路のＡ個入力（ＡＩ　＝　Ａ２　、・・・八ｎ）に接
続されている。一方、ＬＥＤ素子対応の通電時間情報が
格納されている駆動回路６内の第２のシフトレジスタ６
１及び第２のラッチ回路群の各々のラッチ出力は、前記
コンパレータ群６６のＢ個入力（Ｂｌ、Ｂ２．・・・Ｂ
ｎ　）に接続されている。ここでコンパレータ群６はＡ
個入力データとＢ個入力データを比較し、ＡくＢとなる
条件のときに出力Ｃを％Ｈ”レベルとするものである。

即ち、前記第１ラツチクロツクが端子Ｔ６を介して各駆
動回路６に入力後、計数器６５は、基準クロックの計数
を開始し、前記イニシャル処理によシ、第２のシフトレ
ジスタ６１および第２群のラッチ回路群６２に格納され
た数値に計数器６５出力が歩進するまで前記コンパレー
タ群６６出力を気Ｈ〃レベルとするように動作する。こ
のように、コンパレータ群６６の働きによりＬＥＤアレ
イ１の各ＬＥＤ素子の先光時間を制御している。この逆
に発光時間を制御する場合にはＡ″２Ｂとなる条件のと
きにコンバタレータ群２６の出力Ｃ１〜Ｃｎが気Ｈ〃と
するようにすればよい。

コンパレータ群６６出力Ｃ１〜ＣｎはＡＮＤゲート回路
回路群上７個入力（Ａ、〜Ａｎ）に接続され、ＡＮＤゲ
ート回路回路群上７個入力（Ｂｌ〜Ｂｎ）は第１のラッ
チ回路群６４に接続されている。ＡＮＤゲート回路回路
群上７個入力とＢ個入力の論理積をとり両人力かつ気Ｈ
〃状態の時のみ後段のドライバ回路群６８をアクティブ
状態とし、対応するＬＥＤアレイ１のＬＥＤ素子に電流
を通電するように動作が行なわれる。

以上のように本実施例によれば次のような効果がある。

（１）　　従来は１ドツトライン印刷時間内において補
正メモリの高速読み出しを行っているため駆動回路とし
て高速動作が要求されていた。その為駆動回路系がコス
トアップの要因となっていたが本発明の実施例によれば
駆動回路に前記補正メモリデータを格納する第２のシフ
トレジスタ及び第２のラッチ回路群を備えているので電
源ＯＮの直後に補正メモリデータを読み出し各駆動回路
に格納すれば、１ドツトライン印刷毎に補正メモリを読
み出す回路が必要なくなる。

（２）各駆動回路内には計数器とコンパレータ回路群が
備えられているので、１ドツトライン印刷時には各駆動
回路が各々並列に対応したＬＥＤアレイ１のＬＥＤ素子
の通電時間処理が行われるため駆動回路としての高速動
作の必要がなくなり低コストな駆動回路を提供すること
ができる。

（３）従来は１ドツトラインの印字情報格納用の画素メ
モリを必要とし１ドツトライン印刷時間内において複数
回にわたって当該画素メモリから印字情報を読み出す周
辺回路等が必要であったが、本発明の実施例によれば駆
動回路内に印字情報格納用の第１のシフトレジスタ及び
第１のラッチ回路群を備えているので、上記画素メモリ
及び周辺回路等を必要としないので回路コスト低下の効
果がある。

（４）本発明の実施例においては通電時間を６４階調と
しているが、更に、階調数を増やせば更に高印字品質の
プリントヘッドが実現できる。又、発光素子の発光バラ
ツキの許容範囲を大巾に上げることができるので、高歩
留りを期待するととができる。

（５）第１のシフトレジスタ及び第２のシフトレジスタ
のデータシフトの方向を双方向型とするととによシ、発
光素子及び駆動回路の実装時における配置、構造、配線
処理などに大巾な自由度をもたせることができる。

以上の実施例ではＬＥＤ素子などの発光素子を駆動する
場合を説明したが、本発明は液晶電子光シャッタ等の光
量制御素子を駆動する場合にも適用できるのは明らかで
ある。また、発光素子の輝度バラツキ補正用の通電時間
情報が各駆動回路に記憶されるように外部に補正メモリ
を配置しているが、濃度階調記録装置として使用する場
合には、発光素子対応の濃度階調情報を前記駆動回路に
記憶させるようにすれば優れた濃度階調記録装置が　　
　。

実現できる。更に、本発明は複数の発光素子又は光量制
御素子からなるディスプレイ装置原稿読取装置などの駆
動回路に適用が可能である。これらの他に、本発明は複
数の抵抗体からなるサーマルヘッドの発熱量の補正にも
適用可能である。

（発明の効果） 以上説明したように本発明によれば、高速動作を必要と
することなく、低価格で高印字品質の光プリンタ等を実
現することが可能な発光素子及び光量制御素子の駆動回
路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の駆動回路の内部構成を示すブロック図、第３図
は第１図の動作を説明するための信号図、第４図は従来
の発光素子駆動回路の構成を示すブロック図、第５図は
第４図の駆動回路の内部構成を示すブロック図、第６図
は第４図の動作を説明するための信号図である。 １・・・ＬＥＤアレイ、５・・・補正メモリ、６・・・
駆動回路、６１・・・第２のシフトレジスタ、６２ａ〜
６２ｅ・・・第２のラッチ回路群、６３・・・第１のシ
フトレジスタ、６４・・・第１のラッチ回路群、６５・
・・計数器、６６・・・コンパレータ群、６７・・・Ａ
ＮＤＮ−ゲート群８・・・ドライバ回路群

Claims (1)

1. 【特許請求の範囲】 複数の発光素子又は光量制御素子の光量の補正量に応じ
   て各素子の通電時間を制御する発光素子及び光量制御素
   子の駆動回路において、 （ａ）画素情報を格納する第１のシフトレジスタ、（ｂ
   ）第１のシフトレジスタの内容をラッチする第１のラッ
   チ手段、 （ｃ）通電時間情報を格納する第２のシフトレジスタ、 （ｄ）第２のシフトレジスタの内容を順次ラッチする複
   数の第２のラッチ手段、 （ｅ）第１のラッチ手段がラッチすると初期設定される
   計数器、 （ｆ）前記計数器の出力と第２のシフトレジスタ及び第
   ２のラッチ手段の出力とを比較する比較手段、 （ｇ）第１のラッチ手段及び比較手段の出力信号に基づ
   いて前記発光素子又は光量制御素子を駆動するドライバ
   ー、 とからなることを特徴とする発光素子及び光量制御素子
   の駆動回路。