JPS60201958A - サ−マルヘツドのデ−タ送出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、サーマルプリンタに用いられるサーマルヘッ
ドに係り、とくにサーマルヘッドのデータ送出回路に関
するものである。

技術的背景およびその問題点 一般にサーマルヘッドにおいては、−直線上に配列され
たＮ個の発熱体忙対して１対１で対応するＮビットのシ
フトレジスタを備え、ストローブ信号によシフトレジス
タの内容に応じてＮ個の発熱体の通電を同時に制御して
いるものである。

ぞして、シフトレジスタへのデータ送出は１ピツ　◇ト
ずつ行なうものであるが、これはソフトウェア操作によ
って行なっているものである。しかじながら、一般的な
マイクロプロセッサによってサーマルヘッドをソフトウ
ェア操作でコントロールする場合、その命令サイクルは
数百ｎｓ〜数μｓもあり、高速印字することは難かしい
ものである。

また、高速化のために、印字中のソフトウェア処理を減
らすには印字データの全て（ｌラインのピット数×印字
うイン数）を印字バッファとして持たねばならず、大容
量の印字バッファメモリーを必要とするものである。

発明の目的 本発明は、大ｙ＃の印字バッファメモリーを用いること
なしに高速印字を行なうことができるサーマルヘッドの
データ送出回路を得ることを目的とする。

発明の概要 本発明は、マイクロプロセッサにより行なう動作制御は
データのセット信号のみとし、ｎビットのデータ送出は
きわめて高速駆動可能なりロック発生回路により行ない
、これにより大容量の印字バッファを用いることなく高
速印字することができ、また、クロック発生回路と分周
器とを組合わせることにより、部分拡大印字をきわめて
簡単に行ないうるように構成したものである。

発明の実施例 本発明の第一の実施例を第１図および第２図に基いて説
明する。まず、図示しないマイクロプロセッサに接続さ
れているスタート端子（１）はクロック発生回路（２）
とｎ進カウンタ（３）とに接続されている。このｎ進カ
ウンタ（３）には前記クロック発生回路（２）の出力側
が接続されているとともにそのｎ進カウンタ（３）のＲ
Ｃ（リップルキャリー）は前記クロック発生回路（２）
のストップ信号として接続されている。

ついで、前記クロック発生回路（２）の出力側は、ｎビ
ット並列入力直列出力シフトレジスタ（４）に接続され
ている。このｎビット並列入力直列出力シフトレジスタ
（４）にはｎビットのデータが並列に同時に入力される
ものである。そして、このｎビット並列入力直列出力シ
フトレジスタ（４）の出力ＳＩＮと前記クロック発生回
路（２）の出力ＣＬＯＣＫとはＮビット（ｎ＜Ｎ）のシ
フトレジスタ（５）に接続されている。

しかして、前記シフトレジスタ（５）にはラッチ回路（
６）が各ビット毎に並列に接続され、このラッチ回路（
６）はストローブ信号端子（７）が一方の出方に接続さ
れたＮ　（１，９のＡＮＤゲート（８）に接続さ五、こ
れらのＡＮＤゲート（８）はＶｏなる電源（９）に接続
されたＮ個の発熱体ａ１に接続されている。

このような構成において、初期状態ではクロック発生回
路（２）が動作しておらず、スタート信号もＩ■レベル
で信号がなく、ｎ進カウンタ（３）からのストップ信号
もＨレベルである。

そこで、印字動作に入ると、まず、ｎビットの並列デー
タをｎビット並列入力直列出力シフトレジスタ（４）に
入れてラッチする。この状態３はＤ１〜Ｄｎのｎビット
データのうち、Ｄｌが出力されている状態にある。そし
て、マイクロプロセッサよりスタート信号が与えられる
と、クロック発生回路（２）が動作を始め、クロックの
立上がりでり、データがシフトレジスタ（５）に送られ
る。次のクロックの立下がりでｎ進カウンタ（３）は＋
１し、ｎビット並列入力直列出力シフトレジスタ（４）
はデータをシフトしてＤ２を出力する。この動作をｎ回
縁シ返し、ｎ回目のクロックの立下りでｎ進カウンタ（
３）がＲＣ（リップルキャリー）を出力し、クロック発
生回路（２）を停止させ、ｎビットのデータ転送を終了
する。

このような動作を行なうシフトレジスタ（５）はマイク
ロプロセッサのソフト操作に較べるときわめて高速度で
ちゃ、数ＭＨｚで動作する。

このようにしてｎビットのデータ転送を終了するとデー
タはシフトレジスタ（５）にホールドされ、ラッチ信号
によりラッチ回路（６）にラッチされる。

そして、ストローブ信号によりＡＮＤゲート（８）が開
いてデータの内容に応じた発熱体Ｑ（）への通電がなさ
れる。

このような動作を繰り返してｎビットの印字が複数行に
わたってなされ、ドツトの集合体としての文字が印字さ
れる。

つぎに、第３図ないし第５図に基いて本発明の第二の実
施例を説明する。前記実施例と同一部分は同一符号を用
い説明も省略する。本実施例はりロック発生回路（２）
とｎビット並列入力直列出力シフトレジスタ（４）との
間に１／ｍ分周器αωを挿入したものである。

このような栴成において、シフトレジスタ（５）に対し
てはクロック発生回路（２）のクロックパルスがパルス
毎に与えられるが、ｎビット並列入力直列出力シフトレ
ジスタ（４）へのシフトクロックとｎｉカウンタ（３）
へのカウンタクロックとはｍ回に１回の割合いで行なわ
れる。そのため、ｎビット並列入力直列出力シフトレジ
スタ（４）からのデータ出力は、クロック発生回路（２
）のｍ回のパルス発生毎に１）なわれる。

いま、印字すべき文字が第５図（、）に示すようにｎ＝
５によるものとした場合、ｍ　＝　２としたときに第５
図（ｂ）に示すような倍角文字が印字される。

そして、ｍの選択は任意であるので、かなり広幅の印字
が可能である。しかも、発熱体Ｑ１への通電時間を延長
して紙送りを行なえば、縦方向への長さ、すなわち、文
字高さの拡大も任意であり、心安に応じて縦横ともに拡
大した印字を行なうことができる。なお、従来において
は、このように文字の大きさを変えることはプログラム
制御によるものであり、きわめて繁雑であったが、１７
ｍ分周器（１力の分周比と通電時間の制御とによりきわ
めて簡単に大きさの異なる文字を得ることができるもの
である。

発明の効果 本発明は、上述のように１回のスタート信号によりｎ個
のクロックパルスを発生するクロックパルス発生回路を
発熱体への通電制御をするシフトレジスタとｎビット並
列入力直列出力シフトレジスタとに接続したので、命令
サイクルの遅いマイクロプロセッサからはスタート信号
のみとし、−行のｎピットのデータ送出をクロックパル
ス発生回路により行なうよう忙したので、大容量の印字
バッファメモリーを用いることなく高速印字を行なうこ
とができ、また、１／ｉｎ分周器をｎビット並列入力直
列出力シフトレジスタとクロックパルス発生回路との間
に入れることにより、プログラム制御をともなうことな
く倍角文字等の任意の拡大文字を印字することができ゛
るものである。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す回路図、第２図は
タイミングチャート、第３図は本発明のｔＩにの実施例
を示す回路図、第４図はそのタイミングチャート、第５
図（ａ）　（ｂ）は印字例を示す平面図である。 ２・・・クロック発生回路、４・・・ｎビット並列入力
直列出力シフトレジスタ、５・・・シフトレジスタ、１
０・・・発熱体 出　願　人　東京電気株式会社

Claims (1)

1. 【特許請求の範囲】 １、−直線上に配列されたＮ個の発熱体に対して１対ｌ
   で対応するＮビットの印字データを１ピツトスつ直列に
   入力するＮビットのシフトレジスタを備えたものにおい
   て、前記シフトレジスタに１１ピット並列入力直列出力
   シフトレジスタを接続し、１回のスタート信号によりｎ
   個のクロックパルスを発生させるクロック発生回路を設
   け、このクロック発生回路を前記シフトレジスタと前記
   ｎビット並列入力直列シフトレジスタとに接続したこと
   を特徴とするサーマルヘッドのデータ送出回路。 ２、−直線上に配列されたＮ個の発熱体に対して１対１
   で対応するＮビットの印字データを１ビツトずつ直列に
   入力するＮビットのシフトレジスタを備えたものにおい
   て、前記シフトレジスタにｎビット並列入力直列出力シ
   フトレジスタを接続し、１回のスタート信号によりｎ個
   のり四ツクパルスを発生させるクロック発生回路を設け
   、このクロック発生回路を前記シフトレジスタに接続す
   るとともにｌ／ｍ分周器を介在させて前記ｎビット並列
   入力直列出力シフトレジスタに接続したことを特徴とす
   るサーマルヘッドのデータ送出回路。