JPH0534409A - テストモード制御信号生成回路 - Google Patents
テストモード制御信号生成回路Info
- Publication number
- JPH0534409A JPH0534409A JP3212796A JP21279691A JPH0534409A JP H0534409 A JPH0534409 A JP H0534409A JP 3212796 A JP3212796 A JP 3212796A JP 21279691 A JP21279691 A JP 21279691A JP H0534409 A JPH0534409 A JP H0534409A
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- JP
- Japan
- Prior art keywords
- mode control
- test mode
- test
- control signals
- control signal
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 １個のテスト端子を使用して複数のテストモ
ード制御信号を生成することができるテストモード制御
信号生成回路を提供する。 【構成】 ４ビットのバイナリカウンタ２はテスト端子
１から入力するシリアルデータの入力信号ＩＮをカウン
トし、その出力端Ｑ0 乃至Ｑ3にカウント値としてテス
トモード制御信号Ｔ1 乃至Ｔ4 を出力する。テストモー
ド制御信号Ｔ1 乃至Ｔ4 はバイナリカウンタ２に保持さ
れ、半導体集積回路装置の内部回路に供給される。 【効果】 多種類のテストモードを有する半導体集積回
路装置において、そのテスト端子を増やす必要はない。
ード制御信号を生成することができるテストモード制御
信号生成回路を提供する。 【構成】 ４ビットのバイナリカウンタ２はテスト端子
１から入力するシリアルデータの入力信号ＩＮをカウン
トし、その出力端Ｑ0 乃至Ｑ3にカウント値としてテス
トモード制御信号Ｔ1 乃至Ｔ4 を出力する。テストモー
ド制御信号Ｔ1 乃至Ｔ4 はバイナリカウンタ２に保持さ
れ、半導体集積回路装置の内部回路に供給される。 【効果】 多種類のテストモードを有する半導体集積回
路装置において、そのテスト端子を増やす必要はない。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の内
部回路に複数種類のテストモードを設定するためのテス
トモード制御信号を生成するテストモード制御信号生成
回路に関する。
部回路に複数種類のテストモードを設定するためのテス
トモード制御信号を生成するテストモード制御信号生成
回路に関する。
【０００２】
【従来の技術】図５は従来のテストモード制御信号生成
回路を示すブロック図、図６はその動作を示すタイミン
グチャート図である。レジスタ２１乃至２４は夫々テス
ト端子１１乃至１４からデータ入力する入力信号ＩＮ1
乃至ＩＮ4 を書き込みパルス信号Ｗの立ち下がりで保持
し、その出力端Ｑ0 乃至Ｑ3 にテストモード制御信号Ｔ
1 乃至Ｔ4 を出力する。
回路を示すブロック図、図６はその動作を示すタイミン
グチャート図である。レジスタ２１乃至２４は夫々テス
ト端子１１乃至１４からデータ入力する入力信号ＩＮ1
乃至ＩＮ4 を書き込みパルス信号Ｗの立ち下がりで保持
し、その出力端Ｑ0 乃至Ｑ3 にテストモード制御信号Ｔ
1 乃至Ｔ4 を出力する。
【０００３】このように構成される従来のテストモード
制御信号生成回路においては、例えば、テストモード制
御信号Ｔ1 ，Ｔ3 をセットする場合、入力信号ＩＮ1 乃
至ＩＮ4 を夫々“Ｈ”レベル、“Ｌ”レベル、“Ｈ”レ
ベル及び“Ｌ”レベルに設定し、これを書き込みパルス
信号Ｗの立ち下がりで保持する。これにより、テストモ
ード制御信号Ｔ1 ，Ｔ3 は“Ｈ”レベルとなり、テスト
モード制御信号Ｔ2 ，Ｔ4 は“Ｌ”レベルとなる。
制御信号生成回路においては、例えば、テストモード制
御信号Ｔ1 ，Ｔ3 をセットする場合、入力信号ＩＮ1 乃
至ＩＮ4 を夫々“Ｈ”レベル、“Ｌ”レベル、“Ｈ”レ
ベル及び“Ｌ”レベルに設定し、これを書き込みパルス
信号Ｗの立ち下がりで保持する。これにより、テストモ
ード制御信号Ｔ1 ，Ｔ3 は“Ｈ”レベルとなり、テスト
モード制御信号Ｔ2 ，Ｔ4 は“Ｌ”レベルとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のテストモード制御信号生成回路では、生成すべ
きテストモード制御信号に対応してテスト端子を設ける
必要があるので、複数のテストモード制御信号を生成す
る場合に複数個のテスト端子を設ける必要がある。この
ため、多種類のテストモードを有する半導体集積回路装
置において、そのテスト端子の数が多くなるという問題
点がある。
た従来のテストモード制御信号生成回路では、生成すべ
きテストモード制御信号に対応してテスト端子を設ける
必要があるので、複数のテストモード制御信号を生成す
る場合に複数個のテスト端子を設ける必要がある。この
ため、多種類のテストモードを有する半導体集積回路装
置において、そのテスト端子の数が多くなるという問題
点がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、１個のテスト端子を使用して複数のテスト
モード制御信号を生成することができるテストモード制
御信号生成回路を提供することを目的とする。
のであって、１個のテスト端子を使用して複数のテスト
モード制御信号を生成することができるテストモード制
御信号生成回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るテストモー
ド制御信号生成回路は、設定すべきテストモードの情報
を含むシリアル信号を入力し、このシリアル信号の情報
に基づいて複数のテストモード制御信号を並列に出力す
る信号生成部を有することを特徴とする。
ド制御信号生成回路は、設定すべきテストモードの情報
を含むシリアル信号を入力し、このシリアル信号の情報
に基づいて複数のテストモード制御信号を並列に出力す
る信号生成部を有することを特徴とする。
【０００７】
【作用】本発明においては、信号生成部は設定すべきテ
ストモードの情報を含むシリアル信号を入力し、このシ
リアル信号の情報に基づいて複数のテストモード制御信
号を並列に出力する。この場合、前記シリアル信号は１
個のテスト端子から入力することができるので、１個の
テスト端子を使用して複数のテストモード制御信号を生
成することができる。このため、複数種類のテストモー
ドを有する半導体集積回路装置において、そのテスト端
子の数をテストモードの種類に応じて増やす必要はな
い。
ストモードの情報を含むシリアル信号を入力し、このシ
リアル信号の情報に基づいて複数のテストモード制御信
号を並列に出力する。この場合、前記シリアル信号は１
個のテスト端子から入力することができるので、１個の
テスト端子を使用して複数のテストモード制御信号を生
成することができる。このため、複数種類のテストモー
ドを有する半導体集積回路装置において、そのテスト端
子の数をテストモードの種類に応じて増やす必要はな
い。
【０００８】信号生成部はバイナリカウンタ又はシフト
レジスタ等で構成することができる。この場合、バイナ
リカウンタ又はシフトレジスタ等はシリアル信号の情報
を蓄えて複数のテストモード制御信号を並列に出力す
る。
レジスタ等で構成することができる。この場合、バイナ
リカウンタ又はシフトレジスタ等はシリアル信号の情報
を蓄えて複数のテストモード制御信号を並列に出力す
る。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は本発明の第１の実施例に係るテスト
モード制御信号生成回路を示すブロック図、図２はその
動作を示すタイミングチャート図である。バイナリカウ
ンタ２は４ビットで構成されており、テスト端子１から
入力するシリアルデータの入力信号ＩＮをカウントし、
その出力端Ｑ0 乃至Ｑ3にカウント値としてテストモー
ド制御信号Ｔ1 乃至Ｔ4 を出力する。また、バイナリカ
ウンタ２はクリア信号Ｒが“Ｌ”レベルになると、その
カウント値がクリアされる。
モード制御信号生成回路を示すブロック図、図２はその
動作を示すタイミングチャート図である。バイナリカウ
ンタ２は４ビットで構成されており、テスト端子１から
入力するシリアルデータの入力信号ＩＮをカウントし、
その出力端Ｑ0 乃至Ｑ3にカウント値としてテストモー
ド制御信号Ｔ1 乃至Ｔ4 を出力する。また、バイナリカ
ウンタ２はクリア信号Ｒが“Ｌ”レベルになると、その
カウント値がクリアされる。
【００１１】次に、上述のテストモード制御信号生成回
路の動作について、図２を参照して説明する。例えば、
テストモード制御信号Ｔ1 ，Ｔ3 をセットする場合、ク
リア信号Ｒを“Ｌ”レベルにしてバイナリカウンタ２の
カウント値をクリアした後、テスト端子１から５個のパ
ルスを有する入力信号ＩＮを入力すると、テストモード
制御信号Ｔ1 乃至Ｔ4 は入力信号ＩＮの立ち下がりで変
化する。この場合、入力信号ＩＮのパルス数に対応し
て、テストモード制御信号Ｔ1 ，Ｔ3 は“Ｈ”レベルと
なり、テストモード制御信号Ｔ2 ，Ｔ4 は“Ｌ”レベル
となる。このテストモード制御信号Ｔ1 乃至Ｔ4 はバイ
ナリカウンタ２に保持され、半導体集積回路装置の内部
回路に供給される。
路の動作について、図２を参照して説明する。例えば、
テストモード制御信号Ｔ1 ，Ｔ3 をセットする場合、ク
リア信号Ｒを“Ｌ”レベルにしてバイナリカウンタ２の
カウント値をクリアした後、テスト端子１から５個のパ
ルスを有する入力信号ＩＮを入力すると、テストモード
制御信号Ｔ1 乃至Ｔ4 は入力信号ＩＮの立ち下がりで変
化する。この場合、入力信号ＩＮのパルス数に対応し
て、テストモード制御信号Ｔ1 ，Ｔ3 は“Ｈ”レベルと
なり、テストモード制御信号Ｔ2 ，Ｔ4 は“Ｌ”レベル
となる。このテストモード制御信号Ｔ1 乃至Ｔ4 はバイ
ナリカウンタ２に保持され、半導体集積回路装置の内部
回路に供給される。
【００１２】本実施例によれば、１個のテスト端子１を
使用して４種類のテストモード制御信号Ｔ1 乃至Ｔ4 を
生成することができる。このため、多種類のテストモー
ドを有する半導体集積回路装置において、そのテスト端
子の数を増加させずにテストを実行することができる。
使用して４種類のテストモード制御信号Ｔ1 乃至Ｔ4 を
生成することができる。このため、多種類のテストモー
ドを有する半導体集積回路装置において、そのテスト端
子の数を増加させずにテストを実行することができる。
【００１３】図３は本発明に第２の実施例に係るテスト
モード制御信号生成回路を示すブロック図、図４はその
動作を示すタイミングチャート図である。シフトレジス
タ３は４段で構成されており、テスト端子１から入力す
るシリアルデータの入力信号ＩＮをクロック信号Ｃの立
ち下がりで保持し、その出力端Ｑ0乃至Ｑ3 にテストモ
ード制御信号Ｔ1 乃至Ｔ4 を出力する。
モード制御信号生成回路を示すブロック図、図４はその
動作を示すタイミングチャート図である。シフトレジス
タ３は４段で構成されており、テスト端子１から入力す
るシリアルデータの入力信号ＩＮをクロック信号Ｃの立
ち下がりで保持し、その出力端Ｑ0乃至Ｑ3 にテストモ
ード制御信号Ｔ1 乃至Ｔ4 を出力する。
【００１４】次に、上述のテストモード制御信号生成回
路の動作について、図４を参照して説明する。例えば、
テストモード制御信号Ｔ1 ，Ｔ3 をセットする場合、ク
ロック信号Ｃに同期した入力信号ＩＮをテスト端子１か
ら入力すると、テストモード制御信号Ｔ1 乃至Ｔ4 はク
ロック信号Ｃの立ち下がりで変化する。この場合、入力
信号ＩＮのレベルに対応して、テストモード制御信号Ｔ
1 ，Ｔ3 は“Ｈ”レベルとなり、テストモード制御信号
Ｔ2 ，Ｔ4 は“Ｌ”レベルとなる。このテストモード制
御信号Ｔ1 乃至Ｔ4 はクロック信号Ｃの供給停止により
シフトレジスタ３に保持され、半導体集積回路装置の内
部回路に供給される。
路の動作について、図４を参照して説明する。例えば、
テストモード制御信号Ｔ1 ，Ｔ3 をセットする場合、ク
ロック信号Ｃに同期した入力信号ＩＮをテスト端子１か
ら入力すると、テストモード制御信号Ｔ1 乃至Ｔ4 はク
ロック信号Ｃの立ち下がりで変化する。この場合、入力
信号ＩＮのレベルに対応して、テストモード制御信号Ｔ
1 ，Ｔ3 は“Ｈ”レベルとなり、テストモード制御信号
Ｔ2 ，Ｔ4 は“Ｌ”レベルとなる。このテストモード制
御信号Ｔ1 乃至Ｔ4 はクロック信号Ｃの供給停止により
シフトレジスタ３に保持され、半導体集積回路装置の内
部回路に供給される。
【００１５】本実施例によれば、第１の実施例と同様に
して、１個のテスト端子１を使用して４種類のテストモ
ード制御信号Ｔ1 乃至Ｔ4 を生成することができる。
して、１個のテスト端子１を使用して４種類のテストモ
ード制御信号Ｔ1 乃至Ｔ4 を生成することができる。
【００１６】
【発明の効果】以上説明したように本発明によれば、信
号生成部はシリアル信号の情報に基づいて複数のテスト
モード制御信号を並列に出力するから、１個のテスト端
子を使用して複数のテストモード制御信号を生成するこ
とができる。このため、複数種類のテストモードを有す
る半導体集積回路装置において、そのテスト端子の数を
テストモードの種類に応じて増やす必要はない。
号生成部はシリアル信号の情報に基づいて複数のテスト
モード制御信号を並列に出力するから、１個のテスト端
子を使用して複数のテストモード制御信号を生成するこ
とができる。このため、複数種類のテストモードを有す
る半導体集積回路装置において、そのテスト端子の数を
テストモードの種類に応じて増やす必要はない。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るテストモード制御
信号生成回路を示すブロック図である。
信号生成回路を示すブロック図である。
【図２】本発明の第１の実施例に係るテストモード制御
信号生成回路の動作を示すタイミングチャート図であ
る。
信号生成回路の動作を示すタイミングチャート図であ
る。
【図３】本発明の第２の実施例に係るテストモード制御
信号生成回路を示すブロック図である。
信号生成回路を示すブロック図である。
【図４】本発明の第２の実施例に係るテストモード制御
信号生成回路の動作を示すタイミングチャート図であ
る。
信号生成回路の動作を示すタイミングチャート図であ
る。
【図５】従来のテストモード制御信号生成回路を示すブ
ロック図である。
ロック図である。
【図６】従来のテストモード制御信号生成回路の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
１，１１乃至１４；テスト端子 ２；バイナリカウンタ ３；シフトレジスタ ２１乃至２４；レジスタ ＩＮ，ＩＮ1 乃至ＩＮ4 ；入力信号 Ｔ1 乃至Ｔ4 ；テストモード制御信号 Ｒ；クリア信号 Ｃ；クロック信号 Ｗ；書き込みパルス信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 設定すべきテストモードの情報を含むシ
リアル信号を入力し、このシリアル信号の情報に基づい
て複数のテストモード制御信号を並列に出力する信号生
成部を有することを特徴とするテストモード制御信号生
成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212796A JPH0534409A (ja) | 1991-07-29 | 1991-07-29 | テストモード制御信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212796A JPH0534409A (ja) | 1991-07-29 | 1991-07-29 | テストモード制御信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534409A true JPH0534409A (ja) | 1993-02-09 |
Family
ID=16628526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212796A Pending JPH0534409A (ja) | 1991-07-29 | 1991-07-29 | テストモード制御信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534409A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814168A (en) * | 1995-10-06 | 1998-09-29 | Dowa Mining Co., Ltd. | Process for producing high-strength, high-electroconductivity copper-base alloys |
| KR100384783B1 (ko) * | 2001-06-27 | 2003-05-23 | 주식회사 하이닉스반도체 | 마이콤의 테스트 모드 인에이블 신호 발생기 |
| US7795893B2 (en) * | 2006-03-02 | 2010-09-14 | Denso Corporation | Test mode enable circuit |
| US7857340B2 (en) | 2006-02-28 | 2010-12-28 | Honda Motor Co., Ltd. | Stand device for motorcycle |
-
1991
- 1991-07-29 JP JP3212796A patent/JPH0534409A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814168A (en) * | 1995-10-06 | 1998-09-29 | Dowa Mining Co., Ltd. | Process for producing high-strength, high-electroconductivity copper-base alloys |
| US6132529A (en) * | 1995-10-09 | 2000-10-17 | Dowa Mining Co., Ltd. | Leadframe made of a high-strength, high-electroconductivity copper alloy |
| KR100384783B1 (ko) * | 2001-06-27 | 2003-05-23 | 주식회사 하이닉스반도체 | 마이콤의 테스트 모드 인에이블 신호 발생기 |
| US7857340B2 (en) | 2006-02-28 | 2010-12-28 | Honda Motor Co., Ltd. | Stand device for motorcycle |
| US7967318B2 (en) | 2006-02-28 | 2011-06-28 | Honda Motor Co., Ltd. | Stand device for motorcycle |
| US8272660B2 (en) | 2006-02-28 | 2012-09-25 | Honda Motor Co., Ltd. | Stand device for motorcycle |
| US7795893B2 (en) * | 2006-03-02 | 2010-09-14 | Denso Corporation | Test mode enable circuit |
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Legal Events
| Date | Code | Title | Description |
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