JPH0756651A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH0756651A JPH0756651A JP5205021A JP20502193A JPH0756651A JP H0756651 A JPH0756651 A JP H0756651A JP 5205021 A JP5205021 A JP 5205021A JP 20502193 A JP20502193 A JP 20502193A JP H0756651 A JPH0756651 A JP H0756651A
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Abstract
(57)【要約】 （修正有）
【目的】 高速動作や低電圧動作を可能とするクロック
発生回路を提供する。 【構成】 縦方向に接続されたシフトレジスタ、例えば
４ビット片方向シフトレジスタが信号ＱＡ，ＱＢ，Ｑ
Ｃ，ＱＤを出力する。シフト方向切り換え信号ＳＨＬと
制御可能なクロックドＮＡＮＤゲートにより、信号Ｑ
Ａ，ＱＢ，ＱＣ，ＱＤを選択することにより、基本クロ
ックＸＣＫから、分周クロックＰＨＩ１〜４の出力のシ
フト方向を切り換えることが可能である。
発生回路を提供する。 【構成】 縦方向に接続されたシフトレジスタ、例えば
４ビット片方向シフトレジスタが信号ＱＡ，ＱＢ，Ｑ
Ｃ，ＱＤを出力する。シフト方向切り換え信号ＳＨＬと
制御可能なクロックドＮＡＮＤゲートにより、信号Ｑ
Ａ，ＱＢ，ＱＣ，ＱＤを選択することにより、基本クロ
ックＸＣＫから、分周クロックＰＨＩ１〜４の出力のシ
フト方向を切り換えることが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、シフトレジスタを利用
するクロック発生回路に関する。
するクロック発生回路に関する。
【０００２】
【従来の技術】従来より、シフトレジスタは位相の異な
る複数のクロックを発生する手段として多用されてい
る。
る複数のクロックを発生する手段として多用されてい
る。
【０００３】図３ａ、３ｂ、および３ｃは、従来技術の
一例であり、４つの位相の異なる４分周クロック信号を
４ビットのシフトレジスタを用いて発生させる場合であ
る。この場合シフトレジスタは、Ｄフリップ・フロップ
間にセレクタ回路を設け、シフト方向切り換え信号ＳＨ
Ｌにより、Ｄフリップ・フロップの入力信号を切り換
え、また、リセット信号ＲＥＳＥＴ，セット信号ＮＳＥ
Ｔを切り換える。
一例であり、４つの位相の異なる４分周クロック信号を
４ビットのシフトレジスタを用いて発生させる場合であ
る。この場合シフトレジスタは、Ｄフリップ・フロップ
間にセレクタ回路を設け、シフト方向切り換え信号ＳＨ
Ｌにより、Ｄフリップ・フロップの入力信号を切り換
え、また、リセット信号ＲＥＳＥＴ，セット信号ＮＳＥ
Ｔを切り換える。
【０００４】Ｄフリップ・フロップ３０２は信号ＱＡお
よび信号ＮＱＡを出力する。Ｄフリップ・フロップ３０
４は信号ＱＢおよび信号ＮＱＢを出力する。Ｄフリップ
・フロップ３０６は信号ＱＣおよび信号ＮＱＣを出力す
る。Ｄフリップ・フロップ３０８は信号ＱＤおよびＮＱ
Ｄを出力する。
よび信号ＮＱＡを出力する。Ｄフリップ・フロップ３０
４は信号ＱＢおよび信号ＮＱＢを出力する。Ｄフリップ
・フロップ３０６は信号ＱＣおよび信号ＮＱＣを出力す
る。Ｄフリップ・フロップ３０８は信号ＱＤおよびＮＱ
Ｄを出力する。
【０００５】ＡＮＤ−ＮＯＲゲート３０１の入力には、
信号ＮＱＤ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ｂ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０１の出
力はＤフリップ・フロップ３０２のＤ入力に接続されて
いる。
信号ＮＱＤ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ｂ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０１の出
力はＤフリップ・フロップ３０２のＤ入力に接続されて
いる。
【０００６】ＡＮＤ−ＮＯＲゲート３０３の入力には、
信号ＮＱＡ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ｃ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０３の出
力はＤフリップ・フロップ３０４のＤ入力に接続されて
いる。
信号ＮＱＡ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ｃ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０３の出
力はＤフリップ・フロップ３０４のＤ入力に接続されて
いる。
【０００７】ＡＮＤ−ＮＯＲゲート３０５の入力には、
信号ＮＱＢ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ｄ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０５の出
力はＤフリップ・フロップ３０６のＤ入力に接続されて
いる。
信号ＮＱＢ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ｄ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０５の出
力はＤフリップ・フロップ３０６のＤ入力に接続されて
いる。
【０００８】ＡＮＤ−ＮＯＲゲート３０７の入力には、
信号ＮＱＣ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ａ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０７の出
力はＤフリップ・フロップ３０８のＤ入力に接続されて
いる。
信号ＮＱＣ、シフト方向切り換え信号ＳＨＬ、信号ＮＱ
Ａ、および、シフト方向切り換え信号の反転信号ＮＳＨ
Ｌが接続されている。ＡＮＤ−ＮＯＲゲート３０７の出
力はＤフリップ・フロップ３０８のＤ入力に接続されて
いる。
【０００９】基本クロックＸＣＫはインバータ３０９の
入力に接続されている。インバータ３０９の出力はイン
バータ３１０の入力に接続されている。インバータ３０
９の出力は全Ｄフリップ・フロップのＣＫ入力に接続さ
れている。インバータ３１０の出力は全Ｄフリップ・フ
ロップのＣＫの反転入力に接続されている。
入力に接続されている。インバータ３０９の出力はイン
バータ３１０の入力に接続されている。インバータ３０
９の出力は全Ｄフリップ・フロップのＣＫ入力に接続さ
れている。インバータ３１０の出力は全Ｄフリップ・フ
ロップのＣＫの反転入力に接続されている。
【００１０】基本クロックＸＣＫおよび信号ＱＡはＮＡ
ＮＤゲート３１１の入力に接続されている。ＮＡＮＤゲ
ート３１１の出力はインバータ３１２の入力に接続され
ている。インバータ３１２は分周クロックＰＨＩ１を出
力する。
ＮＤゲート３１１の入力に接続されている。ＮＡＮＤゲ
ート３１１の出力はインバータ３１２の入力に接続され
ている。インバータ３１２は分周クロックＰＨＩ１を出
力する。
【００１１】基本クロックＸＣＫおよび信号ＱＢはＮＡ
ＮＤゲート３１３の入力に接続されている。ＮＡＮＤゲ
ート３１３の出力はインバータ３１４の入力に接続され
ている。インバータ３１４は分周クロックＰＨＩ２を出
力する。
ＮＤゲート３１３の入力に接続されている。ＮＡＮＤゲ
ート３１３の出力はインバータ３１４の入力に接続され
ている。インバータ３１４は分周クロックＰＨＩ２を出
力する。
【００１２】基本クロックＸＣＫおよび信号ＱＣはＮＡ
ＮＤゲート３１５の入力に接続されている。ＮＡＮＤゲ
ート３１５の出力はインバータ３１６の入力に接続され
ている。インバータ３１６は分周クロックＰＨＩ３を出
力する。
ＮＤゲート３１５の入力に接続されている。ＮＡＮＤゲ
ート３１５の出力はインバータ３１６の入力に接続され
ている。インバータ３１６は分周クロックＰＨＩ３を出
力する。
【００１３】基本クロックＸＣＫおよび信号ＱＤはＮＡ
ＮＤゲート３１７の入力に接続されている。ＮＡＮＤゲ
ート３１７の出力はインバータ３１８の入力に接続され
ている。インバータ３１８は分周クロックＰＨＩ４を出
力する。
ＮＤゲート３１７の入力に接続されている。ＮＡＮＤゲ
ート３１７の出力はインバータ３１８の入力に接続され
ている。インバータ３１８は分周クロックＰＨＩ４を出
力する。
【００１４】セット信号ＮＳＥＴおよびシフト方向切り
換え信号ＳＨＬはＮＡＮＤゲート３２０の入力に接続さ
れている。ＮＡＮＤゲート３２０は信号ＮＳＡを出力す
る。信号ＮＳＥＴおよびシフト方向切り換え信号の反転
信号ＮＳＨＬはＮＡＮＤゲート３２１の入力に接続され
ている。ＮＡＮＤゲート３２１は信号ＮＳＤを出力す
る。
換え信号ＳＨＬはＮＡＮＤゲート３２０の入力に接続さ
れている。ＮＡＮＤゲート３２０は信号ＮＳＡを出力す
る。信号ＮＳＥＴおよびシフト方向切り換え信号の反転
信号ＮＳＨＬはＮＡＮＤゲート３２１の入力に接続され
ている。ＮＡＮＤゲート３２１は信号ＮＳＤを出力す
る。
【００１５】リセット信号ＲＥＳＥＴおよびシフト方向
切り換え信号ＳＨＬはＮＡＮＤゲート３２３の入力に接
続されている。ＮＡＮＤゲート３２３は信号ＲＡを出力
する。信号ＲＥＳＥＴおよびシフト方向切り換え信号の
反転信号ＮＳＨＬはＮＡＮＤゲート３２４の入力に接続
されている。ＮＡＮＤゲート３２４は信号ＲＤを出力す
る。
切り換え信号ＳＨＬはＮＡＮＤゲート３２３の入力に接
続されている。ＮＡＮＤゲート３２３は信号ＲＡを出力
する。信号ＲＥＳＥＴおよびシフト方向切り換え信号の
反転信号ＮＳＨＬはＮＡＮＤゲート３２４の入力に接続
されている。ＮＡＮＤゲート３２４は信号ＲＤを出力す
る。
【００１６】シフト方向切り換え信号ＳＨＬ＝“Ｈ”の
場合、セット信号ＮＳＥＴは、信号ＮＳＡとなり、リセ
ット信号ＲＥＳＥＴは信号ＲＤとなるため、Ｄフリップ
・フロップＡ３０２のみセットされ、それ以外はリセッ
トされ、その後シフトレジスタの出力は、信号ＱＡ→信
号ＱＢ→信号ＱＣ→信号ＱＤの順に出力されるため、そ
の各出力と基本クロックＸＣＫのＮＡＮＤをとり、分周
クロックＰＨＩ１→分周クロックＰＨＩ２→分周クロッ
クＰＨＩ３→分周クロックＰＨＩ４の順で分周クロック
が発生される。またシフト方向切り換え信号ＳＨＬ＝
“Ｌ”の場合は、上記セット信号ＮＳＥＴ，リセット信
号ＲＥＳＥＴは、それぞれ信号ＮＳＤ，信号ＲＡとな
り、Ｄフリップ・フロップＤ３０８のみセットされ、シ
フトレジスタは、セレクタ回路により、信号ＱＤ→信号
ＱＣ→信号ＱＢ→信号ＱＡの順に出力されるため、分周
クロックＰＨＩ４→分周クロックＰＨＩ３→分周クロッ
クＰＨＩ２→分周クロックＰＨＩ１の順に分周クロック
が発生する。
場合、セット信号ＮＳＥＴは、信号ＮＳＡとなり、リセ
ット信号ＲＥＳＥＴは信号ＲＤとなるため、Ｄフリップ
・フロップＡ３０２のみセットされ、それ以外はリセッ
トされ、その後シフトレジスタの出力は、信号ＱＡ→信
号ＱＢ→信号ＱＣ→信号ＱＤの順に出力されるため、そ
の各出力と基本クロックＸＣＫのＮＡＮＤをとり、分周
クロックＰＨＩ１→分周クロックＰＨＩ２→分周クロッ
クＰＨＩ３→分周クロックＰＨＩ４の順で分周クロック
が発生される。またシフト方向切り換え信号ＳＨＬ＝
“Ｌ”の場合は、上記セット信号ＮＳＥＴ，リセット信
号ＲＥＳＥＴは、それぞれ信号ＮＳＤ，信号ＲＡとな
り、Ｄフリップ・フロップＤ３０８のみセットされ、シ
フトレジスタは、セレクタ回路により、信号ＱＤ→信号
ＱＣ→信号ＱＢ→信号ＱＡの順に出力されるため、分周
クロックＰＨＩ４→分周クロックＰＨＩ３→分周クロッ
クＰＨＩ２→分周クロックＰＨＩ１の順に分周クロック
が発生する。
【００１７】図４ａ、４ｂ、および４ｃは、図３ａおよ
び３ｂの回路動作を示すフローチャートであり、基本ク
ロックＸＣＫ、セット信号ＮＳＥＴ、リセット信号ＲＥ
ＳＥＴ、信号ＱＡ、ＱＢ、ＱＣ、ＱＤ、分周クロックＰ
ＨＩ１、ＰＨＩ２、ＰＨＩ３、およびＰＨＩ４のタイミ
ングが示されている。
び３ｂの回路動作を示すフローチャートであり、基本ク
ロックＸＣＫ、セット信号ＮＳＥＴ、リセット信号ＲＥ
ＳＥＴ、信号ＱＡ、ＱＢ、ＱＣ、ＱＤ、分周クロックＰ
ＨＩ１、ＰＨＩ２、ＰＨＩ３、およびＰＨＩ４のタイミ
ングが示されている。
【００１８】
【発明が解決しようとする課題】従来の技術では、シフ
トレジスタを双方向で動作させる場合、Ｄフリップ・フ
ロップ間にセレクタ回路を持ち、そのセレクタをシフト
方向切り換え信号により、シフト方向を切り換えている
ため、シフトレジスタのＤフリップ・フロップには、前
段の出力のセレクタ回路を通った後の信号が入力信号と
なるため、遅延時間が長く、特に高速動作や低電圧動作
をさせる場合、入力信号が基本クロックに対し、遅れ、
データを正常なタイミングでシフトしなくなる場合があ
った。
トレジスタを双方向で動作させる場合、Ｄフリップ・フ
ロップ間にセレクタ回路を持ち、そのセレクタをシフト
方向切り換え信号により、シフト方向を切り換えている
ため、シフトレジスタのＤフリップ・フロップには、前
段の出力のセレクタ回路を通った後の信号が入力信号と
なるため、遅延時間が長く、特に高速動作や低電圧動作
をさせる場合、入力信号が基本クロックに対し、遅れ、
データを正常なタイミングでシフトしなくなる場合があ
った。
【００１９】本発明は、高速動作や低電圧動作を可能と
するクロック発生回路を提供することを目的とする。
するクロック発生回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明のクロック発生回
路は、縦接続された複数のフリップ・フロップよりなる
シフトレジスタと、複数の出力端子を備え前記シフトレ
ジスタからのパラレル出力に基づき複数の位相の異なる
分周クロックを前記複数の出力端子より出力するクロッ
ク分周手段とを備え、前記クロック分周手段が、前記複
数の出力端子に関し分周クロックのシフト方向を外部か
らの選択信号に基づき双方向に選択可能なように構成さ
れていることを特徴とする。
路は、縦接続された複数のフリップ・フロップよりなる
シフトレジスタと、複数の出力端子を備え前記シフトレ
ジスタからのパラレル出力に基づき複数の位相の異なる
分周クロックを前記複数の出力端子より出力するクロッ
ク分周手段とを備え、前記クロック分周手段が、前記複
数の出力端子に関し分周クロックのシフト方向を外部か
らの選択信号に基づき双方向に選択可能なように構成さ
れていることを特徴とする。
【００２１】前記クロック分周手段は、複数のクロック
ド・ゲートを備え、出力端子の夫々には、異なるフリッ
プ・フロップからの出力が夫々入力される１対のクロッ
クド・ゲートが接続され、前記選択信号に従い、いずれ
か一方のクロックド・ゲートが選択されてもよい。
ド・ゲートを備え、出力端子の夫々には、異なるフリッ
プ・フロップからの出力が夫々入力される１対のクロッ
クド・ゲートが接続され、前記選択信号に従い、いずれ
か一方のクロックド・ゲートが選択されてもよい。
【００２２】
【作用】フリップ・フロップの出力が、直接次段のフリ
ップ・フロップの入力となる構成のため、遅延時間が少
なく、高速動作や低電圧動作時でも動作可能となる。シ
フトレジスタは、パラレルに信号を出力する。クロック
分周手段は、シフトレジスタからのパラレル出力に基づ
き、複数の位相の異なる分周クロックを複数の出力端子
より出力する。また、分周クロック手段は外部からの選
択信号に基づき複数の出力端子に関し分周クロックのシ
フト方向を双方向に選択可能とする。
ップ・フロップの入力となる構成のため、遅延時間が少
なく、高速動作や低電圧動作時でも動作可能となる。シ
フトレジスタは、パラレルに信号を出力する。クロック
分周手段は、シフトレジスタからのパラレル出力に基づ
き、複数の位相の異なる分周クロックを複数の出力端子
より出力する。また、分周クロック手段は外部からの選
択信号に基づき複数の出力端子に関し分周クロックのシ
フト方向を双方向に選択可能とする。
【００２３】
【実施例】図１は、本発明の１実施例であり、クロック
ドゲートとしてクロックドＮＡＮＤを用いた回路であ
る。
ドゲートとしてクロックドＮＡＮＤを用いた回路であ
る。
【００２４】Ｄフリップ・フロップ１０１は信号ＱＡを
出力する。信号ＱＡはＤフリップ・フロップ１０２のＤ
入力に接続されている。Ｄフリップ・フロップ１０２は
信号ＱＢを出力する。信号ＱＢはＤフリップ・フロップ
１０３のＤ入力に接続されている。Ｄフリップ・フロッ
プ１０３は信号ＱＣを出力する。信号ＱＣはＤフリップ
・フロップ１０４のＤ入力に接続されている。Ｄフリッ
プ・フロップ１０４は信号ＱＤを出力する。信号ＱＤは
Ｄフリップ・フロップ１０１のＤ入力に接続されてい
る。
出力する。信号ＱＡはＤフリップ・フロップ１０２のＤ
入力に接続されている。Ｄフリップ・フロップ１０２は
信号ＱＢを出力する。信号ＱＢはＤフリップ・フロップ
１０３のＤ入力に接続されている。Ｄフリップ・フロッ
プ１０３は信号ＱＣを出力する。信号ＱＣはＤフリップ
・フロップ１０４のＤ入力に接続されている。Ｄフリッ
プ・フロップ１０４は信号ＱＤを出力する。信号ＱＤは
Ｄフリップ・フロップ１０１のＤ入力に接続されてい
る。
【００２５】基本クロックＸＣＫはインバータ１０５に
接続されている。インバータ１０５の出力はインバータ
１０６の入力に接続されている。インバータ１０５の出
力は全Ｄフリップ・フロップのＣＫ入力に接続されてい
る。インバータ１０６の出力は全Ｄフリップ・フロップ
のＣＫの反転入力に接続されている。
接続されている。インバータ１０５の出力はインバータ
１０６の入力に接続されている。インバータ１０５の出
力は全Ｄフリップ・フロップのＣＫ入力に接続されてい
る。インバータ１０６の出力は全Ｄフリップ・フロップ
のＣＫの反転入力に接続されている。
【００２６】基本クロックＸＣＫおよび信号ＱＡはクロ
ックドＮＡＮＤ１０７の入力に接続されている。クロッ
クドＮＡＮＤ１０７のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＤはクロックドＮ
ＡＮＤ１０８の入力に接続されている。クロックドＮＡ
ＮＤ１０８のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０７および１０８の出力はインバータ
１１５の入力に接続されている。インバータ１１５は分
周クロックＰＨＩ１を出力する。
ックドＮＡＮＤ１０７の入力に接続されている。クロッ
クドＮＡＮＤ１０７のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＤはクロックドＮ
ＡＮＤ１０８の入力に接続されている。クロックドＮＡ
ＮＤ１０８のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０７および１０８の出力はインバータ
１１５の入力に接続されている。インバータ１１５は分
周クロックＰＨＩ１を出力する。
【００２７】基本クロックＸＣＫおよび信号ＱＢはクロ
ックドＮＡＮＤ１０９の入力に接続されている。クロッ
クドＮＡＮＤ１０９のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＣはクロックドＮ
ＡＮＤ１１０の入力に接続されている。クロックドＮＡ
ＮＤ１１０のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０９および１１０の出力はインバータ
１１６の入力に接続されている。インバータ１１６は分
周クロックＰＨＩ２を出力する。
ックドＮＡＮＤ１０９の入力に接続されている。クロッ
クドＮＡＮＤ１０９のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＣはクロックドＮ
ＡＮＤ１１０の入力に接続されている。クロックドＮＡ
ＮＤ１１０のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０９および１１０の出力はインバータ
１１６の入力に接続されている。インバータ１１６は分
周クロックＰＨＩ２を出力する。
【００２８】基本クロックＸＣＫおよび信号ＱＣはクロ
ックドＮＡＮＤ１１１の入力に接続されている。クロッ
クドＮＡＮＤ１１１のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＢはクロックドＮ
ＡＮＤ１１２の入力に接続されている。クロックドＮＡ
ＮＤ１１２のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０１および１１２の出力はインバータ
１１７の入力に接続されている。インバータ１１７は分
周クロックＰＨＩ３を出力する。
ックドＮＡＮＤ１１１の入力に接続されている。クロッ
クドＮＡＮＤ１１１のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＢはクロックドＮ
ＡＮＤ１１２の入力に接続されている。クロックドＮＡ
ＮＤ１１２のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０１および１１２の出力はインバータ
１１７の入力に接続されている。インバータ１１７は分
周クロックＰＨＩ３を出力する。
【００２９】基本クロックＸＣＫおよび信号ＱＤはクロ
ックドＮＡＮＤ１１３の入力に接続されている。クロッ
クドＮＡＮＤ１１３のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＡはクロックドＮ
ＡＮＤ１１４の入力に接続されている。クロックドＮＡ
ＮＤ１１４のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０３および１１４の出力はインバータ
１１８の入力に接続されている。インバータ１１８は分
周クロックＰＨＩ４を出力する。
ックドＮＡＮＤ１１３の入力に接続されている。クロッ
クドＮＡＮＤ１１３のＰｃｈ側入力およびＮｃｈ側入力
にはそれぞれシフト方向切り換え信号の反転信号ＮＳＨ
Ｌおよびシフト方向切り換え信号ＳＨＬが接続されてい
る。基本クロックＸＣＫおよび信号ＱＡはクロックドＮ
ＡＮＤ１１４の入力に接続されている。クロックドＮＡ
ＮＤ１１４のＰｃｈ側入力およびＮｃｈ側入力にはそれ
ぞれシフト方向切り換え信号ＳＨＬおよびシフト方向切
り換え信号の反転信号ＮＳＨＬが接続されている。クロ
ックドＮＡＮＤ１０３および１１４の出力はインバータ
１１８の入力に接続されている。インバータ１１８は分
周クロックＰＨＩ４を出力する。
【００３０】図中のシフトレジスタは、Ｄフリップ・フ
ロップを４個用いた４ビット単方向シフトレジスタであ
り、セット信号ＮＳＥＴ、リセット信号ＲＥＳＥＴが入
力された後、基本クロックＸＣＫの立ち下がりに同期し
て、基本クロックＸＣＫの１周期の幅をもつデータを信
号ＱＡ→信号ＱＢ→信号ＱＣ→信号ＱＤ→信号ＱＡ…の
順に出力する。ここで、信号ＱＡ，ＱＢ，ＱＣ，ＱＤ
は、それぞれクロックドＮＡＮＤの入力に入り、基本ク
ロックＸＣＫとＡＮＤ論理をとり、分周クロックＰＨＩ
１，ＰＨＩ２，ＰＨＩ３，ＰＨＩ４が発生される。ここ
で、シフト方向切り換え信号ＳＨＬが“Ｈ”の場合、ク
ロックドＮＡＮＤは、上段が選択され分周クロックＰＨ
Ｉ１，ＰＨＩ２，ＰＨＩ３，ＰＨＩ４に対して信号Ｑ
Ａ，ＱＢ，ＱＣ，ＱＤが選択されるため、分周クロック
ＰＨＩ１→分周クロックＰＨＩ２→分周クロックＰＨＩ
３→分周クロックＰＨＩ４の順に出力される。又、シフ
ト方向切り換え信号ＳＨＬが“Ｌ”の場合には、下段の
クロックドＮＡＮＤが選択されるため、分周クロックＰ
ＨＩ１，ＰＨＩ２，ＰＨＩ３，ＰＨＩ４に対し、信号Ｑ
Ｄ，ＱＣ，ＱＢ，ＱＡが選択されるため、分周クロック
ＰＨＩ４→分周クロックＰＨＩ３→分周クロックＰＨＩ
２→分周クロックＰＨＩ１の順に出力される。以上の様
にシフトレジスタ自身は、単方向であるが、クロックド
ＮＡＮＤを用いることにより、ＳＨＬの切り換えで、双
方向シフトレジスタと同様の動作を実現できる。
ロップを４個用いた４ビット単方向シフトレジスタであ
り、セット信号ＮＳＥＴ、リセット信号ＲＥＳＥＴが入
力された後、基本クロックＸＣＫの立ち下がりに同期し
て、基本クロックＸＣＫの１周期の幅をもつデータを信
号ＱＡ→信号ＱＢ→信号ＱＣ→信号ＱＤ→信号ＱＡ…の
順に出力する。ここで、信号ＱＡ，ＱＢ，ＱＣ，ＱＤ
は、それぞれクロックドＮＡＮＤの入力に入り、基本ク
ロックＸＣＫとＡＮＤ論理をとり、分周クロックＰＨＩ
１，ＰＨＩ２，ＰＨＩ３，ＰＨＩ４が発生される。ここ
で、シフト方向切り換え信号ＳＨＬが“Ｈ”の場合、ク
ロックドＮＡＮＤは、上段が選択され分周クロックＰＨ
Ｉ１，ＰＨＩ２，ＰＨＩ３，ＰＨＩ４に対して信号Ｑ
Ａ，ＱＢ，ＱＣ，ＱＤが選択されるため、分周クロック
ＰＨＩ１→分周クロックＰＨＩ２→分周クロックＰＨＩ
３→分周クロックＰＨＩ４の順に出力される。又、シフ
ト方向切り換え信号ＳＨＬが“Ｌ”の場合には、下段の
クロックドＮＡＮＤが選択されるため、分周クロックＰ
ＨＩ１，ＰＨＩ２，ＰＨＩ３，ＰＨＩ４に対し、信号Ｑ
Ｄ，ＱＣ，ＱＢ，ＱＡが選択されるため、分周クロック
ＰＨＩ４→分周クロックＰＨＩ３→分周クロックＰＨＩ
２→分周クロックＰＨＩ１の順に出力される。以上の様
にシフトレジスタ自身は、単方向であるが、クロックド
ＮＡＮＤを用いることにより、ＳＨＬの切り換えで、双
方向シフトレジスタと同様の動作を実現できる。
【００３１】図２ａ、２ｂおよび２ｃは図１の回路動作
を示すタイムチャートである。セット信号ＮＳＥＴおよ
びリセット信号ＲＥＳＥＴが同時に入力された時、信号
ＱＡがセットされ、その後、基本クロックＸＣＫの立ち
下がりに同期して、信号ＱＢ→信号ＱＣ→信号ＱＤの順
にデータがシフトし、それぞれの信号をクロックドＮＡ
ＮＤで選択し、シフト方向切り換え信号ＳＨＬ＝“Ｈ”
の場合、分周クロックＰＨＩ１→分周クロックＰＨＩ２
→分周クロックＰＨＩ３→分周クロックＰＨＩ４の順
に、シフト方向切り換え信号ＳＨＬ＝“Ｌ”の場合、分
周クロックＰＨＩ４→分周クロックＰＨＩ３→分周クロ
ックＰＨＩ２→分周クロックＰＨＩ１の順に分周クロッ
クが発生する。
を示すタイムチャートである。セット信号ＮＳＥＴおよ
びリセット信号ＲＥＳＥＴが同時に入力された時、信号
ＱＡがセットされ、その後、基本クロックＸＣＫの立ち
下がりに同期して、信号ＱＢ→信号ＱＣ→信号ＱＤの順
にデータがシフトし、それぞれの信号をクロックドＮＡ
ＮＤで選択し、シフト方向切り換え信号ＳＨＬ＝“Ｈ”
の場合、分周クロックＰＨＩ１→分周クロックＰＨＩ２
→分周クロックＰＨＩ３→分周クロックＰＨＩ４の順
に、シフト方向切り換え信号ＳＨＬ＝“Ｌ”の場合、分
周クロックＰＨＩ４→分周クロックＰＨＩ３→分周クロ
ックＰＨＩ２→分周クロックＰＨＩ１の順に分周クロッ
クが発生する。
【００３２】
【発明の効果】以上説明したように本発明のクロック発
生回路は、縦接続された複数のフリップ・フロップより
なるシフトレジスタと、複数の出力端子を備え前記シフ
トレジスタからのパラレル出力に基づき複数の位相の異
なる分周クロックを前記複数の出力端子より出力するク
ロック分周手段とを備え、前記クロック分周手段が、前
記複数の出力端子に関し分周クロックのシフト方向を外
部からの選択信号に基づき双方向に選択可能なように構
成されているので、高速動作や低電圧動作が可能とな
る。
生回路は、縦接続された複数のフリップ・フロップより
なるシフトレジスタと、複数の出力端子を備え前記シフ
トレジスタからのパラレル出力に基づき複数の位相の異
なる分周クロックを前記複数の出力端子より出力するク
ロック分周手段とを備え、前記クロック分周手段が、前
記複数の出力端子に関し分周クロックのシフト方向を外
部からの選択信号に基づき双方向に選択可能なように構
成されているので、高速動作や低電圧動作が可能とな
る。
【図１】本発明の一実施例によるクロック発生回路の回
路図である。
路図である。
【図２ａ】図１の回路動作を示すタイムチャートであ
る。
る。
【図２ｂ】図１の回路動作を示すタイムチャートであ
る。
る。
【図２ｃ】図１の回路動作を示すタイムチャートであ
る。
る。
【図３ａ】従来技術によるクロック発生回路の回路図で
ある。
ある。
【図３ｂ】従来技術によるクロック発生回路の回路図で
ある。
ある。
【図３ｃ】従来技術によるクロック発生回路の回路図で
ある。
ある。
【図４ａ】図３ａおよび３ｂの回路動作を示すタイムチ
ャートである。
ャートである。
【図４ｂ】図３ａおよび３ｂの回路動作を示すタイムチ
ャートである。
ャートである。
【図４ｃ】図３ａおよび３ｂの回路動作を示すタイムチ
ャートである。
ャートである。
１０１〜１０４ Ｄフリップ・フロップ １０５、１０６、１１５〜１１８ インバータ １０７〜１１４ クロックドＮＡＮＤ
Claims (2)
- 【請求項１】 縦接続された複数のフリップ・フロップ
よりなるシフトレジスタと、複数の出力端子を備え前記
シフトレジスタからのパラレル出力に基づき複数の位相
の異なる分周クロックを前記複数の出力端子より出力す
るクロック分周手段とを備え、前記クロック分周手段
が、前記複数の出力端子に関し分周クロックのシフト方
向を外部からの選択信号に基づき双方向に選択可能なよ
うに構成されていることを特徴とするクロック発生回
路。 - 【請求項２】 前記クロック分周手段は、複数のクロッ
クド・ゲートを備え、出力端子の夫々には、異なるフリ
ップ・フロップからの出力が夫々入力される１対のクロ
ックド・ゲートが接続され、前記選択信号に従い、いず
れか一方のクロックド・ゲートが選択されることを特徴
とする請求項１に記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5205021A JP2923175B2 (ja) | 1993-08-19 | 1993-08-19 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5205021A JP2923175B2 (ja) | 1993-08-19 | 1993-08-19 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756651A true JPH0756651A (ja) | 1995-03-03 |
| JP2923175B2 JP2923175B2 (ja) | 1999-07-26 |
Family
ID=16500135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5205021A Expired - Fee Related JP2923175B2 (ja) | 1993-08-19 | 1993-08-19 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923175B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759886B2 (en) | 2001-07-24 | 2004-07-06 | Renesas Technology Corp. | Clock generating circuit generating a plurality of clock signals |
| US8012055B2 (en) | 2004-02-03 | 2011-09-06 | Tamfelt Pmc Oy | Press belt |
-
1993
- 1993-08-19 JP JP5205021A patent/JP2923175B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759886B2 (en) | 2001-07-24 | 2004-07-06 | Renesas Technology Corp. | Clock generating circuit generating a plurality of clock signals |
| US8012055B2 (en) | 2004-02-03 | 2011-09-06 | Tamfelt Pmc Oy | Press belt |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2923175B2 (ja) | 1999-07-26 |
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