JPH06188695A - 情報保持回路 - Google Patents
情報保持回路Info
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- JPH06188695A JPH06188695A JP4342306A JP34230692A JPH06188695A JP H06188695 A JPH06188695 A JP H06188695A JP 4342306 A JP4342306 A JP 4342306A JP 34230692 A JP34230692 A JP 34230692A JP H06188695 A JPH06188695 A JP H06188695A
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Abstract
(57)【要約】
【目的】 汎用性のある情報保持回路を提供する。
【構成】 クロックドインバータ３１はＤ端子からデー
タを取り込み、ＮＯＴ回路３２，３３およびトランスフ
ァゲート３４は入力データを保持する。トランスファゲ
ート３５はこの保持データの出力をスイッチングする。
ＮＯＴ回路３６，３７およびトランスファゲート３８は
イネーブル信号Ｅによって順序回路を構成し、入力され
ていたデータを保持する。また、順序回路の接続を解
き、現在入力するデータに応じたデータを出力する。Ｎ
ＯＲ回路２１、ＥＸＯＲ回路２２およびＮＯＴ回路２
３，２４は第１モードの時にゲート３５およびゲート３
８を相互に反対のスイッチング状態に時分割に制御す
る。また、第２モードの時にゲート３５をオン状態にし
ゲート３８をオフ状態に制御する。
タを取り込み、ＮＯＴ回路３２，３３およびトランスフ
ァゲート３４は入力データを保持する。トランスファゲ
ート３５はこの保持データの出力をスイッチングする。
ＮＯＴ回路３６，３７およびトランスファゲート３８は
イネーブル信号Ｅによって順序回路を構成し、入力され
ていたデータを保持する。また、順序回路の接続を解
き、現在入力するデータに応じたデータを出力する。Ｎ
ＯＲ回路２１、ＥＸＯＲ回路２２およびＮＯＴ回路２
３，２４は第１モードの時にゲート３５およびゲート３
８を相互に反対のスイッチング状態に時分割に制御す
る。また、第２モードの時にゲート３５をオン状態にし
ゲート３８をオフ状態に制御する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は入力情報を一定時間保持
する情報保持回路に関するものである。
する情報保持回路に関するものである。
【０００２】
【従来の技術】従来、この種の情報保持回路として、ク
ロック信号の立上がりまたは立ち下がり時に入力される
データを一定時間保持するフリップフロップ（ＦＦ）が
ある。
ロック信号の立上がりまたは立ち下がり時に入力される
データを一定時間保持するフリップフロップ（ＦＦ）が
ある。
【０００３】図３はこのＦＦの一種であるＤＦＦを示す
回路図である。同図（ａ）はＤＦＦの論理を示す回路で
ある。クロックドインバータ１は同相信号Ｐが０の時に
Ｄ端子からデータを入力し、同相信号Ｐが１の時には高
インピーダンス状態になってデータを取り込まない。Ｎ
ＯＴ回路２，３およびトランスファゲート４は、同相信
号Ｐが１の時に順序回路を構成して入力データを保持す
る。同相信号Ｐが０の時にはトランスファゲート４がオ
フ状態になるため、入力データを反転して出力する。ト
ランスファゲート５は同相信号Ｐが１の時にＮＯＴ回路
２からデータを取り込み、ＮＯＴ回路６へ出力する。Ｎ
ＯＴ回路６，７およびトランスファゲート８は、同相信
号Ｐが０の時に順序回路を構成して入力データを保持す
る。また、同相信号Ｐが１の時にはＮＯＴ回路６からの
データをＮＯＴ回路９を介してＱ端子に出力し、また、
ＮＯＴ回路７からのデータをＮＯＴ回路１０を介してＱ
Ｎ端子に出力する。
回路図である。同図（ａ）はＤＦＦの論理を示す回路で
ある。クロックドインバータ１は同相信号Ｐが０の時に
Ｄ端子からデータを入力し、同相信号Ｐが１の時には高
インピーダンス状態になってデータを取り込まない。Ｎ
ＯＴ回路２，３およびトランスファゲート４は、同相信
号Ｐが１の時に順序回路を構成して入力データを保持す
る。同相信号Ｐが０の時にはトランスファゲート４がオ
フ状態になるため、入力データを反転して出力する。ト
ランスファゲート５は同相信号Ｐが１の時にＮＯＴ回路
２からデータを取り込み、ＮＯＴ回路６へ出力する。Ｎ
ＯＴ回路６，７およびトランスファゲート８は、同相信
号Ｐが０の時に順序回路を構成して入力データを保持す
る。また、同相信号Ｐが１の時にはＮＯＴ回路６からの
データをＮＯＴ回路９を介してＱ端子に出力し、また、
ＮＯＴ回路７からのデータをＮＯＴ回路１０を介してＱ
Ｎ端子に出力する。
【０００４】同図（ｂ）は上記回路に与えられる同期信
号の生成回路を示している。同期信号には、クロック信
号と同じ状態変化をする同相信号Ｐ、クロック信号と逆
の状態変化をする逆相信号バーＰがある。つまり、クロ
ック信号ＣＫがＮＯＴ回路１１で反転された信号が逆相
信号バーＰとして出力され、さらにＮＯＴ回路１２で反
転された信号が同相信号Ｐとして出力される。
号の生成回路を示している。同期信号には、クロック信
号と同じ状態変化をする同相信号Ｐ、クロック信号と逆
の状態変化をする逆相信号バーＰがある。つまり、クロ
ック信号ＣＫがＮＯＴ回路１１で反転された信号が逆相
信号バーＰとして出力され、さらにＮＯＴ回路１２で反
転された信号が同相信号Ｐとして出力される。
【０００５】このようなＤＦＦにおいては、クロック信
号ＣＫが０から１に立ち上がるタイミングに、Ｄ端子に
入力されるデータがＱ端子に出力され、その反転したデ
ータがＱＮ端子に出力される。
号ＣＫが０から１に立ち上がるタイミングに、Ｄ端子に
入力されるデータがＱ端子に出力され、その反転したデ
ータがＱＮ端子に出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の情報保持回路においては、クロック信号が変化する
時点でしか入力データが取り込まれない。このため、回
路に汎用性が無く、いろいろな不都合を生じることがあ
った。
来の情報保持回路においては、クロック信号が変化する
時点でしか入力データが取り込まれない。このため、回
路に汎用性が無く、いろいろな不都合を生じることがあ
った。
【０００７】例えば、ＤＦＦがアレイ状に配列されたゲ
ートアレイにおいて、各ＤＦＦをスキャンパス法におい
てテストする場合に、テストに時間がかかった。つま
り、スキャンパス法においては各ＤＦＦはシフトレジス
タ態様に接続され、最初のシフトレジスタに与えられる
スキャン入力データは、クロック信号が変化するタイミ
ングごとに隣接する各ＤＦＦに次々と伝えられる。従っ
て、シフトレジスタを構成する最後のＤＦＦにデータが
伝えられ、シフトレジスタからスキャン出力としてデー
タが得られるまでには相当のクロック数を要し、時間が
かかった。このため、スキャンパス法を用いてゲートア
レイを簡易にテストできなかった。
ートアレイにおいて、各ＤＦＦをスキャンパス法におい
てテストする場合に、テストに時間がかかった。つま
り、スキャンパス法においては各ＤＦＦはシフトレジス
タ態様に接続され、最初のシフトレジスタに与えられる
スキャン入力データは、クロック信号が変化するタイミ
ングごとに隣接する各ＤＦＦに次々と伝えられる。従っ
て、シフトレジスタを構成する最後のＤＦＦにデータが
伝えられ、シフトレジスタからスキャン出力としてデー
タが得られるまでには相当のクロック数を要し、時間が
かかった。このため、スキャンパス法を用いてゲートア
レイを簡易にテストできなかった。
【０００８】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、入力データを保持す
る入力データ保持回路と、この入力データ保持回路の出
力をスイッチングする第１の切換回路と、この第１の切
換回路の出力に接続され第２の切換回路がオン状態の時
に順序回路が形成されて入力されていたデータを保持し
第２の切換回路がオフ状態の時に順序回路の接続状態が
解かれて入力データに応じたデータを出力するデータ出
力回路と、第１モードの時に第１の切換回路および第２
の切換回路を相互に反対のスイッチング状態に時分割に
制御し第２モードの時に第１の切換回路をオン状態にし
第２の切換回路をオフ状態に制御するモード制御回路と
を備えたものである。
を解消するためになされたもので、入力データを保持す
る入力データ保持回路と、この入力データ保持回路の出
力をスイッチングする第１の切換回路と、この第１の切
換回路の出力に接続され第２の切換回路がオン状態の時
に順序回路が形成されて入力されていたデータを保持し
第２の切換回路がオフ状態の時に順序回路の接続状態が
解かれて入力データに応じたデータを出力するデータ出
力回路と、第１モードの時に第１の切換回路および第２
の切換回路を相互に反対のスイッチング状態に時分割に
制御し第２モードの時に第１の切換回路をオン状態にし
第２の切換回路をオフ状態に制御するモード制御回路と
を備えたものである。
【０００９】
【作用】モード制御回路によって第１モードに設定され
ると、第１の切換回路がオフ状態からオン状態へスイッ
チングするたびに入力データ保持回路に保持されたデー
タはデータ出力回路に与えられる。また、第１の切換回
路がオフ状態からオン状態へスイッチングする時には第
２の切換回路はオン状態からオフ状態にスイッチングす
るため、データ出力回路内で構成されていた順序回路の
接続状態は解かれ、データ出力回路は第１の切換回路を
介して入力される入力データ保持回路からの入力データ
に応じたデータを出力する。また、第１の切換回路がオ
フ状態の時には第２の切換回路はオン状態にあり、デー
タ出力回路内では順序回路が構成され、この順序回路に
保持されている既に入力されたデータがデータ出力回路
から出力される。すなわち、回路はフリップフロップの
動作を行う。
ると、第１の切換回路がオフ状態からオン状態へスイッ
チングするたびに入力データ保持回路に保持されたデー
タはデータ出力回路に与えられる。また、第１の切換回
路がオフ状態からオン状態へスイッチングする時には第
２の切換回路はオン状態からオフ状態にスイッチングす
るため、データ出力回路内で構成されていた順序回路の
接続状態は解かれ、データ出力回路は第１の切換回路を
介して入力される入力データ保持回路からの入力データ
に応じたデータを出力する。また、第１の切換回路がオ
フ状態の時には第２の切換回路はオン状態にあり、デー
タ出力回路内では順序回路が構成され、この順序回路に
保持されている既に入力されたデータがデータ出力回路
から出力される。すなわち、回路はフリップフロップの
動作を行う。
【００１０】また、モード制御回路によって第２モード
に設定されると、第１の切換回路はオン状態のままに保
たれるため、入力データ保持回路からの入力データは第
１の切換回路を介してデータ出力回路に与えられ続け
る。第２の切換回路はオフ状態のままに保たれるため、
データ出力回路内で構成された順序回路の接続状態は解
かれ、データ出力回路は第１の切換回路を介して入力さ
れる入力データ保持回路からの入力データを出力し続け
る。すなわち、回路はラッチ動作を行う。
に設定されると、第１の切換回路はオン状態のままに保
たれるため、入力データ保持回路からの入力データは第
１の切換回路を介してデータ出力回路に与えられ続け
る。第２の切換回路はオフ状態のままに保たれるため、
データ出力回路内で構成された順序回路の接続状態は解
かれ、データ出力回路は第１の切換回路を介して入力さ
れる入力データ保持回路からの入力データを出力し続け
る。すなわち、回路はラッチ動作を行う。
【００１１】
【実施例】図１は本発明の一実施例による情報保持回路
を示す回路図である。
を示す回路図である。
【００１２】同図（ａ）は情報が保持される論理回路を
示しており、同図（ｂ）はこの論理回路に与えられる同
期信号の生成回路を示している。
示しており、同図（ｂ）はこの論理回路に与えられる同
期信号の生成回路を示している。
【００１３】この同期信号生成回路にはクロック信号Ｃ
Ｋおよびイネーブル信号Ｅが入力される。入力された各
信号はＮＯＲ回路２１並びにＥＸＯＲ回路２２に与えら
れる。ＮＯＲ回路２１においてはクロック信号ＣＫおよ
びイネーブル信号Ｅの論理和の反転がとられる。ＮＯＲ
回路２１から出力された信号はＮＯＴ回路２３に与えら
れ、ＮＯＴ回路２３からはＮＯＲ回路２１の出力信号の
反転信号が第１の同相信号Ｐ0 として出力される。ま
た、ＮＯＲ回路２１から出力される信号はそのまま第１
の逆相信号バーＰ0 として出力される。また、ＥＸＯＲ
回路２２においてはクロック信号ＣＫおよびイネーブル
信号Ｅの排他的論理和がとられる。ＥＸＯＲ回路２２か
ら出力される信号はそのまま第２の同相信号Ｐ1 として
出力される。また、ＥＸＯＲ回路２２から出力されてＮ
ＯＴ回路２４で反転された信号は、第２の逆相信号バー
Ｐ1 として出力される。
Ｋおよびイネーブル信号Ｅが入力される。入力された各
信号はＮＯＲ回路２１並びにＥＸＯＲ回路２２に与えら
れる。ＮＯＲ回路２１においてはクロック信号ＣＫおよ
びイネーブル信号Ｅの論理和の反転がとられる。ＮＯＲ
回路２１から出力された信号はＮＯＴ回路２３に与えら
れ、ＮＯＴ回路２３からはＮＯＲ回路２１の出力信号の
反転信号が第１の同相信号Ｐ0 として出力される。ま
た、ＮＯＲ回路２１から出力される信号はそのまま第１
の逆相信号バーＰ0 として出力される。また、ＥＸＯＲ
回路２２においてはクロック信号ＣＫおよびイネーブル
信号Ｅの排他的論理和がとられる。ＥＸＯＲ回路２２か
ら出力される信号はそのまま第２の同相信号Ｐ1 として
出力される。また、ＥＸＯＲ回路２２から出力されてＮ
ＯＴ回路２４で反転された信号は、第２の逆相信号バー
Ｐ1 として出力される。
【００１４】このため、上記のタイミング信号生成回路
からは、入力されるクロック信号ＣＫおよびイネーブル
信号Ｅに応じ、次の表１に示す同相信号Ｐ0 ，Ｐ1 が出
力される。
からは、入力されるクロック信号ＣＫおよびイネーブル
信号Ｅに応じ、次の表１に示す同相信号Ｐ0 ，Ｐ1 が出
力される。
【００１５】
【表１】
【００１６】これら同相および逆相信号Ｐ0 ，Ｐ1 ，バ
ーＰ0 ，バーＰ1 は、同図（ａ）に対応する記号Ｐ0 ，
Ｐ1 ，バーＰ0 ，バーＰ1 が付された各信号線に与えら
れる。
ーＰ0 ，バーＰ1 は、同図（ａ）に対応する記号Ｐ0 ，
Ｐ1 ，バーＰ0 ，バーＰ1 が付された各信号線に与えら
れる。
【００１７】同図（ａ）の論理回路は以下のように構成
されている。
されている。
【００１８】クロックドインバータ３１にはデータ入力
端子Ｄからの信号が与えられる。このクロックドインバ
ータ３１は、第２の同相信号Ｐ1 が０の時に入力信号を
反転して出力し、第２の同相信号Ｐ1 が１の時には高イ
ンピーダンス状態になって入力信号を受け付けないオフ
状態になる。このクロックドインバータ３１の出力はＮ
ＯＴ回路３２に与えられ、ＮＯＴ回路３２の出力はＮＯ
Ｔ回路３３に与えられる。さらにこのＮＯＴ回路３３の
出力はトランスファゲート３４に与えられ、このトラン
スファゲート３４の出力はＮＯＴ回路３２の入力に与え
られる。トランスファゲート３４は第２の逆相信号バー
Ｐ1 が０の時、つまり、第２の同相信号Ｐ1 が１の時に
オン状態になり、ＮＯＴ回路３３の出力はそのままＮＯ
Ｔ回路３２の入力に伝えられる。また、トランスファゲ
ート３４は第２の逆相信号バーＰ1 が１の時、つまり、
第２の同相信号Ｐ1 が０の時にオフ状態になり、ＮＯＴ
回路３３の出力は断たれる。すなわち、第２の同相信号
Ｐ1 が１の時にはＮＯＴ回路３２、３３およびトランス
ファゲート３４によって閉回路が成立して順序回路が構
成され、入力データが保持される。また、同相信号Ｐ1
が０の時にはこの閉回路がオープンになり、順序回路の
接続は解かれる。従って、クロックドインバータ３１か
らの出力は、ＮＯＴ回路３２を介してこの出力に入力が
接続されたトランスファゲート３５に伝えられる。
端子Ｄからの信号が与えられる。このクロックドインバ
ータ３１は、第２の同相信号Ｐ1 が０の時に入力信号を
反転して出力し、第２の同相信号Ｐ1 が１の時には高イ
ンピーダンス状態になって入力信号を受け付けないオフ
状態になる。このクロックドインバータ３１の出力はＮ
ＯＴ回路３２に与えられ、ＮＯＴ回路３２の出力はＮＯ
Ｔ回路３３に与えられる。さらにこのＮＯＴ回路３３の
出力はトランスファゲート３４に与えられ、このトラン
スファゲート３４の出力はＮＯＴ回路３２の入力に与え
られる。トランスファゲート３４は第２の逆相信号バー
Ｐ1 が０の時、つまり、第２の同相信号Ｐ1 が１の時に
オン状態になり、ＮＯＴ回路３３の出力はそのままＮＯ
Ｔ回路３２の入力に伝えられる。また、トランスファゲ
ート３４は第２の逆相信号バーＰ1 が１の時、つまり、
第２の同相信号Ｐ1 が０の時にオフ状態になり、ＮＯＴ
回路３３の出力は断たれる。すなわち、第２の同相信号
Ｐ1 が１の時にはＮＯＴ回路３２、３３およびトランス
ファゲート３４によって閉回路が成立して順序回路が構
成され、入力データが保持される。また、同相信号Ｐ1
が０の時にはこの閉回路がオープンになり、順序回路の
接続は解かれる。従って、クロックドインバータ３１か
らの出力は、ＮＯＴ回路３２を介してこの出力に入力が
接続されたトランスファゲート３５に伝えられる。
【００１９】トランスファゲート３５は第１の逆相信号
バーＰ0 が０の時、つまり、第１の同相信号Ｐ0 が１の
時にオン状態になり、また、第１の逆相信号バーＰ0 が
１の時、つまり、第１の同相信号Ｐ0 が０の時にオフ状
態になる。従って、トランスファゲート３５は第１の同
相信号Ｐ0 が１の時にＮＯＴ回路３２の出力をＮＯＴ回
路３６へ伝え、第１の同相信号Ｐ0 が０の時にＮＯＴ回
路３２の出力を断つ。
バーＰ0 が０の時、つまり、第１の同相信号Ｐ0 が１の
時にオン状態になり、また、第１の逆相信号バーＰ0 が
１の時、つまり、第１の同相信号Ｐ0 が０の時にオフ状
態になる。従って、トランスファゲート３５は第１の同
相信号Ｐ0 が１の時にＮＯＴ回路３２の出力をＮＯＴ回
路３６へ伝え、第１の同相信号Ｐ0 が０の時にＮＯＴ回
路３２の出力を断つ。
【００２０】ＮＯＴ回路３６は入力データを反転してＮ
ＯＴ回路３７へ出力し、ＮＯＴ回路３７は入力データを
反転してトランスファゲート３８へ出力する。このトラ
ンスファゲート３８の出力はＮＯＴ回路３６の入力に接
続されている。トランスファゲート３８は第１の同相信
号Ｐ0 が０の時にオン状態になり、ＮＯＴ回路３７の出
力をＮＯＴ回路３６へ伝える。また、トランスファゲー
ト３８は第１の同相信号Ｐ0 が１の時にオフ状態にな
り、ＮＯＴ回路３７からＮＯＴ回路３６への出力を断
つ。すなわち、ＮＯＴ回路３６，３７およびトランスフ
ァゲート３８は第１の同相信号Ｐ0 が０の時に閉回路を
形成して順序回路を構成し、第１の同相信号Ｐ0 が１の
時にその順序回路の接続を解く。
ＯＴ回路３７へ出力し、ＮＯＴ回路３７は入力データを
反転してトランスファゲート３８へ出力する。このトラ
ンスファゲート３８の出力はＮＯＴ回路３６の入力に接
続されている。トランスファゲート３８は第１の同相信
号Ｐ0 が０の時にオン状態になり、ＮＯＴ回路３７の出
力をＮＯＴ回路３６へ伝える。また、トランスファゲー
ト３８は第１の同相信号Ｐ0 が１の時にオフ状態にな
り、ＮＯＴ回路３７からＮＯＴ回路３６への出力を断
つ。すなわち、ＮＯＴ回路３６，３７およびトランスフ
ァゲート３８は第１の同相信号Ｐ0 が０の時に閉回路を
形成して順序回路を構成し、第１の同相信号Ｐ0 が１の
時にその順序回路の接続を解く。
【００２１】また、ＮＯＴ回路３６の出力はＮＯＴ回路
３９の入力に接続されており、ＮＯＴ回路３９の出力は
Ｑ端子に接続されている。また、ＮＯＴ回路３７の出力
はＮＯＴ回路４０の入力に接続されており、ＮＯＴ回路
４０の出力はＱＮ端子に接続されている。
３９の入力に接続されており、ＮＯＴ回路３９の出力は
Ｑ端子に接続されている。また、ＮＯＴ回路３７の出力
はＮＯＴ回路４０の入力に接続されており、ＮＯＴ回路
４０の出力はＱＮ端子に接続されている。
【００２２】このような構成において、同期信号生成回
路は、イネーブル信号Ｅが０の時には、第１の同相信号
Ｐ0 および第２の同相信号Ｐ1 を第１表に示すようにク
ロック信号ＣＫに従って生成する。このため、イネーブ
ル信号Ｅが０の時には第１の同相信号Ｐ0 および第２の
同相信号Ｐ1 は同じ信号となり、回路はＤフリップフロ
ップの動作をする。
路は、イネーブル信号Ｅが０の時には、第１の同相信号
Ｐ0 および第２の同相信号Ｐ1 を第１表に示すようにク
ロック信号ＣＫに従って生成する。このため、イネーブ
ル信号Ｅが０の時には第１の同相信号Ｐ0 および第２の
同相信号Ｐ1 は同じ信号となり、回路はＤフリップフロ
ップの動作をする。
【００２３】つまり、第１の同相信号Ｐ0 および第２の
同相信号Ｐ1 が０の時には、クロックドインバータ３１
はＤ端子に入力されるデータを取り込み、反転して出力
する。また、この時トランスファゲート３４はオフ状態
であり、順序回路の接続は解かれているため、ＮＯＴ回
路３２はクロックドインバータ３１の出力をトランスフ
ァゲート３５へ伝える。しかし、トランスファゲート３
５はこの時オフ状態であるため、ＮＯＴ回路３２からの
データは後段の回路には伝えられない。一方、トランス
ファゲート３８はオン状態であり、ＮＯＴ回路３６，３
７およびトランスファゲート３８は順序回路を構成して
おり、既に入力した過去のデータを保持している。従っ
て、この保持データがＮＯＴ回路３９，４０からＱ端
子，ＱＮ端子へ出力される。
同相信号Ｐ1 が０の時には、クロックドインバータ３１
はＤ端子に入力されるデータを取り込み、反転して出力
する。また、この時トランスファゲート３４はオフ状態
であり、順序回路の接続は解かれているため、ＮＯＴ回
路３２はクロックドインバータ３１の出力をトランスフ
ァゲート３５へ伝える。しかし、トランスファゲート３
５はこの時オフ状態であるため、ＮＯＴ回路３２からの
データは後段の回路には伝えられない。一方、トランス
ファゲート３８はオン状態であり、ＮＯＴ回路３６，３
７およびトランスファゲート３８は順序回路を構成して
おり、既に入力した過去のデータを保持している。従っ
て、この保持データがＮＯＴ回路３９，４０からＱ端
子，ＱＮ端子へ出力される。
【００２４】また、第１の同相信号Ｐ0 および第２の同
相信号Ｐ1 が０から１に変化すると、クロックドインバ
ータ３１はオフ状態になり、Ｄ端子からのデータ入力は
中止される。また、トランスファゲート３５はオフ状態
からオン状態になり、ＮＯＴ回路３２から入力されてい
るデータをＮＯＴ回路３６へ伝える。トランスファゲー
ト３８はこの時オフ状態になっているため、ＮＯＴ回路
３６は入力されたデータを反転してそのまま出力する。
ＮＯＴ回路３９はＮＯＴ回路３６から出力された入力デ
ータの反転データをさらに反転する。従って、Ｑ端子か
らはＤ端子に入力されたデータと同じ極性を持つデータ
が、第１の同相信号Ｐ0 および第２の同相信号Ｐ1 が０
から１に変化するタイミングに出力される。また、ＮＯ
Ｔ回路３７は、ＮＯＴ回路３６から出力された入力デー
タの反転データをさらに反転して入力データと同じ極性
の信号にする。ＮＯＴ回路４０はこのＮＯＴ回路３６の
出力信号をさらに反転する。従って、ＱＮ端子からはＤ
端子に入力されたデータと反対の極性を持つデータが、
第１の同相信号Ｐ0 および第２の同相信号Ｐ1 が０から
１に変化するタイミングに出力される。
相信号Ｐ1 が０から１に変化すると、クロックドインバ
ータ３１はオフ状態になり、Ｄ端子からのデータ入力は
中止される。また、トランスファゲート３５はオフ状態
からオン状態になり、ＮＯＴ回路３２から入力されてい
るデータをＮＯＴ回路３６へ伝える。トランスファゲー
ト３８はこの時オフ状態になっているため、ＮＯＴ回路
３６は入力されたデータを反転してそのまま出力する。
ＮＯＴ回路３９はＮＯＴ回路３６から出力された入力デ
ータの反転データをさらに反転する。従って、Ｑ端子か
らはＤ端子に入力されたデータと同じ極性を持つデータ
が、第１の同相信号Ｐ0 および第２の同相信号Ｐ1 が０
から１に変化するタイミングに出力される。また、ＮＯ
Ｔ回路３７は、ＮＯＴ回路３６から出力された入力デー
タの反転データをさらに反転して入力データと同じ極性
の信号にする。ＮＯＴ回路４０はこのＮＯＴ回路３６の
出力信号をさらに反転する。従って、ＱＮ端子からはＤ
端子に入力されたデータと反対の極性を持つデータが、
第１の同相信号Ｐ0 および第２の同相信号Ｐ1 が０から
１に変化するタイミングに出力される。
【００２５】一方、同期信号生成回路は、イネーブル信
号Ｅが１の時には、第１表に示すように、第１の同相信
号Ｐ0 を常に１に保ち、第２の同相信号Ｐ1 をクロック
信号ＣＫの反転状態にする。このため、イネーブル信号
Ｅが１の時には、回路はＤラッチの動作をする。
号Ｅが１の時には、第１表に示すように、第１の同相信
号Ｐ0 を常に１に保ち、第２の同相信号Ｐ1 をクロック
信号ＣＫの反転状態にする。このため、イネーブル信号
Ｅが１の時には、回路はＤラッチの動作をする。
【００２６】つまり、第１の同相信号Ｐ0 は常に１であ
るため、トランスファゲート３５は常にオン状態にな
り、ＮＯＴ回路３２の出力はＮＯＴ回路３６の入力に接
続されたままの状態になる。また、トランスファゲート
３８は常にオフ状態になり、ＮＯＴ回路３６はＮＯＴ回
路３２の出力のみを受けて動作する。
るため、トランスファゲート３５は常にオン状態にな
り、ＮＯＴ回路３２の出力はＮＯＴ回路３６の入力に接
続されたままの状態になる。また、トランスファゲート
３８は常にオフ状態になり、ＮＯＴ回路３６はＮＯＴ回
路３２の出力のみを受けて動作する。
【００２７】また、第２の同相信号Ｐ1 はクロック信号
ＣＫに応じて変化し、クロックドインバータ３１は第２
の同相信号Ｐ1 が０の時にはＤ端子に入力されるデータ
を取り込み、反転して出力する。また、トランスファゲ
ート３４はオフ状態になって順序回路の接続は解かれ、
ＮＯＴ回路３２はクロックドインバータ３１の出力を反
転してトランスファゲート３５へ伝える。従って、Ｄ端
子に入力されるデータは、ＮＯＴ回路３２，３６および
３９によってＱ端子からそのまま出力され、ＮＯＴ回路
３２，３６，３７および４０によってＱＮ端子から反転
して出力される。
ＣＫに応じて変化し、クロックドインバータ３１は第２
の同相信号Ｐ1 が０の時にはＤ端子に入力されるデータ
を取り込み、反転して出力する。また、トランスファゲ
ート３４はオフ状態になって順序回路の接続は解かれ、
ＮＯＴ回路３２はクロックドインバータ３１の出力を反
転してトランスファゲート３５へ伝える。従って、Ｄ端
子に入力されるデータは、ＮＯＴ回路３２，３６および
３９によってＱ端子からそのまま出力され、ＮＯＴ回路
３２，３６，３７および４０によってＱＮ端子から反転
して出力される。
【００２８】また、第２の同相信号Ｐ1 が１の時には、
クロックドインバータ３１はオフ状態になり、Ｄ端子か
らのデータ入力は中止される。また、トランスファゲー
ト３４はオン状態になり、ＮＯＴ回路３２，３３および
トランスファゲート３４によって順序回路が構成され
る。従って、いままでＤ端子に入力されていた過去のデ
ータがこの順序回路に記憶保持され、この保持データが
ＮＯＴ回路３２からトランスファゲート３５へ伝えられ
る。従って、Ｑ端子，ＱＮ端子からはいままで出力され
ていたデータがそのまま出力され、ラッチされる。
クロックドインバータ３１はオフ状態になり、Ｄ端子か
らのデータ入力は中止される。また、トランスファゲー
ト３４はオン状態になり、ＮＯＴ回路３２，３３および
トランスファゲート３４によって順序回路が構成され
る。従って、いままでＤ端子に入力されていた過去のデ
ータがこの順序回路に記憶保持され、この保持データが
ＮＯＴ回路３２からトランスファゲート３５へ伝えられ
る。従って、Ｑ端子，ＱＮ端子からはいままで出力され
ていたデータがそのまま出力され、ラッチされる。
【００２９】このように本実施例によれば、同期信号生
成回路から出力される各同相信号Ｐ0 ，Ｐ1 によって回
路はＤＦＦにもなり、Ｄラッチにもなる。従って、本実
施例によれば汎用性のある情報保持回路が提供される。
成回路から出力される各同相信号Ｐ0 ，Ｐ1 によって回
路はＤＦＦにもなり、Ｄラッチにもなる。従って、本実
施例によれば汎用性のある情報保持回路が提供される。
【００３０】従って、本実施例による回路構成をゲート
アレイで実現することにより、ゲートアレイに対する評
価はスキャンパス法を用いて容易に行えるようになる。
すなわち、通常動作でゲートアレイを駆動する時は前述
したイネーブル信号Ｅを０とすることにより、回路は通
常のフリップフロップ動作を行い、組み合わされた回路
に応じた動作をする。一方、スキャンパス法によるテス
ト時には、図２に示す本実施例による情報保持回路４１
はシフトレジスタ態様に接続される。この１つの情報保
持回路４１は図１（ａ），（ｂ）に示される回路構成を
基本とし、１プリミティブとする。ここで、イネーブル
信号Ｅを１とすることにより、回路はラッチ動作を行う
ようになる。従って、クロック信号ＣＫを１に保てば、
つまり、第２の同相信号Ｐ1 を０に保ち、クロックドイ
ンバータ３１をアクティブ状態に維持することにより、
各回路４１のＤ端子に入力されるデータはそのままＱ端
子へ出力され、Scan In に入力されるデータはそのまま
Scan Outへ出力される。このため、クロック信号が変化
するタイミングごとにスキャン入力が順次次の基本回路
に伝達される従来のスキャンパス法と異なり、本実施例
による回路を用いたスキャンパス法においてはクロック
の変化点を待つ必要はない。従って、本実施例による情
報保持回路によれば、スキャンパス法を用いて短時間に
ゲートアレイをテストすることが可能になる。
アレイで実現することにより、ゲートアレイに対する評
価はスキャンパス法を用いて容易に行えるようになる。
すなわち、通常動作でゲートアレイを駆動する時は前述
したイネーブル信号Ｅを０とすることにより、回路は通
常のフリップフロップ動作を行い、組み合わされた回路
に応じた動作をする。一方、スキャンパス法によるテス
ト時には、図２に示す本実施例による情報保持回路４１
はシフトレジスタ態様に接続される。この１つの情報保
持回路４１は図１（ａ），（ｂ）に示される回路構成を
基本とし、１プリミティブとする。ここで、イネーブル
信号Ｅを１とすることにより、回路はラッチ動作を行う
ようになる。従って、クロック信号ＣＫを１に保てば、
つまり、第２の同相信号Ｐ1 を０に保ち、クロックドイ
ンバータ３１をアクティブ状態に維持することにより、
各回路４１のＤ端子に入力されるデータはそのままＱ端
子へ出力され、Scan In に入力されるデータはそのまま
Scan Outへ出力される。このため、クロック信号が変化
するタイミングごとにスキャン入力が順次次の基本回路
に伝達される従来のスキャンパス法と異なり、本実施例
による回路を用いたスキャンパス法においてはクロック
の変化点を待つ必要はない。従って、本実施例による情
報保持回路によれば、スキャンパス法を用いて短時間に
ゲートアレイをテストすることが可能になる。
【００３１】
【発明の効果】以上説明したように本発明によれば、モ
ード制御回路によって第１モードに設定されると、第１
の切換回路がオフ状態からオン状態へスイッチングする
たびに入力データ保持回路に保持されたデータはデータ
出力回路に与えられ、回路はフリップフロップの動作を
行う。また、モード制御回路によって第２モードに設定
されると、第１の切換回路はオン状態、第２の切換回路
はオフ状態のままに保たれるため、回路はラッチ動作を
行う。
ード制御回路によって第１モードに設定されると、第１
の切換回路がオフ状態からオン状態へスイッチングする
たびに入力データ保持回路に保持されたデータはデータ
出力回路に与えられ、回路はフリップフロップの動作を
行う。また、モード制御回路によって第２モードに設定
されると、第１の切換回路はオン状態、第２の切換回路
はオフ状態のままに保たれるため、回路はラッチ動作を
行う。
【００３２】このため、本発明によれば汎用性のある情
報保持回路が提供される。従って、本発明による情報保
持回路を例えばゲートアレイに適用すると、スキャンパ
ス法を用いたテストが容易に行えるようになる。
報保持回路が提供される。従って、本発明による情報保
持回路を例えばゲートアレイに適用すると、スキャンパ
ス法を用いたテストが容易に行えるようになる。
【図１】本発明の一実施例による情報保持回路の構成を
示す回路図である。
示す回路図である。
【図２】一実施例による情報保持回路を用いてゲートア
レイを構成し、スキャンパス法を用いてテストを行う場
合の回路構成を示すブロック図である。
レイを構成し、スキャンパス法を用いてテストを行う場
合の回路構成を示すブロック図である。
【図３】従来のＤＦＦの構成を示す回路図である。
２１…ＮＯＲ回路、２２…ＥＸＯＲ回路、２３，２４，
３２，３３，３６，３７，３９，４０…ＮＯＴ回路、３
１…クロックドインバータ、３４，３５，３８…トラン
スファゲート。
３２，３３，３６，３７，３９，４０…ＮＯＴ回路、３
１…クロックドインバータ、３４，３５，３８…トラン
スファゲート。
Claims (4)
- 【請求項１】 入力データを保持する入力データ保持回
路と、この入力データ保持回路の出力をスイッチングす
る第１の切換回路と、この第１の切換回路の出力に接続
され第２の切換回路がオン状態の時に順序回路が形成さ
れて入力されていたデータを保持し前記第２の切換回路
がオフ状態の時に前記順序回路の接続状態が解かれて入
力データに応じたデータを出力するデータ出力回路と、
第１モードの時に前記第１の切換回路および前記第２の
切換回路を相互に反対のスイッチング状態に時分割に制
御し第２モードの時に前記第１の切換回路をオン状態に
し前記第２の切換回路をオフ状態に制御するモード制御
回路とを備えたことを特徴とする情報保持回路。 - 【請求項２】 前記第１の切換回路は、第１の同期信号
の一状態時にオン状態になり、他状態時にオフ状態にな
るトランスファゲートからなり、 前記第２の切換回路は、第１の同期信号の一状態時にオ
フ状態になり、他状態時にオン状態になるトランスファ
ゲートからなり、 前記順序回路は、前記第１の切換回路の出力に入力が接
続された第１の反転回路と、この第１の反転回路の出力
に入力が接続された第２の反転回路と、この第２の反転
回路の出力に入力が接続され出力が前記第１の反転回路
の入力に接続された前記第２の切換回路とからなり、 前記モード制御回路は、第１モードの時に前記第１の同
期信号を一状態と他状態に時分割に変化させ、第２モー
ドの時に前記第１の同期信号を一状態に保つことを特徴
とする請求項１記載の情報保持回路。 - 【請求項３】 前記入力データ保持回路は、第２の同期
信号の一状態時に入力信号を受け付けず他状態時に入力
信号を反転して出力するクロックドインバータと、この
クロックドインバータの出力に入力が接続され出力が前
記第１の切換回路の入力に接続された第３の反転回路
と、この第３の反転回路の出力に入力が接続された第４
の反転回路と、この第４の反転回路の出力に入力が接続
され出力が前記第３の反転回路の入力に接続され前記第
２の同期信号の一状態時にオン状態になり他状態時にオ
フ状態になるトランスファゲートとからなり、 前記モード制御回路は、第１モードの時に前記第１の同
期信号および前記第２の同期信号を一状態と他状態に時
分割に変化させ、第２モードの時に前記第１の同期信号
を一状態に保つことを特徴とする請求項２記載の情報保
持回路。 - 【請求項４】 前記モード制御回路は、クロック信号お
よびモード制御信号の論理和を前記第１の同期信号とし
て出力する論理和回路と、クロック信号およびモード制
御信号の排他的論理和を前記第２の同期信号として出力
する排他的論理和回路とからなることを特徴とする請求
項３記載の情報保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342306A JPH06188695A (ja) | 1992-12-22 | 1992-12-22 | 情報保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342306A JPH06188695A (ja) | 1992-12-22 | 1992-12-22 | 情報保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188695A true JPH06188695A (ja) | 1994-07-08 |
Family
ID=18352709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342306A Pending JPH06188695A (ja) | 1992-12-22 | 1992-12-22 | 情報保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188695A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629643A (en) * | 1994-11-21 | 1997-05-13 | Motorola, Inc. | Feedback latch and method therefor |
| US5854565A (en) * | 1995-10-06 | 1998-12-29 | Qualcomm Incorporated | Low power latch requiring reduced circuit area |
| US6661270B2 (en) * | 1999-12-22 | 2003-12-09 | Nec Electronics Corporation | Data latch circuit and driving method thereof |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
-
1992
- 1992-12-22 JP JP4342306A patent/JPH06188695A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629643A (en) * | 1994-11-21 | 1997-05-13 | Motorola, Inc. | Feedback latch and method therefor |
| US5854565A (en) * | 1995-10-06 | 1998-12-29 | Qualcomm Incorporated | Low power latch requiring reduced circuit area |
| US6661270B2 (en) * | 1999-12-22 | 2003-12-09 | Nec Electronics Corporation | Data latch circuit and driving method thereof |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
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