JP2002374159A - 出力回路 - Google Patents
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- 230000004044 response Effects 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 7
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- 230000000644 propagated effect Effects 0.000 description 4
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- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高精度でデータ及びクロック信号を同時に出
力することができる出力回路を提供することを課題とす
る。 【解決手段】 本発明の出力回路は、データ出力回路
（２２０）とクロック出力回路（２１０）とを有する。
データ出力回路は、第１のＤ型フリップフロップ（２０
３）と選択信号に応じて第１のＤ型フリップフロップの
出力又は第２のデータを選択的に出力するセレクタ（２
０５）とを有する。クロック出力回路は、第２のＤ型フ
リップフロップ（２１１）と第３のＤ型フリップフロッ
プ（２１２）と擬似セレクタ回路（２１３）とを有す
る。擬似セレクタ回路は、第２及び第３のＤ型フリップ
フロップに接続され、上記のセレクタと同一の遅延時間
を実現するためにそのセレクタと同一の素子を用いてク
ロック信号を出力する。
力することができる出力回路を提供することを課題とす
る。 【解決手段】 本発明の出力回路は、データ出力回路
（２２０）とクロック出力回路（２１０）とを有する。
データ出力回路は、第１のＤ型フリップフロップ（２０
３）と選択信号に応じて第１のＤ型フリップフロップの
出力又は第２のデータを選択的に出力するセレクタ（２
０５）とを有する。クロック出力回路は、第２のＤ型フ
リップフロップ（２１１）と第３のＤ型フリップフロッ
プ（２１２）と擬似セレクタ回路（２１３）とを有す
る。擬似セレクタ回路は、第２及び第３のＤ型フリップ
フロップに接続され、上記のセレクタと同一の遅延時間
を実現するためにそのセレクタと同一の素子を用いてク
ロック信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ及びクロッ
クを出力する出力回路に関する。
クを出力する出力回路に関する。
【０００２】
【従来の技術】図８（Ａ）は、従来技術によるデータ及
びクロックを出力するための出力回路を示す。クロック
信号ＣＫＡは、複数のバッファ８０１を介して伝播され
る。クロック信号ＣＫＩＮは、バッファ８０１の出力で
ある。
びクロックを出力するための出力回路を示す。クロック
信号ＣＫＡは、複数のバッファ８０１を介して伝播され
る。クロック信号ＣＫＩＮは、バッファ８０１の出力で
ある。
【０００３】Ｄ型フリップフロップ（以下、フリップフ
ロップという）８０３は、クロック信号ＣＫＩＮに同期
してデータＤＴＩＮをセレクタ８０５に出力する。セレ
クタ８０５は、フリップフロップ８０３の出力又はＢＳ
Ｒ（Boundary SCAN register）８０４の出力のいずれか
を選択的に出力データＤＴＯＵＴとして出力する。この
例では、１ビットの出力データＤＴＯＵＴを出力する場
合であるが、複数ビットを出力する場合にはフリップフ
ロップ８０３、ＢＳＲ８０４及びセレクタ８０５の組み
が複数並列に接続される。
ロップという）８０３は、クロック信号ＣＫＩＮに同期
してデータＤＴＩＮをセレクタ８０５に出力する。セレ
クタ８０５は、フリップフロップ８０３の出力又はＢＳ
Ｒ（Boundary SCAN register）８０４の出力のいずれか
を選択的に出力データＤＴＯＵＴとして出力する。この
例では、１ビットの出力データＤＴＯＵＴを出力する場
合であるが、複数ビットを出力する場合にはフリップフ
ロップ８０３、ＢＳＲ８０４及びセレクタ８０５の組み
が複数並列に接続される。
【０００４】ディレイ回路８１０は、データＤＴＯＵＴ
及びクロック信号ＣＫＯＵＴを同時に出力するために、
クロック信号ＤＫＩＮを所定時間だけ遅延してクロック
信号ＣＫＯＵＴを出力する。この遅延時間は、フリップ
フロップ５０３及びセレクタ８０５の遅延時間と同じに
する必要がある。
及びクロック信号ＣＫＯＵＴを同時に出力するために、
クロック信号ＤＫＩＮを所定時間だけ遅延してクロック
信号ＣＫＯＵＴを出力する。この遅延時間は、フリップ
フロップ５０３及びセレクタ８０５の遅延時間と同じに
する必要がある。
【０００５】図８（Ｂ）は、ディレイ回路８１０の具体
的構成を示す。ディレイ回路８１０は、偶数個のインバ
ータ８２１を直列に接続することにより構成される。
的構成を示す。ディレイ回路８１０は、偶数個のインバ
ータ８２１を直列に接続することにより構成される。
【０００６】図８（Ｃ）は、ティレイ回路８１０の他の
具体的構成を示す。ディレイ回路８１０は、偶数個のイ
ンバータ８３１，８３３及びトランスファゲート８３２
を直列に接続することにより構成される。トランスファ
ゲート８３２は、ＮチャネルＭＯＳ（metal-oxide-semi
conductor）トランジスタ８３２ｎ及びＰチャネルＭＯ
Ｓトランジスタ８３２ｐにより構成される。Ｎチャネル
ＭＯＳトランジスタ８３２ｎのゲートはハイレベルに維
持され、ＰチャネルＭＯＳトランジスタ８３２ｐのゲー
トはローレベルに維持される。すなわち、トランジスタ
８３２ｎ及び８３２ｐは共にオンになり、そのオン抵抗
及び容量からなる遅延素子と同等になる。
具体的構成を示す。ディレイ回路８１０は、偶数個のイ
ンバータ８３１，８３３及びトランスファゲート８３２
を直列に接続することにより構成される。トランスファ
ゲート８３２は、ＮチャネルＭＯＳ（metal-oxide-semi
conductor）トランジスタ８３２ｎ及びＰチャネルＭＯ
Ｓトランジスタ８３２ｐにより構成される。Ｎチャネル
ＭＯＳトランジスタ８３２ｎのゲートはハイレベルに維
持され、ＰチャネルＭＯＳトランジスタ８３２ｐのゲー
トはローレベルに維持される。すなわち、トランジスタ
８３２ｎ及び８３２ｐは共にオンになり、そのオン抵抗
及び容量からなる遅延素子と同等になる。
【０００７】
【発明が解決しようとする課題】データ及びクロックを
同時に出力する場合、通常データのパスにはフリップフ
ロップ８０３が入るが、クロックのパスにはフリップフ
ロップは入らない。また、クロックのパスには、フリッ
プフロップ８０３及びセレクタ８０５と同等な遅延時間
を持つティレイ回路８１０を追加する必要がある。
同時に出力する場合、通常データのパスにはフリップフ
ロップ８０３が入るが、クロックのパスにはフリップフ
ロップは入らない。また、クロックのパスには、フリッ
プフロップ８０３及びセレクタ８０５と同等な遅延時間
を持つティレイ回路８１０を追加する必要がある。
【０００８】しかし、フリップフロップ８０３は、クロ
ック信号ＣＫＩＮの立上り又は立下りのどちらか一方に
同期してデータを出力する回路形式であるのに対し、デ
ィレイ回路８１０はインバータ８２１又はトランスファ
ゲート８３２で構成される。このため、ディレイ回路８
１０の遅延時間をフリップフロップ８０３及びセレクタ
８０５と同じ遅延時間に設定することは困難である。
ック信号ＣＫＩＮの立上り又は立下りのどちらか一方に
同期してデータを出力する回路形式であるのに対し、デ
ィレイ回路８１０はインバータ８２１又はトランスファ
ゲート８３２で構成される。このため、ディレイ回路８
１０の遅延時間をフリップフロップ８０３及びセレクタ
８０５と同じ遅延時間に設定することは困難である。
【０００９】また、クロック信号ＣＫＡを半導体内で伝
播する場合、半導体のプロセスバラツキや駆動する負荷
の大きさによってデューティ（duty）が悪化する場合が
ある。特に、ＣＭＯＳ回路を使用した場合、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの
特性が異なるため、半導体のプロセスバラツキによるデ
ューティ悪化は避けることができない。
播する場合、半導体のプロセスバラツキや駆動する負荷
の大きさによってデューティ（duty）が悪化する場合が
ある。特に、ＣＭＯＳ回路を使用した場合、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの
特性が異なるため、半導体のプロセスバラツキによるデ
ューティ悪化は避けることができない。
【００１０】本発明の目的は、高精度でデータ及びクロ
ックを同時に出力することができる出力回路を提供する
ことである。本発明の他の目的は、デューティ特性の悪
化を防止しつつ、データ及びクロックを同時に出力する
ことができる出力回路を提供することである。
ックを同時に出力することができる出力回路を提供する
ことである。本発明の他の目的は、デューティ特性の悪
化を防止しつつ、データ及びクロックを同時に出力する
ことができる出力回路を提供することである。
【００１１】
【課題を解決するための手段】本発明の出力回路は、デ
ータ出力回路とクロック出力回路とを有する。データ出
力回路は、データ入力端子に第１のデータを入力するた
めの第１のデータ線が接続され、データ出力端子からク
ロック信号の立上り又は立下りに同期して前記第１のデ
ータに応じた状態を出力する第１のＤ型フリップフロッ
プと、選択信号に応じて前記第１のＤ型フリップフロッ
プの出力又は第２のデータを選択的にセレクタ出力端子
から出力するセレクタとを有する。クロック出力回路
は、データ入力端子に自己の負論理データ出力端子が接
続され、正論理データ出力端子及び負論理データ出力端
子からクロック信号の立上りに同期して前記データ入力
端子に入力されたデータの正論理データ及び負論理デー
タをそれぞれ出力する第２のＤ型フリップフロップと、
データ入力端子に自己の負論理データ出力端子が接続さ
れ、正論理データ出力端子及び負論理データ出力端子か
らクロック信号の立下りに同期して前記データ入力端子
に入力されたデータの正論理データ及び負論理データを
それぞれ出力する第３のＤ型フリップフロップと、前記
第２及び第３のＤ型フリップフロップの正論理及び負論
理データ出力端子に接続され、前記セレクタと同一の遅
延時間を実現するために前記セレクタと同一の素子を用
いてクロック信号をクロック出力端子から出力する擬似
セレクタ回路とを有する。
ータ出力回路とクロック出力回路とを有する。データ出
力回路は、データ入力端子に第１のデータを入力するた
めの第１のデータ線が接続され、データ出力端子からク
ロック信号の立上り又は立下りに同期して前記第１のデ
ータに応じた状態を出力する第１のＤ型フリップフロッ
プと、選択信号に応じて前記第１のＤ型フリップフロッ
プの出力又は第２のデータを選択的にセレクタ出力端子
から出力するセレクタとを有する。クロック出力回路
は、データ入力端子に自己の負論理データ出力端子が接
続され、正論理データ出力端子及び負論理データ出力端
子からクロック信号の立上りに同期して前記データ入力
端子に入力されたデータの正論理データ及び負論理デー
タをそれぞれ出力する第２のＤ型フリップフロップと、
データ入力端子に自己の負論理データ出力端子が接続さ
れ、正論理データ出力端子及び負論理データ出力端子か
らクロック信号の立下りに同期して前記データ入力端子
に入力されたデータの正論理データ及び負論理データを
それぞれ出力する第３のＤ型フリップフロップと、前記
第２及び第３のＤ型フリップフロップの正論理及び負論
理データ出力端子に接続され、前記セレクタと同一の遅
延時間を実現するために前記セレクタと同一の素子を用
いてクロック信号をクロック出力端子から出力する擬似
セレクタ回路とを有する。
【００１２】データ出力回路は、第１のＤ型フリップフ
ロップ及びセレクタを有する。クロック出力回路は、第
２及び第３のＤ型フリップフロップ並びに擬似セレクタ
回路を有する。クロック出力回路の第２及び第３のＤ型
フリップフロップ回路は、データ出力回路の第１のＤ型
フリップフロップに対応する。クロック出力回路の擬似
セレクタ回路は、データ出力回路のセレクタに対応す
る。データ出力回路及びクロック出力回路は回路構成が
同等であるので、出力回路は高精度でデータ及びクロッ
ク信号を同時に出力することができる。
ロップ及びセレクタを有する。クロック出力回路は、第
２及び第３のＤ型フリップフロップ並びに擬似セレクタ
回路を有する。クロック出力回路の第２及び第３のＤ型
フリップフロップ回路は、データ出力回路の第１のＤ型
フリップフロップに対応する。クロック出力回路の擬似
セレクタ回路は、データ出力回路のセレクタに対応す
る。データ出力回路及びクロック出力回路は回路構成が
同等であるので、出力回路は高精度でデータ及びクロッ
ク信号を同時に出力することができる。
【００１３】
【発明の実施の形態】図１は、本発明の実施形態による
ＬＳＩ（large scale integration）１２０及び１３０
を含む回路のＳＣＡＮテストの方法を説明するための図
である。ＬＳＩ１２０及び１３０は、それぞれ、入力端
子１０１、出力端子１１１及び内部回路１０６の他に、
入力部１１３、出力部１１４及びコントローラ１１２を
有する。例えば、ＬＳＩ１２０の出力端子１１１は、Ｌ
ＳＩ１３０の入力端子１０１に接続されている。コント
ローラ１４０は、ＬＳＩ１２０及び１３０内のコントロ
ーラ１１２を制御する。
ＬＳＩ（large scale integration）１２０及び１３０
を含む回路のＳＣＡＮテストの方法を説明するための図
である。ＬＳＩ１２０及び１３０は、それぞれ、入力端
子１０１、出力端子１１１及び内部回路１０６の他に、
入力部１１３、出力部１１４及びコントローラ１１２を
有する。例えば、ＬＳＩ１２０の出力端子１１１は、Ｌ
ＳＩ１３０の入力端子１０１に接続されている。コント
ローラ１４０は、ＬＳＩ１２０及び１３０内のコントロ
ーラ１１２を制御する。
【００１４】まず、入力部１１３の構成を説明する。入
力バッファ１０２は、入力が入力端子１０１に接続さ
れ、出力がＤ型フリップフロップ（以下、フリップフロ
ップという）１０３の入力及びＢＳＲ（Boundary SCAN
register）１０４の入力に接続される。フリップフロッ
プ１０３は、データ入力端子が入力バッファ１０２の出
力に接続され、クロック入力端子がクロック信号ＣＫＩ
Ｎの線に接続され、出力端子がセレクタ１０５に接続さ
れる。ＢＳＲ１０４は、コントローラ１１２によりデー
タを読み書きされるレジスタであり、入力端子が入力バ
ッファ１０２の出力に接続され、出力端子がセレクタ１
０５に接続される。セレクタ１０５は、制御端子が選択
信号Ｓの線に接続され、第１の入力端子がフリップフロ
ップ１０３の出力に接続され、第２の入力端子がＢＳＲ
１０４の出力に接続され、出力端子が内部回路１０６に
接続される。
力バッファ１０２は、入力が入力端子１０１に接続さ
れ、出力がＤ型フリップフロップ（以下、フリップフロ
ップという）１０３の入力及びＢＳＲ（Boundary SCAN
register）１０４の入力に接続される。フリップフロッ
プ１０３は、データ入力端子が入力バッファ１０２の出
力に接続され、クロック入力端子がクロック信号ＣＫＩ
Ｎの線に接続され、出力端子がセレクタ１０５に接続さ
れる。ＢＳＲ１０４は、コントローラ１１２によりデー
タを読み書きされるレジスタであり、入力端子が入力バ
ッファ１０２の出力に接続され、出力端子がセレクタ１
０５に接続される。セレクタ１０５は、制御端子が選択
信号Ｓの線に接続され、第１の入力端子がフリップフロ
ップ１０３の出力に接続され、第２の入力端子がＢＳＲ
１０４の出力に接続され、出力端子が内部回路１０６に
接続される。
【００１５】次に、出力部１１４の構成を説明する。Ｂ
ＳＲ１０８は、入力端子が内部回路１０６に接続され、
出力端子がセレクタ１０９に接続される。フリップフロ
ップ１０７は、データ入力端子が内部回路１０６に接続
され、クロック入力端子がクロック信号ＣＫＩＮの線に
接続され、出力端子がセレクタ１０９に接続される。セ
レクタ１０９は、制御端子が選択信号Ｓの線に接続さ
れ、第１の入力端子がフリップフロップ１０７の出力に
接続され、第２の入力端子がＢＳＲ１０８の出力に接続
され、出力端子が出力バッファ１１０の入力に接続され
る。出力端子１１１は、出力バッファ１１０の出力に接
続される。
ＳＲ１０８は、入力端子が内部回路１０６に接続され、
出力端子がセレクタ１０９に接続される。フリップフロ
ップ１０７は、データ入力端子が内部回路１０６に接続
され、クロック入力端子がクロック信号ＣＫＩＮの線に
接続され、出力端子がセレクタ１０９に接続される。セ
レクタ１０９は、制御端子が選択信号Ｓの線に接続さ
れ、第１の入力端子がフリップフロップ１０７の出力に
接続され、第２の入力端子がＢＳＲ１０８の出力に接続
され、出力端子が出力バッファ１１０の入力に接続され
る。出力端子１１１は、出力バッファ１１０の出力に接
続される。
【００１６】ＬＳＩ１２０及び１３０の動作には、通常
動作、内部テスト動作及び外部テスト動作がある。
動作、内部テスト動作及び外部テスト動作がある。
【００１７】まず、通常動作を説明する。入力端子１０
１から入力されるデータは、入力バッファ１０２、フリ
ップフロップ１０３及びセレクタ１０５を介して内部回
路１０６に入力される。この際、フリップフロップ１０
３は、クロック信号ＣＫＩＮに同期して入力データを出
力する。セレクタ１０５は、選択信号Ｓに応じて、フリ
ップフロップ１０３の出力データを選択して出力する。
内部回路１０６は、所定の処理を行う。内部回路１０６
の出力は、同様に、フリップフロップ１０７、セレクタ
１０９及び出力バッファ１１０を介して出力端子１１１
から出力される。
１から入力されるデータは、入力バッファ１０２、フリ
ップフロップ１０３及びセレクタ１０５を介して内部回
路１０６に入力される。この際、フリップフロップ１０
３は、クロック信号ＣＫＩＮに同期して入力データを出
力する。セレクタ１０５は、選択信号Ｓに応じて、フリ
ップフロップ１０３の出力データを選択して出力する。
内部回路１０６は、所定の処理を行う。内部回路１０６
の出力は、同様に、フリップフロップ１０７、セレクタ
１０９及び出力バッファ１１０を介して出力端子１１１
から出力される。
【００１８】次に、内部テスト動作を説明する。コント
ローラ１１２は、ＢＳＲ１０４に所定のテストデータを
書き込む。セレクタ１０５は、選択信号Ｓに応じて、Ｂ
ＳＲ１０４の出力を選択して内部回路１０６に出力す
る。内部回路１０６の出力は、ＢＳＲ１０８に記憶され
る。コントローラ１１２は、ＢＳＲ１０８内のデータを
読み出し、内部回路１０６が正常か否かをテストするこ
とができる。
ローラ１１２は、ＢＳＲ１０４に所定のテストデータを
書き込む。セレクタ１０５は、選択信号Ｓに応じて、Ｂ
ＳＲ１０４の出力を選択して内部回路１０６に出力す
る。内部回路１０６の出力は、ＢＳＲ１０８に記憶され
る。コントローラ１１２は、ＢＳＲ１０８内のデータを
読み出し、内部回路１０６が正常か否かをテストするこ
とができる。
【００１９】次に、外部テスト動作を説明する。ＬＳＩ
１２０では、コントローラ１１２がＢＳＲ１０８に所定
のテストデータを書き込み、セレクタ１０９が選択信号
Ｓに応じてＢＳＲ１０８の出力を選択し、出力バッファ
１１０を介して出力端子１１１に出力する。ＬＳＩ１２
０の出力端子１１１から出力されたデータは、ＬＳＩ１
３０の入力端子１０１に入力される。ＬＳＩ１３０で
は、入力端子１０１に入力されたデータが入力バッファ
１０２を介してＢＳＲ１０４に記憶され、コントローラ
１１２がＢＳＲ１０４内のデータを読み出すことにより
ＬＳＩ１２０及び１３０の間の回路が正常か否かをテス
トすることができる。
１２０では、コントローラ１１２がＢＳＲ１０８に所定
のテストデータを書き込み、セレクタ１０９が選択信号
Ｓに応じてＢＳＲ１０８の出力を選択し、出力バッファ
１１０を介して出力端子１１１に出力する。ＬＳＩ１２
０の出力端子１１１から出力されたデータは、ＬＳＩ１
３０の入力端子１０１に入力される。ＬＳＩ１３０で
は、入力端子１０１に入力されたデータが入力バッファ
１０２を介してＢＳＲ１０４に記憶され、コントローラ
１１２がＢＳＲ１０４内のデータを読み出すことにより
ＬＳＩ１２０及び１３０の間の回路が正常か否かをテス
トすることができる。
【００２０】図２は、本実施形態によるデータ及びクロ
ックの出力回路を示す。この出力回路は、データ出力回
路２２０及びクロック出力回路２１０を有し、データＤ
ＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出力する
ことができる。データ出力回路２２０は、フリップフロ
ップ２０３、ＢＳＲ２０４及びセレクタ２０５を有し、
これらは図１のフリップフロップ１０３，１０７、ＢＳ
Ｒ１０４，１０８及びセレクタ１０５，１０９に相当す
る。すなわち、この出力回路は、図１のＬＳＩ１２０又
は１３０内の回路である。
ックの出力回路を示す。この出力回路は、データ出力回
路２２０及びクロック出力回路２１０を有し、データＤ
ＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出力する
ことができる。データ出力回路２２０は、フリップフロ
ップ２０３、ＢＳＲ２０４及びセレクタ２０５を有し、
これらは図１のフリップフロップ１０３，１０７、ＢＳ
Ｒ１０４，１０８及びセレクタ１０５，１０９に相当す
る。すなわち、この出力回路は、図１のＬＳＩ１２０又
は１３０内の回路である。
【００２１】クロック信号ＣＫＡは、偶数個のＣＭＯＳ
インバータ（バッファ）２０１を介して伝播される。ク
ロック信号ＣＫＩＮは、複数のバッファ２０１の出力で
ある。論理回路２０２は、クロック信号ＣＫＡがバッフ
ァ２０１により伝播されたクロック信号又はクロック信
号ＣＫＡに同期して、データＤＴＩＮを出力する。
インバータ（バッファ）２０１を介して伝播される。ク
ロック信号ＣＫＩＮは、複数のバッファ２０１の出力で
ある。論理回路２０２は、クロック信号ＣＫＡがバッフ
ァ２０１により伝播されたクロック信号又はクロック信
号ＣＫＡに同期して、データＤＴＩＮを出力する。
【００２２】まず、データ出力回路２２０を説明する。
データ出力回路２２０は、フリップフロップ２０３、Ｂ
ＳＲ２０４及びセレクタ２０５を有する。フリップフロ
ップ２０３は、データ入力端子ＤがデータＤＴＩＮを入
力するためのデータ線に接続され、クロック入力端子が
クロック信号ＣＫＩＮの線に接続され、データ出力端子
Ｑからクロック信号ＣＫＩＮの立上り（又は立下り）に
同期してデータＤＴＩＮの正論理データを出力する。Ｂ
ＳＲ２０４は、テストデータを出力することができる。
セレクタ２０５は、選択信号Ｓに応じてフリップフロッ
プ２０３の出力又はＢＳＲ２０４の出力を選択的に出力
データＤＴＯＵＴとして出力する。
データ出力回路２２０は、フリップフロップ２０３、Ｂ
ＳＲ２０４及びセレクタ２０５を有する。フリップフロ
ップ２０３は、データ入力端子ＤがデータＤＴＩＮを入
力するためのデータ線に接続され、クロック入力端子が
クロック信号ＣＫＩＮの線に接続され、データ出力端子
Ｑからクロック信号ＣＫＩＮの立上り（又は立下り）に
同期してデータＤＴＩＮの正論理データを出力する。Ｂ
ＳＲ２０４は、テストデータを出力することができる。
セレクタ２０５は、選択信号Ｓに応じてフリップフロッ
プ２０３の出力又はＢＳＲ２０４の出力を選択的に出力
データＤＴＯＵＴとして出力する。
【００２３】次に、クロック出力回路（ディレイ回路）
２１０は、フリップフロップ２１１，２１２及び擬似セ
レクタ回路２１３を有する。フリップフロップ２１１
は、データ入力端子Ｄが自己の負論理データ出力端子／
Ｑに接続され、クロック入力端子がクロック信号ＣＫＩ
Ｎの線に接続され、正論理データ出力端子Ｑ及び負論理
データ出力端子／Ｑからクロック信号ＣＫＩＮの立上り
に同期してデータ入力端子Ｄに入力されたデータの正論
理データ（正論理クロック）ＣＫＰ及び負論理データ
（負論理クロック）ＸＣＫＰをそれぞれ出力する。
２１０は、フリップフロップ２１１，２１２及び擬似セ
レクタ回路２１３を有する。フリップフロップ２１１
は、データ入力端子Ｄが自己の負論理データ出力端子／
Ｑに接続され、クロック入力端子がクロック信号ＣＫＩ
Ｎの線に接続され、正論理データ出力端子Ｑ及び負論理
データ出力端子／Ｑからクロック信号ＣＫＩＮの立上り
に同期してデータ入力端子Ｄに入力されたデータの正論
理データ（正論理クロック）ＣＫＰ及び負論理データ
（負論理クロック）ＸＣＫＰをそれぞれ出力する。
【００２４】フリップフロップ２１２は、データ入力端
子Ｄが自己の負論理データ出力端子／Ｑに接続され、ク
ロック入力端子がクロック信号ＣＫＩＮの線に接続さ
れ、正論理データ出力端子Ｑ及び負論理データ出力端子
／Ｑからクロック信号ＣＫＩＮの立下りに同期してデー
タ入力端子Ｄに入力されたデータの正論理データ（正論
理クロック）ＣＫＮ及び負論理データ（負論理クロッ
ク）ＸＣＫＮをそれぞれ出力する。
子Ｄが自己の負論理データ出力端子／Ｑに接続され、ク
ロック入力端子がクロック信号ＣＫＩＮの線に接続さ
れ、正論理データ出力端子Ｑ及び負論理データ出力端子
／Ｑからクロック信号ＣＫＩＮの立下りに同期してデー
タ入力端子Ｄに入力されたデータの正論理データ（正論
理クロック）ＣＫＮ及び負論理データ（負論理クロッ
ク）ＸＣＫＮをそれぞれ出力する。
【００２５】擬似セレクタ回路２１３は、フリップフロ
ップ２１１の正論理出力端子Ｑ及び負論理出力端子／Ｑ
並びにフリップフロップ２１２の正論理出力端子Ｑ及び
負論理出力端子／Ｑに接続され、セレクタ２０５と同一
の遅延時間を実現するためにセレクタ２０５と同一の素
子を用いてクロック信号ＣＫＯＵＴを出力する。擬似セ
レクタ回路２１３は、ディレイ回路の機能を有し、クロ
ック信号ＣＫＩＮを所定時間遅延させてクロック信号Ｃ
ＫＯＵＴを出力する。
ップ２１１の正論理出力端子Ｑ及び負論理出力端子／Ｑ
並びにフリップフロップ２１２の正論理出力端子Ｑ及び
負論理出力端子／Ｑに接続され、セレクタ２０５と同一
の遅延時間を実現するためにセレクタ２０５と同一の素
子を用いてクロック信号ＣＫＯＵＴを出力する。擬似セ
レクタ回路２１３は、ディレイ回路の機能を有し、クロ
ック信号ＣＫＩＮを所定時間遅延させてクロック信号Ｃ
ＫＯＵＴを出力する。
【００２６】クロック出力回路２１０のフリップフロッ
プ２１１及び２１２は、データ出力回路２２０のフリッ
プフロップ２０３に対応する。クロック出力回路２１０
の擬似セレクタ回路２１３は、データ出力回路２２０の
セレクタ２０５に対応する。データ出力回路２２０及び
クロック出力回路２１０は回路構成が同等であるので、
この出力回路は高精度でデータＤＴＯＵＴ及びクロック
信号ＣＫＯＵＴを同時に出力することができる。すなわ
ち、クロック出力回路２１０の遅延時間を、データ出力
回路２２０の遅延時間と高精度で同じにすることができ
る。
プ２１１及び２１２は、データ出力回路２２０のフリッ
プフロップ２０３に対応する。クロック出力回路２１０
の擬似セレクタ回路２１３は、データ出力回路２２０の
セレクタ２０５に対応する。データ出力回路２２０及び
クロック出力回路２１０は回路構成が同等であるので、
この出力回路は高精度でデータＤＴＯＵＴ及びクロック
信号ＣＫＯＵＴを同時に出力することができる。すなわ
ち、クロック出力回路２１０の遅延時間を、データ出力
回路２２０の遅延時間と高精度で同じにすることができ
る。
【００２７】なお、図２では１ビットのデータＤＴＯＵ
Ｔを出力する場合を示しているが、複数ビットを出力す
る場合にはデータ出力回路２２０を複数並列に接続すれ
ばよい。
Ｔを出力する場合を示しているが、複数ビットを出力す
る場合にはデータ出力回路２２０を複数並列に接続すれ
ばよい。
【００２８】図３は、図２のデータ出力回路２２０内の
フリップフロップ２０３及びセレクタ２０５の具体的な
回路を示す。
フリップフロップ２０３及びセレクタ２０５の具体的な
回路を示す。
【００２９】まず、フリップフロップ２０３の構成を説
明する。差動バッファ３０１は、クロック信号ＣＫＩＮ
を入力し、その差動クロック信号ＣＫ及びＸＣＫを出力
する。クロック信号ＣＫＩＮに対して、クロック信号Ｃ
Ｋは正論理クロック信号であり、クロック信号ＸＣＫは
負論理クロック信号である。
明する。差動バッファ３０１は、クロック信号ＣＫＩＮ
を入力し、その差動クロック信号ＣＫ及びＸＣＫを出力
する。クロック信号ＣＫＩＮに対して、クロック信号Ｃ
Ｋは正論理クロック信号であり、クロック信号ＸＣＫは
負論理クロック信号である。
【００３０】スイッチング素子３０２は、データＤＴＩ
Ｎを入力し、クロック信号ＣＫがローレベルのときにオ
ンしてハイレベルのときにオフする。スイッチング素子
３０２の出力は、インバータ３０３の入力及びインバー
タ３０４の出力に接続される。インバータ３０３の出力
及びインバータ３０４の入力は、スイッチング素子３０
５の入力に接続される。インバータ３０３及び３０４
は、マスターラッチ３１２を構成する。マスターラッチ
３１２は、保持回路であり、スイッチング素子３０２の
出力データを保持する。
Ｎを入力し、クロック信号ＣＫがローレベルのときにオ
ンしてハイレベルのときにオフする。スイッチング素子
３０２の出力は、インバータ３０３の入力及びインバー
タ３０４の出力に接続される。インバータ３０３の出力
及びインバータ３０４の入力は、スイッチング素子３０
５の入力に接続される。インバータ３０３及び３０４
は、マスターラッチ３１２を構成する。マスターラッチ
３１２は、保持回路であり、スイッチング素子３０２の
出力データを保持する。
【００３１】スイッチング素子３０５は、インバータ３
０３の出力データを入力し、クロック信号ＣＫがハイレ
ベルのときにオンしてローレベルのときにオフする。ス
イッチング素子３０５の出力は、インバータ３０６の入
力、インバータ３０７の出力及びバッファ３０８の入力
に接続される。インバータ３０６の出力及びインバータ
３０７の入力は、フリップフロップ２０３の出力端子Ｑ
に接続される。インバータ３０６及び３０７は、第１の
スレーブラッチ３１４を構成する。第１のスレーブラッ
チ３１４は、保持回路であり、スイッチング素子３０５
の出力データを保持する。なお、バッファ３０８は、図
４のクロック出力回路内のフリップフロップ２１１，２
１２内のバッファ３０８に対応して設けられたものであ
る。
０３の出力データを入力し、クロック信号ＣＫがハイレ
ベルのときにオンしてローレベルのときにオフする。ス
イッチング素子３０５の出力は、インバータ３０６の入
力、インバータ３０７の出力及びバッファ３０８の入力
に接続される。インバータ３０６の出力及びインバータ
３０７の入力は、フリップフロップ２０３の出力端子Ｑ
に接続される。インバータ３０６及び３０７は、第１の
スレーブラッチ３１４を構成する。第１のスレーブラッ
チ３１４は、保持回路であり、スイッチング素子３０５
の出力データを保持する。なお、バッファ３０８は、図
４のクロック出力回路内のフリップフロップ２１１，２
１２内のバッファ３０８に対応して設けられたものであ
る。
【００３２】スイッチング素子３１５は、インバータ３
０４からの出力データを入力し、クロック信号ＣＫがハ
イレベルのときにオンしてローレベルのときにオフす
る。スイッチング素子３１５の出力は、インバータ３０
９の入力、インバータ３１０の出力及びバッファ３１１
の入力に接続される。インバータ３０９の出力及びイン
バータ３１０の入力は、相互に接続される。インバータ
３０９及び３１０は、第２のスレーブラッチ３１３を構
成する。第２のスレーブラッチ３１３は、保持回路であ
り、スイッチング素子３１５の出力データを保持する。
第２のスレーブラッチ３１３及びバッファ３１１は、第
１のスレーブラッチ３１４及びバッファ３０８に対応
し、さらに図４のクロック出力回路内のフリップフロッ
プ２１１，２１２内の第２のスレーブラッチ３１３及び
バッファ３１１に対応して設けられたものである。
０４からの出力データを入力し、クロック信号ＣＫがハ
イレベルのときにオンしてローレベルのときにオフす
る。スイッチング素子３１５の出力は、インバータ３０
９の入力、インバータ３１０の出力及びバッファ３１１
の入力に接続される。インバータ３０９の出力及びイン
バータ３１０の入力は、相互に接続される。インバータ
３０９及び３１０は、第２のスレーブラッチ３１３を構
成する。第２のスレーブラッチ３１３は、保持回路であ
り、スイッチング素子３１５の出力データを保持する。
第２のスレーブラッチ３１３及びバッファ３１１は、第
１のスレーブラッチ３１４及びバッファ３０８に対応
し、さらに図４のクロック出力回路内のフリップフロッ
プ２１１，２１２内の第２のスレーブラッチ３１３及び
バッファ３１１に対応して設けられたものである。
【００３３】次に、フリップフロップ２０３の動作を説
明する。スイッチング素子３０２は、クロック信号ＣＫ
が立下がるとオンし、データＤＴＩＮはマスターラッチ
３１２に保持される。インバータ３０３は、データＤＴ
ＩＮの負論理データを出力する。次に、クロック信号Ｃ
Ｋが立ち上がると、スイッチング素子３０５がオンす
る。インバータ３０６は、データＤＴＩＮの正論理デー
タを出力する。この出力が、フリップフロップ２０３の
出力端子Ｑからの出力になる。
明する。スイッチング素子３０２は、クロック信号ＣＫ
が立下がるとオンし、データＤＴＩＮはマスターラッチ
３１２に保持される。インバータ３０３は、データＤＴ
ＩＮの負論理データを出力する。次に、クロック信号Ｃ
Ｋが立ち上がると、スイッチング素子３０５がオンす
る。インバータ３０６は、データＤＴＩＮの正論理デー
タを出力する。この出力が、フリップフロップ２０３の
出力端子Ｑからの出力になる。
【００３４】次に、セレクタ２０５の構成を説明する。
フリップフロップ２０３の出力端子Ｑは、ＰチャネルＭ
ＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジ
スタ３２３のゲートに接続される。ＰチャネルＭＯＳト
ランジスタ３２１のゲートは、選択信号Ｓの負論理信号
ＸＳの線に接続される。ＮチャネルＭＯＳトランジスタ
３２４のゲートは、選択信号Ｓの正論理信号Ｓの線に接
続される。ＰチャネルＭＯＳトランジスタ３２１及び３
２２の直列接続は、第１の電位を発生する第１の電圧源
と出力データＤＴＯＵＴの出力端子との間に接続され
る。ＮチャネルＭＯＳトランジスタ３２３及び３２４の
直列接続は、出力データＤＴＯＵＴの出力端子と第２の
電位を発生する第２の電圧源との間に接続される。第１
の電位は、第２の電位よりも高い。
フリップフロップ２０３の出力端子Ｑは、ＰチャネルＭ
ＯＳトランジスタ３２２及びＮチャネルＭＯＳトランジ
スタ３２３のゲートに接続される。ＰチャネルＭＯＳト
ランジスタ３２１のゲートは、選択信号Ｓの負論理信号
ＸＳの線に接続される。ＮチャネルＭＯＳトランジスタ
３２４のゲートは、選択信号Ｓの正論理信号Ｓの線に接
続される。ＰチャネルＭＯＳトランジスタ３２１及び３
２２の直列接続は、第１の電位を発生する第１の電圧源
と出力データＤＴＯＵＴの出力端子との間に接続され
る。ＮチャネルＭＯＳトランジスタ３２３及び３２４の
直列接続は、出力データＤＴＯＵＴの出力端子と第２の
電位を発生する第２の電圧源との間に接続される。第１
の電位は、第２の電位よりも高い。
【００３５】ＰチャネルＭＯＳトランジスタ３２５のゲ
ートは、選択信号Ｓの正論理信号Ｓの線に接続される。
ＰチャネルＭＯＳトランジスタ３２６のゲートは、ＢＳ
Ｒ２０４（図２）の出力に接続される。ＮチャネルＭＯ
Ｓトランジスタ３２７のゲートは、ＢＳＲ２０４（図
２）の出力に接続される。ＮチャネルＭＯＳトランジス
タ３２８のゲートは、選択信号Ｓの負論理信号ＸＳの線
に接続される。ＰチャネルＭＯＳトランジスタ３２５及
び３２６の直列接続は、上記第１の電圧源と出力データ
ＤＴＯＵＴの出力端子との間に接続される。Ｎチャネル
ＭＯＳトランジスタ３２７及び３２８の直列接続は、出
力データＤＴＯＵＴの出力端子と上記第２の電圧源との
間に接続される。
ートは、選択信号Ｓの正論理信号Ｓの線に接続される。
ＰチャネルＭＯＳトランジスタ３２６のゲートは、ＢＳ
Ｒ２０４（図２）の出力に接続される。ＮチャネルＭＯ
Ｓトランジスタ３２７のゲートは、ＢＳＲ２０４（図
２）の出力に接続される。ＮチャネルＭＯＳトランジス
タ３２８のゲートは、選択信号Ｓの負論理信号ＸＳの線
に接続される。ＰチャネルＭＯＳトランジスタ３２５及
び３２６の直列接続は、上記第１の電圧源と出力データ
ＤＴＯＵＴの出力端子との間に接続される。Ｎチャネル
ＭＯＳトランジスタ３２７及び３２８の直列接続は、出
力データＤＴＯＵＴの出力端子と上記第２の電圧源との
間に接続される。
【００３６】上記のＰチャネルＭＯＳトランジスタ３２
１，３２２，３２５，３２６は全て同一のサイズで構成
され、上記のＮチャネルＭＯＳトランジスタ３２３，３
２４，３２７，３２８は全て同一のサイズで構成され
る。
１，３２２，３２５，３２６は全て同一のサイズで構成
され、上記のＮチャネルＭＯＳトランジスタ３２３，３
２４，３２７，３２８は全て同一のサイズで構成され
る。
【００３７】次に、セレクタ２０５の動作を説明する。
このセレクタ２０５は、選択信号Ｓがハイレベルになる
と、フリップフロップ２０３の出力の論理反転データを
データＤＴＯＵＴとして出力し、選択信号がローレベル
になると、ＢＳＲ２０４（図２）の出力の論理反転デー
タをデータＤＴＯＵＴとして出力する。
このセレクタ２０５は、選択信号Ｓがハイレベルになる
と、フリップフロップ２０３の出力の論理反転データを
データＤＴＯＵＴとして出力し、選択信号がローレベル
になると、ＢＳＲ２０４（図２）の出力の論理反転デー
タをデータＤＴＯＵＴとして出力する。
【００３８】まず、選択信号Ｓがハイレベルの場合を詳
細に説明する。選択信号Ｓがハイレベルになると、Ｐチ
ャネルＭＯＳトランジスタ３２１がオンし、Ｎチャネル
ＭＯＳトランジスタ３２４もオンする。すると、Ｐチャ
ネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳト
ランジスタ３２３により構成されるＣＭＯＳインバータ
の働きにより、フリップフロップ２０３の出力の論理反
転データがデータＤＴＯＵＴとして出力される。この
際、トランジスタ３２５及び３２８はオフする。
細に説明する。選択信号Ｓがハイレベルになると、Ｐチ
ャネルＭＯＳトランジスタ３２１がオンし、Ｎチャネル
ＭＯＳトランジスタ３２４もオンする。すると、Ｐチャ
ネルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳト
ランジスタ３２３により構成されるＣＭＯＳインバータ
の働きにより、フリップフロップ２０３の出力の論理反
転データがデータＤＴＯＵＴとして出力される。この
際、トランジスタ３２５及び３２８はオフする。
【００３９】次に、選択信号Ｓがローレベルの場合を詳
細に説明する。選択信号Ｓがローレベルになると、Ｐチ
ャネルＭＯＳトランジスタ３２５及びＮチャネルＭＯＳ
トランジスタ３２８がオンする。すると、ＰチャネルＭ
ＯＳトランジスタ３２６及びＮチャネルＭＯＳトランジ
スタ３２７により構成されるＣＭＯＳインバータの働き
により、ＢＳＲ２０４（図２）の出力の論理反転データ
がデータＤＴＯＵＴとして出力される。この際、トラン
ジスタ３２１及び３２４はオフする。
細に説明する。選択信号Ｓがローレベルになると、Ｐチ
ャネルＭＯＳトランジスタ３２５及びＮチャネルＭＯＳ
トランジスタ３２８がオンする。すると、ＰチャネルＭ
ＯＳトランジスタ３２６及びＮチャネルＭＯＳトランジ
スタ３２７により構成されるＣＭＯＳインバータの働き
により、ＢＳＲ２０４（図２）の出力の論理反転データ
がデータＤＴＯＵＴとして出力される。この際、トラン
ジスタ３２１及び３２４はオフする。
【００４０】図４は、図２のクロック出力回路２１０内
のフリップフロップ２１１，２１２及び擬似セレクタ回
路２１３の具体的な回路を示す。
のフリップフロップ２１１，２１２及び擬似セレクタ回
路２１３の具体的な回路を示す。
【００４１】まず、フリップフロップ２１１の構成を説
明する。フリップフロップ２１１は、基本的に図３のフ
リップフロップ２０３と同じであるので、異なる点を説
明する。スイッチング素子３０２の入力には、データＤ
ＴＩＮの代わりにバッファ３０８の出力が接続される。
インバータ３０６の出力は、正論理クロックＣＫＰを出
力するための正論理出力端子Ｑ（図２）に接続される。
インバータ３０９の出力は、負論理クロックＸＣＫＰを
出力するための負論理出力端子／Ｑ（図２）に接続され
る。
明する。フリップフロップ２１１は、基本的に図３のフ
リップフロップ２０３と同じであるので、異なる点を説
明する。スイッチング素子３０２の入力には、データＤ
ＴＩＮの代わりにバッファ３０８の出力が接続される。
インバータ３０６の出力は、正論理クロックＣＫＰを出
力するための正論理出力端子Ｑ（図２）に接続される。
インバータ３０９の出力は、負論理クロックＸＣＫＰを
出力するための負論理出力端子／Ｑ（図２）に接続され
る。
【００４２】次に、フリップフロップ２１２の構成を説
明する。フリップフロップ２１２は、フリップフロップ
２１１に対して、スイッチング素子３０２，３０５，３
１５がクロック信号ＸＣＫに応じてオン又はオフする点
のみが異なる。すなわち、スイッチング素子３０２は、
クロック信号ＸＣＫがローレベルになるとオンし、ハイ
レベルになるとオフする。スイッチング素子３０５及び
３１５は、クロック信号ＸＣＫがハイレベルになるとオ
ンし、ローレベルになるとオフする。インバータ３０６
の出力は、正論理クロックＣＫＮを出力するための正論
理出力端子Ｑ（図２）に接続される。インバータ３０９
の出力は、負論理クロックＸＣＫＮを出力するための負
論理出力端子／Ｑ（図２）に接続される。
明する。フリップフロップ２１２は、フリップフロップ
２１１に対して、スイッチング素子３０２，３０５，３
１５がクロック信号ＸＣＫに応じてオン又はオフする点
のみが異なる。すなわち、スイッチング素子３０２は、
クロック信号ＸＣＫがローレベルになるとオンし、ハイ
レベルになるとオフする。スイッチング素子３０５及び
３１５は、クロック信号ＸＣＫがハイレベルになるとオ
ンし、ローレベルになるとオフする。インバータ３０６
の出力は、正論理クロックＣＫＮを出力するための正論
理出力端子Ｑ（図２）に接続される。インバータ３０９
の出力は、負論理クロックＸＣＫＮを出力するための負
論理出力端子／Ｑ（図２）に接続される。
【００４３】次に、擬似セレクタ回路２１３の構成を説
明する。擬似セレクタ回路２１３は、図３のセレクタ２
０５と基本的に同じであるので、異なる点を説明する。
ＰチャネルＭＯＳトランジスタ３２１及びＮチャネルＭ
ＯＳトランジスタ３２３のゲートは、クロック信号ＣＫ
Ｐの線に接続される。ＰチャネルＭＯＳトランジスタ３
２５及びＮチャネルＭＯＳトランジスタ３２７のゲート
は、クロック信号ＸＣＫＰの線に接続される。Ｐチャネ
ルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトラ
ンジスタ３２８のゲートは、クロック信号ＣＫＮの線に
接続される。ＰチャネルＭＯＳトランジスタ３２６及び
ＮチャネルＭＯＳトランジスタ３２４のゲートは、クロ
ック信号ＸＣＫＮの線に接続される。出力端子からはク
ロックＣＫＯＵＴが出力される。
明する。擬似セレクタ回路２１３は、図３のセレクタ２
０５と基本的に同じであるので、異なる点を説明する。
ＰチャネルＭＯＳトランジスタ３２１及びＮチャネルＭ
ＯＳトランジスタ３２３のゲートは、クロック信号ＣＫ
Ｐの線に接続される。ＰチャネルＭＯＳトランジスタ３
２５及びＮチャネルＭＯＳトランジスタ３２７のゲート
は、クロック信号ＸＣＫＰの線に接続される。Ｐチャネ
ルＭＯＳトランジスタ３２２及びＮチャネルＭＯＳトラ
ンジスタ３２８のゲートは、クロック信号ＣＫＮの線に
接続される。ＰチャネルＭＯＳトランジスタ３２６及び
ＮチャネルＭＯＳトランジスタ３２４のゲートは、クロ
ック信号ＸＣＫＮの線に接続される。出力端子からはク
ロックＣＫＯＵＴが出力される。
【００４４】図５を参照しながら、図４のフリップフロ
ップ２１１，２１２及び擬似セレクタ回路２１３の動作
を説明する。クロック信号ＣＫＡ(図２)は、伝播前のク
ロック信号である。このクロック信号ＣＫＡに対して、
クロック信号ＣＫは正論理クロック信号であり、クロッ
ク信号ＸＣＫは負論理クロック信号である。
ップ２１１，２１２及び擬似セレクタ回路２１３の動作
を説明する。クロック信号ＣＫＡ(図２)は、伝播前のク
ロック信号である。このクロック信号ＣＫＡに対して、
クロック信号ＣＫは正論理クロック信号であり、クロッ
ク信号ＸＣＫは負論理クロック信号である。
【００４５】フリップフロップ２１１の動作を説明す
る。スイッチング素子３０２には、インバータ３０７に
よりクロック信号ＣＫＰを論理反転したクロック信号が
入力され、クロック信号ＣＫが立下がるとオンする。イ
ンバータ３０３は、クロック信号ＣＫＰの正論理信号を
出力する。クロック信号ＣＫが立上ると、スイッチング
素子３０５及び３１５がオンする。インバータ３０６
は、クロック信号ＣＫＰの負論理信号を新たなクロック
信号ＣＫＰとして出力する。一方、インバータ３０９
は、クロック信号ＣＫＰの正論理信号をクロック信号Ｘ
ＣＫＰとして出力する。すなわち、クロック信号ＣＫＰ
は、クロック信号ＣＫの立上りエッジに同期して反転す
るものであり、クロック信号ＣＫの２倍の周期を持つ。
一方、クロック信号ＸＣＫＰは、クロック信号ＣＫＰの
論理反転信号である。
る。スイッチング素子３０２には、インバータ３０７に
よりクロック信号ＣＫＰを論理反転したクロック信号が
入力され、クロック信号ＣＫが立下がるとオンする。イ
ンバータ３０３は、クロック信号ＣＫＰの正論理信号を
出力する。クロック信号ＣＫが立上ると、スイッチング
素子３０５及び３１５がオンする。インバータ３０６
は、クロック信号ＣＫＰの負論理信号を新たなクロック
信号ＣＫＰとして出力する。一方、インバータ３０９
は、クロック信号ＣＫＰの正論理信号をクロック信号Ｘ
ＣＫＰとして出力する。すなわち、クロック信号ＣＫＰ
は、クロック信号ＣＫの立上りエッジに同期して反転す
るものであり、クロック信号ＣＫの２倍の周期を持つ。
一方、クロック信号ＸＣＫＰは、クロック信号ＣＫＰの
論理反転信号である。
【００４６】同様に、フリップフロップ２１２は、クロ
ック信号ＸＣＫに同期して動作する。すなわち、クロッ
ク信号ＣＫＮは、クロック信号ＸＣＫの立上りエッジに
同期して反転するものであり、クロック信号ＸＣＫの２
倍の周期を持つ。一方、クロック信号ＸＣＫＮは、クロ
ック信号ＣＫＮの論理反転信号である。
ック信号ＸＣＫに同期して動作する。すなわち、クロッ
ク信号ＣＫＮは、クロック信号ＸＣＫの立上りエッジに
同期して反転するものであり、クロック信号ＸＣＫの２
倍の周期を持つ。一方、クロック信号ＸＣＫＮは、クロ
ック信号ＣＫＮの論理反転信号である。
【００４７】次に、擬似セレクタ回路２１３の動作を説
明する。クロック信号ＣＫＰがハイレベル／ローレベル
になると、トランジスタ３２１はオフ／オンし、トラン
ジスタ３２３はオン／オフする。クロック信号ＸＣＫＰ
がハイレベル／ローレベルになると、トランジスタ３２
５はオフ／オンし、トランジスタ３２７はオン／オフす
る。クロック信号ＣＫＮがハイレベル／ローレベルにな
ると、トランジスタ３２２はオフ／オンし、トランジス
タ３２８はオン／オフする。クロック信号ＸＣＫＮがハ
イレベル／ローレベルになると、トランジスタ３２６は
オフ／オンし、トランジスタ３２４はオン／オフする。
その結果、クロック信号ＣＫＯＵＴは、クロック信号Ｃ
ＫＩＮと同じ周期であり、クロック信号ＣＫＩＮを所定
時間遅延させたクロック信号になる。
明する。クロック信号ＣＫＰがハイレベル／ローレベル
になると、トランジスタ３２１はオフ／オンし、トラン
ジスタ３２３はオン／オフする。クロック信号ＸＣＫＰ
がハイレベル／ローレベルになると、トランジスタ３２
５はオフ／オンし、トランジスタ３２７はオン／オフす
る。クロック信号ＣＫＮがハイレベル／ローレベルにな
ると、トランジスタ３２２はオフ／オンし、トランジス
タ３２８はオン／オフする。クロック信号ＸＣＫＮがハ
イレベル／ローレベルになると、トランジスタ３２６は
オフ／オンし、トランジスタ３２４はオン／オフする。
その結果、クロック信号ＣＫＯＵＴは、クロック信号Ｃ
ＫＩＮと同じ周期であり、クロック信号ＣＫＩＮを所定
時間遅延させたクロック信号になる。
【００４８】以上のように、データ出力回路２２０及び
クロック出力回路２１０に同じ回路素子を用いて、両者
の回路構成を同等なものにすることにより、高精度でデ
ータＤＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出
力することができる。
クロック出力回路２１０に同じ回路素子を用いて、両者
の回路構成を同等なものにすることにより、高精度でデ
ータＤＴＯＵＴ及びクロック信号ＣＫＯＵＴを同時に出
力することができる。
【００４９】次に、クロック信号のデューティ特性につ
いて説明する。デューティは、クロック信号の周期に対
するそのうちのハイレベルの時間の割合で表される。デ
ューティは５０％が好ましいが、図２のＣＭＯＳインバ
ータ２０１内のＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタの特性の違いから、クロック
信号ＣＫＩＮの立上り特性と立下り特性が異なってしま
う。この結果、デューティ特性が悪化してしまう。そこ
で、デューティ特性の悪化を防止するための回路を、次
に説明する。
いて説明する。デューティは、クロック信号の周期に対
するそのうちのハイレベルの時間の割合で表される。デ
ューティは５０％が好ましいが、図２のＣＭＯＳインバ
ータ２０１内のＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタの特性の違いから、クロック
信号ＣＫＩＮの立上り特性と立下り特性が異なってしま
う。この結果、デューティ特性が悪化してしまう。そこ
で、デューティ特性の悪化を防止するための回路を、次
に説明する。
【００５０】図６は、本発明の他の実施形態による出力
回路を示す。この出力回路において、図２の出力回路と
異なる点を説明する。差動バッファ６０１は、クロック
信号ＣＫＡを基に差動クロック信号ＣＫ及びＸＣＫを出
力する。クロック信号ＣＫＡに対して、クロック信号Ｃ
Ｋは正論理信号であり、クロック信号ＸＣＫは負論理信
号である。クロック信号ＣＫ及びＸＣＫは、複数のバッ
ファ６０２により伝播される。
回路を示す。この出力回路において、図２の出力回路と
異なる点を説明する。差動バッファ６０１は、クロック
信号ＣＫＡを基に差動クロック信号ＣＫ及びＸＣＫを出
力する。クロック信号ＣＫＡに対して、クロック信号Ｃ
Ｋは正論理信号であり、クロック信号ＸＣＫは負論理信
号である。クロック信号ＣＫ及びＸＣＫは、複数のバッ
ファ６０２により伝播される。
【００５１】クロック出力回路２１０は、図２のフリッ
プフロップ２１２の代わりにフリップフロップ６１２を
有する。フリップフロップ６１２は、クロック入力端子
がクロック信号ＸＣＫの線に接続され、クロック信号Ｘ
ＣＫの立上りに同期して出力する。すなわち、３つのフ
リップフロップ２１１，６１２，２０３は、すべてクロ
ック信号の立上りに同期して出力する。ここで、フリッ
プフロップ２１１及び２０３のクロック入力端子は、ク
ロック信号ＣＫの線に接続される。
プフロップ２１２の代わりにフリップフロップ６１２を
有する。フリップフロップ６１２は、クロック入力端子
がクロック信号ＸＣＫの線に接続され、クロック信号Ｘ
ＣＫの立上りに同期して出力する。すなわち、３つのフ
リップフロップ２１１，６１２，２０３は、すべてクロ
ック信号の立上りに同期して出力する。ここで、フリッ
プフロップ２１１及び２０３のクロック入力端子は、ク
ロック信号ＣＫの線に接続される。
【００５２】図５を参照しながら、デューティ特性が改
善される理由を説明する。クロック信号ＣＫＡのデュー
ティ特性が良好でも、バッファ６０２の影響によりクロ
ック信号ＣＫ及びＸＣＫのデューティ特性は悪くなる。
ここで、図２の出力回路では、実際には、図５とは異な
り、クロック信号ＸＣＫがクロック信号ＣＫの論理反転
になるため、クロック信号ＣＫＯＵＴのデューティ特性
が悪化する。
善される理由を説明する。クロック信号ＣＫＡのデュー
ティ特性が良好でも、バッファ６０２の影響によりクロ
ック信号ＣＫ及びＸＣＫのデューティ特性は悪くなる。
ここで、図２の出力回路では、実際には、図５とは異な
り、クロック信号ＸＣＫがクロック信号ＣＫの論理反転
になるため、クロック信号ＣＫＯＵＴのデューティ特性
が悪化する。
【００５３】図６の出力回路では、図５に示すように、
クロック信号ＣＫ及びＸＣＫのデューティ特性は悪い
が、両者の立上り特性と立下り特性はそれぞれ同じであ
る。そこで、クロック信号ＣＫの立上り特性とクロック
信号ＸＣＫの立上り特性が同じ点に着目する。フリップ
フロップ２１１は、クロック信号ＣＫの立上りを利用し
て、クロック信号ＣＫＯＵＴの立上りを生成する。一
方、フリップフロップ６１２は、クロック信号ＸＣＫの
立上りを利用して、クロック信号ＣＫＯＵＴの立下りを
生成する。このように、クロック信号ＣＫ及びＸＣＫの
両者の立上りを利用してクロック信号ＣＫＯＵＴを生成
することにより、クロック信号ＣＫＯＵＴのデューティ
特性を良好にすることができる。この場合、図３及び図
４の差動バッファ３０１は不要になる。
クロック信号ＣＫ及びＸＣＫのデューティ特性は悪い
が、両者の立上り特性と立下り特性はそれぞれ同じであ
る。そこで、クロック信号ＣＫの立上り特性とクロック
信号ＸＣＫの立上り特性が同じ点に着目する。フリップ
フロップ２１１は、クロック信号ＣＫの立上りを利用し
て、クロック信号ＣＫＯＵＴの立上りを生成する。一
方、フリップフロップ６１２は、クロック信号ＸＣＫの
立上りを利用して、クロック信号ＣＫＯＵＴの立下りを
生成する。このように、クロック信号ＣＫ及びＸＣＫの
両者の立上りを利用してクロック信号ＣＫＯＵＴを生成
することにより、クロック信号ＣＫＯＵＴのデューティ
特性を良好にすることができる。この場合、図３及び図
４の差動バッファ３０１は不要になる。
【００５４】なお、フリップフロップ２１１，６１２，
２０３をすべてクロック信号の立下りに同期して出力さ
せることにより、クロック信号ＣＫ及びＸＣＫの立下り
のみを利用してクロック信号ＣＫＯＵＴを生成しても、
デューティ特性を良好にすることができる。
２０３をすべてクロック信号の立下りに同期して出力さ
せることにより、クロック信号ＣＫ及びＸＣＫの立下り
のみを利用してクロック信号ＣＫＯＵＴを生成しても、
デューティ特性を良好にすることができる。
【００５５】図７に示すように、クロック信号ＣＫＡの
差動信号ＣＫ及びＸＣＫを用いる場合には、両者の差分
信号ＣＫ−ＸＣＫを用いることが考えられる。しかし、
差分信号ＣＫ−ＸＣＫは、クロック信号ＣＫＯＵＴのデ
ューティ特性を改善するために用いることができない。
本実施形態のように、クロック信号ＣＫ及びＸＣＫの立
上りのみ又は立下りのみを用いることにより、デューテ
ィ特性を改善することができる。
差動信号ＣＫ及びＸＣＫを用いる場合には、両者の差分
信号ＣＫ−ＸＣＫを用いることが考えられる。しかし、
差分信号ＣＫ−ＸＣＫは、クロック信号ＣＫＯＵＴのデ
ューティ特性を改善するために用いることができない。
本実施形態のように、クロック信号ＣＫ及びＸＣＫの立
上りのみ又は立下りのみを用いることにより、デューテ
ィ特性を改善することができる。
【００５６】上記実施形態は、何れも本発明を実施する
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
にあたっての具体化のほんの一例を示したものに過ぎ
ず、これらによって本発明の技術的範囲が限定的に解釈
されてはならないものである。すなわち、本発明はその
技術思想、またはその主要な特徴から逸脱することな
く、様々な形で実施することができる。
【００５７】本発明の実施形態は、例えば以下のように
種々の適用が可能である。 （付記１）データ出力回路とクロック出力回路とを有す
る出力回路であって、前記データ出力回路は、データ入
力端子に第１のデータを入力するための第１のデータ線
が接続され、データ出力端子からクロック信号の立上り
又は立下りに同期して前記第１のデータに応じた状態を
出力する第１のＤ型フリップフロップと、選択信号に応
じて前記第１のＤ型フリップフロップの出力又は第２の
データを選択的にセレクタ出力端子から出力するセレク
タとを有し、前記クロック出力回路は、データ入力端子
に自己の負論理データ出力端子が接続され、正論理デー
タ出力端子及び負論理データ出力端子からクロック信号
の立上りに同期して前記データ入力端子に入力されたデ
ータの正論理データ及び負論理データをそれぞれ出力す
る第２のＤ型フリップフロップと、データ入力端子に自
己の負論理データ出力端子が接続され、正論理データ出
力端子及び負論理データ出力端子からクロック信号の立
下りに同期して前記データ入力端子に入力されたデータ
の正論理データ及び負論理データをそれぞれ出力する第
３のＤ型フリップフロップと、前記第２及び第３のＤ型
フリップフロップの正論理及び負論理データ出力端子に
接続され、前記セレクタと同一の遅延時間を実現するた
めに前記セレクタと同一の素子を用いてクロック信号を
クロック出力端子から出力する擬似セレクタ回路とを有
する出力回路。 （付記２）前記第１のＤ型フリップフロップは、前記ク
ロック信号の正論理クロック信号に同期してデータを出
力し、前記第２のＤ型フリップフロップは、前記クロッ
ク信号の負論理クロック信号に同期してデータを出力す
る付記１記載の出力回路。 （付記３）さらに、クロック信号を入力するためのクロ
ック入力ノードを有し、前記第１、第２及び第３のＤ型
フリッププロップのクロック入力端子には前記クロック
入力ノードが接続される付記１記載の出力回路。 （付記４）さらに、クロック信号を基に正論理クロック
信号及び負論理クロック信号からなる差動クロック信号
を生成して伝播する差動クロック回路を有し、前記第１
のＤ型フリップフロップは、前記正論理クロック信号に
同期してデータを出力し、前記第２のＤ型フリップフロ
ップは、前記負論理クロック信号に同期してデータを出
力する付記２記載の出力回路。 （付記５）前記擬似セレクタ回路は、前記第２のＤ型フ
リップフロップの正論理データ出力端子に接続されるゲ
ートを有する第１のＰチャネルＭＯＳトランジスタと前
記第３のＤ型フリップフロップの正論理データ出力端子
に接続されるゲートを有する第２のＰチャネルＭＯＳト
ランジスタが第１の電位を発生する第１の電圧源とクロ
ック出力端子との間で直列に接続され、前記第２のＤ型
フリップフロップの正論理データ出力端子に接続される
ゲートを有する第１のＮチャネルＭＯＳトランジスタと
前記第３のＤ型フリップフロップの負論理データ出力端
子に接続されるゲートを有する第２のＮチャネルＭＯＳ
トランジスタが第２の電位を発生する第２の電圧源と前
記クロック出力端子との間で直列に接続され、前記第２
のＤ型フリップフロップの負論理データ出力端子に接続
されるゲートを有する第３のＰチャネルＭＯＳトランジ
スタと前記第３のＤ型フリップフロップの負論理データ
出力端子に接続されるゲートを有する第４のＰチャネル
ＭＯＳトランジスタが前記第１の電圧源と前記クロック
出力端子との間で直列に接続され、前記第２のＤ型フリ
ップフロップの負論理データ出力端子に接続されるゲー
トを有する第３のＮチャネルＭＯＳトランジスタと前記
第３のＤ型フリップフロップの正論理データ出力端子に
接続されるゲートを有する第４のＮチャネルＭＯＳトラ
ンジスタが前記第２の電圧源と前記クロック出力端子と
の間で直列に接続され、前記セレクタは、前記第２のデ
ータを入力するための第２のデータ線に接続されるゲー
トを有する第５のＰチャネルＭＯＳトランジスタと前記
第１のＤ型フリップフロップの出力信号と前記第２のデ
ータを切り替えるための選択信号の正論理信号の線に接
続されるゲートを有する第６のＰチャネルＭＯＳトラン
ジスタが前記第１の電圧源と前記セレクタ出力端子との
間で直列に接続され、前記第２のデータ線に接続される
ゲートを有する第５のＮチャネルＭＯＳトランジスタと
前記選択信号の負論理信号の線に接続される第６のＮチ
ャネルＭＯＳトランジスタが前記第２の電圧源と前記セ
レクタ出力端子との間で直列に接続され、前記第１のＤ
型フリップフロップの正論理データ出力端子に接続され
るゲートを有する第７のＰチャネルＭＯＳトランジスタ
と前記選択信号の負論理信号の線に接続されるゲートを
有する第８のＰチャネルＭＯＳトランジスタが前記第１
の電圧源と前記セレクタ出力端子の間で直列に接続さ
れ、前記第１のＤ型フリップフロップの正論理データ出
力端子に接続されるゲートを有する第７のＮチャネルＭ
ＯＳトランジスタと前記選択信号の正論理信号の線に接
続されるゲートを有する第８のＮチャネルＭＯＳトラン
ジスタが前記第２の電圧源と前記セレクタ出力端子の間
で直列に接続される付記１記載の出力回路。 （付記６）前記第１の電位は、前記第２の電位よりも高
い付記５記載の出力回路。 （付記７）前記第１〜第３のＤ型フリップフロップが同
一の回路で構成されており、前記第１〜第８のＰチャネ
ルＭＯＳトランジスタが全て同一のサイズで構成されて
おり、前記第１〜第８のＮチャネルＭＯＳトランジスタ
が全て同一のサイズで構成されている付記５記載の出力
回路。 （付記８）前記第１〜第３のＤ型フリップフロップは、
それぞれ、クロック信号に応じてオン又はオフする第１
のスイッチング素子と該第１のスイッチング素子を介し
て入力されるデータを保持する第１の保持回路からなる
マスターラッチと、前記第１の保持回路の正論理出力に
接続され前記第１のスイッチング素子と逆の論理値でオ
ンする第２のスイッチング素子と該第２のスイッチング
素子を介して入力されるデータを保持する第２の保持回
路からなる第１のスレーブラッチと、前記第１の保持回
路の負論理出力に接続され前記第１のスイッチング素子
と逆の論理値でオンする第３のスイッチング素子と該第
３のスイッチング素子を介して入力されるデータを保持
する第３の保持回路からなる第２のスレーブラッチとを
有する付記１記載の出力回路。 （付記９）前記第１〜第３のＤ型フリップフロップは、
それぞれ、クロック信号に応じてオン又はオフする第１
のスイッチング素子と該第１のスイッチング素子を介し
て入力されるデータを保持する第１の保持回路からなる
マスターラッチと、前記第１の保持回路の正論理出力に
接続され前記第１のスイッチング素子と逆の論理値でオ
ンする第２のスイッチング素子と該第２のスイッチング
素子を介して入力されるデータを保持する第２の保持回
路からなる第１のスレーブラッチと、前記第１の保持回
路の負論理出力に接続され前記第１のスイッチング素子
と逆の論理値でオンする第３のスイッチング素子と該第
３のスイッチング素子を介して入力されるデータを保持
する第３の保持回路からなる第２のスレーブラッチとを
有する付記５記載の出力回路。 （付記１０）前記第１の電位は、前記第２の電位よりも
高い付記９記載の出力回路。 （付記１１）前記第１〜第３のＤ型フリップフロップが
同一の回路で構成されており、前記第１〜第８のＰチャ
ネルＭＯＳトランジスタが全て同一のサイズで構成され
ており、前記第１〜第８のＮチャネルＭＯＳトランジス
タが全て同一のサイズで構成されている付記９記載の出
力回路。 （付記１２）前記第１のＤ型フリップフロップは、前記
クロック信号の正論理クロック信号に同期してデータを
出力し、前記第２のＤ型フリップフロップは、前記クロ
ック信号の負論理クロック信号に同期してデータを出力
する付記９記載の出力回路。 （付記１３）さらに、クロック信号を入力するためのク
ロック入力ノードを有し、前記第１、第２及び第３のＤ
型フリッププロップのクロック入力端子には前記クロッ
ク入力ノードが接続される付記９記載の出力回路。 （付記１４）さらに、クロック信号を基に正論理クロッ
ク信号及び負論理クロック信号からなる差動クロック信
号を生成して伝播する差動クロック回路を有し、前記第
１のＤ型フリップフロップは、前記正論理クロック信号
に同期してデータを出力し、前記第２のＤ型フリップフ
ロップは、前記負論理クロック信号に同期してデータを
出力する付記１２記載の出力回路。
種々の適用が可能である。 （付記１）データ出力回路とクロック出力回路とを有す
る出力回路であって、前記データ出力回路は、データ入
力端子に第１のデータを入力するための第１のデータ線
が接続され、データ出力端子からクロック信号の立上り
又は立下りに同期して前記第１のデータに応じた状態を
出力する第１のＤ型フリップフロップと、選択信号に応
じて前記第１のＤ型フリップフロップの出力又は第２の
データを選択的にセレクタ出力端子から出力するセレク
タとを有し、前記クロック出力回路は、データ入力端子
に自己の負論理データ出力端子が接続され、正論理デー
タ出力端子及び負論理データ出力端子からクロック信号
の立上りに同期して前記データ入力端子に入力されたデ
ータの正論理データ及び負論理データをそれぞれ出力す
る第２のＤ型フリップフロップと、データ入力端子に自
己の負論理データ出力端子が接続され、正論理データ出
力端子及び負論理データ出力端子からクロック信号の立
下りに同期して前記データ入力端子に入力されたデータ
の正論理データ及び負論理データをそれぞれ出力する第
３のＤ型フリップフロップと、前記第２及び第３のＤ型
フリップフロップの正論理及び負論理データ出力端子に
接続され、前記セレクタと同一の遅延時間を実現するた
めに前記セレクタと同一の素子を用いてクロック信号を
クロック出力端子から出力する擬似セレクタ回路とを有
する出力回路。 （付記２）前記第１のＤ型フリップフロップは、前記ク
ロック信号の正論理クロック信号に同期してデータを出
力し、前記第２のＤ型フリップフロップは、前記クロッ
ク信号の負論理クロック信号に同期してデータを出力す
る付記１記載の出力回路。 （付記３）さらに、クロック信号を入力するためのクロ
ック入力ノードを有し、前記第１、第２及び第３のＤ型
フリッププロップのクロック入力端子には前記クロック
入力ノードが接続される付記１記載の出力回路。 （付記４）さらに、クロック信号を基に正論理クロック
信号及び負論理クロック信号からなる差動クロック信号
を生成して伝播する差動クロック回路を有し、前記第１
のＤ型フリップフロップは、前記正論理クロック信号に
同期してデータを出力し、前記第２のＤ型フリップフロ
ップは、前記負論理クロック信号に同期してデータを出
力する付記２記載の出力回路。 （付記５）前記擬似セレクタ回路は、前記第２のＤ型フ
リップフロップの正論理データ出力端子に接続されるゲ
ートを有する第１のＰチャネルＭＯＳトランジスタと前
記第３のＤ型フリップフロップの正論理データ出力端子
に接続されるゲートを有する第２のＰチャネルＭＯＳト
ランジスタが第１の電位を発生する第１の電圧源とクロ
ック出力端子との間で直列に接続され、前記第２のＤ型
フリップフロップの正論理データ出力端子に接続される
ゲートを有する第１のＮチャネルＭＯＳトランジスタと
前記第３のＤ型フリップフロップの負論理データ出力端
子に接続されるゲートを有する第２のＮチャネルＭＯＳ
トランジスタが第２の電位を発生する第２の電圧源と前
記クロック出力端子との間で直列に接続され、前記第２
のＤ型フリップフロップの負論理データ出力端子に接続
されるゲートを有する第３のＰチャネルＭＯＳトランジ
スタと前記第３のＤ型フリップフロップの負論理データ
出力端子に接続されるゲートを有する第４のＰチャネル
ＭＯＳトランジスタが前記第１の電圧源と前記クロック
出力端子との間で直列に接続され、前記第２のＤ型フリ
ップフロップの負論理データ出力端子に接続されるゲー
トを有する第３のＮチャネルＭＯＳトランジスタと前記
第３のＤ型フリップフロップの正論理データ出力端子に
接続されるゲートを有する第４のＮチャネルＭＯＳトラ
ンジスタが前記第２の電圧源と前記クロック出力端子と
の間で直列に接続され、前記セレクタは、前記第２のデ
ータを入力するための第２のデータ線に接続されるゲー
トを有する第５のＰチャネルＭＯＳトランジスタと前記
第１のＤ型フリップフロップの出力信号と前記第２のデ
ータを切り替えるための選択信号の正論理信号の線に接
続されるゲートを有する第６のＰチャネルＭＯＳトラン
ジスタが前記第１の電圧源と前記セレクタ出力端子との
間で直列に接続され、前記第２のデータ線に接続される
ゲートを有する第５のＮチャネルＭＯＳトランジスタと
前記選択信号の負論理信号の線に接続される第６のＮチ
ャネルＭＯＳトランジスタが前記第２の電圧源と前記セ
レクタ出力端子との間で直列に接続され、前記第１のＤ
型フリップフロップの正論理データ出力端子に接続され
るゲートを有する第７のＰチャネルＭＯＳトランジスタ
と前記選択信号の負論理信号の線に接続されるゲートを
有する第８のＰチャネルＭＯＳトランジスタが前記第１
の電圧源と前記セレクタ出力端子の間で直列に接続さ
れ、前記第１のＤ型フリップフロップの正論理データ出
力端子に接続されるゲートを有する第７のＮチャネルＭ
ＯＳトランジスタと前記選択信号の正論理信号の線に接
続されるゲートを有する第８のＮチャネルＭＯＳトラン
ジスタが前記第２の電圧源と前記セレクタ出力端子の間
で直列に接続される付記１記載の出力回路。 （付記６）前記第１の電位は、前記第２の電位よりも高
い付記５記載の出力回路。 （付記７）前記第１〜第３のＤ型フリップフロップが同
一の回路で構成されており、前記第１〜第８のＰチャネ
ルＭＯＳトランジスタが全て同一のサイズで構成されて
おり、前記第１〜第８のＮチャネルＭＯＳトランジスタ
が全て同一のサイズで構成されている付記５記載の出力
回路。 （付記８）前記第１〜第３のＤ型フリップフロップは、
それぞれ、クロック信号に応じてオン又はオフする第１
のスイッチング素子と該第１のスイッチング素子を介し
て入力されるデータを保持する第１の保持回路からなる
マスターラッチと、前記第１の保持回路の正論理出力に
接続され前記第１のスイッチング素子と逆の論理値でオ
ンする第２のスイッチング素子と該第２のスイッチング
素子を介して入力されるデータを保持する第２の保持回
路からなる第１のスレーブラッチと、前記第１の保持回
路の負論理出力に接続され前記第１のスイッチング素子
と逆の論理値でオンする第３のスイッチング素子と該第
３のスイッチング素子を介して入力されるデータを保持
する第３の保持回路からなる第２のスレーブラッチとを
有する付記１記載の出力回路。 （付記９）前記第１〜第３のＤ型フリップフロップは、
それぞれ、クロック信号に応じてオン又はオフする第１
のスイッチング素子と該第１のスイッチング素子を介し
て入力されるデータを保持する第１の保持回路からなる
マスターラッチと、前記第１の保持回路の正論理出力に
接続され前記第１のスイッチング素子と逆の論理値でオ
ンする第２のスイッチング素子と該第２のスイッチング
素子を介して入力されるデータを保持する第２の保持回
路からなる第１のスレーブラッチと、前記第１の保持回
路の負論理出力に接続され前記第１のスイッチング素子
と逆の論理値でオンする第３のスイッチング素子と該第
３のスイッチング素子を介して入力されるデータを保持
する第３の保持回路からなる第２のスレーブラッチとを
有する付記５記載の出力回路。 （付記１０）前記第１の電位は、前記第２の電位よりも
高い付記９記載の出力回路。 （付記１１）前記第１〜第３のＤ型フリップフロップが
同一の回路で構成されており、前記第１〜第８のＰチャ
ネルＭＯＳトランジスタが全て同一のサイズで構成され
ており、前記第１〜第８のＮチャネルＭＯＳトランジス
タが全て同一のサイズで構成されている付記９記載の出
力回路。 （付記１２）前記第１のＤ型フリップフロップは、前記
クロック信号の正論理クロック信号に同期してデータを
出力し、前記第２のＤ型フリップフロップは、前記クロ
ック信号の負論理クロック信号に同期してデータを出力
する付記９記載の出力回路。 （付記１３）さらに、クロック信号を入力するためのク
ロック入力ノードを有し、前記第１、第２及び第３のＤ
型フリッププロップのクロック入力端子には前記クロッ
ク入力ノードが接続される付記９記載の出力回路。 （付記１４）さらに、クロック信号を基に正論理クロッ
ク信号及び負論理クロック信号からなる差動クロック信
号を生成して伝播する差動クロック回路を有し、前記第
１のＤ型フリップフロップは、前記正論理クロック信号
に同期してデータを出力し、前記第２のＤ型フリップフ
ロップは、前記負論理クロック信号に同期してデータを
出力する付記１２記載の出力回路。
【００５８】
【発明の効果】以上説明したように本発明によれば、デ
ータ出力回路は第１のＤ型フリップフロップ及びセレク
タを有し、クロック出力回路は第２及び第３のＤ型フリ
ップフロップ並びに擬似セレクタ回路を有する。クロッ
ク出力回路の第２及び第３のＤ型フリップフロップ回路
は、データ出力回路の第１のＤ型フリップフロップに対
応する。クロック出力回路の擬似セレクタ回路は、デー
タ出力回路のセレクタに対応する。データ出力回路及び
クロック出力回路は回路構成が同等であるので、出力回
路は高精度でデータ及びクロック信号を同時に出力する
ことができる。
ータ出力回路は第１のＤ型フリップフロップ及びセレク
タを有し、クロック出力回路は第２及び第３のＤ型フリ
ップフロップ並びに擬似セレクタ回路を有する。クロッ
ク出力回路の第２及び第３のＤ型フリップフロップ回路
は、データ出力回路の第１のＤ型フリップフロップに対
応する。クロック出力回路の擬似セレクタ回路は、デー
タ出力回路のセレクタに対応する。データ出力回路及び
クロック出力回路は回路構成が同等であるので、出力回
路は高精度でデータ及びクロック信号を同時に出力する
ことができる。
【図１】本発明の実施形態によるＳＣＡＮテストを説明
するための回路図である。
するための回路図である。
【図２】本実施形態によるデータ出力回路及びクロック
出力回路を含む出力回路を示す回路図である。
出力回路を含む出力回路を示す回路図である。
【図３】データ出力回路を示す回路図である。
【図４】クロック出力回路を示す回路図である。
【図５】本実施形態によるクロック出力回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図６】本発明の他の実施形態によるデータ出力回路及
びクロック出力回路を含む出力回路の回路図である。
びクロック出力回路を含む出力回路の回路図である。
【図７】差動信号を示すタイミングチャートである。
【図８】図８（Ａ）〜（Ｃ）は従来技術によるデータ及
びクロックの出力回路の回路図である。
びクロックの出力回路の回路図である。
１０１ 入力端子 １０２ 入力バッファ １０３ フリップフロップ １０４ ＢＳＲ １０５ セレクタ １０６ 内部回路 １０７ フリップフロップ １０８ ＢＳＲ １０９ セレクタ １１０ 出力バッファ １１１ 出力端子 １１２ コントローラ １１３ 入力部 １１４ 出力部 １２０，１３０ ＬＳＩ １４０ コントローラ ２０１ バッファ ２０２ 論理回路 ２０３，２１１，２１２ フリップフロップ ２０４ ＢＳＲ ２０５ セレクタ ２１０ クロック出力回路（ディレイ回路） ２１３ 擬似セレクタ回路 ２２０ データ出力回路 ６０１ 差動バッファ ６０２ バッファ ６１２ フリップフロップ ８０１ バッファ ８０３ フリップフロップ ８０４ ＢＳＲ ８０５ セレクタ ８２１ インバータ ８３１，８３３ インバータ ８３２ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA03 AA04 AA39 BB38 BB58 BB59 CC00 CC14 DD29 EE11 FF01 FF08 FF10 GG14 KK01
Claims (10)
- 【請求項１】 データ出力回路とクロック出力回路とを
有する出力回路であって、 前記データ出力回路は、 データ入力端子に第１のデータを入力するための第１の
データ線が接続され、データ出力端子からクロック信号
の立上り又は立下りに同期して前記第１のデータに応じ
た状態を出力する第１のＤ型フリップフロップと、 選択信号に応じて前記第１のＤ型フリップフロップの出
力又は第２のデータを選択的にセレクタ出力端子から出
力するセレクタとを有し、 前記クロック出力回路は、 データ入力端子に自己の負論理データ出力端子が接続さ
れ、正論理データ出力端子及び負論理データ出力端子か
らクロック信号の立上りに同期して前記データ入力端子
に入力されたデータの正論理データ及び負論理データを
それぞれ出力する第２のＤ型フリップフロップと、 データ入力端子に自己の負論理データ出力端子が接続さ
れ、正論理データ出力端子及び負論理データ出力端子か
らクロック信号の立下りに同期して前記データ入力端子
に入力されたデータの正論理データ及び負論理データを
それぞれ出力する第３のＤ型フリップフロップと、 前記第２及び第３のＤ型フリップフロップの正論理及び
負論理データ出力端子に接続され、前記セレクタと同一
の遅延時間を実現するために前記セレクタと同一の素子
を用いてクロック信号をクロック出力端子から出力する
擬似セレクタ回路とを有する出力回路。 - 【請求項２】 前記第１のＤ型フリップフロップは、前
記クロック信号の正論理クロック信号に同期してデータ
を出力し、前記第２のＤ型フリップフロップは、前記ク
ロック信号の負論理クロック信号に同期してデータを出
力する請求項１記載の出力回路。 - 【請求項３】 さらに、クロック信号を入力するための
クロック入力ノードを有し、 前記第１、第２及び第３のＤ型フリッププロップのクロ
ック入力端子には前記クロック入力ノードが接続される
請求項１記載の出力回路。 - 【請求項４】 さらに、クロック信号を基に正論理クロ
ック信号及び負論理クロック信号からなる差動クロック
信号を生成して伝播する差動クロック回路を有し、 前記第１のＤ型フリップフロップは、前記正論理クロッ
ク信号に同期してデータを出力し、前記第２のＤ型フリ
ップフロップは、前記負論理クロック信号に同期してデ
ータを出力する請求項２記載の出力回路。 - 【請求項５】 前記擬似セレクタ回路は、 前記第２のＤ型フリップフロップの正論理データ出力端
子に接続されるゲートを有する第１のＰチャネルＭＯＳ
トランジスタと前記第３のＤ型フリップフロップの正論
理データ出力端子に接続されるゲートを有する第２のＰ
チャネルＭＯＳトランジスタが第１の電位を発生する第
１の電圧源とクロック出力端子との間で直列に接続さ
れ、 前記第２のＤ型フリップフロップの正論理データ出力端
子に接続されるゲートを有する第１のＮチャネルＭＯＳ
トランジスタと前記第３のＤ型フリップフロップの負論
理データ出力端子に接続されるゲートを有する第２のＮ
チャネルＭＯＳトランジスタが第２の電位を発生する第
２の電圧源と前記クロック出力端子との間で直列に接続
され、 前記第２のＤ型フリップフロップの負論理データ出力端
子に接続されるゲートを有する第３のＰチャネルＭＯＳ
トランジスタと前記第３のＤ型フリップフロップの負論
理データ出力端子に接続されるゲートを有する第４のＰ
チャネルＭＯＳトランジスタが前記第１の電圧源と前記
クロック出力端子との間で直列に接続され、 前記第２のＤ型フリップフロップの負論理データ出力端
子に接続されるゲートを有する第３のＮチャネルＭＯＳ
トランジスタと前記第３のＤ型フリップフロップの正論
理データ出力端子に接続されるゲートを有する第４のＮ
チャネルＭＯＳトランジスタが前記第２の電圧源と前記
クロック出力端子との間で直列に接続され、 前記セレクタは、 前記第２のデータを入力するための第２のデータ線に接
続されるゲートを有する第５のＰチャネルＭＯＳトラン
ジスタと前記第１のＤ型フリップフロップの出力信号と
前記第２のデータを切り替えるための選択信号の正論理
信号の線に接続されるゲートを有する第６のＰチャネル
ＭＯＳトランジスタが前記第１の電圧源と前記セレクタ
出力端子との間で直列に接続され、 前記第２のデータ線に接続されるゲートを有する第５の
ＮチャネルＭＯＳトランジスタと前記選択信号の負論理
信号の線に接続される第６のＮチャネルＭＯＳトランジ
スタが前記第２の電圧源と前記セレクタ出力端子との間
で直列に接続され、 前記第１のＤ型フリップフロップの正論理データ出力端
子に接続されるゲートを有する第７のＰチャネルＭＯＳ
トランジスタと前記選択信号の負論理信号の線に接続さ
れるゲートを有する第８のＰチャネルＭＯＳトランジス
タが前記第１の電圧源と前記セレクタ出力端子の間で直
列に接続され、 前記第１のＤ型フリップフロップの正論理データ出力端
子に接続されるゲートを有する第７のＮチャネルＭＯＳ
トランジスタと前記選択信号の正論理信号の線に接続さ
れるゲートを有する第８のＮチャネルＭＯＳトランジス
タが前記第２の電圧源と前記セレクタ出力端子の間で直
列に接続される請求項１記載の出力回路。 - 【請求項６】 前記第１の電位は、前記第２の電位より
も高い請求項５記載の出力回路。 - 【請求項７】 前記第１〜第３のＤ型フリップフロップ
が同一の回路で構成されており、 前記第１〜第８のＰチャネルＭＯＳトランジスタが全て
同一のサイズで構成されており、 前記第１〜第８のＮチャネルＭＯＳトランジスタが全て
同一のサイズで構成されている請求項５記載の出力回
路。 - 【請求項８】 前記第１〜第３のＤ型フリップフロップ
は、それぞれ、 クロック信号に応じてオン又はオフする第１のスイッチ
ング素子と該第１のスイッチング素子を介して入力され
るデータを保持する第１の保持回路からなるマスターラ
ッチと、 前記第１の保持回路の正論理出力に接続され前記第１の
スイッチング素子と逆の論理値でオンする第２のスイッ
チング素子と該第２のスイッチング素子を介して入力さ
れるデータを保持する第２の保持回路からなる第１のス
レーブラッチと、 前記第１の保持回路の負論理出力に接続され前記第１の
スイッチング素子と逆の論理値でオンする第３のスイッ
チング素子と該第３のスイッチング素子を介して入力さ
れるデータを保持する第３の保持回路からなる第２のス
レーブラッチとを有する請求項１記載の出力回路。 - 【請求項９】 前記第１〜第３のＤ型フリップフロップ
は、それぞれ、 クロック信号に応じてオン又はオフする第１のスイッチ
ング素子と該第１のスイッチング素子を介して入力され
るデータを保持する第１の保持回路からなるマスターラ
ッチと、 前記第１の保持回路の正論理出力に接続され前記第１の
スイッチング素子と逆の論理値でオンする第２のスイッ
チング素子と該第２のスイッチング素子を介して入力さ
れるデータを保持する第２の保持回路からなる第１のス
レーブラッチと、 前記第１の保持回路の負論理出力に接続され前記第１の
スイッチング素子と逆の論理値でオンする第３のスイッ
チング素子と該第３のスイッチング素子を介して入力さ
れるデータを保持する第３の保持回路からなる第２のス
レーブラッチとを有する請求項５記載の出力回路。 - 【請求項１０】 前記第１〜第３のＤ型フリップフロッ
プが同一の回路で構成されており、 前記第１〜第８のＰチャネルＭＯＳトランジスタが全て
同一のサイズで構成されており、 前記第１〜第８のＮチャネルＭＯＳトランジスタが全て
同一のサイズで構成されている請求項９記載の出力回
路。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177454A JP4649064B2 (ja) | 2001-06-12 | 2001-06-12 | 出力回路 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP2001177454A Expired - Fee Related JP4649064B2 (ja) | 2001-06-12 | 2001-06-12 | 出力回路 |
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| JP (1) | JP4649064B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541399A (ja) * | 2007-09-24 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 同期回路の遅延と一致している遅延回路 |
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|---|---|---|---|---|
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| KR100580179B1 (ko) * | 2003-11-25 | 2006-05-16 | 삼성전자주식회사 | 동시 변경 출력을 감소시키기 위한 방법 및 집적 회로 장치 |
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2001
- 2001-06-12 JP JP2001177454A patent/JP4649064B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-13 US US10/095,945 patent/US7003060B2/en not_active Expired - Fee Related
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