JPH10303736A - 異なるしきい電圧のｍｏｓｆｅｔで形成した論理回路 - Google Patents

異なるしきい電圧のｍｏｓｆｅｔで形成した論理回路

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JPH10303736A
JPH10303736A JP10084477A JP8447798A JPH10303736A JP H10303736 A JPH10303736 A JP H10303736A JP 10084477 A JP10084477 A JP 10084477A JP 8447798 A JP8447798 A JP 8447798A JP H10303736 A JPH10303736 A JP H10303736A
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transistors
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エム．ヒル アンソニー
Uming Ko
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Abstract

(57)【要約】 【課題】 回路速度を増加させると共に、技術の現状に
比較して漏洩電流を減少させる。 【解決手段】 異なるしきい電圧を有する金属半導体電
界効果トランジスタで形成された論理回路。第１供給電
圧と出力ノードの間の第１直列接続は、高いしきい電圧
を有するＮチャネルトランジスタのソースドレインパス
と、低いしきい電圧を有するトランジスタのみにより構
成されるプルダウン回路網のプルダウン条件付き伝導パ
スのみにより構成される。前記供給電圧と前記出力ノー
ドの間の第２直列接続は、高いしきい電圧を有するＰチ
ャネルトランジスタのソースドレインパスと、低いしき
い電圧を有するトランジスタのみで構成されるプルアッ
プ回路網のプルアップ条件付き伝導パスからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明の技術分野はトラン
ジスタ回路構成のファミリであって、特に異なるしきい
電圧を有する複数のトランジスタを使用する論理回路に
関する。
【０００２】
【従来の技術】現代の多くの回路の応用において望まし
いのは、回路のアプリケーションの作動速度を増加させ
ることである。例えばマイクロプロセッサの設計におい
て、速度制限部分を構成する回路や、マイクロプロセッ
サの速度に影響する諸回路は、全体的なマイクロプロセ
ッサ速度を増すために、常時検討され再設計される。従
って、より速い速度とより良い性能が、より短い時間内
により詳細で高度な処理能力を可能にする。ＣＭＯＳ
（相補型金属酸化物半導体）製造技術において、ある回
路の期待値を達成しようとするとき、トランジスタのし
きい電圧を目標とすることが知られている。特に、所定
のしきい電圧のトランジスタを含むトランジスタを製造
すること、またはトランジスタ製造工程を利用可能にす
ることを製造者は典型的に行う。この工程を提供する際
に、製造者は典型的に、速度改良対電力消費のトレード
オフを考慮する。作動速度を増加するために、回路内の
全てのトランジスタのしきい電圧を減少し得ることが知
られている。しきい電圧を下げることにより、これらト
ランジスタの駆動電流が増加する。しかしながら、これ
らの同じトランジスタの漏洩電流も増加する。この方法
は、電源電圧が下がり、トランジスタのしきい電圧が電
源電圧中のより大きなパーセンテージを占るにつれて、
一層限定されたものになる。結果として、この方法はト
ランジスタのしきい電圧を下げるための方法であるが、
これが漏洩電流を増し、従って全体的な待機電力消費を
増加する。こうして製造者は、しばしばある漏洩電流の
レベルを容認できる限界として予測し、この限界を考慮
して、既知のパラメータを調節し、これにより回路の各
トランジスタが前記限界を提供するような、指定しきい
電圧を分担するようにする。
【０００３】ＭＯＳＦＥＴ（金属酸化物半導体電界効果
トランジスタ）加工技術が、より小さな寸法のトランジ
スタを作り続けるのにつれて、ゲートの長さとゲート酸
化物の厚さの両方が減少する。これがＭＯＳＦＥＴゲー
トの整合性を維持するために電源電圧（Ｖdd）の減少を
命ずる。電力の消失は、寸法によるＶdd 2 により好まし
く減少するが、伝搬遅延が（ＶddＶｔ）に比例して悪化
する。こうして性能増強と電力消失減少の両方のため
に、多重しきい電圧ＭＯＳＦＥＴが、深いサブミクロン
ＣＭＯＳ加工のために必須なものになり、特にＤddが１
ボルトの範囲以内にある時に必須なものになる。しかし
ながら、この低いＶｔのＭＯＳＦＥＴは、回路アーキテ
クチャに正しく適用されなければならず、適当な雑音免
疫を維持し、またエネルギーに敏感なマイクロプロセッ
サ設計の、あらゆる電力管理技法に対して有害な、過大
なサブスレショルド漏洩電力消失を防止するようにしな
ければならない。
【０００４】
【発明が解決しようとする課題】上記の諸方法は回路作
動速度を進歩させる技術の代表であるが、これらは種々
の限界と欠点を提供する。たとえば論理回路速度は、論
理回路内に使用されるトランジスタのしきい電圧によ
り、相変わらず制限される。他の例として、上記のよう
にしきい電圧を下げることによる速度の向上は、必ず漏
洩電力が原因の待機電力消費を増加させる。この発明は
回路速度の増加を提供すると共に、技術の現状に比較し
て漏洩電流を減少させる。
【０００５】
【課題を解決するための手段】この発明は、異なるしき
い電圧を有する複数の金属酸化物半導体電界効果トラン
ジスタで形成される論理回路を含む。第１実施例におい
て、論理回路は第１および第２の直列接続を含む。第１
供給電圧と出力ノードの間の直流接続は、高いしきい電
圧を有するＮチャネルトランジスタのソースドレインパ
スと、低いしきい電圧を有するトランジスタのみにより
構成される、プルダウン回路網のプルダウン条件付き伝
導パスからなる。前記供給電圧と前記出力ノードの間の
第２直列接続は、高いしきい電圧を有するＰチャネルト
ランジスタのソースドレインパスと、低いしきい電圧を
有するトランジスタのみにより構成されるプルアップ回
路網の、プルアップ条件付き伝導パスからなる。二つの
高いしきい電圧ＭＯＳＦＥＴは、それらのそれぞれのゲ
ートにおいて反転信号を受け取り、これにより両方が導
通または両方が切断になる。プルダウン回路網とプルア
ップ回路網は、それらが動作するか否かを制御するそれ
ぞれ入力信号を受け取る。プルダウン回路網とプルアッ
プ回路網が同時に作動しないように、これらの入力信号
が好ましく選択される。各直列接続の二つの部分は、そ
れぞれの順序であり得る。第１入力信号は、好ましくは
クロック信号である。プルダウン回路網は、好ましくは
Ｎチャネルトランジスタのみにより構成される。プルア
ップ回路網は、好ましくはＰチャネルトランジスタのみ
により構成される。
【０００６】この論理回路の一実施例は、ハイブリット
トライステートインバータを形成し、その中のプルダウ
ン回路網は、トライステート入力信号を受け取るゲート
を有するＮチャネルトランジスタのソースドレインパス
であり、またプルアップ回路網は、トライステート入力
信号を受け取るゲートを有するＰチャネルトランジスタ
のソースドレインパスである。イネーブル信号とその反
転信号は、高いしきい電圧トランジスタへ供給される。
【０００７】この論理回路のもう一つの実施例は、４−
１ハイブリットしきい電圧トライステートマルチプレク
サ（４ｔｏ１ ｈｙｂｒｉｄ ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ ｔｒｉ−ｓｔａｔｅ ｍｕｌｔｉｐｌｅ
ｘｅｒ）を形成する。互いに逆に駆動される転送ゲート
を使用する二つの入力ステージが、二つの互いに逆に駆
動されるトライステートインバータへ入力を供給する。
【０００８】この論理回路のもう一つの実施例は、ラッ
チング論理回路である。一対のクロックと高しきい電圧
Ｐチャネルトランジスタが、それぞれの出力ノードへ供
給電圧を接続する。低しきい電圧Ｎチャネルトランジス
タのみから構成される論理回路網が、唯一の出力ノード
をクロックされた高しきい電圧Ｎチャネルトランジスタ
を通じて接地へ選択的に接続する。一対のクロス結合低
しきい値Ｎチャネルトランジスタが、高しきい電圧Ｎチ
ャネルトランジスタを介して出力をラッチする。
【０００９】論理回路の更なる実施例は、低しきい電圧
を有するＰチャネルトランジスタのみで構成される第１
論理回路網と、低しきい電圧を有するＮチャネルトラン
ジスタのみで構成される第２論理回路網と、高しきい電
圧を有するＮチャネルトランジスタのみで構成される第
３の論理回路の直列接続を含む。これらの論理回路網
は、それらの入力に基づき選択的に作動する。出力は第
１及び第２論理回路網の間の接続点において取られる。
【００１０】この発明の更なる実施例は、２−１（２ｔ
ｏ１）ハイブリッドしきい電圧トライステートマルチプ
レクサである。
【００１１】
【発明の実施の形態】好ましい実施例において、論理回
路は二つの異なるしきい電圧（”ＶT ”）を有するＭＯ
ＳＦＥＴで構成される。このアプリケーションにおい
て、図面はＭＯＳＦＥＴが高しきい電圧（ＨＶＴ）構成
されるか、または低しきい電圧（ＬＶＴ）により構成さ
れるかを、個別に指定する。代案として、図面はＭＯＳ
ＦＥＴにより構成される論理機能を指定し得るし、各Ｍ
ＯＳＦＥＴは高しきい電圧（ＨＶＴ）タイプかまたは低
しきい電圧（ＬＶＴ）タイプかであり得る。図面はこれ
ら二つのしきい電圧によりどちらのＭＯＳＦＥＴが形成
されるかをあきらかにするであろう。
【００１２】低しきい電圧トランジスタ対高しきい電圧
トランジスタの使用の意味について詳説にする前に、こ
れらの用語があるトランジスタのしきい電圧対他のトラ
ンジスタのしきい電圧を意味するために使用され、必ず
しもこれらの用語を特定の絶対値に限定しないことに注
意されたい。特にトランジスタが少量の電流を伝導する
場合に、ゲート−ソース間電圧を決定するためにトラン
ジスタの電流電圧特性を測定することにより、トランジ
スタのしきい電圧が決定されることは当分野で知られて
いる。しきい電圧の相対的性質を証明するために、下記
のことを考察されたい。第１しきい電圧を有する第１ト
ランジスタのために与えられたドレイン−ソース間電圧
において、それは駆動電流の第１の量を供給する（その
ゲートがそのドレインに接続されている）。第１トラン
ジスタのそれよりも低い第２しきい電圧を有する第２ト
ランジスタのために、第２トランジスタは所定のドレイ
ン−ソース間電圧において第２の量の駆動電圧を供給し
（そのゲートはそのドレインに接続している）、そして
この駆動電流は第１トランジスタにより同一のドレイン
−ソース間電圧で供給された駆動電流の第１の量よりも
大きい。このアプリケーションの残りの部分について、
第１のタイプのトランジスタはＨＶＴトランジスタ（す
なわち比較的高いＶT ）と呼ばれ、一方第２のタイプの
トランジスタはＬＶＴトランジスタ（すなわち比較的低
いＶT を有するトランジスタ）と呼ばれる。更に注意す
べきことに、ＨＶＴトランジスタは、好ましくは回路１
２に使われているトランジスタの全てが同一のＶT を分
かち合う程度のＶT であり、このＶT が受け入れがたい
程大きな漏洩電流を避けるのに充分なだけ高く決定され
ていることが望ましい。ＬＶＴトランジスタがＨＶＴト
ランジスタに対して、より大きな駆動電流の利点を提供
することがこの分野で知られている。またＬＶＴトラン
ジスタがＨＶＴトランジスタよりも大きい漏洩電流を提
供することも、この分野で知られている。実際、ＬＶＴ
トランジスタによる典型的な漏洩は、ＨＶＴトランジス
タの漏洩よりも、二桁または三桁あるいはそれ以上に大
きい。先行技術においては、特定回路の全てのトランジ
スタは、典型的に同一の高さのＶTを有するように構成
される。この高いＶT は、もし低いＶT が使用されれば
存在するであろう受け入れがたい大きな漏洩電流を避け
るために選択される。後記する同時係属特許出願は、そ
の中で漏洩電流が最小化される混合ＨＶＴとＬＶＴトラ
ンジスタを有する多数の回路のタイプを提示する。この
出願は同一の利点を有する追加の回路タイプを提示す
る。
【００１３】この実施例がＨＶＴトランジスタとＬＶＴ
トランジスタの両方を使用する上記の特徴の利点の説明
に先立って、このアプリケーションに記述される実施例
は、異なるしきい電圧を有する複数の異なるトランジス
タを達成するために種々な仕方で構成し得ることに注意
されたい。第１の例としてこの目標を達成する一つの仕
方は、異なるしきい電圧を有する複数のトランジスタを
使用する論理回路の生成を特に許す製造工程を使用する
ことであり得る。たとえば現在の技術において典型的に
単一の半導体領域（たとえば一つのウエハ）はマスクさ
れ、それから露出領域が第１導電性タイプの露出された
トランジスタチャネルのためのしきい電圧を確立する注
入（打込み）（ｉｍｐｌａｎｔ）を受ける。たとえば全
てのＮチャネルトランジスタのＶT はこの方法を用いて
設定し得る。異なったマスクを使用してこの方法を反復
すれば、全てのＰチャネルトランジスタのＶT を設定す
る。こうして二つの注入ステップを使用して、ＶT がＮ
チャネルトランジスタとＰチャネルトランジスタの両方
のためにセットされる。その上、両方の導電性タイプの
ために使用される注入の深さおよび／または密度が、露
出から結果するしきい電圧のレベルに影響する。現在の
規格の下では、一般的なトランジスタは５００ミリボル
ト程度のＶT を有し得る。この方法論は、しかしながら
少なくとも二組の異なったトランジスタを提供するよう
に拡大可能であり、ここで両方の組は同一の導電性タイ
プを有するが、しかし一つの組はＨＶＴトランジスタを
含み、一方他の組はＬＶＴトランジスタを含む。この拡
張された方法論を使用して、一つの導電性タイプに対
し、第１の組のマスクを、適当な位置にＨＶＴトランジ
スタを生成するために使用できるし、一方第２の組のマ
スクを、異なる位置に一組のＬＶＴトランジスタを生成
するために使用できる。こうして任意のトランジスタの
導電性タイプについて、第１の組のマスクを使用して一
つの注入がなされ、ＨＶＴトランジスタが形成される。
第２の組のマスクを使用してもう一つの注入がなされ、
ＬＶＴトランジスタを生成する。その上、第２のトラン
ジスタ導電性タイプに対しては、更に二つの組のマスク
と注入が同様の仕方で使用される。これに加えて、ＨＶ
Ｔトランジスタの５００ミリボルトに対して、現在のト
ランジスタ技術ではＬＶＴトランジスタに対し２００ミ
リボルトの程度のＶT を期待できる。さらに、これらの
値は当分野で知られた様々な考慮により変化し得る。上
記に加えて更に、ＬＶＴトランジスタに対するＨＶＴト
ランジスタの形成および／または構成は、同様に他の諸
技法により達成し得ることを注意されたい。もう一つの
例として、いくつかのトランジスタはシリコン・オン・
インシュレータ（”ＳＯＩ”）技術として知られている
ものを使用して形成できる。この技術において、各ＳＯ
Ｉトランジスタは独立した本体接続（ｂｏｄｙ ｃｏｎ
ｎｅｃｔｉｏｎ）を含む。典型的にこの本体は、あるノ
ードへ接続されるか、またはフロートさせてもよい。こ
の個別に可能な接続は、更にこのアプリケーションで説
明される相対的なＶT 規格を達成するために更に使用さ
れ得る。この点に関しての追加的な考慮が、将来におい
てそうしたトランジスタに対するＶddのレベルが、ダイ
オードの順バイアス電圧レベルよりも下に下がれば、生
じ得る。約０．８ボルトの典型的な順バイアス電圧より
もなおかなり高い現在のＶddレベルの場合、またＬＶＴ
構成を生成することを希望されている場合、トランジス
タの本体を切り離してフロートとすることは許容され
る。反対に同一Ｖddの場合、またＨＶＴ構成を生成する
ことを希望されている場合は、Ｎチャネルトランジスタ
に対してトランジスタ本体を接地に接続すること（また
はＰチャネルトランジスタに対してはＶddに接続するこ
と）が受け入れられる。上記に加えて注意すべきこと
は、将来のある時期に、Ｖddレベルが０．５ボルトまた
はそれ以下に下がるはずであり、したがって典型的に期
待される順バイアス電圧の０．８ボルトよりもかなり下
に下がることである。この場合、およびＬＶＴ構成を生
成することが望ましい場合は、前記と同様にトランジス
タ本体を切り離して、それをフロートさせることが受け
入れられるであろう。この結果として、プリチャージフ
ェーズの間のトランジスタのしきい電圧は比較的に低
い。反対にＨＶＴ構成を生成することが望まれる場合
は、トランジスタ本体はトランジスタのゲートに接続可
能であり、このゲートは、高いしきい電圧が希望される
このフェーズの間（すなわちプリチャージフェーズの
間）、開放されていることが知られている。たとえばこ
の仕方で接続されたＮチャネルＳＯＩトランジスタにつ
いて、プリチャージの間の前記低ゲート電圧は、またト
ランジスタの本体へ接続される。この結果、プリチャー
ジフェーズの間のこのトランジスタのしきい電圧は比較
的に高い。実際、相対的により高いＶT はトランジスタ
本体をトランジスタに対して非イネーブルである電位へ
接続する（たとえばＮチャネルトランジスタについて本
体を接地へ接続する）か、またはそのトランジスタのソ
ースへ接続するか、またはプリチャージの間接地してい
る別の信号へ接続することにより、達成できる。なおそ
の他の技法も当業者により確認可能であろうし、また選
択された特定の技法をここに詳述する必要はない。たと
えばあるトランジスタがＬＶＴトランジスタであり他の
トランジスタはＨＶＴトランジスタであるスタティック
回路、に使用される製造技法が現存する。この技法は、
全回路ダイ上の一組の回路の如くの一つの全領域が、こ
の一組の回路の速度増加のためにＬＶＴトランジスタを
使用して構成され、しかしながらこの方式で構成された
領域が、ＨＶＴトランジスタを使用して構成された回路
ダイ上の残りの領域よりも多い量の漏洩電流を有するで
あろうことを承知した上で構成される。こうしてこの技
法を修正することにより、または当業者に利用可能な他
の技法を使用することにより、この発明の目的のため
に、本書に提出される実施例に導かれた回路構成の範囲
内で、ＬＶＴトランジスタまたはＨＶＴトランジスタを
選択して、異なるトランジスタのための異なるしきい電
圧を意図的に規定することにより、与えられた回路を構
成することができる。
【００１４】図１及び２は、混合した電圧しきい値のト
ランジスタを使用した二つの代案の回路ファミリを図示
する。これらの代案の回路は二つの相補的なイネーブル
信号Ａ及びＡ（バー）の存在に依存している。図１にお
いて供給電圧Ｖddは、出力ノードＹへ、プルアップ回路
網１０１およびＰチャネルＨＶＴトランジスタ１１１の
直列接続を経由して接続され得る。プルアップ回路網１
０１は、ＬＶＴトランジスタで全部を構成し得る。プル
アップ回路網１０１は一つまたはそれ以上の入力Ｂを含
む。入力Ｂのある条件によってプルアップ回路網１０１
が供給電圧Ｖddとトランジスタ１１１のソースの間の電
流のパスを提供する。入力Ｂの他の全ての条件では、こ
のパスを切断して供給電圧Ｖddとトランジスタ１１１の
ソースの間の全ての接続を妨げる。接地電圧ＶSSは出力
ノードＹへ、ＮチャネルＨＶＴトランジスタとプルダウ
ン回路網１０２の直列接続を介して接続される。プルダ
ウン回路網１０２は、ＬＶＴトランジスタで全て構成さ
れる。プルダウン回路網１０２は、一つまたはそれ以上
の入力Ｃを含む。入力Ｃの或る条件下ではプルダウン回
路網１０２はトランジスタ１１２のドレインと接地電圧
ＶSSの間に電流のパスを提供する。入力Ｃの他の全て条
件下では、このパスは切断されて、トランジスタ１１２
のドレインと接地電圧ＶSSの間の全ての接続を妨げる。
図１の回路は、（Ａ（バー） ＡＮＤ Ｂ） ＯＲ Ｎ
ＯＴ（Ａ ＡＮＤ Ｃ）の論理関数を実行する。ここ
で、Ｂは全ての入力Ｂの機能（ｆｕｎｃｔｉｏｎ）を表
わし、またＣは全ての入力Ｃの機能を表わす。
【００１５】図１の回路タイプは、不都合な程に大きな
漏洩電流は防止する一方で、ＬＶＴトランジスタの優れ
たスイッチング速度を採用している。トランジスタが名
目上オフである時にのみ、漏洩電流が発生することに注
意されたい。図１において、相補型のイネーブル信号Ａ
及びＡ（バー）が、いつでもトランジスタ１１１と１１
２の両方がオンまたはオフであることを補償する。もし
Ａがアクティブならば、その時はＨＶＴトランジスタ１
１１とＬＶＴトランジスタ１１２の両方がオンである。
この場合、出力Ｙはプルアップ回路１１０によりＶddま
でプルアップされるか、またはプルダウン回路１０２に
よりＶddまでプルダウンされる。いずれの場合も、入力
Ｂの変化又は入力Ｃの変化に対する回路の応答は、回路
全体がＨＶＴトランジスタで構成される場合よりも速
い。
【００１６】もしＡがアクティブでなければ、プルアッ
プ回路網１０１とプルダウン回路網１０２の両方は、出
力Ｙからカットオフされる。プルアップ回路網１０１ま
たはプルダウン回路網１０２の状態に関係なく、漏洩電
流が少ない。これは、Ａがアクティブでないときは、全
ての漏洩電流がカットオフＨＶＴトランジスタを通過し
なければならないからである。ＨＶＴトランジスタは比
較的に低い漏洩電流を有し、カットオフされたときに高
いインピーダンスを示すので、漏洩電流が小さくなる。
【００１７】図１の回路は、全てのＨＶＴトランジスタ
がプルアップ回路網１０１とプルダウン回路網１０２に
使用される場合よりも、漏洩電力が大きくなる二つの場
合を示す。もしＡがアクティブであり、Ｂ入力がプルダ
ウン回路網１０１をアクティブでなければ、漏洩電流は
プルダウン回路網１０１のＬＶＴトランジスタを通じて
流れる。同様に、もしＡがアクティブであって、Ｃ入力
がプルダウン回路網をアクティブでなければ、漏洩電流
はプルダウン回路網Ｃを通じて流れる。これらの漏洩電
流は、これらの回路がもっぱらＨＶＴトランジスタで構
成された場合よりも大きい。これは、ＨＶＴトランジス
タ１０１と１０２を横切る電圧降下によりある程度緩和
される。ＨＶＴトランジスタの間のこのソースドレイン
降下が回路全体にわたる電位を減少させる。漏洩電流
は、ゲートソース電圧ＶGSとしきい電圧ＶT の間の差に
依存する。ＨＶＴトランジスタ１１１と１１２にわたる
ソースドレイン電圧降下が、回路内のいずれか特定のＬ
ＶＴトランジスタにわたる最大ゲートソース電圧を減少
させ、こうして最大漏洩電流を減少させる。
【００１８】図１が、ＶddからＶssへの短絡電流パスの
可能性を示すことに注意されたい。もしＡがアクティブ
であり、Ｂの入力がプルアップ回路網１０１を作動さ
せ、またＣの入力がプルダウン回路網１０２を作動させ
れば、ＶddからＶssの間に電流のパスが存在する。この
理由のために、入力ＢとＣが制限されて、これによりプ
ルアップ回路網１０１とプルダウン回路網１０２の両方
が同時に作動できないようにしなければならない。以下
の特定の回路は、この条件を満足する例を含む。
【００１９】図２は、図１の代案の構成を図示する。図
２において、供給電圧ＶddはＰチャネルＨＶＴトランジ
スタ１１３とプルアップ回路網の直列接続を通じて、出
力ノードＹに接続され得る。プルアップ回路網１０３
は、ＬＶＴトランジスタによって全て構成され、一つま
たはそれ以上の入力Ｂを含む。接地電圧Ｖssは、プルダ
ウン回路網１０４とＮチャネルＨＶＴトランジスタ１１
４の直列接続を通じて、出力ノードＹへ接続され得る。
プルダウン回路網１０４は、ＬＶＴトランジスタにより
全て構成され、一つまたはそれ以上の入力Ｃを含む。図
２の回路はまた、論理関数（Ａ（バー） ＡＮＤ Ｂ）
ＯＲ ＮＯＴ（Ａ ＡＮＤ Ｃ） を実行する。漏洩
電流と短絡電流に関する上の議論は、図２にも同様に適
用可能である。
【００２０】図１の諸原則により構成された実際的な回
路の一例を、図３に示す。図３は、ハイブリッドＶT ト
ライステートインバータ回路を図示する。トライステー
トインバータは、バスドライバ、ラッチ、フリップフロ
ップのための構成ブロックとして、一般に使用される。
ＰチャネルＬＶＴトランジスタ２０１とＰチャネルＨＶ
Ｔトランジスタ２０２の直列接続が、供給電圧Ｖddを出
力Ｙへ条件付きで接続する。ＮチャネルＨＶＴトランジ
スタ２０３とＮチャネルＬＶＴトランジスタが、出力Ｙ
を接地電圧Ｖddに条件付きで接続する。ＨＶＴトランジ
スタ２０３のゲートは、イネーブル信号ＥＮを受け取
る。ＨＶＴトランジスタ２０２のゲートは、反転イネー
ブル信号ＥＮ（バー）を受け取る。イネーブル信号ＥＮ
が非アクティブの“低”であれば、ＨＶＴトランジスタ
２０２と２０３の両方はカットオフされる。これは、出
力Ｙへ高いインピーダンスを提供する。あらゆる漏洩電
流パスは、カットオフＨＶＴトランジスタ２０２または
２０３の一つを通過しなければならない。これらのトラ
ンジスタは、高いしきい電圧を有するので、それらは非
常にわずかなコンダクタンスしか有せず、あらゆる漏洩
電流は極小化される。イネーブル信号ＥＮがアクティブ
の時は、両方のＨＶＴトランジスタが動作している。図
３の回路は、入力信号Ｘを出力Ｙで反転させる。もし入
力Ｘがアクティブの“高”であれば、ＬＶＴトランジス
タ２０１はカットオフされ、ＬＶＴトランジスタ２０４
が作動する。これが出力Ｙに接地Ｖssに近い低い信号を
生成する。もし入力Ｘがアクティブでない“低”であれ
ば、そのときはＬＶＴトランジスタ２０１が導通し、ま
たＬＶＴトランジスタ２０４がカットオフされる。これ
が出力Ｙで供給電圧Ｖddに近い高い信号を生成する。注
意すべきことは、反対の導電性タイプのＬＶＴトランジ
スタ２０１とＬＶＴトランジスタ２０４を備えること
が、これらのトランジスタが同時に導通しないことを確
実にすることである。これはＶddからＶssへの短絡パス
を防止するのに必要な条件を満足する。
【００２１】表１は、図３の回路の三つの変化形につい
ての回路シュミレーションの比較を示す。一番目にリス
トされた回路は、先行技術によりすべてのトランジスタ
２０１、２０２、２０３、２０４がＨＶＴトランジスタ
であるトライステートインバータである。二番目にリス
トされた回路は、全てのトランジスタ２０１、２０２、
２０３、２０４がＬＶＴトランジスタであるトライステ
ートインバータである。最後にリストされた回路は、図
３に図示されたもので、トランジスタ２０１と２０４が
ＬＶＴトランジスタであり、またトランジスタ２０２と
２０３がＨＶＴトランジスタである。
【表１】
【００２２】上にリストされた１００分比には、１００
％を基準としてセットした従来の全てのＨＶＴトランジ
スタ回路がある。これらの回路シュミレーションは、
１．８ボルトの供給電圧Ｖddと、１００ＭＨｚの周波数
を想定している。遅延のシュミレーションは、イネーブ
ル信号ＥＮがアクティブの時の、入力Ｘの移行から対応
する出力Ｙまでの時間に基づく。待機電流は、イネーブ
ル信号がアクティブでなく、また入力Ｘにおける電圧が
０．１ボルトである時の状態についてシュミレートされ
ている。表１は、全てのＬＶＴトランジスタ回路が最も
速いが、しかし非常に大きな待機電流を有することを示
す。図３に示すこの発明の回路は、全ＬＶＴトランジス
タ回路の速度の利点の大部分を有するが、待機電流の増
加は遙かに少ない。従来技術の全ＨＬＴトランジスタ回
路に対する図３の回路の速度の増加は、待機電流の増加
を計算に入れても、全エネルギー使用の減少を可能にし
た。
【００２３】図４は、図１のモデルによって構成された
クロック付きＣＭＯＳ回路を図示する。図４の場合、Ａ
入力はＣＬＫ入力であり、Ａ（バー）入力は反転ＣＬＫ
（ＣＬＫ（バー））入力である。プルアップ回路網１２
１およびプルダウン回路網１２２は、全部ＬＶＴトラン
ジスタで構成される。前に議論したように、プルアップ
回路網１２１とプルダウン回路網１２２は、相補的でな
ければならない。こうしてプルアップ回路網１２１とプ
ルダウン回路網１２２を同時に導通させる条件の可能性
は全くなくなる。
【００２４】図５は、一対のトライステートインバータ
を採用した４−１（４−ｔｏ−１）マルチプレクサ回路
を図示する。図１のトライステートインバータは、図２
に図示されたモデルにより構成される。図４のマルチプ
レクサは、４つの入力信号Ｉ０、Ｉ１、Ｉ２、Ｉ３を、
それぞれの入力端子で受け取る。このマルチプレクサは
また、二つの選択信号Ｓ０およびＳ１を、それぞれの制
御端子で受け取る。このマルチプレクサは、前記入力信
号Ｉ０ないしＩ３のうちの一つを反転したものをその出
力へ、二つの選択信号Ｓ０およびＳ１の状態に従って供
給する。表２はこのマルチプレクサの真理値表を示す。
【表２】
【００２５】このマルチプレクサは２段階で作動する。
伝送ゲート２０１と２０２は、制御入力Ｓ０によりＩ０
またはＩ１を選択する。もしＳ０がアクティブであれ
ば、伝送ゲート２０１が導通し、伝送ゲート２０２が遮
断され、こうして入力Ｉ０が選択される。もしＳ０がア
クティブでなければ、伝送ゲート２０１が遮断され、電
送ゲート２０２が導通し、こうして入力Ｉ１が選択され
る。同様に、伝送ゲート２０３と２０４が、制御入力Ｓ
１により、入力Ｉ２またはＩ３を選択する。もしＳ１が
アクティブであれば、伝送ゲート２０３が導通し、伝送
ゲート２０４が遮断されて、入力Ｉが選択される。もし
Ｓ１がアクティブでなければ、伝送ゲート２０３が遮断
され伝送ゲート２０４が導通して、入力Ｉ３が選択され
る。伝送ゲート２０２、２０３、２０４は、好ましく
は、全てＨＶＴトランジスタにより構成される。選択の
第２段階は、２つのトライステートインバータで実現す
る。第１のトライステートインバータは、ＨＶＴ Ｐチ
ャネルトランジスタ２１１、ＬＶＴ Ｐチャネルトラン
ジスタ２１２、ＬＶＴ Ｎチャネルトランジスタ２１
３、ＨＶＴ Ｎチャネルトランジスタ２１４からなる。
ＬＶＴ Ｐチャネルトランジスタ２１２のゲートと、Ｌ
ＶＴ Ｎチャネルトランジスタ２１３のゲートは、伝送
ゲート２０１と２０２のうちの選ばれた一つから、第１
段階の出力を受け取る。もしＳ１がアクティブであれ
ば、ＨＶＴ Ｐチャネルトランジスタ２１１とＨＶＴ
Ｎチャネルトランジスタ２１４の両方が遮断される。こ
れは、出力Ｙに高いインピーダンスを提供し、入力Ｉ０
とＩ１を出力Ｙから絶縁する。もしＳ１がアクティブで
なければ、ＨＶＴ Ｐチャネルトランジスタ２１１とＨ
ＶＴ Ｎチャネルトランジスタ２１４の両方が、選択さ
れた入力Ｉ０またはＩ１を、出力Ｙへ導通する。第２の
トライステートインバータは、ＨＶＴ Ｐチャネルトラ
ンジスタ２２２、ＬＶＴ Ｎチャネルトランジスタ２２
３、ＨＶＴ Ｎチャネルトランジスタ２４４により構成
される。ＬＶＴ Ｐチャネルトランジスタ２２２とＬＶ
Ｔ Ｎチャネルトランジスタ２２３は、伝送ゲート２０
３と２０４のうちの選択された一つから、第１段階の出
力を受け取る。もしＳ１がアクティブであれば、ＨＶＴ
ＰチャネルトランジスタとＨＶＴ Ｎチャネルトラン
ジスタ２２４の両方が導通する。これは、伝送ゲート２
０３と２０４により選択された入力の反転信号を出力Ｙ
へ結合する。もしＳ１がアクティブでなければ、その場
合、トランジスタ２１１、２１２、２１３、２１４を含
む第１のトライステートインバータが、伝送ゲート２０
１と２０２により選択された入力を出力Ｙへ結合する。
トランジスタ２２１、２２２、２２３、２２４を含む第
２トライステートインバータは、その高インピーダンス
状態に置かれ、入力Ｉ２とＩ３が出力Ｙから絶縁され
る。これら二つのトライステートインバータは、反対に
イネーブルされるので、これらのトライステートインバ
ータの一つが、いつも高インピーダンスの、絶縁された
状態にある。こうして、出力ＹにおけるワイヤードＯＲ
には、いかなる電圧競合（ｃｏｎｔｅｎｔｉｏｎ）テン
ションも、決して存在しない。
【００２６】図５は、さらにインバータ２３１と２３２
を示す。これらのインバータは、それぞれ反転した制御
信号Ｓ１（バー）とＳ２（バー）を示す。これらのイン
バータは、好ましくは、ＨＶＴトランジスタのみを使用
して構成される。
【００２７】図５に図示されるトライステートインバー
タは、図２のモデルにより構成される。これらのトライ
ステートインバータは、ＬＶＴトランジスタとＨＶＴト
ランジスタの直列の順序において、図３に図示されるト
ライステートインバータと異なる。図１と図２に関連し
て説明したように、これらの変化形は、等価である。
【００２８】図６は、ハイブリッドしきい電圧を使用し
たクロック付きカスコード電圧切り替え論理回路を図示
する。プリチャージフェーズの間、このクロック信号
は、ＰチャネルＨＶＴ ＭＯＳＦＥＴ３０１と３０２を
オンにする。これは、供給電圧を、真の出力Ｙおよび偽
の出力Ｙ（バー）に結合する。評価フェーズの間、論理
回路網への入力Ｘは、真の出力Ｙと偽の出力Ｙ（バー）
の一つを、ＮチャネルＨＶＴ ＭＯＳＦＥＴ３０６へ条
件付きで結合する。論理回路網３１０は、ＬＶＴＮチャ
ネルＭＯＳＦＥＴのみを含む。真出力Ｙと偽出力Ｙ（バ
ー）について、論理回路網３１０が反対の状態を配置す
るように、論理回路網３１０が構成されていることに、
注意されたい。ＮチャネルＨＶＴ ＭＯＳＦＥＴ３０６
は、その導電性タイプが異なるために、ＰチャネルＨＶ
Ｔ ＭＯＳＦＥＴ３０１および３０２の位相からずれて
イネーブルされる。また評価フェーズの間、真の出力Ｙ
および偽の出力Ｙ（バー）は、クロス結合したＮチャネ
ルＬＶＴ ＭＯＳＦＥＴ３０３および３０４を通じてラ
ッチされる。ＮチャネルＬＶＴ ＭＯＳＦＥＴ３０３と
３０４は、クロックされたＮチャネルＨＶＴ ＭＯＳＦ
ＥＴ３０５により、評価フェーズの間にイネーブルされ
る。プリチャージフェーズ中に、ＮチャネルＨＶＴ Ｍ
ＯＳＦＥＴ３０５は、ターンオフされて、ＮチャネルＬ
ＶＴ ＭＯＳＦＥＴ３０３と３０４をディスエーブルす
る。供給電圧Ｖddから基準電圧Ｖssへの全てのパスは、
ＨＶＴトランジスタを通過するので、漏洩電流が極小化
される。しかしながら、論理回路網３１０は、ＬＶＴト
ランジスタのみを含むので、それがＨＶＴトランジスタ
で構成された場合よりも速く作動する。
【００２９】図７は、更なる論理ファミリタイプを図示
する。第１論理回路網４０１は、入力信号Ａと、少なく
ともさらに一つの入力信号Ｘを受け取る。第１論理回路
網４０１は、ＰチャネルＬＶＴトランジスタのみにより
構成される。入力信号Ａおよび少なくとも一つの入力信
号Ｘの状態により、第１論理回路網４０１が、供給電圧
Ｖddを少なくとも一つの出力Ｙへ結合する。第２論理回
路網４０２は、ＮチャネルＬＶＴトランジスタのみによ
り構成される。少なくとも一つの入力Ｘの状態により、
第２の論理回路網４０２は、少なくとも一つの出力Ｙ
を、第３論理回路網４０３へ選択的に接続する。第３論
理回路網４０３は、ＮチャネルＨＶＴトランジスタのみ
により構成される。入力Ａの状態により、第３論理回路
網は、第２論理回路網を、基準電圧Ｖssへ選択的に接続
する。第１論理回路網と第２論理回路網は、導電性タイ
プが異なるので、入力Ａに対して反対に応答する。この
ことが、ＶddからＶssへの短絡を防止する。過剰な漏洩
電流は、第３論理回路網４０３内のＨＶＴトランジスタ
により実質的に減少される。
【００３０】図８、図９、図１０、図１１は、ハイブリ
ッドトライステートインバータ２−１（２−ｔｏ−１）
マルチプレクサの代案の実施例である。図８において、
第１トライステートインバータは、ＰチャネルＨＶＴト
ランジスタ５１１、ＰチャネルＬＶＴトランジスタ５１
２、ＮチャネルＬＶＴトランジスタ５１３、Ｎチャネル
ＨＶＴトランジスタ５１４からなる。第１入力信号Ｉ０
が、Ｐチャネルトランジスタ５１２のゲートおよびＮチ
ャネルトランジスタ５１３のゲートに供給される。Ｐチ
ャネルトランジスタ５１１のゲートは、制御信号Ｓの反
転信号を受け取る。同様なトライステートインバータ
は、ＰチャネルＨＶＴトランジスタ５２１、Ｐチャネル
ＬＶＴトランジスタ５２２、ＮチャネルＬＶＴトランジ
スタ５２３、ＮチャネルＨＶＴトランジスタ５２４から
なる。第２入力信号Ｉ１が、Ｐチャネルトランジスタ５
２２のゲートと、Ｎチャネルトランジスタのゲート５２
３から供給される。Ｐチャネルトランジスタ５２１のゲ
ートは、制御信号Ｓを受け取る。Ｎチャネルトランジス
タ５１４のゲートは、制御信号Ｓの反転信号を受け取
る。これら二つのトライステートインバータの出力ノー
ドは、互いに結合されて、マルチプレクサ出力Ｙを形成
する。もし制御信号Ｓが０であれば、そのときはＰチャ
ネルトランジスタ５１１とＮチャネルトランジスタ５１
４の両方がオンになる。このことが、第１入力Ｉ０を出
力Ｙへ結合する。同時に、Ｐチャネルトランジスタ５２
１とＮチャネルトランジスタ５２４の両方がオフにな
り、こうして第２入力Ｉ１を、出力Ｙから遮断する。こ
うして、制御信号Ｓの状態が、第１入力信号Ｉ０または
第２入力信号Ｉ１の選択を可能にする。
【００３１】図９は、図８のマルチプレクサの代案を図
示する。図９において、各トランジスタのしきい電圧
は、図８の対応するトランジスタのしきい電圧に関し
て、反転されている。こうして、Ｐチャネルトランジス
タ６１１および６２１は低いしきい電圧を有し、Ｐチャ
ネルトランジスタ６１２および６２２は高いしきい電圧
を有し、Ｎチャネルトランジスタ６１３と６２３は高い
しきい電圧を有し、Ｎチャネルトランジスタ６１４と６
２４は低いしきい電圧を有する。これらの代案は、制御
信号と二つの入力信号の間で希望される相対的なスイッ
チング速度に基づいて選択される。二つの入力信号に対
して最も速い速度を望むならば、図８の代案が選択され
る。図８において、これらの入力信号は、一層速く切り
替わるＬＶＴトランジスタのゲートを駆動する。制御信
号に対して最も速い切り替え速度を希望する場合は、制
御信号がＬＶＴトランジスタのゲートを駆動する、図９
の代案が選択される。
【００３２】図１０の代案のマルチプレクサは、図８の
マルチプレクサに似ているが、トランジスタの相対的な
順序が切り換えられている点が異なる。こうして、第１
入力信号Ｉ０が外側のトランジスタ７１１と７１４のゲ
ートを駆動し、また制御信号とその反転信号が内側のト
ランジスタ７１２と７１３のゲートを駆動する。同様
に、第２入力信号Ｉ１が外側のトランジスタ７２１と７
２４のゲートを駆動し、また制御信号とその反転信号が
内側のトランジスタ７２２と７２３を駆動する。図８と
図１０の代案のどちらを選択するかは、入力信号と制御
信号の予想される到着時間による。最後に到着する信号
が内側のトランジスタを駆動すれば、最良と思われる。
このように、入力信号が制御信号の後で切り替わると予
想される場合は、図８の代案が選択される。反対に、制
御信号が入力信号の後で切り替わると予想される場合
は、図１０に図示された代案が選択される。
【００３３】最後の代案が、図１１に図示される。この
代案は、図９に似ているが、トランジスタの相対的な順
序が切り換えられている。図１１においては、入力信号
が外側のトランジスタ８１１、８１４、８２１、８２４
を駆動し、制御信号が内側のトランジスタ８１２、８１
３、８２２、８２３を駆動する。図９と図１１の代案の
どちらを選択するかは、上記のように、入力信号と制御
信号の予想される到着時間に基づく。
【００３４】以上の説明に関して更に以下の項を開示す
る。
【００３５】（１） 金属酸化物半導体電界効果トラン
ジスタで形成される論理回路であって、第１供給電圧
と、第２供給電圧と、前記論理回路の出力を生成する出
力ノードと、前記第１供給電圧と前記出力ノードの間の
第１直列接続であり、第１しきい電圧を有するＮチャネ
ルトランジスタのソース−ドレインパスで、前記Ｎチャ
ネルトランジスタは第１入力信号を受け取るゲートを有
するものと、前記第１しきい電圧よりも低い第２しきい
電圧を有する複数のトランジスタのみにより構成される
プルダウン回路網のプルダウン条件付き伝導パスからな
る、前記第１直流接続と、前記供給電圧と前記出力ノー
ドの間の第２直列接続であり、前記第１しきい電圧を有
するＰチャネルトランジスタのソース−ドレインパス
で、前記Ｐチャネルトランジスタは前記第１入力信号の
反転信号を受け取るゲートを有するものと、前記第２し
きい電圧を有する複数のトランジスタのみで構成される
プルアップ回路網のプルアップ条件付き伝導パスとから
なる前記第２直流接続と、を含んでなる前記論理回路。
【００３６】（２） 前記プルダウン回路網は、前記プ
ルダウン条件付き伝導パスが伝導するかまたは伝導しな
いかを決定する少なくとも一つの第２入力信号を受け取
る、第１項記載の論理回路。
【００３７】（３） 前記プルアップ回路網は、前記プ
ルアップ条件付き伝導パスが伝導するかまたは伝導しな
いかを決定する少なくとも一つの第３入力信号を受け取
る、第１項記載の論理回路。
【００３８】（４） 前記プルダウン回路網は、前記プ
ルダウン条件付き伝導パスが伝導するかまたは伝導しな
いかを決定する少なくとも一つの第２入力信号を受け取
り、前記プルアップ回路網は、前記プルアップ条件付き
伝導パスが伝導するかまたは伝導しないかを決定する少
なくとも一つの第３入力信号を受け取り、プルダウン条
件付き伝導パスとプルアップ条件付き伝導パスが同時に
伝導しないように前記第２入力信号と第３入力信号が選
択される、第１項記載の論理回路。
【００３９】（５） 前記第１直列接続において、前記
Ｎチャネルトランジスタの前記ソースドレインパスは前
記出力ノードと第１中間ノードの間に接続され、また、
前記プルダウン条件付き伝導パスは前記第１中間ノード
と前記第１供給電圧の間に接続される、第１項記載の論
理回路。
【００４０】（６） 前記第１直列接続において、前記
Ｎチャネルトランジスタの前記ソースドレインパスは前
記第１供給電圧と第１中間ノードの間に接続され、ま
た、前記プルダウン条件付き伝導パスは前記第１中間ノ
ードと前記出力ノードの間に接続される、第１項記載の
論理回路。
【００４１】（７） 前記第２直列接続において、前記
Ｐチャネルトランジスタの前記ソースドレインパスは前
記出力ノードと第２中間ノードの間に接続され、また、
前記プルアップ条件付き伝導パスは前記第２中間ノード
と前記第２供給電圧の間に接続される、第１項記載の論
理回路。
【００４２】（８） 前記第２直列接続において、前記
Ｐチャネルトランジスタの前記ソースドレインパスは前
記第２供給電圧と第２中間ノードの間に接続され、ま
た、前記プルアップ条件付き伝導パスは前記第２中間ノ
ードと前記出力ノードの間に接続される、第１項記載の
論理回路。
【００４３】（９） 前記第１入力信号はクロック信号
からなり、前記第１入力信号の前記反転信号は反転クロ
ック信号からなる、第１項記載の論理回路。
【００４４】（１０） 前記論理回路はハイブリッドト
ライステートインバータからなるものであって、前記プ
ルダウン回路網は、前記少なくとも一つの第２入力信号
として一つのトライステート入力信号を受け取るゲート
を有するプルダウンＮチャネルトランジスタのソースド
レインパスからなり、前記プルアップ回路網は、前記少
なくとも一つの第３入力信号として一つのトライステー
ト入力信号を受け取るゲートを有するプルダウンＰチャ
ネルトランジスタのソースドレインパスからなり、前記
第１入力信号は、前記トライステート信号の反転信号が
前記出力ノードへ供給されるか、または前記出力ノード
が前記第１および第２供給電圧から遮断されるか、を制
御する一つのイネーブル信号からなり、前記第１入力信
号の前記反転信号は、前記イネーブル信号の前記反転信
号からなる、前記第１項記載の論理回路。
【００４５】（１１） 前記第１直列接続では、前記Ｎ
チャネルトランジスタの前記ソースドレインパスが、前
記出力ノードと第１中間ノードの間に接続され、前記プ
ルダウンＮチャネルトランジスタの前記ソースドレイン
パスが、前記第１中間ノードと前記第１供給電圧の間に
接続され、前記第２直列接続では、前記Ｐチャネルトラ
ンジスタの前記ソースドレインパスが、前記出力ノード
と第２中間ノードの間に接続され、前記プルアップＰチ
ャネルトランジスタの前記ソースドレインパスが、前記
第２中間ノードと前記第２供給電圧の間に接続されてい
る、前記第１０項記載の論理回路。
【００４６】（１２） 前記第１直列接続では、前記Ｎ
チャネルトランジスタの前記ソースドレインパスが、前
記第１供給電圧と第１中間ノードの間に接続され、前記
プルダウンＮチャネルトランジスタの前記ソースドレイ
ンパスが、前記第１中間ノードと前記出力ノードの間に
接続され、前記第２直列接続では、前記Ｐチャネルトラ
ンジスタの前記ソースドレインパスが、前記第２供給電
圧と第２中間ノードの間に接続され、前記プルアップＰ
チャネルトランジスタの前記ソースドレインパスが、前
記第２中間ノードと前記出力ノードの間に接続されてい
る、前記第１０項記載の論理回路。
【００４７】（１３） 前記プルダウン回路網は、Ｎチ
ャネルトランジスタのみにより構成される第１項記載の
論理回路。
【００４８】（１４） 前記プルアップ回路網は、Ｐチ
ャネルトランジスタのみにより構成される第１項記載の
論理回路。
【００４９】（１５） 金属酸化物半導体電界効果トラ
ンジスタで形成されるハイブリッド電圧しきい値マルチ
プレクサ回路であって、それぞれ第１、第２、第３、第
４の入力信号を受け取る第１、第２、第３、第４の入力
ノードと、それぞれ第１、第２の制御信号を受け取る第
１、第２の制御信号入力ノードと、前記第１入力ノード
に結合された一つの入力、一つの出力および第１フェー
ズで前記第１制御入力を受け取る一対の制御入力を有す
る第１伝送ゲートと、前記第２入力ノードに結合された
一つの入力、一つの出力および第１フェーズに反対の第
２フェーズで前記第１制御入力を受け取る一対の制御入
力を有する第２伝送ゲートと、前記第３入力ノードに結
合された一つの入力、一つの出力および前記第１フェー
ズで前記第１制御入力を受け取る一対の制御入力を有す
る第３伝送ゲートと、前記第４入力ノードに結合された
一つの入力、一つの出力および前記第２フェーズで前記
第１制御入力を受け取る一対の制御入力を有する第４伝
送ゲートと、第１のトライステートインバータであっ
て、前記第２制御信号と第１しきい電圧を受け取るゲー
トを有する第１Ｐチャネルトランジスタのソースドレイ
ンパスの第１供給電圧および出力ノードと、前記第１伝
送ゲートと前記第２伝送ゲートの前記出力および前記第
１しきい電圧よりも低い第２しきい電圧に結合されたゲ
ートを有する第２Ｐチャネルトランジスタのソースドレ
インパスの間の第１の直列接続と、前記第２制御信号の
反転信号と前記第１しきい電圧を受け取るゲートを有す
る第１Ｎチャネルトランジスタのソースドレインパスの
第２供給電圧および前記出力ノードと、前記第１伝送ゲ
ートと前記第２伝送ゲートの出力および前記第２しきい
電圧の前記出力に接続されたゲートを有する第２Ｎチャ
ネルトランジスタのソースドレインパスの間の第２の直
列接続と、前記第２制御信号の前記反転信号と前記第１
しきい電圧を受け取るゲートを有する第３Ｐチャネルト
ランジスタのソースドレインパスの前記第１供給電圧お
よび前記出力ノードと、前記第３伝送ゲートと前記第４
伝送ゲートの出力および前記第２しきい電圧の前記出力
に接続されたゲートを有する第４Ｐチャネルトランジス
タのソースドレインパスの間の第３の直列接続と、前記
第２制御信号の前記反転記号と前記第１しきい電圧を受
け取るゲートを有する第３Ｎチャネルトランジスタのソ
ースドレインパスの前記第２供給電圧および前記出力ノ
ードと、前記第３伝送ゲートと前記第４伝送ゲートの出
力および前記第２しきい電圧の前記出力に接続されたゲ
ートを有する第４Ｎチャネルトランジスタのソースドレ
インパスの間の第４の直列接続とを含んでなる、前記第
１のトライステートインバータを、含んでなる前記ハイ
ブリッド電圧しきい値マルチプレクサ回路。
【００５０】（１６） 前記第１Ｐチャネルトランジス
タのソースドレインパスは、前記第１供給電圧と第１中
間ノードの間に接続され、前記第２Ｐチャネルトランジ
スタの前記ソースドレインパスは、前記第１中間ノード
と前記出力ノードの間に接続される前記第１直列接続
と、前記第１Ｎチャネルトランジスタのソースドレイン
パスは、前記第２供給電圧と第２中間ノードの間に接続
され、前記第２Ｎチャネルトランジスタの前記ソースド
レインパスは、前記第２中間ノードと前記出力ノードの
間に接続される前記第２直列接続と、前記第３Ｐチャネ
ルトランジスタのソースドレインパスは、前記第１供給
電圧と第３中間ノードの間に接続され、前記第４Ｐチャ
ネルトランジスタの前記ソースドレインパスは、前記第
３中間ノードと前記出力ノードの間に接続される前記第
３直列接続と、前記第３Ｎチャネルトランジスタのソー
スドレインパスは、前記第２供給電圧と第４中間ノード
の間に接続され、前記第４Ｎチャネルトランジスタの前
記ソースドレインパスは、前記第４中間ノードと前記出
力ノードの間に接続される前記第４直列接続とがある、
第１５項記載のハイブリッド電圧しきい値マルチプレク
サ回路。
【００５１】（１７） 前記第１Ｐチャネルトランジス
タのソースドレインパスは、前記出力ノードと第２中間
ノードの間に接続され、前記第２Ｐチャネルトランジス
タの前記ソースドレインパスは、前記第２中間ノードと
前記第１供給電圧の間に接続される前記第１直列接続
と、前記第１Ｎチャネルトランジスタのソースドレイン
パスは、前記出力ノードと第２中間ノードの間に接続さ
れ、前記第２Ｎチャネルトランジスタの前記ソースドレ
インパスは、前記第２中間ノードと前記第２供給電圧の
間に接続される前記第２直列接続と、前記第３Ｐチャネ
ルトランジスタのソースドレインパスは、前記出力ノー
ドと第３中間ノードの間に接続され、前記第４Ｐチャネ
ルトランジスタの前記ソースドレインパスは、前記第３
中間ノードと前記第１供給電圧の間に接続される前記第
３直列接続と、前記第３Ｎチャネルトランジスタのソー
スドレインパスは、前記出力ノードと第４中間ノードの
間に接続され、前記第４Ｎチャネルトランジスタの前記
ソースドレインパスは、前記第４中間ノードと前記第１
供給電圧の間に接続される前記第４直列接続とがある、
第１５項記載のハイブリッド電圧しきい値マルチプレク
サ回路。
【００５２】（１８） 金属酸化物半導体電界効果トラ
ンジスタで形成されるラッチング論理回路であって、第
１供給電圧と第１出力ノードの間に結合されたソースド
レインパスを有し、クロック信号と第１しきい電圧を受
け取るゲートを有する第１ＰチャネルＭＯＳＦＥＴと、
前記第１供給電圧と第２出力ノードの間に結合されたソ
ースドレインパスを有し、クロック信号と第１しきい電
圧を受け取るゲートを有する第２ＰチャネルＭＯＳＦＥ
Ｔと、前記第１出力ノード、前記第２出力ノードおよび
回路網出力ノードに結合された第１回路網入力ノードを
有する論理回路網であって、前記論理回路網は少なくと
も一つの入力信号を受け取り、また、前記第１回路網入
力ノードの一つと前記第２回路網入力ノードの唯一つの
みを、前記少なくとも一つの入力信号の論理状態によ
り、前記回路網出力ノードに結合し、前記論理回路網
は、前記第１しきい電圧よりも低い第２しきい電圧を有
するＮチャネルＭＯＳＦＥＴのみにより構成される、前
記論理回路網と、前記回路網出力ノードと第２供給電圧
の間に接続されたソースドレインパスを有する第１Ｎチ
ャネルＭＯＳＦＥＴであって、前記クロック信号と前記
第１しきい電圧を受け取るゲートを有する前記第１Ｎチ
ャネルＭＯＳＦＥＴと、前記第１出力ノードと中間ノー
ドの間に接続されたソースドレインパスを有する第２Ｎ
チャネルＭＯＳＦＥＴであって、前記第２出力ノードと
前記第２しきい電圧に接続されたゲートを有する前記第
１ＮチャネルＭＯＳＦＥＴと、前記中間ノードと前記第
２供給電圧の間に接続されたソースドレインパスを有す
る第４ＮチャネルＭＯＳＦＥＴであって、前記クロック
信号と前記第１しきい９電圧を受け取るゲートを有する
前記第４ＮチャネルＭＯＳＦＥＴと、を含んでなる前記
ラッチング論理回路。
【００５３】（１９） 金属酸化物半導体電界効果トラ
ンジスタで形成される論理回路であって、第１供給電圧
と出力ノードの間に接続され、また第１入力信号と少な
くとも一つの第２入力信号を受け取る第１論理回路網
で、前記第１入力信号の状態と少なくとも一つの第２入
力信号により、前記第１供給電圧と前記出力ノードを選
択的に接続する前記第１論理回路網であり、第１しきい
電圧を有するＰチャネルＭＯＳＦＥＴのみにより構成さ
れる前記第１論理回路網と、前記出力ノードと中間ノー
ドの間に接続され、また少なくとも一つの第２入力信号
を受け取る第１論理回路網で、前記少なくとも一つの第
２入力信号の前記状態により、前記出力ノードと前記中
間ノードを選択的に接続する前記第２論理回路網であ
り、第１しきい電圧を有するＮチャネルＭＯＳＦＥＴの
みにより構成される前記第２論理回路網と、前記中間ノ
ードと前記中間ノードの間に接続され、また前記第１入
力信号を受け取る第３論理回路網で、前記第１入力信号
の前記状態により、前記中間ノードと前記第２供給電圧
を選択的に接続する前記第３論理回路網であり、第１し
きい電圧よりも高い第２しきい電圧を有するＮチャネル
ＭＯＳＦＥＴのみにより構成される前記第３論理回路網
と、を含んでなる前記論理回路。
【００５４】（２０） 金属酸化物半導体電界効果トラ
ンジスタで形成されるハイブリッド電圧しきい値マルチ
プレクサであって、それぞれ第１入力信号と第２入力信
号を受け取る第１入力ノードおよび第２入力ノードと、
一つの制御信号を受け取る制御信号入力ノードと、第１
トライステートインバータであって、第１供給電圧およ
び前記制御信号の反転信号と第１しきい電圧を受け取る
ゲートを有する第１Ｐチャネルトランジスタのソースド
レインパスの出力ノードと、前記第１入力ノードおよび
前記第１しきい電圧よりも低い第２しきい電圧に接続さ
れたゲートを有する第２Ｐチャネルトランジスタのソー
スドレインパスとの間の第１直列接続と、第２供給電圧
および前記制御信号と第１しきい電圧を受け取るゲート
を有する第１Ｎチャネルトランジスタのソースドレイン
パスの前記出力ノードと、前記第２入力ノードおよび前
記第２しきい電圧に接続されたゲートを有する第２Ｎチ
ャネルトランジスタのソースドレインパスとの間の第２
直列接続と、を含んでなる前記第１トライステートイン
バータと、第２トライステートインバータであって、前
記第１供給電圧および前記制御信号と前記第１しきい電
圧を受け取るゲートを有する第３Ｐチャネルトランジス
タのソースドレインパスの前記出力ノードと、前記第２
入力ノードおよび前記第２しきい電圧に接続されたゲー
トを有する第４Ｐチャネルトランジスタのソースドレイ
ンパスとの間の第３直列接続と、前記第２供給電圧およ
び前記制御信号の反転信号と第１しきい電圧を受け取る
ゲートを有する第３Ｎチャネルトランジスタのソースド
レインパスの前記出力ノードと、前記第２入力ノードお
よび前記第２しきい電圧に接続されたゲートを有する第
４Ｎチャネルトランジスタのソースドレインパスとの間
の第４直列接続と、を含んでなる前記第２トライステー
トインバータと、を含んでなる、前記ハイブリッド電圧
しきい値マルチプレクサ。
【００５５】（２１） 前記第１Ｐチャネルの前記ソー
スドレインパスが、前記第１供給電圧と第１中間ノード
の間に接続され、前記第２Ｐチャネルトランジスタの前
記ソースドレインパスが、前記第１中間ノードと出力ノ
ードの間に接続された前記第１直列接続と、前記第１Ｎ
チャネルの前記ソースドレインパスが、前記第２供給電
圧と第２中間ノードの間に接続され、前記第２Ｎチャネ
ルトランジスタの前記ソースドレインパスが、前記第２
中間ノードと出力ノードの間に接続された前記第２直列
接続と、前記第３Ｐチャネルの前記ソースドレインパス
が、前記第１供給電圧と第３中間ノードの間に接続さ
れ、前記第４Ｐチャネルトランジスタの前記ソースドレ
インパスが、前記第３中間ノードと出力ノードの間に接
続された前記第３直列接続と、前記第３Ｎチャネルの前
記ソースドレインパスが、前記第２供給電圧と第４中間
ノードの間に接続され、前記第４Ｎチャネルトランジス
タの前記ソースドレインパスが、前記第４中間ノードと
出力ノードの間に接続された前記第４直列接続と、がそ
の中にある第２０項記載のハイブリッド電圧しきい値マ
ルチプレクサ。
【００５６】（２２） 前記第１Ｐチャネルの前記ソー
スドレインパスが、前記出力ノードと第１中間ノードの
間に接続され、前記第２Ｐチャネルトランジスタの前記
ソースドレインパスが、前記第１中間ノードと前記第１
供給電圧の間に接続された前記第１直列接続と、前記第
１Ｎチャネルの前記ソースドレインパスが、前記出力ノ
ードと第２中間ノードの間に接続され、前記第２Ｎチャ
ネルトランジスタの前記ソースドレインパスが、前記第
２中間ノードと前記第２供給電圧の間に接続された前記
第２直列接続と、前記第３Ｐチャネルの前記ソースドレ
インパスが、前記出力ノードと第３中間ノードの間に接
続され、前記第４Ｐチャネルトランジスタの前記ソース
ドレインパスが、前記第３中間ノードと第１供給電圧の
間に接続された前記第３直列接続と、前記第３Ｎチャネ
ルの前記ソースドレインパスが、前記出力ノードと第４
中間ノードの間に接続され、前記第４Ｎチャネルトラン
ジスタの前記ソースドレインパスが、前記第４中間ノー
ドと第１供給電圧の間に接続された前記第４直列接続
と、がその中にある第２０項記載のハイブリッド電圧し
きい値マルチプレクサ。
【００５７】（２３） 金属酸化物半導体電界効果トラ
ンジスタで形成されるハイブリッド電圧しきい値マルチ
プレクサであって、それぞれ第１入力信号と第２入力信
号を受け取る第１入力ノードおよび第２入力ノードと、
一つの制御信号を受け取る制御信号入力ノードと、第１
トライステートインバータであって、第１供給電圧およ
び前記制御信号の反転信号と第１しきい電圧を受け取る
ゲートを有する第１Ｐチャネルトランジスタのソースド
レインパスの出力ノードと、前記第１入力ノードおよび
前記第１しきい電圧よりも高い第２しきい電圧に接続さ
れたゲートを有する第２Ｐチャネルトランジスタのソー
スドレインパスとの間の第１直列接続と、第２供給電圧
および前記制御信号と第１しきい電圧を受け取るゲート
を有する第１Ｎチャネルトランジスタのソースドレイン
パスの前記出力ノードと、前記第２入力ノードおよび前
記第２しきい電圧に接続されたゲートを有する第２Ｎチ
ャネルトランジスタのソースドレインパスとの間の第２
直列接続と、を含んでなる前記第１トライステートイン
バータと、第２トライステートインバータであって、前
記第１供給電圧および前記制御信号と前記第１しきい電
圧を受け取るゲートを有する第３Ｐチャネルトランジス
タのソースドレインパスの前記出力ノードと、前記第２
入力ノードおよび前記第２しきい電圧に接続されたゲー
トを有する第４Ｐチャネルトランジスタのソースドレイ
ンパスとの間の第３直列接続と、前記第２供給電圧およ
び前記制御信号の反転信号と第１しきい電圧を受け取る
ゲートを有する第３Ｎチャネルトランジスタのソースド
レインパスの前記出力ノードと、前記第２入力ノードお
よび前記第２しきい電圧に接続されたゲートを有する第
４Ｎチャネルトランジスタのソースドレインパスとの間
の第４直列接続と、を含んでなる前記第２トライステー
トインバータと、を含んでなる、前記ハイブリッド電圧
しきい値マルチプレクサ。
【００５８】（２４） 前記第１Ｐチャネルの前記ソー
スドレインパスが、前記第１供給電圧と第１中間ノード
の間に接続され、前記第２Ｐチャネルトランジスタの前
記ソースドレインパスが、前記第１中間ノードと出力ノ
ードの間に接続された前記第１直列接続と、前記第１Ｎ
チャネルの前記ソースドレインパスが、前記第２供給電
圧と第２中間ノードの間に接続され、前記第２Ｎチャネ
ルトランジスタの前記ソースドレインパスが、前記第２
中間ノードと出力ノードの間に接続された前記第２直列
接続と、前記第３Ｐチャネルの前記ソースドレインパス
が、前記第１供給電圧と第３中間ノードの間に接続さ
れ、前記第４Ｐチャネルトランジスタの前記ソースドレ
インパスが、前記第３中間ノードと出力ノードの間に接
続された前記第３直列接続と、前記第３Ｎチャネルの前
記ソースドレインパスが、前記第２供給電圧と第４中間
ノードの間に接続され、前記第４Ｎチャネルトランジス
タの前記ソースドレインパスが、前記第４中間ノードと
出力ノードの間に接続された前記第４直列接続と、がそ
の中にある第２３項記載のハイブリッド電圧しきい値マ
ルチプレクサ。
【００５９】（２５） 前記第１Ｐチャネルの前記ソー
スドレインパスが、前記出力ノードと第１中間ノードの
間に接続され、前記第２Ｐチャネルトランジスタの前記
ソースドレインパスが、前記第１中間ノードと前記第１
供給電圧の間に接続された前記第１直列接続と、前記第
１Ｎチャネルの前記ソースドレインパスが、前記出力ノ
ードと第２中間ノードの間に接続され、前記第２Ｎチャ
ネルトランジスタの前記ソースドレインパスが、前記第
２中間ノードと前記第２供給電圧の間に接続された前記
第２直列接続と、前記第３Ｐチャネルの前記ソースドレ
インパスが、前記出力ノードと第３中間ノードの間に接
続され、前記第４Ｐチャネルトランジスタの前記ソース
ドレインパスが、前記第３中間ノードと第１供給電圧の
間に接続された前記第３直列接続と、前記第３Ｎチャネ
ルの前記ソースドレインパスが、前記出力ノードと第４
中間ノードの間に接続され、前記第４Ｎチャネルトラン
ジスタの前記ソースドレインパスが、前記第４中間ノー
ドと第１供給電圧の間に接続された前記第４直列接続
と、がその中にある第２３項記載のハイブリッド電圧し
きい値マルチプレクサ。
【００６０】（２６） この発明は、異なるしきい電圧
を有する金属半導体電界効果トランジスタで形成された
論理回路を要件とする。一つの実施例において、この論
理回路は、第１直列接続（１０１、１１１）および第２
直列接続（１０２、１１２）を含む。第１供給電圧と出
力ノードの間の第１直列接続は、高いしきい電圧を有す
るＮチャネルトランジスタ（１１１）のソースドレイン
パスと、低いしきい電圧を有するトランジスタのみによ
り構成されるプルダウン回路網（１０１）のプルダウン
条件付き伝導パスのみにより構成される。前記供給電圧
と前記出力ノードの間の第２直列接続は、高いしきい電
圧を有するＰチャネルトランジスタ（１１２）のソース
ドレインパスと、低いしきい電圧を有するトランジスタ
のみで構成されるプルアップ回路網（１０２）のプルア
ップ条件付き伝導パスからなる。これら二つの高いしき
い電圧のＭＯＳＦＥＴは、それらのそれぞれのゲートに
おいて、反転信号（Ａ、Ａ（バー））を受け取ることに
より、両方が導通か、または両方がオフになる。これら
のプルダウン回路網とプルアップ回路網は、それらが伝
導するか否かを制御する入力信号（Ｂ、Ｃ）を、それぞ
れ受け取る。これらの入力信号は、プルダウン回路網と
プルアップ回路網が同時に伝導しないように、好ましく
選択される。各直列接続の二つの部分は、どちらの順序
でもあり得る。第１入力信号は、好ましくは、クロック
信号である。プルダウン回路網（１０２）は、好ましく
はＮチャネルトランジスタのみにより構成される。プル
アップ回路網（１０１）は、好ましくはＰチャネルトラ
ンジスタのみにより構成される。
【００６１】
【関連出願の相互参照】この出願は、参照によってここ
に組込まれる以下の特許出願に関係している。
【００６２】米国特許出願番号０８／６８７，８００、
名称「異なるしきい電圧を有するトランジスタを使用す
るダイナミック論理回路」、発明者パトリック・Ｗ．ボ
スハート、１９９６年７月１９日出願。
【００６３】米国特許出願番号０８／６８３，９９６、
名称「低いしきい電圧を有するカスコードトランジスタ
を使用するダイナミック論理回路」、発明者パトリック
・Ｗ．ボスハート、１９９６年７月１９日出願。
【００６４】米国特許出願番号０８／６８４，３６９、
名称「ダイナミック論理ゲートのための電力削減回路と
システム」、発明者パトリック・Ｗ．ボスハート、１９
９６年７月１９日出願。
【図面の簡単な説明】
この発明のこれらおよび他の面は、以下の図面に図示さ
れている。
【図１】この発明による二つの異なるしきい電圧のトラ
ンジスタを有する論理回路の構成を、部分ブロック図と
部分略図で示す。
【図２】図１に示したものに代わる構成を有する論理回
路を、部分ブロック図と部分略図で示す。
【図３】ハイブリッドしきい電圧トライステートインバ
ータを図示する。
【図４】図１のモデルにより構成されたクロック付きＣ
ＭＯＳ回路を図示する。
【図５】一対のハイブリッドしきい電圧トライステート
インバータを使用した４対１マルチプレクサを図示す
る。
【図６】ハイブリッドしきい電圧素子を使用したカスコ
ード電圧切り替え論理回路を図示する。
【図７】ハイブリッド電圧しきい値素子を使用した静的
比率論理回路を図示する。
【図８】トライステートインバータを使用したハイブレ
ッドしきい電圧２対１マルチプレクサの第１実施例を図
示する。
【図９】トライステートインバータを使用したハイブレ
ッドしきい電圧２対１マルチプレクサの第２実施例を図
示する。
【図１０】トライステートインバータを使用したハイブ
レッドしきい電圧２対１マルチプレクサの第３実施例を
図示する。
【図１１】トライステートインバータを使用したハイブ
レッドしきい電圧２対１マルチプレクサの第４実施例を
図示する。
【符号の説明】
１０１ プルダウン回路網 １０２ プルアップ回路網 １０１、１１１ 第１直列接続 １０２、１１２ 第２直列接続 １１１ Ｎチャネルトランジスタ １１２ Ｐチャネルトランジスタ Ａ、Ａ（バー） 反転信号 Ｂ、Ｃ 入力信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 金属酸化物半導体電界効果トランジスタ
    で形成される論理回路であって、 第１供給電圧と、 第２供給電圧と、 前記論理回路の出力を生成する出力ノードと、 前記第１供給電圧と前記出力ノードの間の第１直列接続
    であり、 第１しきい電圧を有するＮチャネルトランジスタのソー
    ス−ドレインパスで、前記Ｎチャネルトランジスタは第
    １入力信号を受け取るゲートを有するものと、 前記第１しきい電圧よりも低い第２しきい電圧を有する
    複数のトランジスタのみにより構成されるプルダウン回
    路網のプルダウン条件付き伝導パスからなる、前記第１
    直流接続と、 前記供給電圧と前記出力ノードの間の第２直列接続であ
    り、 前記第１しきい電圧を有するＰチャネルトランジスタの
    ソース−ドレインパスで、前記Ｐチャネルトランジスタ
    は前記第１入力信号の反転信号を受け取るゲートを有す
    るものと、 前記第２しきい電圧を有する複数のトランジスタのみで
    構成されるプルアップ回路網のプルアップ条件付き伝導
    パスとからなる前記第２直流接続と、を含んでなる前記
    論理回路。
JP10084477A 1997-03-31 1998-03-30 異なるしきい電圧のｍｏｓｆｅｔで形成した論理回路 Pending JPH10303736A (ja)

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